JPS61142591A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61142591A
JPS61142591A JP59263301A JP26330184A JPS61142591A JP S61142591 A JPS61142591 A JP S61142591A JP 59263301 A JP59263301 A JP 59263301A JP 26330184 A JP26330184 A JP 26330184A JP S61142591 A JPS61142591 A JP S61142591A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特にセンス動作時にお
けるピーク電流を抑えて信頼性の高い動作を可能とした
半導体記憶装置に関する。
〔発明の技術的背景とその問題点〕
近時、書替え可能な半導体メモリセルが各種実用化され
ている。これらのうち、第３図に示すような一個のＭＯ
３ＦＥＴ３１と一個のＭＯＳキャパシタ３２からなるメ
モリセルを用いたダイナミックＲＡＭ　（ｄＲＡＭ）が
最も高集積化されたものとして一般的である。このメモ
リセルはＭＯ８ＦＥＴ３１のゲートが列アドレス線（以
下、ワード線）ＷＬに接続され、ドレインが行アドレス
線（以下、ビット線）ＢＬに接続され、記憶データを電
荷の形でＭＯＳキャパシタ３２に蓄積するものである。
このメモリセルを用いてｄＲＡＭを構成する場合、第４
図に示す如くメモリセルアレイが構成される。即ち、メ
モリセルを選択的に駆動する複数本のワード線ＷＬｉと
メモリセルとの間でデータのやりとりを行なう複数本の
ビット線ＢＬｊが互いに交差して配列され、これらの各
交差部にメモリセルが接続される。ワード線ＷＬｉと平
行して一対のダミーワード線ＤＷＬ、ＤＷＬが配設され
、これらと各ビット線８Ｌｊの交差部にはダミーセルが
接続されている。この構成は、対をなすビット線ＢＬｊ
　、ＢＬｊを折返し配列して各ビット線対毎にセンスア
ンプＳＡｊを設ける方式を採用している。センスアンプ
ＳＡｊは並列接続された二つの活性化用ＭＯ８ＦＥＴ−
Ｑｓ　！　。
Ｑｓｓを介して接地されている。またビット線ＢＬｊ　
、ＢＬｊはトランスファゲート用ＭＯ８ＦＥＴ−０５３
、Ｑｓ　４を介して入出力線Ｉ１０゜Ｉｌｏに接続され
ている。
第４図のｄＲＡＭは、第５図に示すように各内部クロッ
クを印加することによって次のような動作をする。先ず
、センスアンプＳＡｊを挟んだ一対のビット線ａＬ、ｒ
　、ＢＬ、７は、プリチャージ用クロックＢＬＰが゛Ｈ
″レベル（例えばＶｃｃ＋ｖｔｈ以上）になることによ
ってＭＯＳＦＥＴ−Ｃ４３、０４４がオンして全てＶｃ
ｃにプリチャージされる。これによりセンスアンプＳＡ
ｊのノードＮはＶｃｃにプリチャージされる。同時にダ
ミーセル書き込みクロックＤＣＰが“Ｈ”レベル（例え
ばＶｃｃ）になることによってＭＯＳＦＥＴ−Ｑｓｏ、
Ｃｓ２がオンし、全てのダミーセルのノードに゛′Ｌル
ベル（例えばＶｓｓ）が書き込まれる。ここでダミーセ
ルのＭＯＳキャパシタＣ１ｓ　、Ｃ１ｓ　、・・・の客
層はメモリセルのＭＯＳキャパシタＣｓ　ｔ　、　Ｃ１
２、・・・のそれの１／２の大きさとする。
次にビット線をプリチャージするクロック８ＬＰとダミ
ーセルに“Ｌ″レベル書き込むクロックＤＣＰを共に“
Ｌ″レベル下げてビット線を７０−ティングにする。こ
の後アクティブ動作に入り、一本のワード線１例えばＷ
Ｌｌが゛Ｈ°ルベル（Ｖｃｃ＋Ｖｔｈ以上）になり、同
時にダミーワード線ＤＷＬが“ＨＩＩレベルになること
によって、ＭＯＳＦＥＴ−Ｃ４Ｓ　、Ｑｓ　ｔがオンす
る。
これにより、ビット線Ｂｕ１にはＭＯＳキャパシタＣ１
ｔの情報が、またＢＬｌにはＭＯＳキャパシタ０１６の
情報がそれぞれ現われて、一対のビット線ＢＬ１．ＢＬ
ｔ間に電位差を生じる。これがセンスアンプＳＡ１の入
力となる。
、センスアンプＳＡ１は二段階に分けて活性化される。
まず、相互コンダクタンスの小さい活性化用ＭＯ８ＦＥ
Ｔ−Ｑｓ　ｓを内部クロックＰＳＥＮを″Ｈ″レベルに
することにより駆動して、ノードＮのレベルを下げるこ
とにより、バランスの崩れたビット線ＢＬｔ　、ＢＬｔ
間の電位差の増幅を開始する。ビット線８１１．８１１
間である程度電位差がついたところで、相互コンダクタ
ンスの大きい活性化用ＭＯ３ＦＥＴ−Ｑｓ　ｓを内部ク
ロックＭＳＥＮを゛Ｈ’レベルにすることにより駆動し
て、ＢＬｌ、ＢＬｔのうちＨ”レベル側はＶｃｃ近くに
保ち、“Ｌ°°レベル側をＶｓｓに落とす。ビット線の
°゛Ｈ”レベル側は、センス動作中に若干“Ｈ”レベル
側のＭＯＳＦＥＴがオンすること、及びこのＭＯＳＦＥ
Ｔのゲートがキャパシタンス・カップリングにより下が
ること等の理由で完全にＶｃｃには保たれず、１ｖ程度
レベルが低下する。この°“Ｈ”レベルの低下は、メモ
リセルへの再書き込み時に十分な書き込みが行われない
原因となる。このため通常、アクティブ・プルアップ回
路などを付けて“Ｈ”レベル側の電位を確実にＶｃｃに
戻すことを行なってから、再書き込みを行なっている。
このようにして、ビット線対ＢＬ１．ＢＬｔは一方がＶ
ｃｃ、他方がＶｅｓになってラッチされる。
このセンスアンプの駆動は、クロックＰＳＥＮによりプ
リセンスを行ない、クロックＭＳＥＮによってメインセ
ンスを行なう、いわゆるマルチグランデッド方式として
知られている。クロックＭＳＥＮが゛Ｈ″レベルになる
と、一本の選ばれたワード線に接続された全てのメモリ
セルのトランスファゲートＭＯ５ＦＥＴがオンし、全て
のセンスアンプＳＡｊが同時に動作してビット線ＢＬｊ
。
ＢＬｊの電位差を増幅する。通常のｄＲＡＭでは１００
０個以上のセンスアンプが動作することになる。しかし
このうち、一対のビット線が行アドレスによって選択さ
れた行選択信号Ｃ３Ｌｊにより選ばれ、残りのビット線
対は選ばれない。例えば、行選択信号Ｃ８Ｌｉが選ばれ
ることにより、ビット線対ＢＬｓ　、ＢＬｔの情報だけ
がトランスファゲートＭＯ８ＦＥＴ−ＱＳ　３　、Ｑｓ
　４を介して入出力線Ｉ１０．Ｉ１０に転送される。
このように従来のセンス方式では、同時に全てのセンス
アンプが駆動されるため、全てのセンスアンプにつなが
るビット線の放電が同時に行われる。この放電が短時間
に行われるとピーク電流が大きくなり、接地線電位Ｖｓ
ｓの浮き上がりを生じ、これがノイズとして周辺回路の
動作に悪影響を与える、という問題があった。
〔発明の目的〕
本発明は上記の点に鑑み、センスアンプの動作に伴うピ
ーク電流を抑制し、もって電源線変動によるノイズを低
減して周辺回路の動作に悪影響を与えないようにした信
頼性の高い半導体記憶装置を提供することを目的とする
。
〔発明の概要〕
本発明においては、一対のビット線に対して第１、第２
の二つのセンスアンプを設ける。第１のセンスアンプは
プリセンス用クロックにより同時に全てが活性化され、
第２のセンスアンプはメインセンス用クロックにより選
択されたアドレスに対応するもののみが活性化される。
〔発明の効果〕
本発明によれば、非選択のビット線についてはプリセン
ス用の第１のセンスアンプのみを動作させるため、セン
ス動作時のピーク電流を抑えて電源線の電位変動を低減
することができる。これにより周辺回路の安定な動作が
可能となり、信頼性の高いｄＲＡＭが得られる。
また非選択のビット線対はプリセンス用の第１のセンス
アンプのみでゆっくりと放電させるため、ビット線対の
Ｈ”レベル側のレベル低下が従来より低く抑えられる。
このため、ビット線の“Ｈ″レベル低下を復帰させる回
路としてアクティブ・プルアップ回路のような複雑な回
路を必要とせず、キャパシタンス・カップリングだけで
ビット線のプルアップを行なうようにして回路の簡単化
を図ることができる。
〔発明の実施例〕
以下本発明の詳細な説明する。第１図は一実施例の構成
を示す。メモリセルアレイ部分の構成は従来と異ならな
い。従来と異なる点は、ビット線対ＢＬｊ　、ＢＬｊ毎
に第１のセンスアンプＳ　Ａ　１ｊ、第２のセンスアン
プ５Ａ２ｊを設けていることである。第１のセンスアン
プＳ　Ａ　１ｊにはプリセンス用クロックＰＳＥＮで駆
動される一つの活性化用ＭＯ８ＦＥＴ−Ｑｔ　ａが共通
に接続されている。また、第２のセンスアンプ５Ａ２ｊ
にはそれぞれに、メインセンス用クロックＭＳＥＮｊに
より駆動される活性化用ＭＯ８ＦＥＴ−０１ｓが接続さ
れている。メインセンス用の第２のセンスアンプ５Ａ２
ｊの活性化用ＭＯ８ＦＥＴ−Ｑｔ’ｓの相互コンダクタ
ンスは、プリセンス用の第１のセンスアンプ５ＡＩｊ側
の活性化用ＭＯ３ＦＥＴ−０１ａのそれより大きいもの
とする。
このように構成されたｄＲＡＭのセンス動作を、第２図
の信号波形を参照しながら次に説明する。
まず、プリチャージ用クロックＢＬＰが゛Ｈ″レベルに
なることにより、全ビット線がＶｃｃにプリチャージさ
れる。これと同時にクロックＤＣＰが“Ｈ”レベルにな
ることにより、各ダミーセルに“Ｌ″レベル書き込まれ
る。これらのクロックＢＬＰ、ＤＣＰはアクティブ動作
に入る前に“Ｌ”レベルにしておく。そしてアクティブ
動作に入り、一本のワード線例えばＷ　Ｌ　１が選択さ
れ、これにつながるメモリセルの情報がビット線に転送
される。ここまでは従来の動作と変わらない。
この後、プリセンス用クロックＰＳＥＮが゛°Ｈ゛ルベ
ルになり、活性化用ＭＯ８ＦＥＴ−０１ｇがオンしてノ
ードＮの電位が徐々に下がり、各ビット線対ＢＬｊ　、
ＢＬｊに現われた電位のアンバランスが第１のセンスア
ンプＳ　Ａ　Ｉｊにより増幅される。このプリセンス動
作は、ＭＯＳＦＥＴ−０１８の相互コンダクタンスが小
さいため、比較的ゆっくりしたものである。第５図に示
されるように、このプリセンスにより、ビット線対ＢＬ
ｊ。
ＢＬｊの“Ｌ”レベル側は低下するが、“ＨＴルーベル
側は殆ど低下することなく保たれる。
そして、ビット線対ＢＬｊ　、ＢＬｊの電位差がある程
度ついたところで、選択されたビット線対。
例えばＢＬｌ　、８１１についてのみメインセンス用ク
ロックＭＳＥＮ１がＨＩＴレベルになり、各ビット線対
に設けられた第２のセンスアンプのうち５Ａ２１のみが
活性化される。そして一つの行選択信号Ｃ３Ｌ１が“Ｈ
”レベルになり、ＭＯＳ　ＦＥＴ−０１６，Ｑｔ　７を
介して、選択されたビット線ＢＬＩ　、ＢＬｌのデータ
が入出力線１１０゜１１０に転送される。
このように本実施例によれば、各ビット線対にそれぞれ
設けられた第１．第２のセンスアンプのうち、第１のセ
ンスアンプは全て同時に駆動してプリセンスを行ない、
第２のセンスアンプは選択的に駆動してメインセンスを
行なう。従って、センス動作時のピーク電流値が抑えら
れ、ピーク電流による電源線電位Ｖｓｓの浮き上がりに
よる周辺回路の誤動作が防止されて、ｄＲＡＭの信頼性
が向上する。
なお本発明は上記実施例に限られるものではなく、その
主旨を逸脱しない範囲で種々変形実施することができる
。
【図面の簡単な説明】
第１図は本発明の一実施例のｄＲＡＭの構成を示す図、
第２図はそのセンス動作を説明するための図、第３図は
ｄＲＡＭメモリセル構成を示す図、第４図は従来のｄＲ
ＡＭの構成を示す図、第５図はそのセンス動作を説明す
るための図である。 ＷＬｉ　　（ＷＬｌ　、ＷＬ２　、ＷＬ３・・・）・・
・ワード線、ＤＷＬ、ＤＷＬ・・・ダミーワード線、８
Ｌｊ（８ｍ１　、ＢＬｌ　、Ｂ１０　、Ｂ１０．８１３
　。 ８Ｌ３・・・）・・・ビット線、５Ａ１ｊ（ＳＡ１１，
５Ａ１２．５Ａ１３、・・・）・・・第１のセンスアン
プ、５Ａ２ｊ（ＳＡ２１．５Ａ２２．５Ａ２３．・・・
）・・・第２のセンスアンプ。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板に、マトリクス配列される複数のメモ
    リセルと、これらのメモリセルを選択的に駆動する複数
    本のワード線と、各メモリセルとの間で情報のやりとり
    を行なう複数対のビット線と、各対のビット線間の電位
    差を検知する複数のセンスアンプとを集積してなる半導
    体記憶装置において、前記センスアンプとして、各ビッ
    ト線対毎に第１、第２の二つのセンスアンプを設け、第
    １のセンスアンプは複数個同時に活性化され、第２のセ
    ンスアンプは選択されたアドレスに対応するもののみ活
    性化されるようにしたことを特徴とする半導体記憶装置
    。
  2. （２）第１のセンスアンプはプリセンス用であつて、相
    互コンダクタンスの小さい活性化用トランジスタにより
    全て同時に活性化され、第２のセンスアンプはメインセ
    ンス用であつて、センスアンプ毎に設けられた相互コン
    ダクタンスの大きい活性化用トランジスタにより活性化
    される特許請求の範囲第１項記載の半導体記憶装置。
JP59263301A 1984-12-13 1984-12-13 半導体記憶装置 Granted JPS61142591A (ja)

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KR1019850004220A KR900000050B1 (ko) 1984-12-13 1985-06-14 반도체 기억장치
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EP85307960A EP0185451B1 (en) 1984-12-13 1985-11-01 Semiconductor memory device with sense amplifiers

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DE (1) DE3587592T2 (ja)

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