DE3887180T2

DE3887180T2 - Halbleiter-Speichereinrichtung mit Schutzzellen.

Info

Publication number: DE3887180T2
Application number: DE88102848T
Authority: DE
Inventors: Tatsunori C O Nec Cor Murotani
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-02-26
Filing date: 1988-02-25
Publication date: 1994-05-05
Anticipated expiration: 2008-02-26
Also published as: US4875194A; EP0281868A3; JPS63211195A; DE3887180D1; JPH0632213B2; EP0281868B1; EP0281868A2

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere Schutzzellen zum Schützen von in Speicherzellen gespeicherter Dateninformationen gegen Zerstörung.

Hintergrund der Erfindung

Im allgemeinen ist eine dynamische Halbleitervorrichtung so ausgebildet, daß ein Speicherzellenfeld in einer zentralen Zone eines Halbleiterchips angeordnet ist und Peripherieschaltungen, wie z. B. eine Dateneingang/ausgang-Pufferschaltung und eine Adressenpuffer/dekoder-Schaltung, in einer Peripheriezone des Halbleiterchips vorgesehen sind. Die so ausgebildete dynamische Halbleiterspeichervorrichtung ist abhängig von durch einige Steuersignale begleitete Adressensignale, um Dateninformationen in dem Speicherzellenfeld zu speichern oder aufzurufen. Bei diesen Operationen werden die Peripherieschaltungen aktiviert, um das mit einer Vielzahl von Leseverstärkerschaltungen verbundene Speicherzellenfeld zu unterstützen, so daß während dieser Operationen von den Peripherieschaltungen abgegebene elektrische Ladungen in den Halbleiterchip fließen. Andererseits werden die Dateninformationen in Form elektrischer Ladungen gespeichert, was die Dateninformationen durch die durch die Peripherieschaltungen ausgegebenen elektrischen Ladungen beeinflußbar macht. In kritischen Situationen werden einige der Dateninforrnationen im Logikpegel invertiert.
Die minimale Vorrichtungsabmessung wurde auf Basis jüngster Untersuchungs- und Entwicklungsleistungen erzielt, und demgemäß hat sich auch der in jeder Speicherzelle akkumulierte Ladungsbetrag mit der Verkleinerung der Vorrichtungsgröße verringert. Dadurch wird das Inversionsproblem besonders kritisch. Eine der Lösungen besteht darin, zusätzliche Speicherzellen entlang der Peripherieschaltungen vorzusehen. Die zusätzlichen Speicherzellen sind mit einem Bitleitungspaar verbunden, und die Bitleitungen werden direkt aus einer Spannungsguelle versorgt. Das bedeutet, daß sich das Potential auf dem mit den zusätzlichen Speicherzellen verbundenen Bitleitungspaar von dem des mit den Speicherzellen des Speicherzellenfeldes verbundenen Bitleitungspaar unterscheidet.
Es tritt jedoch noch ein weiteres Problem bei der vorgeschlagenen dynamischen Halbleiterspeichervorrichtung beim Betrieb der Leseverstärkerschaltungen auf. Im einzelnen führt die Verkleinerung der Vorrichtungsgröße zu einer Verringerung des Abstandes zwischen den benachbarten Bitleitungspaaren. Dadurch wird ein Bitleitungspaar mit den benachbarten Bitleitungspaaren kapazitiv gekoppelt, so daß jedes Bitleitungspaar durch die benachbarten Bitleitungspaare, insbesondere durch die Potentiale auf den benachbarten Bitleitungspaaren, beeinflußbar wird. Unter dein Einfluß der benachbarten Bitleitungspaare werden auch die Leseverstärkerschaltungen durch die Potentiale auf den benachbarten Bitleitungspaaren beeinträchtigt. Daraus folgt, daß, falls ein Bitleitungspaar keinem mit den zusätzlichen Speicherzellen verbundenen Bitleitungspaar benachbart ist, die Leseverstärkerschaltung nicht unter dem Einfluß der Differenz zwischen den benachbarten Bitleitungspaaren steht. Falls andererseits ein Bitleitungspaar dem mit den zusätzlichen Speicherzellen verbundenen Bitleitungspaar benachbart ist, arbeitet die Leseverstärkerschaltung mit einer Charakteristik, die sich von der der Leseverstärkerschaltung, welche frei vom Einfluß des unterschiedlichen Potentials ist, unterscheidet.
GB-A-2 112 568 zeigt eine Speichervorrichtung gemäß dem Oberbegriff von Anspruch 1, in welchem zwischen den Peripherieschaltungen und dem Speicherzellenfeld angeordnete Schutzzellen vorgesehen sind. Die zusätzlichen Bitleitungen sind mit einer normalen Leseverstärkerschaltung und mit Schalttransistoren, die sich immer im Ausschaltzustand befinden, verbunden, so daß keine Datenbits in die Schutzzellen geschrieben werden können. Das führt dazu, daß auf diese Weise die Spannungspegel in den Schutzzellen unbestimmt sind.
Deshalb besteht eine wichtige Aufgabe der vorliegenden Erfindung darin, eine Halbleiterspeichervorrichtung mit Schutzzellen zu schaffen, die für eine hochdichte Integration geeignet ist.
Es ist zudem eine wichtige Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die frei von dem mit einer Halbleiterspeichervorrichtung des Standes der Technik verbundenen Problem ist.
Diese Aufgaben werden durch eine Halbleiterspeichervorrichtung gemäß Anspruch 1 gelöst; die abhängigen Ansprüche betreffen Weiterentwicklungen der Erfindung.
Die Dateninformation kann einen hohen Spannungspegel oder einen niedrigen Spannungspegel haben, und demgemäß kann die Bezugsinformation einen Spannungspegel zwischen dem hohen Spannungspegel und dem niedrigen Spannungspegel haben. Die Bezugseinrichtung kann eine Vielzahl von Pseudozellen umfassen, die jeweils mit der ersten oder der zweiten Bitleitung jedes mit den Speicherzellen in jeder Spalte verbundenen Bitleitungspaares gekoppelt sind, und jede der Pseudozellen kann zur Erzeugung des Teils der Bezugsinformation operativ sein. Jede der Leseverstärkerschaltungen, die dem mit den Speicherzellen in jeder Spalte verbundenen Bitlei-
tungspaar zugeordnet ist, kann einen ersten und einen zweiten n-Kanal-Feldeffekttransistor aufweisen, wobei der erste n-Kanal-Feldeffekttransistor eine Gate-Elektrode aufweist, die mit einem Drainknoten des zweiten n-Kanal-Feldeffekttransistors verbunden ist, der zweite n-Kanal-Feldeffekttransistor eine Gate-Elektrode aufweist, die mit dem Drainknoten des ersten n-Kanal-Feldeffekttransistors verbunden ist, und die Sourceknoten des ersten und des zweiten n-Kanal-Feldeffekttransistors mit der Verbindungseinrichtung verbunden sind.
Um die Bezugseinrichtung zu aktivieren, kann die Halbleiterspeichervorrichtung ferner ein Pseudowortleitungspaar mit einer ersten und einer zweiten Pseudowortleitung umfassen, wobei die erste und die zweite Pseudowortleitung die Adressierungsschaltung und die Pseudozellen miteinander verbinden. Zum direkten Steuern des dem mit den Schutzzellen verbundenen Bitleitungspaar zugeordneten Schaltkreises kann eine andere Ausführung so ausgebildet sein, daß die Leseverstärkerschaltung mit einem dritten und einem vierten n-Kanal-Feldeffekttransistor versehen ist und der dritte und der vierte n-Kanal-Feldeffekttransistor jeweils eine Gate-Elektrode aufweist, die jeweils mit der ersten und der zweiten Pseudowortleitung verbunden ist.

Kurzbeschreibung der Zeichnungen

Die Merkmale und Vorteile einer Halbleiterspeichervorrichtung mit Schutzzellen gemäß der vorliegenden Erfindung wird aus der nachfolgenden Beschreibung in Verbindung mit der beigefügten Zeichnung besser verständlich, in welcher die Figur ein Schaltdiagramm darstellt, welches die Schaltungsanordnung einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung wiedergibt.

Beschreibung der bevorzugten Ausführungsform

In der Figur wird ein Teil der Schaltungsanordnung einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung wiedergegeben. Die Halbleiterspeichervorrichtung ist von dynamischer Art und auf einem Halbleitersubstrat, typischerweise einem monokristallinen Siliziumsubstrat gefertigt. Die Halbleiterspeichervorrichtung umfaßt im wesentlichen ein in einer zentralen Zone 2 des Halbleitersubstrats 3 ausgebildetes Speicherzellenfeld 1 und eine in der Peripheriezone 4 des Halbleitersubstrats 3 angeordnete Peripherieschaltung. In diesem Fall wird das Speicherzellenfeld 1 mit Vorladungsschaltungen 5 und 6 und Leseverstärkerschaltungen 7 und 8 versehen, so daß diese Schaltungen 5, 6, 7 und 8 auch in der zentralen Zone ausgebildet sind, wobei die Vorladungsschaltungen und die Leseverstärkerschaltungen in einer anderen Ausführung auch in der Peripheriezone 4 ausgebildet sein können.
Das Speicherzellenfeld umfaßt eine Vielzahl von Speicherzellen 9, 10, 11 und 12, die in Zeilen und Spalten angeordnet sind, wobei aber nur zwei Zeilen und zwei Spalten in der Figur dargestellt sind, so daß die Beschreibung für die den Vorladungsschaltungen 5 und 6 und den Leseverstärkerschaltungen 7 und 8 zugeordneten zwei Reihen und vier Spalten erfolgt, wobei aber diese Beschreibung nicht angibt, daß das Speicherzellenfeld 1 nur eine kleine Anzahl von Speicherzellen aufweist. Das Speicherzellenfeld 1 ist mit einer Vielzahl von Bitleitungspaaren 13 und 14 versehen, und jedes Bitleitungspaar 13 und 14 erstreckt sich in Spaltenrichtung. Jedes Bitleitungspaar 13 und 14 hat eine erste Bitleitung 15 oder 16 und eine zweite Bitleitung 17 oder 18 und verbindet die Vorladungsschaltung 5 oder 6 und den Leseverstärker 7 oder 8 miteinander. Die ersten Bitleitungen 15 und 16 sind mit den Speicherzellen 9 und 11 in jeder zweiten Spalte verbunden, und die zweiten Bitleitungen 17 und 18 sind mit den Speicherzellen 10 und 12 in den anderen Spalten verbunden. Obgleich in der Zeichnung nicht dargestellt, hat jede der Speicherzellen 9-12 eine Reihe aus einem n-Kanal-Feldeffekschalttransistor und einem Kondensator, die zwischen der ersten oder zweiten Bitleitung und der Erde zwischengekoppelt ist, so daß eine Dateninformation in der Speicherzelle 9, 10, 11 oder 12 in Form von elektrischen Ladungen gespeichert wird. In diesem Fall hat die Dateninformation einen positiven Hochspannungspegel oder den Erdungspegel, abhängig von einem Logikpegel. Die Bezugszeichen 19 und 20 bezeichnen zwei Wortleitungen, die sich in Zeilenrichtung erstrecken, und jede der Wortleitungen 19 und 20 ist mit der Gate-Elektrode des n-Kanal-Feldeffektschalttransistors der Speicherzellen 9 und 11 oder 10 und 12 in jeder Zeile verbunden. Die Wortleitungen 19 und 20 sind an einem ihrer Enden mit einem einer Adresspuffer/dekoder-Schaltung 21 bildenden Teil der Peripherieschaltungen verbunden, und die Adresspuffer/dekoder-Schaltung 21 kann eine der Wortleitungen 19 und 20 in Abhängigkeit von einem von außen zugeführten Adressensignal aktivieren. Insbesondere erlaubt die Adresspuffer/dekoder- Schaltung 21, daß eine der Wortleitungen, z. B. die Wortleitung 19, sich auf einen positiven Hochspannungspegel begibt, wobei die jeweiligen Schalttransistoren der Speicherzellen 9 und 11 einschalten, um jeweils Leitungswege zwischen den Kondensatoren und den ersten Bitleitungen 15 und 16 herzustellen.
Jede der Vorladungsschaltungen 5 und 6 umfaßt drei n-Kanal- Feldeffekttransistoren 22, 23 und 24 oder 25, 26 oder 27, und der n-Kanal-Feldeffekttransistor 22 oder 25 kann einen Leitungsweg zwischen einer positiven Hochspannungsguelle Vdd und der ersten Bitleitung 15 oder 16 herstellen. Andererseits kann der n-Kanal-Feldeffekttransistor 23 oder 26 einen Leitungsweg zwischen der positiven Hochspannungsguelle Vdd und der zweiten Bitleitung 17 oder 18 herstellen, wobei aber der n-Kanal-Feldeffekttransistor 24 oder 27 einen Leitungsweg zwischen der ersten Bitleitung 15 oder 16 und der zweiten Bitleitung 17 oder 18 zum Spannungsausgleich herstellen kann. Alle n-Kanal-Feldeffekttransistoren 22-27 haben jeweils eine Gate-Elektrode, die zusammen mit einem Ausgangsknoten einer Steuersignal-Generatorschaltung 28, welche ebenfalls einen Teil der Peripherieschaltungen bildet, verbunden sind. Wenn die Steuersignal-Ceneratorschaltung 28 ein Vorspannungssignal Sp mit positivem Hochspannungspegel in Abhängigkeit von außen zugeführten Steuersignalen erzeugt, schalten alle n-Kanal-Feldeffekttransistoren 22-27 ein, um die ersten und zweiten Bitleitungen 15-18 des Bitleitungspaares 13 und 14 aufzuladen.
Die in der Figur dargestellte Halbleiterspeichervorrichtung umfaßt ferner ein Pseudowortleitungspaar 29, das mit einer ersten und einer zweiten Pseudowortleitung 30 und 31 versehen ist, wobei die Pseudowortleitungen 30 und 31 sich parallel zu den Wortleitungen 19 und 20 erstrecken. Die erste Pseudowortleitung 30 ist mit Pseudozellen 32 und 33 verbunden, und die Pseudozellen 32 und 33 liefern einen Bezugsspannungspegel zwischen dem positiven Hochspannungspegel und dem Erdungspegel an die ersten Bitleitungen 15 und 16, wenn die Adresspuffer/dekoder-Schaltung 21 zuläßt, daß die erste Pseudowortleitung 30 sich auf den Positiven Hochspannungspegel begibt. In gleicher Weise ist die zweite Pseudowortleitung 31 mit Pseudozellen 34 und 35 verbunden, und die Pseudozellen 34 und 35 liefern den Bezugsspannngspegel an die zweiten Bitleitungen 17 und 18, wenn die Adresspuffer/dekoder-Schaltung 21 zuläßt, daß die zweite Pseudowortleitung 31 sich auf den positiven Hochspannungspegel begibt. Die Adresspuffer/dekoder-Schaltung 21 liefert ergänzend den positiven Hochspannungspegel an die erste Wortleitung 19 und die zweite Pseudowortleitung 31 oder die zweite Wortleitung 20 und die erste pseudowortleitung 29, so daß eine Differenzspannung zwischen der ersten und zweiten Bitleitung jedes Bitleitungspaares 13 oder 14 entsteht.
Jede der Leseverstärkerschaltungen 7 und 8 umfaßt einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 36 und 37 oder 38 und 39. Die ersten n-Kanal-Feldeffekttransistoren 36 und 38 haben jeweils eine Gate-Elektrode, die jeweils mit einem Drainknoten des zweiten n-Kanal-Feldeffekttransistor 37 und 39 verbunden ist, und in gleicher Weise haben die zweiten n-Kanal-Feldeffekttransistoren 37 und 39 jeweils eine Gate-Elektrode, die jeweils mit einem Drainknoten des ersten n-Kanal-Feldeffekttransistors 36 und 38 verbunden ist. Die Drainknoten der ersten n-Kanal-Feldeffekttransistoren 36 und 38 sind jeweils mit der ersten Bitleitung 15 und 16 verbunden, die Drainknoten der zweiten n-Kanal-Feldeffekttransistoren 37 und 39 aber sind jeweils mit der zweiten Bitleitung 17 und 18 verbunden. Alle Sourceknoten der Transistoren 36-39 sind jedoch gemeinsam mit einer Sammelentladungsleitung 40 verbunden, und die Sammelentladungsleitung 40 ist mit der Erde verbunden, wenn ein n-Kanal-Feldeffekttransistor 41 eingeschaltet ist. Insbesondere hat der n-Kanal-Feldeffekttransistor 41 eine mit anderen Ausgangsknoten der Steuersignal-Generatorschaltung 28 verbundene Gate-Elektrode, und die Steuersignal-Generatorschaltung 28 erzeugt ein Aktivierungssignal Sv mit positivem Hochspannungspegel, das der Gate-Elektrode des n-Kanal-Feldeffekttransistors 41 zugeführt wird. Dann schaltet bei vorliegendem Aktivierungssignal Sv der n-Kanal-Feldeffekttransistor 41 ein, wodurch die Leseverstärkerschaltungen 7 und 8 aktiviert werden.
Die in der Figur dargestellte Halbleiterspeichervorrichtung umfaßt ferner Schutzzellen, die jeweils im Aufbau den Speicherzellen 9-12 gleichen, so daß keine weitere Beschreibung zum Aufbau jeder Schutzzelle beigefügt ist. Jede der so ausgebildeten Schutzzellen kann eine Pseudoinformation in Form elektrischer Ladungen speichern, die durch die von den Peripherieschaltungen in das Halbleitersubstrat 3 abgegebenen elektrischen Ladungen beeinflußt werden kann. Die Pseudoinformation wird jedoch nicht ausgelesen, so daß von außen keine Inversion festgestellt wird. Darüber hinaus werden die in das Halbleitersubstrat 3 geleiteten elektrischen Ladungen durch Angriffe auf die Pseudoinformation aufgebraucht, so daß Dateninformationen in den Speicherzellen vor den in das Halbleitersubstrat 3 geleiteten elektrischen Ladungen geschützt sind. Nur zwei der Schutzzellen sind in der Zeichnung dargestellt und werden jeweils mit den Bezugszeichen 42 und 43 bezeichnet. Darüber hinaus zeigt die Figur, daß die Schutzzellen 42 und 43 zwischen der linken Seite des Speicherzellenfeldes 1 und den Peripherieschaltungen angeordnet sind, es sind jedoch auch Schutzzellen zwischen der rechten Seite des Speicherzellenfeldes 1 und den Peripherieschaltungen ausgebildet. Auf beiden Seiten der Schutzzellen 42 und 43 ist ein zusätzliches Bitleitungspaar 44 vorgesehen, das eine erste und eine zweite zusätzliche Bitleitung 45 und 46 aufweist, die sich beide parallel zu dem Bitleitungspaar 13 und 14 erstrecken. Das zusätzliche Bitleitungspaar 44 verbindet eine zusätzliche Vorladungsschaltung 47 und einen Schaltkreis 48 miteinander, und die Schutzzellen 42 und 43 sind jeweils mit der ersten und der zweiten zusätzlichen Bitleitung 45 und 46 verbunden.
Die zusätzliche Vorladungsschaltung 47 ist im Aufbau gleich den Vorladungsschaltungen 5 und 6 und umfaßt drei n-Kanal- Feldeffekttransistoren 49, 50 und 51 mit Gate-Elektroden, die gemeinsam mit dem vorgenannten Ausgangsknoten der Steuersignal-Generatorschaltung 28 dort verbunden sind, wo das Vorladungssignal Sp auftritt. Der Schaltkreis 48 unterscheidet sich jedoch im Aufbau leicht von den Leseverstärkerschaltungen 7 und 8. Insbesondere umfaßt der Schaltkreis 48 einen dritten und einen vierten n-Kanal-Feldeffekttransistor 52 und 53, und der dritte und der vierte n-Kanal- Feldeffekttransistor 52 und 53 hat jeweils eine Gate-Elektrode, die jeweils zu der ersten und der zweiten Pseudowortleitung 30 und 31 parallel verbunden ist. Drainknoten des dritten und des vierten n-Kanal-Feldeffekttransistors 52 und 53 sind jeweils mit den zusätzlichen Bitleitungen 45 und 46 verbunden, wobei aber deren Sourceknoten gemeinsam mit der Sammelentladungsleitung 40 verbunden sind.
Nachfolgend wird eine Leseoperation unter der Annahme beschrieben, daß eine äußere Vorrichtung beispielsweise auf die in der Speicherzelle 9 gespeicherte Dateninformation zugreift. Die Steuersignal-Generatorschaltung 28 erzeugt das Vorladungssignal Sp mit positivem Hochspannungspegel, und das Vorladungssignal Sp wird nicht nur den Vorladungsschaltungen 5 und 6, sondern ebenso der zusätzlichen Vorladungsschaltung 47 zugeführt. Mit dem Vorladungssignal Sp werden alle Vorladungsschaltungen 5 und 6 und die zusätzliche Vorladungsschaltung 47 aktiviert, die Bitleitungspaare 13 und 14 und das zusätzliche Bitleitungspaar 44 aufzuladen. Nach Beendigung der Vorladungsoperation verschiebt die Steuersignal-Ceneratorschaltung 28 das Vorladungssignal Sp vom positiven Hochspannungspegel auf den Erdungspegel, so daß die Bitleitungspaare 13 und 14 und das zusätzliche Bitleitungspaar 47 von der positiven Hochspannungsguelle Vdd abgeschnitten sind.
Wenn die Bitleitungspaare 13 und 14 und das zusätzliche Bitleitungspaar 44 von der positiven Hochspannungguelle abgeschnitten sind, läßt die Adresspuffer/dekoderschaltung 21 zu, daß die Wortleitung 19 und die Pseudowortleitung 31 sich auf den positiven Hochspannungspegel begeben, dann werden die Speicherzellen 9 und 11 und die Pseudozellen 34 und 35 dazu aktiviert, die darin gespeicherten Dateninformationen und die Pseudoinformationen jeweils auf die ersten Bitleitungen 15 und 16 und die zweiten Bitleitungen 17 und 18 zu übertragen. Wie oben beschrieben, hat die Pseudoinformation den Zwischenspannungspegel zwischen dem positiven Hochspannungspegel und dem Erdungspegel, so daß eine kleine Differenz im Spannungspegel jeweils zwischen der ersten und der zweiten Bitleitung 15 und 17 und zwischen der ersten und der zweiten Bitleitung 16 und 18 vorliegt. Andererseits werden die n-Kanal-Feldeffekttransistoren 52 und 53 in Abhängigkeit von dem Spannungspegel der Pseudowortleitungen 30 und 31 jeweils aus- und eingeschaltet.
Nachfolgend erzeugt die Steuersignal-Generatorschaltung 28 das Aktivierungssignal Sv mit positivem Hochspannungspegel, das der Gate-Elektrode des n-Kanal-Feldeffekttransistors 41 zugeführt wird. Dann schaltet der n-Kanal-Feldeffekttransistor 41 ein und läßt zu, daß die Sammelentladungsleitung 40 geerdet wird. Wenn die Sammelentladungsleitung 40 geerdet ist, werden die Leseverstärkerschaltungen 7 und 8 dazu aktiviert, jeweils die Differenz zwischen der ersten und zweiten Bitleitung 15 und 17 und zwischen der ersten und der zweiten Bitleitung 16 und 18 zu erhöhen. Obgleich in der Zeichnung nicht dargestellt, wird eine der Differenzen für die Bitleitungspaare 13 und 14 durch eine geeignete Auswahlschaltung ausgewählt und anschließend an eine Ausgangspuffer-Schaltung 8 (nicht dargestellt) übertragen. Andererseits ist die zusätzliche Bitleitung 46 über den n-Kanal-Feldeffekttransistcr 53 mit der Sammelentladungsleitung 40 verbunden, die zusätzliche Bitleitung 45 verbleibt jedoch auf dem positiven Hochspannungspegel, da der n-Kanal- Feldeffekttransistor 52 ausgeschaltet ist. Aus diesem Grunde akkumuliert die Schutzzelle 42 die von der zusätzlichen Bitleitung 44 zugeführten elektrischen Ladungen. Die zusätzliche Bitleitung 45 geht jedoch hoch zu dem vorbestimmten positiven Hochspannungspegel, genau wie die Bitleitungspaare 13 und 14, so daß kein Ungleichgewicht im Spannungspegel zwischen dem Bitleitungspaar 13 und dem zusätzlichen Bitleitungspaar 44 entsteht, so daß die Leseverstärkerschaltung 7 vor der ungewünschten Operation bewahrt wird.
In der vorstehend beschriebenen Ausführungsform sind die Schutzzellen 42 und 43 und die zusätzliche Vorladungsschaltung 47 im Aufbau gleich den Speicherzellen 9-12 und den Vorladungsschaltungen 5 und 6, so daß kein zusätzliches Verfahren notwendig ist, um die Schutzzellen und die zusätzliche Vorladungsschaltung 47 auf dem Halbleitersubstrat 3 auszubilden.
Wie aus der vorstehenden Beschreibung verständlich wird, ist die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung deshalb vorteilhaft gegenüber einer Halbleiterspeichervorrichtung des Standes der Technik, weil alle Leseverstärkerschaltunqen ungeachtet ihrer Position mit den gleichen Charakteristika arbeiten.
In der oben beschrieben Ausführungsform ist jedes der Bitleitungspaare 13 und 14 zwei der Spalten zugeordnet, und das Wort "Bitleitungspaar" wird im Hinblick auf das Vorladen einer Schaltung verwendet, es ist aber möglich zu sagen, daß im Hinblick auf eine Adressierung jede Bitleitung jeder Spalte zugeordnet ist.

Claims

1. Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat (3) gefertigt ist, mit:

a) einem Speicherzellenfeld (1) mit einer Vielzahl Speicherzellen (9, 10, 11, 12), die jeweils ein Bit einer Dateninformation in Form von elektrischen Ladungen speichern können, wobei die Speicherzellen in Zeilen und Spalten angeordnet sind,

b) einer Anzahl von Bitleitungspaaren (13, 14), von denen jedes den Speicherzellen in zwei der Spalten zugeordnet ist und eine erste und eine zweite Bitleitung aufweist, die mit den Speicherzellen in den beiden Spalten verbunden sind,

c) einer Ladungseinrichtung (5, 6) zur Zuführung elektrischer Ladungen an jede der Bitleitungspaare zum Ausgleichen des Potentials der ersten Bitleitung und der zweiten Bitleitung,

d) einer Anzahl von Wortleitungen (19, 20), die jeweils mit den Speicherzellen in jeder Zeile verbunden sind,

e) einer Bezugseinrichtung (32 - 35), die wahlweise durch Pseudowortleitungen (30, 31) aktiviert wird, zur Zuführung eines Teils einer Bezugsinformation bei ihrer Aktivierung an die ersten Bitleitungen oder die zweiten Bitleitungen,

f) Peripherieschaltungen einschließlich einer Adress-Schaltung (21) zur Auswahl einer der Pseudowortleitungen zur Aktivierung der Bezugseinrichtung1 wobei die Adress-Schaltung ferner operativ ist zum Aktivieren einer der Wortleitungen, so daß die Speicherzellen, die mit ihr verbunden sind, elektrisch mit den zweiten Bitleitungen oder den ersten Bitleitungen verbunden werden, zur Übertragung der Bits der Dateninformation, wobei sich eine Spannungsdifferenz zwischen den ersten und den zweiten Bitleitungen jedes Bitleitungspaares aufgrund des Bits der Dateninformation und des Teils der Bezugsinformation entwickelt, wobei Peripherieschaltungen, die aus den Peripherieschaltungen ausgewählt sind, elektrische Ladungen in das Halbleitersubstrat ableiten,

g) einer Anzahl von Leseverstärkerschaltungen (7, 8) von denen jede jedem Bitleitungspaar zugeordnet ist und operativ ist, den Logikpegel des Bits der Dateninformation aufgrund der Spannungsdifferenz zwischen der ersten und der zweiten Bitleitung jedes Bitleitungspaars zu erfassen, wenn die Leseverstärkerschaltung aktiviert ist,

h) einer Verbindungseinrichtung (41) zur Kopplung der Leseverstärkerschaltungen über einen Knoten (40) mit einer Konstantspannungsquelle zur Aktivierung der Leseverstärkerschaltungen und

i) Schutzzellen (42, 43), die zwischen den Peripherieschaltungen und dein Speicherzellenfeld angeordnet sind, die Bits einer Pseudoinformation jeweils in Form von elektrischen Ladungen speichern können und mit einem zusätzlichen Bitleitungspaar (44) verbunden sind, gekennzeichnet durch

j) eine Umschalt-Schaltung (48) mit zwei Schalttransistoren (52, 53), die zwischen das zusätzliche Bitleitungspaar und den Knoten (40) geschaltet sind und jeweils durch die Pseudowortleitungen gesteuert werden, um eine der Bitleitungen des zusätzlichen Bitleitungspaars mit der Verbindungseinrichtung zu koppeln, wenn die Adresseinrichtung die Bezugseinrichtung über eine ausgewählte der Pseudowortleitungen aktiviert, wodurch die Bits der Pseudoinformation die Dateninformation gegen elektrische Ladungen, die von den peripherieschaltungen abgeleitet werden, schützt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Bit der Dateninformation einen hohen Spannungspegel aufweist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei die Bezugseinrichtung eine Anzahl von Pseudozellen (32 - 35) aufweist, die jeweils mit der ersten oder der zweiten Bitleitung jedes Bitleitungspaars verbunden sind, das mit den Speicherzellen in jeder Spalte verbunden ist, wobei jede der Pseudozellen operativ ist zur Erzeugung des Teils der Bezugsinformation mit einem Spannungspegel zwischen dein hohen Spannungspegel und dem niedrigen Spannungspegel.

4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei jede der Leseverstärkerschaltungen (7, 8), das dem Bitleitungspaar, das mit den Speicherzellen in jeder Spalte verbunden ist, zugeordnet ist, einen ersten und einen zweiten n-Kanal-Feldeffekttransistor (36, 37; 38, 39) aufweist, wobei der erste n-Kanal-Feldeffekttransistor eine Gate- Elektrode aufweist, die mit einem Drainknoten des zweiten n-Kanal-Feldeffekttransistors verbunden ist, der zweite n- Kanal-Feldeffekttransistor eine Gateelektrode aufweist, die mit dem Drainknoten des ersten n-Kanal-Feldeffekttransistors verbunden ist, und die Source-Knoten des ersten und des zweiten n-Kanal-Feldeffekttransistors mit der Verbindungseinrichtung verbunden sind.

5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei die Adressierungsschaltung (21) selektiv eine der ersten und zweiten Pseudowortleitungen mit dem hohen Spannungspegel versorgt.