JPS62259294A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にセンス動作時に
おけるピーク電流を抑制して信頼性の高い動作を可能と
した半導体記憶装置に関する。

（従来の技術） 近時、書替え可能な半導体メモリセルが各種実用化され
ている。これらのうち、第４図に示すヨウな一個のＭＯ
８ＦＥＴ３１　、！ニー１１１（７）ＭＯ８＄ヤバシタ
３２からなるメモリセルを用いたダイナミックＲＡＭ　
（ｄＲＡＭ）が農も高集積化されたものとして一般的で
ある。このメモリセルは、ＭＯ８ＦＥＴ３１のゲートが
列アドレス線（以下、ワード線＞ＷＬに接続され、ドレ
インが行アドレス線（以下、ビット線）８Ｌに接続され
、記憶データは電荷の形でＭＯＳキャパシタ３２に蓄積
するものである。このメモリセルを用いてｄＲＡＭを構
成する場合、第５図に示すようにメモリセルアレイが構
成される。即ち、メモリセルを選択的に駆動する複数本
のワード線ＷＬｉとメモリセルとのｒｌでデータのやり
とりを行う複数本のビットｌｌ５Ｌｊが互いに交差して
配列され、これらの各交差部にメモリセルが配置される
。ワード線ＷＬｉと平行して一対のダミーワードＩ！　
Ｄ　Ｗ　Ｌ　。

Ｄ　Ｗ　Ｌが配設され、これらとビット線ＢＬｊの交差
部にはダミーセルが配置される。この構成は、対をなす
ビットＩＩＢＬｊ　、ＢＬｊを折返し配列して各ビット
線対毎にセンスアンプＳＡｊを設ける方式を採用してい
る。センスアンプＳＡＪは、並列接続された二つの活性
化用ＭＯ８Ｆ　Ｅ　Ｔ−Ｑｓ　ｓ　、　Ｑｓ　６を介し
て接地されている。またビット！１１ＢＬｊ　、ＢＬｊ
はトランスファゲート用ＭＯ８ＦＥＴ−Ｏ５３，０ｓ　
４を介して入出力線１１０、Ｉｌｏに接続されている。

第５図のｄＲＡＭは、第６図に示す各内部りＯツクを印
加することにより次のような動作をする。

先ず、センスアンプＳＡｊを挟んだ一対のビット線ＢＬ
ｊ　、ＢＬｊは、プリチャージ用クロックＢＬＰが１１
　ＨＩＴレベル（例えばＶ　ＣＣ＋　Ｖ　ｔｈ以上）ｋ
、なにとにＪ：つ７ＭＯ８ＦＥＴ−Ｏ４３。

Ｏ４４がオンして全てＶＣＣにプリチャージされる。こ
れによりセンスアンプのノードＮは、ＶＣＣにプリチャ
ージされる。同時にダミーセル書込みりＯツクＤＣＰが
“Ｈ”レベル（例えばＶｃｃ）になることによってＭＯ
ＳＦＥＴ−Ｑｓ　ｏ　、　Ｑｓ　２がオンし、全てのダ
ミーセルのノードに“Ｌ”レベル（例えばｖ８８）が書
込まれる。ここでダミーセルのＭＯＳキャパシタＣ１ｓ
　。

Ｃｓ　ｓ　、・・・の容量はメモリセルのＭ　ＯＳキャ
パシタＣ１ｔ　、　Ｃｔ　２　、・・・のそれの１／２
の大きさとする。

次にビット線をプリチャージするクロックＢＬＰとダミ
ーセルに“Ｌ″レベル書込むクロックＤＣＰを共に“Ｌ
”レベルに下げてビット線をフローティングにする。こ
の後アクティブ動作に入り、一本のワード線１例えばＷ
ＬｌがＨ”レベル（Ｖｃｃ＋Ｖｔｈ以上）になり、同時
にダミーワード纏ＤＷＬがＨ”レベルになることによっ
て、ＭＯＳＦＥＴ−０４５，、Ｑｓ　１がオンする。

これにより、ビットＩＩＢＬｔにはＭＯＳキャパシタＣ
１ｔの情報が、またビット線ＢＬｓにはＭＯＳキャパシ
タＣｔｓの情報がそれぞれ現われて、一対のビット線Ｂ
Ｌｓ　、ＢＬｔ間に電位差を生じる。これがセンスアン
プＳＡ１の入力となる。

センスアンプＳへ１は二段階に分けて活性化される。先
ず、相互コンダクタンスの小さい活性化用ＭＯ８ＦＥＴ
−Ｑｓ　ｓを内部クロックＰＳＥＮを゛Ｈ°°レベルに
することにより駆動して、ノードＮのレベルを下げる。

これによりバランスの崩れたビット線ＢＬｒ　、ＢＬｔ
間の電位差の増幅を開始する。ビットｌ１ＢＬｔ　、Ｂ
Ｌｔ間である程度電位差がついたところで、相互コンダ
クタンスの大きい活性化用ＭＯ８ＦＥＴ−Ｑｓ　ｓを内
部クロックＭＳＥＮを°゛Ｈ”レベルにすることにより
駆動して、ＢＬｌ、ＢＬｌのうち“Ｈ＋ｔレベル側はＶ
ｃｃ近くに保ち、“Ｌ”レベル側をＶａｓに落とす。ビ
ット線の゛Ｈ″ルベル側は、センス動作中若干“Ｈ″レ
ベル側ＭＯＳＦＥＴがオンすること、およびこのＭＯＳ
ＦＥＴのゲートがキ↑？パシタンス・カップリングによ
り下がること等の理由で完全にＶＣＣには保たれず、１
ｖ態度レベルが低下する。この“Ｈ″レベル低下、メモ
リセルへの再書込み時に十分な書込みが行われない原因
となる。このため通常アクティブ・プルアップ回路等を
設けて“ＨＩｔレベル側の電位を確実にＶＣＣに戻すこ
とを行ってから、再書込みを行っている。このようにし
て、ビット線対８Ｌ１゜ＢＬｒは一方がＶＣＣ１他方が
Ｖａｓにラッチされる。

このセンスアンプの駆動は、クロックＰＳＥＮによりブ
リセンスを行い、クロックＭＳＥＮによりメインセンス
を行う、いわゆるマルチ・グランデッド（ＩｕＩ　ｔ　
ｉ−ｇｒｏｕｎｄｅｄ　）方式として知られている。ク
ロックＭＳＥＮがＨ”レベルになると、一本の選ばれた
ワード線に接続された全てのメモリセルのトランスファ
ゲート〜ＩＯ３ＦＥＴがオンし、全てのセンスアンプが
同時に動作してビット線の電位差を増幅する。通常のｄ
ＲＡＭでは１０００（１１以上のセンスアンプが同時に
動作することになる。しかしこのうち、一対のビット線
が行アドレスによって選択された行選択信号Ｃ３Ｌｊに
より選ばれ、残りのビット線対は選ばれない。例えば、
行選択信号Ｃ３Ｌ１が選ばれることにより、ピッＩ−線
対ＢＬ１．ＢＬｔの情報だけがトランスファゲートＭＯ
８ＦＥＴ−Ｑｓ　ｓ　。

ＱＳ４を介して入出力線Ｉ１０．Ｉ１０に転送される。

このように従来のセンス方式では、同時に全てのセンス
アンプが駆動されるため、全てのセンスアンプにつなが
るビット線が同時に放電される。

このビット線放電が短時間に行われると、ビーク１！流
が大きくなると共に、電流変化率ｄｉ／ｄｔも大きくな
る。この結果、接地線電位Ｖｓｓの浮上りを生じたり、
外部のインダクタンス成分りにより電源線にΔＶ＝Ｌ−
ｄｉ／ｄｔのノイズが乗り、周辺回路の動作に悪影響を
与える、という問題があった。

（発明が解決しようとする問題点） 以上のように従来のｄＲＡＭでは、多数のセンスアンプ
の動作に伴うピーク電流が周辺回路に悪影響を与える、
という問題があった。

本発明はこの嫌な問題を解決した信頼性の高い半導体記
憶装置を提供することを目的とする。

［発明の構成１ （問題点を解決するための手段） 本発明においては、それぞれ第１．第２の二つの活性化
用ＭＯ８ＦＥＴを持つ複数のセンスアンプを複数個のブ
ロックに分け、第１の活性化用ＭＯ８ＦＥＴは全て同時
に駆動され、第２の活性化用ＭＯ８ＦＥＴは選択された
ブロックについてのみ駆動されるようにしたことを特徴
とする。第１の活性化用ＭＯ８ＦＥＴは例えばプリセン
ス用であり、第２の活性化用ＭＯ８ＦＥＴはメインセン
ス用として用いられる。

（作用） 本発明によれば、メインセンス時は選択されたセンスア
ンプ・ブロックのみが動作するために、センス動作時の
ピーク電流および電流変化率を共に小さくすることがで
きる。しかも従来のようにプリセンスとメインセンスを
行うから、高速動作を保ちながら、電源ノイズの少ない
信頼性の高いｄＲＡＭが得られる。またセンスアンプの
ブロック化により、多ビット構成のｄＲＡＭを容易に設
計することができる。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例のｄＲＡＭの概略構成を示し、第２図
はその一部を詳細に示すものである。

第１図のＭＳＡはメモリセルアレイであり、図ではビッ
ト線のみ示しである。センスアンプＳＡは各ビット線対
毎に設けられているが、このセンスアンプＳＡがこの実
施例では４個ずつブロック１゜、　　２．・・・を構成
して分けられている。各センスアンプＳＡにはプリセン
ス用の第１の活性化ＭＯ３ＦＥＴ−Ｑｌ　３　、Ｑｔ　
ｓ　、Ｑｔ　ｙ　、　・・・とメインセンス用の第２の
活性化ＭＯ８ＦＥＴ−０１４、Ｑｔ　ｓ　、　Ｑｔ　ａ
　、・・・が並列に設けられている。そして第１の活性
化用ＭＯ８ＦＥＴは全てのセンスアンプにつきプリセン
ス用りＯツクＰＳＥＮにより同時に駆動され、第２の活
性化ＭＯ５ＦＥＴは、センスアンプ・ブロック１，２゜
・・・毎にそれぞれ別のメインセンス用クロックＭＳＥ
Ｎ１．ＭＳＥＮ２　、・・・により選択的に駆動される
ようになっている。プリセンス用クロックＰＳＥＮは、
ｄＲＡＭのＲＡＳが“ＨＩＩレベルから“Ｌ”レベルに
なってからある遅延（約３０ｎｓｅｃ）をもって立上が
る信号である。第１の活性化用ＭＯ８ＦＥＴの相互コン
ダクタンスは第２の活性化用ＭＯ８ＦＥＴのそれより小
さく設定されている。従ってブリセンス用りＯツクＰＳ
ＥＮにより全てのセンスアンプはゆっくり駆動される。

各ブロックのビット線は、ブロック毎に行選択信号Ｃ３
Ｌ１．Ｃ３Ｌ２　、・・・により選択されて入出力ｌｌ
ｌ１０１．１１０２　、・・・に接続される。即ち一つ
のブロックの４ビツト情報が同時に並列に出力される構
成となっている。

このように構成されたｄＲＡＭの動作を第３因の信号波
形を参照して詳細に説明する。

先ずプリチャージ用りＯツクＢＬＰが“１（”レベルに
なることにより、全ビット線がＶｃｃにプリチャージさ
れる。これと同時にクロックＤＣＰが°“Ｈ”レベルに
なることにより、各ダミーセルに“Ｌ″レベル書込まれ
る。これらのクロックＢＬＰ、ＤＣＰはアクティブ動作
に入る前にｌ　Ｌ　ｎレベルにしておく。そして、アク
ティブ動作に入り、一本のワード線例えばＷＬｌが選択
され、これに繋がるメモリセルの情報がビット線に転送
される。

この後、プリセンス用クロックＰＳＥＮがＨ”レベルに
なり、第１の活性化用ＭＯ８ＦＥＴがオンしてノードＮ
の電位が徐々に下がり、各ビット線対ＢＬＪ　、ＢＬｊ
に現われたアンバランスがセンスアンプにより増幅され
る。このプリセンス動作は、第１の活性化用ＭＯ８ＦＥ
Ｔの相互コンダクタンスが小さいため、比較的ゆっくり
したものである。第３図に示すようにこのプリーセンス
によりビット線対ＢＬｊ　、ＢＬｊの“Ｌ″レベル側低
下するが、′Ｈ”レベル側は殆ど低下することなく保た
れる。

そして、ビット線対ＢＬｊ　、ＢＬｊの電位差がある程
度ついたところで、メインセンス用クロックＭＳＥＮ１
．ＭＳＥＮ２　、・・・のうちの一つ例えば、ＭＳＥＮ
ｌが“Ｈ”レベルになり、これによりセンスアンプ・ブ
ロック１のみ第２の活性化用ＭＯ８ＦＥＴが駆動される
。そして一つの行選択信号Ｃ３Ｌ１が″Ｈ’レベルにな
り、ブロック１の４対のビット線のデータが入出力線に
転送される。

この実施例によれば、７０ツク分けされたセンスアンプ
について、プリセンス用の第１の活性化用ＭＯ８ＦＥＴ
は全て同時に駆動され、第２の活性化用ＭＯ８ＦＥＴは
選択されたブロックのみ駆動してメインセンスを行うよ
うにしている。従って、センス動作時のピーク電流値が
抑制されて、ピーク電流による接地線電位Ｖａｓの浮上
りが少なく、周辺回路の誤動作が防止される。またセン
スアンプは複数ブロックに分けられ、各ブロック内では
第２の活性化用ＭＯ３Ｆ　Ｅ　Ｔが同時に駆動されるよ
うにして、多ビツト構成のｄＲＡＭが容易に得られる。

なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。

［発明の効果］ 以上述べたように本発明によれば、センスアンプをブロ
ック分けして、メインセンス動作についてはブロック毎
に選択して行うことにより、電源ノイズを低減してｄＲ
ＡＭの信頼性向上を図ることができ、また、多ビット構
成ｄ　ＲＡ　Ｍを容易に実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のｄＲＡＭの概略構成を示す
図、第２図はその一部を詳細に示す図、第３図はそのｄ
ＲＡＭのセンス動作を説明するための信号波形図、第４
図は一般的なｄＲＡＭのメモリセル構成を示す図、第５
図は同じ＜ｄＲＡＭアレイ構成を示す図、第６図はその
センス動作を説明するための信号波形図である。 ＭＳＡ・・・メモリセルアレイ、ＷＬｉ・・・ワード線
、ＤＷＬ、ＤＷＬ・・・ダミーワード線、ＢＬｊ。 ＢＬｊ・・・ビット線、ＳＡ　（ＳＡｔ　ｔ　、　ＳＡ
ｓ　２　。 ・・・）・・・センスアンプ、Ｑｓ　ｓ　、Ｑｌ　ｓ　
、Ｑｌ７・・・第１の活性化用ＭＯ８ＦＥＴ（プリセン
ス用）、Ｑｌ４．Ｑｌ６．Ｑｌａ・・・第２の活性化用
ＭＯ８ＦＥＴ　（メインセンス用）、１．２．３・・・
ブロック、ＰＳＥＮ・・・プリセンス用クロック、ＭＳ
ＥＮｓ　、ＭＳＥＮ２　、ＭＳＥＮｉ・・・メインセン
ス用クロック、Ｉｌｏ・・・入出力線、Ｃ８Ｌ・・・行
選択信号、ＢＬＰ・・・ビット線プリチャージ用クロッ
ク。 出願人代理人　弁理士　鈴江武彦 第４図 −Ｃ５Ｌ３ ′る 第６図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に、マトリクス配列された複数のメモ
   リセルと、これらのメモリセルを選択的に駆動する複数
   本のワード線と、各メモリセルとの間で情報のやりとり
   を行う複数対のビット線と、各対のビット線間の電位差
   を検知する複数のセンスアンプとを集積してなる半導体
   記憶装置において、前記複数のセンスアンプは複数のブ
   ロックに分けられ、且つ各センスアンプに第１、第２の
   活性化用トランジスタが設けられ、第１の活性化用トラ
   ンジスタは全てのセンスアンプについて同時に駆動され
   、第２の活性化用トランジスタは前記ブロック毎に選択
   的に駆動されるようにしたことを特徴とする半導体記憶
   装置。
2. （２）第１の活性化用トランジスタはプリセンス用であ
   って相互コンダクタンスが小さく、第２の活性化用トラ
   ンジスタはメインセンス用であって相互コンダクタンス
   が大きい特許請求の範囲第１項記載の半導体記憶装置。