JPH0276284A - 半導体レーザ製造方法 - Google Patents
半導体レーザ製造方法Info
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- JPH0276284A JPH0276284A JP22773888A JP22773888A JPH0276284A JP H0276284 A JPH0276284 A JP H0276284A JP 22773888 A JP22773888 A JP 22773888A JP 22773888 A JP22773888 A JP 22773888A JP H0276284 A JPH0276284 A JP H0276284A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は光通信、光計測等の光源となる半導体レーザの
製造方法に関するものである。
製造方法に関するものである。
光電子集積回路は光デバイスとその周辺の電子回路を同
一基板上に集積することで配線などによる寄生容量、寄
生インダクタンス等を低減して光デバイスをより高速に
動作させることができるだけでなく、集積化による装置
の小型化、高倍転性化等が行なえるなどの利点があり各
方面で研究開発が行なわれている。しかし光デバイスと
電子デバイスを集積化するには構造の違い等による製造
上の制約が種々存在する。特に光通信、光計測等の光源
となる半導体レーザは原理上共振器面を必要とするため
その成形方法が問題となる。従来単体の半導体レーザの
場合には結晶のへき開により共振器面が得られていたが
光電子集積回路ではチップの長さが半導体レーザの共振
器長で制限されるとともに配線パターンが制限されるた
め複数の半導体レーザを集積することができなかった。
一基板上に集積することで配線などによる寄生容量、寄
生インダクタンス等を低減して光デバイスをより高速に
動作させることができるだけでなく、集積化による装置
の小型化、高倍転性化等が行なえるなどの利点があり各
方面で研究開発が行なわれている。しかし光デバイスと
電子デバイスを集積化するには構造の違い等による製造
上の制約が種々存在する。特に光通信、光計測等の光源
となる半導体レーザは原理上共振器面を必要とするため
その成形方法が問題となる。従来単体の半導体レーザの
場合には結晶のへき開により共振器面が得られていたが
光電子集積回路ではチップの長さが半導体レーザの共振
器長で制限されるとともに配線パターンが制限されるた
め複数の半導体レーザを集積することができなかった。
そのためへき開基外の方法で共振器面を形成する必要が
生じエツチングによる方法が行なわれてきている。エツ
チングによる共振器面形成法にはウェットエンチングに
よるものとイオンによる反応またはスパッタリングを用
いるドライエンチングがあるが制御性、微細加工性の点
で後者が注目されている。そのドライエツチングにより
端面(共振蓋面)を形成する従来の半導体レーザの製造
方法を第11図ないし第20図に基づいて説明する。
生じエツチングによる方法が行なわれてきている。エツ
チングによる共振器面形成法にはウェットエンチングに
よるものとイオンによる反応またはスパッタリングを用
いるドライエンチングがあるが制御性、微細加工性の点
で後者が注目されている。そのドライエツチングにより
端面(共振蓋面)を形成する従来の半導体レーザの製造
方法を第11図ないし第20図に基づいて説明する。
まずn型1nPよりなる基板1の(100)面上に、n
型1nPよりなるバッファ層2、アンドープIno、y
iGao、z4ASo、5aPo、4mよりなる活性層
3、P型1nPよりなるクラッドN4を順次結晶成長さ
せ、第11図に示すようなウェーハ5を製作する。さら
に第12図に示すように前記クラッド層4の上に5if
t膜を堆積させフォトリソグラフィにより<OI T>
方向にS i O!膜のストライプ6を形成し、これを
マスクとしてBr−メタノール溶液によりバッファ層2
までエツチングを行ない、第13図に示すような逆メサ
状のダブルへテロ構造7aを形成する0次いで第14図
に示すように該逆メサ状のダブルへテロ構造7aのエツ
チングした部分にp型1nP層8、n型InP層9、p
型1nPJilOを順次埋め込み電流狭窄層11を形成
し、マスクとなったSiO□膜のストライプ6をBHF
によりドライエツチングして除去することにより第14
図に示すような埋込型のダブルへテロ構造7を得る。次
いで第15図及び第16図に示すように前記埋込型のダ
ブルへテロ構造7の両面に前記活性層3の長手方向と直
角の方向(<011>方向)に所望の幅をもち、長手方
向(<OIT>方向)に所望の長さをもつ複数の電極2
5を幅方向、長さ方向共に所望の間隔をあけて前記活性
層3上に沿って形成する0次いで第17図に示すように
前記埋込型のダブルへテロ構造7のクラッド層4側の面
にレジストを塗布焼成して厚膜レジスト16を形成し、
さらにその上に第2のSin、膜17を堆積させ、前記
活性層3の長手方向に隣り合う電極25と電極25の間
に所望の幅をもち、前記活性層3の長手方向と直角の方
向(<011>方向)に所望の長さをもつ第3の窓18
を、その長さのほぼ中央を前記活性層3が通過するよう
にフォトリソグラフィにより形成する0次いで第18図
に示すように前記第3の窓18から基板面((100)
面〕に垂直に酸素イオンビームを入射させて厚膜レジス
ト16に基板面((100)面〕に垂直な側壁19をも
つ第4の窓20を形成した後第2のSin、膜17をC
F、ガスによりドライエツチングして除去する。次いで
基板温度を室温付近に保ち基板面C(100)面〕に垂
直な軸を中心にして基板を回転させながら基板面((1
00)面〕に対して所望の入射角度をつけて塩素イオン
ビームを第4の窓20に入射させると第19図に示すよ
うに基板面(、(100)面]に垂直で滑らかな端面(
共振器面)23をもち、かつ、端面下部にテーパ状のす
そを有する溝穴21aを得ることができる。
型1nPよりなるバッファ層2、アンドープIno、y
iGao、z4ASo、5aPo、4mよりなる活性層
3、P型1nPよりなるクラッドN4を順次結晶成長さ
せ、第11図に示すようなウェーハ5を製作する。さら
に第12図に示すように前記クラッド層4の上に5if
t膜を堆積させフォトリソグラフィにより<OI T>
方向にS i O!膜のストライプ6を形成し、これを
マスクとしてBr−メタノール溶液によりバッファ層2
までエツチングを行ない、第13図に示すような逆メサ
状のダブルへテロ構造7aを形成する0次いで第14図
に示すように該逆メサ状のダブルへテロ構造7aのエツ
チングした部分にp型1nP層8、n型InP層9、p
型1nPJilOを順次埋め込み電流狭窄層11を形成
し、マスクとなったSiO□膜のストライプ6をBHF
によりドライエツチングして除去することにより第14
図に示すような埋込型のダブルへテロ構造7を得る。次
いで第15図及び第16図に示すように前記埋込型のダ
ブルへテロ構造7の両面に前記活性層3の長手方向と直
角の方向(<011>方向)に所望の幅をもち、長手方
向(<OIT>方向)に所望の長さをもつ複数の電極2
5を幅方向、長さ方向共に所望の間隔をあけて前記活性
層3上に沿って形成する0次いで第17図に示すように
前記埋込型のダブルへテロ構造7のクラッド層4側の面
にレジストを塗布焼成して厚膜レジスト16を形成し、
さらにその上に第2のSin、膜17を堆積させ、前記
活性層3の長手方向に隣り合う電極25と電極25の間
に所望の幅をもち、前記活性層3の長手方向と直角の方
向(<011>方向)に所望の長さをもつ第3の窓18
を、その長さのほぼ中央を前記活性層3が通過するよう
にフォトリソグラフィにより形成する0次いで第18図
に示すように前記第3の窓18から基板面((100)
面〕に垂直に酸素イオンビームを入射させて厚膜レジス
ト16に基板面((100)面〕に垂直な側壁19をも
つ第4の窓20を形成した後第2のSin、膜17をC
F、ガスによりドライエツチングして除去する。次いで
基板温度を室温付近に保ち基板面C(100)面〕に垂
直な軸を中心にして基板を回転させながら基板面((1
00)面〕に対して所望の入射角度をつけて塩素イオン
ビームを第4の窓20に入射させると第19図に示すよ
うに基板面(、(100)面]に垂直で滑らかな端面(
共振器面)23をもち、かつ、端面下部にテーパ状のす
そを有する溝穴21aを得ることができる。
最後に溝穴21aに沿って切断することにより第20図
に示すような半導体レーザをつくることができる。また
この溝穴21aを切断せずに同一のチップ内に複数の半
導体レーザを集積することも可能である。
に示すような半導体レーザをつくることができる。また
この溝穴21aを切断せずに同一のチップ内に複数の半
導体レーザを集積することも可能である。
上記の方法はイオンビームを基板面((100)面〕に
対して所望の入射角度をつけて入射させるため結晶の面
方位に依存せずに基板面((100)面)に垂直で滑ら
かな端面(共振器面)を得ることができるが第20図に
示すように端面下部にテーパ状のすそが生じる。またレ
ーザ光の遠視野像の乱れを防ぐために前記活性層3の端
面23から出射されたレーザ光が前記溝穴21aの底面
で反射しない程度に溝穴21aの深さを深くする必要が
ある。第21図において端面23から溝穴21aの切断
箇所までの距離をX、活性層3から溝穴21aの底面ま
での距離をyル−ザ光の拡がり角をθよとするとy>x
Xtan (θよ/2)なる条件が必要となる0例えば
x=10μm、θエーロ0°とするとy>5.7μmと
なり埋込型のダブルへテロ構造7の上面から活性層3ま
での距離を約5μmとすると溝穴21aの深さは約12
μm以上必要となる。従って溝穴の深さに対する垂直部
分の長さの割合は約40%と小さく、例えば埋込型のダ
ブルへテロ構造7の上面から約5μm下に位置する活性
層3まで垂直で滑らかな端面を形成するために室温で約
2時間のエツチング時間がかかっていた。一方1nPの
エツチングレートは第22図に示すように原理上高温に
なるほど増加するので高温でエツチングを行なえば厚膜
レジストのかわりに5iOz膜をマスクした場合でも十
分深い溝穴を短い時間で得ることができるがその断面形
状は温度により変化し端面の表面状態は荒れたものとな
ってしまう。
対して所望の入射角度をつけて入射させるため結晶の面
方位に依存せずに基板面((100)面)に垂直で滑ら
かな端面(共振器面)を得ることができるが第20図に
示すように端面下部にテーパ状のすそが生じる。またレ
ーザ光の遠視野像の乱れを防ぐために前記活性層3の端
面23から出射されたレーザ光が前記溝穴21aの底面
で反射しない程度に溝穴21aの深さを深くする必要が
ある。第21図において端面23から溝穴21aの切断
箇所までの距離をX、活性層3から溝穴21aの底面ま
での距離をyル−ザ光の拡がり角をθよとするとy>x
Xtan (θよ/2)なる条件が必要となる0例えば
x=10μm、θエーロ0°とするとy>5.7μmと
なり埋込型のダブルへテロ構造7の上面から活性層3ま
での距離を約5μmとすると溝穴21aの深さは約12
μm以上必要となる。従って溝穴の深さに対する垂直部
分の長さの割合は約40%と小さく、例えば埋込型のダ
ブルへテロ構造7の上面から約5μm下に位置する活性
層3まで垂直で滑らかな端面を形成するために室温で約
2時間のエツチング時間がかかっていた。一方1nPの
エツチングレートは第22図に示すように原理上高温に
なるほど増加するので高温でエツチングを行なえば厚膜
レジストのかわりに5iOz膜をマスクした場合でも十
分深い溝穴を短い時間で得ることができるがその断面形
状は温度により変化し端面の表面状態は荒れたものとな
ってしまう。
本発明の目的は従来の方法で得ていた垂直で滑らかな端
面と同等の表面状態をもつ端面を従来よりも短い時間で
得ることのできる半導体レーザの製造方法を提供するこ
とにある。
面と同等の表面状態をもつ端面を従来よりも短い時間で
得ることのできる半導体レーザの製造方法を提供するこ
とにある。
〔課題を解決するための手段]
本発明は上記の問題点を解決するためになされたもので
、基板上に形成されたストライプ状の活性層と直交する
ように前記活性層およびその下の基板の一部をエツチン
グにより除去し、残された活性層の端面に共振器面を形
成する半導体レーザの製造方法において、始めに前記エ
ツチング部分を高エツチングレートにより逆メサ状にエ
ンチングし、次いで低エツチングレートにより基板に垂
直にエツチングすることを特徴とするものである。
、基板上に形成されたストライプ状の活性層と直交する
ように前記活性層およびその下の基板の一部をエツチン
グにより除去し、残された活性層の端面に共振器面を形
成する半導体レーザの製造方法において、始めに前記エ
ツチング部分を高エツチングレートにより逆メサ状にエ
ンチングし、次いで低エツチングレートにより基板に垂
直にエツチングすることを特徴とするものである。
従来長さ方向の電極と電極との間に所望の1福をもち前
記活性層の長手方向と直角の方向に所望の長さをもつ部
分に低エツチングレートにより基板面に垂直で滑らかな
端面を形成していたかわりにまず高エツチングレートに
より逆メサ状の溝穴を高速度で形成しその後低エツチン
グレートにより逆メサ状の溝穴のエツジ部分を基板面に
垂直で滑らかな端面に仕上げる方法としたため結果的に
垂直で滑らかな端面を短い時間でつくることができる。
記活性層の長手方向と直角の方向に所望の長さをもつ部
分に低エツチングレートにより基板面に垂直で滑らかな
端面を形成していたかわりにまず高エツチングレートに
より逆メサ状の溝穴を高速度で形成しその後低エツチン
グレートにより逆メサ状の溝穴のエツジ部分を基板面に
垂直で滑らかな端面に仕上げる方法としたため結果的に
垂直で滑らかな端面を短い時間でつくることができる。
以下本発明の半導体レーザの製造方法の実施例を第1図
ないし第14図に基づいて説明する。まずキャリア濃度
がI X 10”cm−’のn型1nPよりなる厚さ1
50μmの基板lの(100)面上に、キャリア濃度が
5X10”cm−3のn型InPよりなる厚さ1μmの
バッファ層2、アンドープI no、taG a o、
zaA S o、siP o、aaよりなる厚さ0.2
μmの活性層3、キャリア濃度が1×10”cm−’の
p型1nPよりなる厚さ2μmのクラッド層4を1頓次
結晶成長させ第1I図に示すようなウェーハ5を製作す
る。さらに第12図に示すように前記クラッド層4の上
にSi0g膜を2000人堆積させフォトリソグラフィ
により<01■〉方向に幅3μmのS i Oz膜のス
トライプ6を形成し、これをマスクとしてBr−メタノ
ール溶液によりバッファ層2までエツチングを行ない第
13図に示すような逆メサ状のダブルへテロ構造7aを
形成する。次いで該逆メサ状のダブルへテロ構造7aの
エツチングした部分にp型1nP層8、n型1nPji
9、p型1nP層10を順次埋め込み電流狭窄1i11
1を形成し、マスクとなったSiOχ膜のストライプ6
をCF、ガスによりドライエツチングして除去すること
により第14図に示すような埋込型のダブルへテロ構造
7を得る0次いで第1図に示すようにこの上に第1の5
iO7膜12を3000人堆積し、該第1の5i02膜
12に前記活性層3の長手方向と直角の方向(<011
>方向)に幅5μm1長手方向(く01T〉方向)に長
さ3001!mの電流狭窄用の第1の窓13を前記活性
層3上に沿って複数個、フォトリソグラフィにより設け
る。次いで第2図に示すように幅310μmのAuZn
よりなるストライプ状のp型電極14を前記活性層3の
長手方向と直角の方向(<011>方向)に長手方向(
<OIT>方向)に40μmの間隔をあけて形成し、前
記第1の窓13を覆う。次いで第3図及び第4図に示す
ように長手方向(〈01丁〉方向)にとなり合うP型電
極14間の前記第1のSing膜12に前記活性層3の
長手方向(<011>方向)に沿って前記第1の窓から
15μm離して幅20μm、前記活性層3の長手方向と
直角の方向(<011>方向)に沿って長さ250μm
の第2の窓15をその長さのほぼ中央が前記活性層3上
にくるようにフォトリソグラフィにより設ける。
ないし第14図に基づいて説明する。まずキャリア濃度
がI X 10”cm−’のn型1nPよりなる厚さ1
50μmの基板lの(100)面上に、キャリア濃度が
5X10”cm−3のn型InPよりなる厚さ1μmの
バッファ層2、アンドープI no、taG a o、
zaA S o、siP o、aaよりなる厚さ0.2
μmの活性層3、キャリア濃度が1×10”cm−’の
p型1nPよりなる厚さ2μmのクラッド層4を1頓次
結晶成長させ第1I図に示すようなウェーハ5を製作す
る。さらに第12図に示すように前記クラッド層4の上
にSi0g膜を2000人堆積させフォトリソグラフィ
により<01■〉方向に幅3μmのS i Oz膜のス
トライプ6を形成し、これをマスクとしてBr−メタノ
ール溶液によりバッファ層2までエツチングを行ない第
13図に示すような逆メサ状のダブルへテロ構造7aを
形成する。次いで該逆メサ状のダブルへテロ構造7aの
エツチングした部分にp型1nP層8、n型1nPji
9、p型1nP層10を順次埋め込み電流狭窄1i11
1を形成し、マスクとなったSiOχ膜のストライプ6
をCF、ガスによりドライエツチングして除去すること
により第14図に示すような埋込型のダブルへテロ構造
7を得る0次いで第1図に示すようにこの上に第1の5
iO7膜12を3000人堆積し、該第1の5i02膜
12に前記活性層3の長手方向と直角の方向(<011
>方向)に幅5μm1長手方向(く01T〉方向)に長
さ3001!mの電流狭窄用の第1の窓13を前記活性
層3上に沿って複数個、フォトリソグラフィにより設け
る。次いで第2図に示すように幅310μmのAuZn
よりなるストライプ状のp型電極14を前記活性層3の
長手方向と直角の方向(<011>方向)に長手方向(
<OIT>方向)に40μmの間隔をあけて形成し、前
記第1の窓13を覆う。次いで第3図及び第4図に示す
ように長手方向(〈01丁〉方向)にとなり合うP型電
極14間の前記第1のSing膜12に前記活性層3の
長手方向(<011>方向)に沿って前記第1の窓から
15μm離して幅20μm、前記活性層3の長手方向と
直角の方向(<011>方向)に沿って長さ250μm
の第2の窓15をその長さのほぼ中央が前記活性層3上
にくるようにフォトリソグラフィにより設ける。
次いで第5図に示すようにその上全面に厚さ5μmのレ
ジストを塗布して230°CX30分間焼成し厚膜レジ
スト16を形成し、さらにその上に1500人の第2の
SiO□膜17を堆積させ、該第2のSin、膜17に
前記第2の窓15よりも幅、長さ共に5μm大きい第3
の窓18をフォトリソグラフィにより形成する。次いで
第6図に示すように前記第3の窓18から基板面((1
00)面]に垂直に酸素イオンビームを入射させ、前記
厚膜レジスト16に基板面((100)面]に垂直な側
壁19をもつ第4の窓20を形成した後、前記第2のS
in、膜17をCF aガスによりドライエンチングし
て除去する。次いで第7図に示すように第1のSing
膜12をマスクとし、基板温度を150 ’C以上にし
て基板面((100)面)に垂直な軸を中心にして基板
を回転させながら基板面((100)面]に対して入射
角度50゜をつけてCltイオンビームを第4の窓20
に入射させて高エッチングレートによるエツチングを行
ない、深さ12μm以上の逆メサ状の溝穴21を形成す
る。次いで第8図に示すように厚膜レジスト16をマス
クとし第4の窓20に露出している逆メサ状の溝穴21
のエツジ部分22の上の第1のSing膜12をCF4
ガスによるドライエツチングで除去し、p型1nPより
なるクラッド層4を露出させる。次いで第9図に示すよ
うに基板温度を室温付近に保ち、基板面((100)面
]に垂直な軸を中心にして、基板を回転させながら基板
面((100)面)に対して入射角度40゜をつけてC
1,イオンビームを第4の窓20に入射させ、低エツチ
ングレートによるエツチングを行なう、これにより前記
逆メサ状の溝穴21のエツジ部分22に基板面((10
0)面]に垂直な端面23を形成する。その後厚膜レジ
スト16を除去する。次いで基板1の裏面を研磨して厚
さ110μmとし、前記基板1の裏面にA n G e
/ Niよりなるn型電極24を形成する。
ジストを塗布して230°CX30分間焼成し厚膜レジ
スト16を形成し、さらにその上に1500人の第2の
SiO□膜17を堆積させ、該第2のSin、膜17に
前記第2の窓15よりも幅、長さ共に5μm大きい第3
の窓18をフォトリソグラフィにより形成する。次いで
第6図に示すように前記第3の窓18から基板面((1
00)面]に垂直に酸素イオンビームを入射させ、前記
厚膜レジスト16に基板面((100)面]に垂直な側
壁19をもつ第4の窓20を形成した後、前記第2のS
in、膜17をCF aガスによりドライエンチングし
て除去する。次いで第7図に示すように第1のSing
膜12をマスクとし、基板温度を150 ’C以上にし
て基板面((100)面)に垂直な軸を中心にして基板
を回転させながら基板面((100)面]に対して入射
角度50゜をつけてCltイオンビームを第4の窓20
に入射させて高エッチングレートによるエツチングを行
ない、深さ12μm以上の逆メサ状の溝穴21を形成す
る。次いで第8図に示すように厚膜レジスト16をマス
クとし第4の窓20に露出している逆メサ状の溝穴21
のエツジ部分22の上の第1のSing膜12をCF4
ガスによるドライエツチングで除去し、p型1nPより
なるクラッド層4を露出させる。次いで第9図に示すよ
うに基板温度を室温付近に保ち、基板面((100)面
]に垂直な軸を中心にして、基板を回転させながら基板
面((100)面)に対して入射角度40゜をつけてC
1,イオンビームを第4の窓20に入射させ、低エツチ
ングレートによるエツチングを行なう、これにより前記
逆メサ状の溝穴21のエツジ部分22に基板面((10
0)面]に垂直な端面23を形成する。その後厚膜レジ
スト16を除去する。次いで基板1の裏面を研磨して厚
さ110μmとし、前記基板1の裏面にA n G e
/ Niよりなるn型電極24を形成する。
最後に逆メサ状の溝穴21の中央で切断することにより
第10図に示すような半導体レーザを得ることができる
。なお本実施例ではInP系の埋込型のダブルへテロ構
造の半導体レーザを用いたがGaAs系においてもまた
他のどのような構造の半導体レーザに対しても適用可能
である。
第10図に示すような半導体レーザを得ることができる
。なお本実施例ではInP系の埋込型のダブルへテロ構
造の半導体レーザを用いたがGaAs系においてもまた
他のどのような構造の半導体レーザに対しても適用可能
である。
(発明の効果)
以上説明したように本発明の製造方法は、活性層の長手
方向(<OIT>方向)の電極と電極との間に所望の幅
をもち前記活性層の長手方向と直角の方向(<011>
方向)に所望の長さをもつ部分をまず高エツチングレー
トにより逆メサ状の溝穴を高速度で形成した後、低エツ
チングレートにより前記逆メサ状の溝穴のエツジ部分を
基板面に垂直で滑らかな端面に仕上げる方法であるため
従来よりも短い時間で半導体レーザを製造することがで
きる。
方向(<OIT>方向)の電極と電極との間に所望の幅
をもち前記活性層の長手方向と直角の方向(<011>
方向)に所望の長さをもつ部分をまず高エツチングレー
トにより逆メサ状の溝穴を高速度で形成した後、低エツ
チングレートにより前記逆メサ状の溝穴のエツジ部分を
基板面に垂直で滑らかな端面に仕上げる方法であるため
従来よりも短い時間で半導体レーザを製造することがで
きる。
第1図ないし第9図は本発明の半導体レーザの製造方法
を示す説明図、第10図は本発明の方法により得られた
半導体レーザの断面図、第11図ないし第19図は従来
の半導体レーザの製造方法を示す説明図、第20図は従
来の方法により得られた半導体レーザの断面図、第21
図は活性層から溝穴の底面までの距離と端面(共振器面
)から切断面までの距離の関係を示す模式図、第22図
は基板温度に対するInPのエツチングレートを示すグ
ラフである。 1〜基板、 2〜バッファ層、 3〜活性層、4〜ク
ラッド層、 5〜ウエーハ、 6〜SiO□膜のス
トライプ、 7a〜逆メサ状のダブルへテロ構造、
7〜埋込型のダブルへテロ構造、 8〜P型1nP層、
9〜n型1nP層、 10〜p型1nP層、 1
1〜電流狭窄層、 12〜第1のSin、膜、 13
〜第1の窓、 14〜p型電掻、 15〜第2の窓
、 16〜厚膜レジスト、 17〜第2のSin、膜
、 18〜第3の窓、 19〜側壁、 20〜第4の
窓、 21a〜溝穴、 21〜逆メサ状の溝穴、
22〜工ツジ部分、 23〜端面、 24〜n型電極。
を示す説明図、第10図は本発明の方法により得られた
半導体レーザの断面図、第11図ないし第19図は従来
の半導体レーザの製造方法を示す説明図、第20図は従
来の方法により得られた半導体レーザの断面図、第21
図は活性層から溝穴の底面までの距離と端面(共振器面
)から切断面までの距離の関係を示す模式図、第22図
は基板温度に対するInPのエツチングレートを示すグ
ラフである。 1〜基板、 2〜バッファ層、 3〜活性層、4〜ク
ラッド層、 5〜ウエーハ、 6〜SiO□膜のス
トライプ、 7a〜逆メサ状のダブルへテロ構造、
7〜埋込型のダブルへテロ構造、 8〜P型1nP層、
9〜n型1nP層、 10〜p型1nP層、 1
1〜電流狭窄層、 12〜第1のSin、膜、 13
〜第1の窓、 14〜p型電掻、 15〜第2の窓
、 16〜厚膜レジスト、 17〜第2のSin、膜
、 18〜第3の窓、 19〜側壁、 20〜第4の
窓、 21a〜溝穴、 21〜逆メサ状の溝穴、
22〜工ツジ部分、 23〜端面、 24〜n型電極。
Claims (1)
- 基板上に形成されたストライプ状の活性層と直交するよ
うに前記活性層およびその下の基板の一部をエッチング
により除去し、残された活性層の端面に共振器面を形成
する半導体レーザの製造方法において、始めに前記エッ
チング部分を高エッチングレートにより逆メサ状にエッ
チングし、次いで低エッチングレートにより基板に垂直
にエッチングすることを特徴とする半導体レーザの製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63227738A JP2779176B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体レーザ製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63227738A JP2779176B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体レーザ製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0276284A true JPH0276284A (ja) | 1990-03-15 |
JP2779176B2 JP2779176B2 (ja) | 1998-07-23 |
Family
ID=16865591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63227738A Expired - Lifetime JP2779176B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体レーザ製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2779176B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019186743A1 (ja) * | 2018-03-28 | 2019-10-03 | 三菱電機株式会社 | 半導体レーザ素子およびその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57157590A (en) * | 1981-03-24 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor laser device |
-
1988
- 1988-09-12 JP JP63227738A patent/JP2779176B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57157590A (en) * | 1981-03-24 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor laser device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019186743A1 (ja) * | 2018-03-28 | 2019-10-03 | 三菱電機株式会社 | 半導体レーザ素子およびその製造方法 |
JPWO2019186743A1 (ja) * | 2018-03-28 | 2020-12-10 | 三菱電機株式会社 | 半導体レーザ素子およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2779176B2 (ja) | 1998-07-23 |
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