JPH0216763A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0216763A
JPH0216763A JP63167607A JP16760788A JPH0216763A JP H0216763 A JPH0216763 A JP H0216763A JP 63167607 A JP63167607 A JP 63167607A JP 16760788 A JP16760788 A JP 16760788A JP H0216763 A JPH0216763 A JP H0216763A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置、例えばダイナミック型ＲＡＭの
メリセルで使用されるキャパシタの製造方法に係り、特
に多結晶シリコン層の相互間に薄い絶縁膜を形成する方
法に関する。
（従来の技術） 最近のダイナミックＲＡＭ　（以下、ＤＲＡＭと称する
）では、高集積化が進められるに伴い、外部からのわず
かな電荷によってもメモリセルのデータが破壊される、
いわゆるソフトエラーの発生が問題になっている。この
ようなソフトエラーの発生を防止するためには充分な大
きさのメモリセル容量を確保する必要がある。これには
、キャパシタ面積の増大による容量の確保が一つの有望
な手段となっている。このキャパシタ面積の増大には種
々の方法が考えられており、半導体表面に溝を形成して
その側面を含めた広い面積を用いる方法やメモリセルの
ＭＯＳ）ランジスタの上にキャパシタを重ねる方法等、
３次元構造を利用する方法が実施されている。そして、
このようなキャパシタには多結晶シリコン層間に薄い絶
縁膜を形成して構成されているものがある。その絶縁膜
の材料としては、シリコン窒化膜を多結晶シリコン上に
堆積し、その表面を酸化したものが用いられており、極
めて薄膜化された、しかも高いキャバシタンスを有する
信頼性の高いキャパシタの構造が実現できる。
第４図はＤ　ＲＡ　Ｍにおける従来のキャパシタの構造
を示す断面図である。シリコン半導体基板１１上に熱酸
化法等により酸化膜１２が形成され、不純物がドープさ
れた多結晶シリコン層１３がこの酸化膜１２上に堆積さ
れている。この多結晶シリコン層１３上には酸化膜【４
が形成され、この酸化膜１４上には減圧ＣＶＤ法によっ
て堆積されたシリコン窒化膜［５及びこのシリコン窒化
膜１５の表面を酸化して得られる酸化膜ｉＧが形成され
ている。そして、酸化膜１Ｇ上には２層目の多結晶シリ
コン層１７が堆積されており、２層の多結晶シリコン層
１３．１７間でキャパシタが構成されている。
ところで、このようなキャパシタを製造する場合、下層
の多結晶シリコン層１３中には高濃度の不純物、例えば
Ａｓ（ヒ素）やＰ（リン）等の不純物が高濃度に拡散さ
れており、多結晶シリコン層１３か形成されたとき、表
面には自然酸化膜が成長しやすくなっている。この場合
、常温にて５〜１０人の厚さの自然酸化膜ができる。そ
の後、この多結晶シリコン層１３上にシリコン窒化膜１
５を堆積する場合、減圧ＣＶＤ法により堆積するが、通
常、減圧ＣＶＤ炉内は６００　’Ｃ以上にされているた
め、多結晶シリコン層１３上の自然酸化膜はさらに成長
して、シリコン窒化′ａ１５が堆積される以前に第４図
に示すような酸化膜１４が形成され、その厚さは２０〜
３０人に達することが多い。
上記酸化膜１４の存在により、多結晶シリコン層１３と
１７の間の絶縁膜の膜厚が厚く形成されてしまい、素子
の微細化の妨げとなるばかりでなく、容量低下の原因に
もなっている。すなわち、この酸化膜１４は下層の多結
晶シリコン層１３に含まれている不純物の濃度や周囲の
７２度に影響して膜厚が変化するので、このキャパシタ
か用いられるメモリセルの膜厚制御性が低下する。さら
に、この酸化膜１４とシリコン窒化膜１５の界面に電子
がトラ・ツブされ、特性に変動を起こし、一定の容量が
得られない不良メモリセルが製造される恐れがある。
（発明が解決しようとする課題） このように従来では、多結晶シリコン層上にシリコン窒
化膜を堆積し、さらに多結晶シリコン層を堆積して高い
キャパシタンスを得ようとする場合、不純物拡散された
１層目の多結晶シリコン層上にできた自然酸化膜が、次
にシリコン窒化膜を堆積するのに使用される減圧ＣＶＤ
炉内の温度によってかなり厚く形成されてしまい、素子
の微細化や容量増大の妨げになっている。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、減圧ＣＶＤ炉内での自然酸化膜の成
長を防止し、素子の微細化に適した信頼性のあるキャパ
シタを持つ半導体装置の製造方法を提供することにある
。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は、表面に自然酸化膜
が存在する多結晶シリコン層表面を窒化する工程と、上
記多結晶シリコン層の表面にシリコン窒化膜を堆積形成
する工程とから構成される。
（作用） 高濃度に不純物が拡散された多結晶シリコン層の表面に
できた薄い自然酸化膜を急速窒化法によりシリコン窒化
膜に変える。これにより、後の工程の減圧ＣＶＤ法によ
るシリコン窒化膜の堆積において、減圧ＣＶＤ炉に挿入
した際に、多結晶シリコン表面上の酸化膜の成長がなく
なる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図（ａ）ないしくｅ）はこの発明の半導体装置の製
造方法に係るキャパシタの製造方法を順次に示す工程図
である。なお、前記第４図に示す従来の構造と対応する
箇所には同一の符号を付して説明する。
まず、第１図（ａ）に示すように半導体基板１１表面を
熱酸化法等で酸化して酸化膜１２を形成した後、その上
に多結晶シリコン層１３を堆積する。この多結晶シリコ
ン層１３にはイオン注入法、あるいは熱拡散法によりＰ
を１×１０２０／Ｃｍ３程度にドーピングする。
その後、室温で放置すると、第１図（ｂ）に示すように
多結晶シリコン層１３表面には自然酸化膜１８が５〜１
０人程度程度される。
次に、第１図（ｃ）に示すように、多結晶シリコン層１
３表面の自然酸化膜１８を急速窒化して窒化膜１９に変
える。急速窒化は９５０〜１１５０°ＣのＮＨ３雰囲気
中における急速熱アニール処理（ＲＴＡ）によって行う
。この方法により、自然酸化膜１８は急速昇温しで窒化
されるので、さらに自然酸化されて成長することなく、
始めの室温で多結晶シリコン層１３表面上に成長した５
〜１０人の自然酸化膜１８を窒化することができる。
次に、第１図（ｄ）に示すように窒化膜１９上に減圧Ｃ
ＶＤ法によりシリコン窒化膜１５をを例えば８０人堆積
し、さらにその表面を酸化して２０人程度の酸化膜１Ｂ
を形成する。
次に、第１図（ｅ）に示すように酸化膜１６上に第２層
目の多結晶シリコン層１７を堆積し、例えば不純物とし
てＰを必要な量だけドープする。
このような方法によれば、自然酸化膜１８が、第１図（
Ｃ）の工程で窒化膜１９に変えられるので、次のシリコ
ン窒化膜１５を形成する工程における減圧ＣＶＤ炉内で
さらに自然酸化が進むことはない。
この結果、高濃度で不純物がドープされた多結晶シリコ
ン層上に安定した膜厚で、大容量の薄膜絶縁膜が形成で
きる。例えば、Ｐ（リン）を５×１０２°／　ｃ　ｍ　
３含む多結晶シリコン層上に８０人のシリコン窒化膜を
従来方法により直接堆積させる場合、酸化膜換算では４
５人の膜厚になることが予想されるが、実際には減圧Ｃ
ＶＤ炉内での自然酸化膜の成長によって６５人程度にな
ってしまう。これに対し、この発明の方法を用いること
によってＣＶＤ炉内での自然酸化膜の成長はほとんどな
く、５０人の膜厚に安定に制御できる。
第２図及び第３図はそれぞれこの発明の方法を実施して
製造されるＤＲＡＭのメモリセルの（、′４成を示す断
面図である。
第２図は半導体表面に溝を形成し、その溝の側面を含め
た広い面積を用いるようにしたキャパシタ構造を持つ溝
掘り型キャパシタ・セル（Ｂ　ｕｒｉｅｄ　Ｓ　ｔａｃ
ｋｅｄ　　Ｃａｐａｃｉｔｏｒ　　Ｃｅｌｌ　）である
。半導体基板２１上にキャパシタ用の溝２２を例えばＲ
ＩＥ（反応性イオンエツチング）により形成した後、上
記実施例と同様の方法により、酸化膜２３．２層の多結
晶シリコン層２４．２５及びこの間に設けられる絶縁膜
２Ｇからなるキャパシタ２７を形成する。他方、ＭＯＳ
トランジスタ側では、ゲート酸化膜２８及びゲート電極
２９を形成した後、ゲート電極２９の両側にドレイン領
域３０、ソース領域３１を形成する。その後、層間絶縁
膜３２を全面に堆積し、ドレイン領域３０に通じるコン
タクトホールを開孔し、アルミニウムによるドレイン電
極３３を形成する。
第３図はメモリセルのＭＯＳ）ランジスタの上にキャパ
シタを重ねるようにした構造のスタック型キャパシター
セル（Ｓ　ｔａｃｋｅｄ　　ＣａｐａｃｊｔｏｒＣｅｌ
ｌ）である。
このメモリセルでは、通常の方法により半導体基板４１
にＭＯＳｌ−ランジスタのドレイン領域４２、ソース領
域４３、ゲート酸化膜４４及びゲート電極４５を形成す
る。この後、上記実施例と同様の方法を用いて、２層の
多結晶シリコン層４Ｇ、　４７及びこの間に設けられる
絶縁膜４８からなるキャパシタ４９を形成する。さらに
その後、層間絶縁膜５０を全面に堆積し、ドレイン領域
４２に通じるコンタクトホルを開孔し、アルミニウムに
よるドレイン電極５１を形成する。
このように、この発明の方法を用いてＤＲＡＭのメモリ
セルを形成する場合でも、自然酸化膜を窒化することに
より、キャパシタンスは従来より大きくなり、微細化が
可能となる。しかも前記に説明したように、次の工程で
高温の減圧ＣＶＤ炉に挿入しても、自然酸化膜の成長が
ないので、メモリセルのキャパシタの層間絶縁膜が予想
外に厚くなってしまい、容量の低下を引き起こしたり、
電子のトラッピングによる特性変動を引き起こすという
問題も解決することができ、信頼性の向上を図ることが
できる。
［発明の効果］ 以上説明したようにこの発明によれば、大きな容量を持
ち、かつ素子の微細化に適したキャパシタを存する半導
体装置の製造方法を提供することができる。
【図面の簡単な説明】
第１図（ａ）ないしくｅ）はこの発明の一実施例方法の
主要な工程を順次示す断面図、第２図及び第３図はそれ
ぞれこの発明の方法を実施した半導体装置の構成を示す
断面図、第４図は従来の方法で製造されたキャパシタの
一部の断面図である。 ■１・・・半導体基板、１２．１８・・・酸化膜、ｔａ
、　１７・・・多結晶シリコン層、１５・・・シリコン
窒化膜、１８・・・自然酸化膜、１９・・・窒化膜、シ
リコン窒化膜。 出願人代理人　弁理士　鈴江武彦 （ａ） （ｃ）

Claims (2)

    【特許請求の範囲】
  1. （１）表面に自然酸化膜が存在する多結晶シリコン層表
    面を窒化する工程と、上記多結晶シリコン層の表面にシ
    リコン窒化膜を堆積形成する工程とを具備したことを特
    徴とする半導体装置の製造方法。
  2. （２）前記シリコン窒化膜が減圧化学的気相成長法によ
    って堆積形成される請求項１記載の半導体装置の製造方
    法。
JP63167607A 1988-07-05 1988-07-05 半導体装置の製造方法 Granted JPH0216763A (ja)

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US07/373,289 US4990463A (en) 1988-07-05 1989-06-29 Method of manufacturing capacitor
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03231451A (ja) * 1990-02-07 1991-10-15 Matsushita Electron Corp 半導体容量素子の製造方法
JPH03262150A (ja) * 1990-03-13 1991-11-21 Matsushita Electron Corp 半導体容量装置
DE4132820A1 (de) * 1990-10-05 1992-04-09 Mitsubishi Electric Corp Halbleitereinrichtung mit kondensator und herstellungsverfahren fuer dieselbe
US5838056A (en) * 1994-05-27 1998-11-17 Kabushiki Kaisha Toshiba Semiconductor device applied to composite insulative film and manufacturing method thereof
US5964740A (en) * 1996-07-09 1999-10-12 Asahi Kogaku Kogyo Kabushiki Kaisha Treatment accessory for an endoscope
US6258690B1 (en) 1996-03-29 2001-07-10 Nec Corporation Method of manufacturing semiconductor device
US6849497B2 (en) 2002-11-26 2005-02-01 Oki Electric Industry Co., Ltd. Method of fabricating a semiconductor integrated circuit including a capacitor formed on a single insulating substrate layer having lower boron dose in the vicinity of the surface thereof

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001418B1 (ko) * 1990-08-07 1993-02-27 삼성전자 주식회사 반도체 장치의 제조방법
JP3095462B2 (ja) * 1991-07-18 2000-10-03 ローム株式会社 誘電素子、キャパシタ及びｄｒａｍ
JP2722873B2 (ja) * 1991-07-29 1998-03-09 日本電気株式会社 半導体装置およびその製造方法
JPH05102419A (ja) * 1991-10-07 1993-04-23 Sony Corp ダイナミツクｒａｍにおける容量の形成方法
JPH05109981A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置の製造方法
JPH05121655A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体装置の製造方法
JP3141486B2 (ja) * 1992-01-27 2001-03-05 ソニー株式会社 半導体装置
JPH05243487A (ja) * 1992-03-02 1993-09-21 Nec Corp 集積回路
JP3141553B2 (ja) * 1992-08-06 2001-03-05 日本電気株式会社 半導体装置の製造方法
JPH07254640A (ja) * 1993-12-30 1995-10-03 Texas Instr Inc <Ti> スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法
US5455204A (en) * 1994-12-12 1995-10-03 International Business Machines Corporation Thin capacitor dielectric by rapid thermal processing
US5792686A (en) * 1995-08-04 1998-08-11 Mosel Vitelic, Inc. Method of forming a bit-line and a capacitor structure in an integrated circuit
US5608249A (en) 1995-11-16 1997-03-04 Micron Technology, Inc. Reduced area storage node junction
US5858832A (en) * 1996-03-11 1999-01-12 Chartered Semiconduction Manufacturing Ltd. Method for forming a high areal capacitance planar capacitor
US5696036A (en) * 1996-11-15 1997-12-09 Mosel, Vitelic Inc. DRAM no capacitor dielectric process
SE510455C2 (sv) * 1997-06-06 1999-05-25 Ericsson Telefon Ab L M Förfarande för att anordna en begravd kondensator och en begravd kondensator anordnad enligt förfarandet
US6404007B1 (en) 1999-04-05 2002-06-11 Fairchild Semiconductor Corporation Trench transistor with superior gate dielectric
US6303043B1 (en) * 1999-07-07 2001-10-16 United Microelectronics Corp. Method of fabricating preserve layer
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US6696726B1 (en) * 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6916745B2 (en) * 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6803626B2 (en) * 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
FI120310B (fi) * 2001-02-13 2009-09-15 Valtion Teknillinen Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä
US7061066B2 (en) * 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7033891B2 (en) * 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
US7504306B2 (en) * 2005-04-06 2009-03-17 Fairchild Semiconductor Corporation Method of forming trench gate field effect transistor with recessed mesas
DE112006001516T5 (de) 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
WO2009039441A1 (en) * 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
DE102019204503B3 (de) * 2018-10-09 2020-03-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierter Kondensator und Verfahren zur Herstellung eines integrierten Kondensators

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911665A (ja) * 1982-07-12 1984-01-21 Nec Corp 半導体装置
JPS6049662A (ja) * 1983-08-29 1985-03-18 Nec Corp 半導体装置の製造方法
JPS6269548A (ja) * 1985-09-24 1987-03-30 Hitachi Ltd 半導体容量素子

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4419819A (en) * 1982-01-29 1983-12-13 Medtronic, Inc. Method of making biomedical lead with lobed lead anchor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911665A (ja) * 1982-07-12 1984-01-21 Nec Corp 半導体装置
JPS6049662A (ja) * 1983-08-29 1985-03-18 Nec Corp 半導体装置の製造方法
JPS6269548A (ja) * 1985-09-24 1987-03-30 Hitachi Ltd 半導体容量素子

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03231451A (ja) * 1990-02-07 1991-10-15 Matsushita Electron Corp 半導体容量素子の製造方法
JPH03262150A (ja) * 1990-03-13 1991-11-21 Matsushita Electron Corp 半導体容量装置
DE4132820A1 (de) * 1990-10-05 1992-04-09 Mitsubishi Electric Corp Halbleitereinrichtung mit kondensator und herstellungsverfahren fuer dieselbe
US5523596A (en) * 1990-10-05 1996-06-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having capacitor and manufacturing method therefor
US5683929A (en) * 1990-10-05 1997-11-04 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a capacitor
US5838056A (en) * 1994-05-27 1998-11-17 Kabushiki Kaisha Toshiba Semiconductor device applied to composite insulative film and manufacturing method thereof
US6203533B1 (en) 1995-06-07 2001-03-20 Asahi Kogaku Kogyo Kabushiki Kaisha Treatment accessory for an endoscope
US6258690B1 (en) 1996-03-29 2001-07-10 Nec Corporation Method of manufacturing semiconductor device
US5964740A (en) * 1996-07-09 1999-10-12 Asahi Kogaku Kogyo Kabushiki Kaisha Treatment accessory for an endoscope
US6210377B1 (en) 1996-07-09 2001-04-03 Asahi Kogaku Kogyo Kabushiki Kaisha Treatment accessory for an endoscope
US6849497B2 (en) 2002-11-26 2005-02-01 Oki Electric Industry Co., Ltd. Method of fabricating a semiconductor integrated circuit including a capacitor formed on a single insulating substrate layer having lower boron dose in the vicinity of the surface thereof

Also Published As

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KR930001736B1 (ko) 1993-03-12
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JPH0517710B2 (ja) 1993-03-09

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