JP3317736B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3317736B2 JP3317736B2 JP05218193A JP5218193A JP3317736B2 JP 3317736 B2 JP3317736 B2 JP 3317736B2 JP 05218193 A JP05218193 A JP 05218193A JP 5218193 A JP5218193 A JP 5218193A JP 3317736 B2 JP3317736 B2 JP 3317736B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- conductive film
- forming
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 49
- 229920005591 polysilicon Polymers 0.000 description 49
- 238000005530 etching Methods 0.000 description 29
- 229910052581 Si3N4 Inorganic materials 0.000 description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 27
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- 239000012535 impurity Substances 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- 230000001590 oxidative effect Effects 0.000 description 5
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- SHXWCVYOXRDMCX-UHFFFAOYSA-N 3,4-methylenedioxymethamphetamine Chemical compound CNC(C)CC1=CC=C2OCOC2=C1 SHXWCVYOXRDMCX-UHFFFAOYSA-N 0.000 description 1
- 241000110847 Kochia Species 0.000 description 1
- 210000004690 animal fin Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｅｓｓ Ｍｅ
ｍｏｒｙ）のメモリセル部のキャパシタ構造および形成
方法に関するものである。
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｅｓｓ Ｍｅ
ｍｏｒｙ）のメモリセル部のキャパシタ構造および形成
方法に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭのメモリセルの構造の１
つとしてスタックト・キャパシタ構造があった。集積度
が上がるにつれ、スタックト・キャパシタ構造もＦｉｎ
と呼ばれる（魚のひれに似た形状からこの名称が使われ
る）より蓄積容量が得られる構造が用いられるようにな
った。図５にその構造を示し、以下に製造工程の概略を
説明する。尚、本発明にかかわる工程についてのみ記載
し前後の工程は省略する。
つとしてスタックト・キャパシタ構造があった。集積度
が上がるにつれ、スタックト・キャパシタ構造もＦｉｎ
と呼ばれる（魚のひれに似た形状からこの名称が使われ
る）より蓄積容量が得られる構造が用いられるようにな
った。図５にその構造を示し、以下に製造工程の概略を
説明する。尚、本発明にかかわる工程についてのみ記載
し前後の工程は省略する。
【０００３】図５の如く、Ｐ型（１００）シリコン基板
（以下、単に基板と称す）上１にフィールド酸化膜２、
ゲート電極（ワード線であり、第１ポリシリコン）３、
Ｎ+拡散層４、第１層間絶縁膜５が形成されている構造
において、後述する犠牲酸化膜２０除去工程でエッチン
グのストッパー膜となるストッパーＳｉＮ膜７を減圧Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により１００〜５００Å程度層間膜５上に
成長させる。その後、犠牲酸化膜（例えばＮＳＧ、ＰＳ
Ｇ、ＨＴＯ）２０（後で除去するので図では点線で示し
てある）をＣＶＤ法により１０００〜３０００Å程度成
長させる。次に犠牲酸化膜２０、ストッパーＳｉＮ膜
７、層間絶縁膜５を通常のホトリソグラフィ．エッチン
グ技術を用い、選択的にエッチングしてレジスト除去
後、６の如くコンタクト用の開口部を設ける。続いて第
２ＰｏｌｙＳｉ（ポリシリコン）８を全面に１０００〜
５０００Å程度ＣＶＤ法により成長させる。次にこの第
２ＰｏｌｙＳｉ８にＡｓ+ もしくはＰ+ を５Ｅ１５〜２
Ｅ１６ｃｍ-2程度イオン注入法、もしくはＰＯＣｌ3 を
拡散源にしてリンを拡散し不純物を導入し導電性を持た
せる（Ｄｏｐｅｄ ＰｏｌｙＳｉを用いても良い）。次
にイオン注入法を用いて不純物を導入した場合には、ア
ニールと呼ばれる熱処理（８００〜１０００℃Ｎ2 雰囲
気）を施して活性化を図る。その後、この熱処理にて第
２ＰｏｌｙＳｉ８上に成長した酸化膜をＨＦ系溶液によ
り除去した後に、この第２ＰｏｌｙＳｉ８を通常のホト
リソグラフィ・エッチング技術を用い選択的にエッチン
グを行った後レジストを除去する。その後、Ｆｉｎ構造
のひさしを作るために、犠牲酸化膜２０をＨＦ系溶液に
より除去する。この時、犠牲酸化膜２０は必要とされる
容量によっては全てを除去する必要はない。続いて、Ｃ
ＶＤ法を用いシリコン窒化膜（Ｓｉ3 Ｎ4 ）（通称Ｃｓ
ＳｉＮ膜と称するので、以下この用語も用いる）１３を
５０〜１００Å程度全面に成長させる。続いて、酸化雰
囲気でアニールを行いシリコン窒化膜１３上に薄い酸化
膜を成長させる（図示せず）。次に全面に第３Ｐｏｌｙ
Ｓｉ９をＣＶＤ法により１０００〜３０００Å程度成長
させる。この第３ＰｏｌｙＳｉ９にＰＯＣｌ3 を拡散源
にしてリンを拡散させ導電性をもたせる。次に、この第
３ＰｏｌｙＳｉ９を通常のホトリソグラフィ・エッチン
グ技術を用いて選択的にエッチングを行う。尚、この
際、エッチングを被むる部位の第３ＰｏｌｙＳｉ９下の
薄い酸化膜、シリコン窒化膜１３もエッチングされる。
以上の工程により第２ＰｏｌｙＳｉ８、第３ＰｏｌｙＳ
ｉ９、およびこの両者にはさまれた薄い酸化膜、シリコ
ン窒化膜１３を構成要素としてキャパシタが形成され
る。
（以下、単に基板と称す）上１にフィールド酸化膜２、
ゲート電極（ワード線であり、第１ポリシリコン）３、
Ｎ+拡散層４、第１層間絶縁膜５が形成されている構造
において、後述する犠牲酸化膜２０除去工程でエッチン
グのストッパー膜となるストッパーＳｉＮ膜７を減圧Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により１００〜５００Å程度層間膜５上に
成長させる。その後、犠牲酸化膜（例えばＮＳＧ、ＰＳ
Ｇ、ＨＴＯ）２０（後で除去するので図では点線で示し
てある）をＣＶＤ法により１０００〜３０００Å程度成
長させる。次に犠牲酸化膜２０、ストッパーＳｉＮ膜
７、層間絶縁膜５を通常のホトリソグラフィ．エッチン
グ技術を用い、選択的にエッチングしてレジスト除去
後、６の如くコンタクト用の開口部を設ける。続いて第
２ＰｏｌｙＳｉ（ポリシリコン）８を全面に１０００〜
５０００Å程度ＣＶＤ法により成長させる。次にこの第
２ＰｏｌｙＳｉ８にＡｓ+ もしくはＰ+ を５Ｅ１５〜２
Ｅ１６ｃｍ-2程度イオン注入法、もしくはＰＯＣｌ3 を
拡散源にしてリンを拡散し不純物を導入し導電性を持た
せる（Ｄｏｐｅｄ ＰｏｌｙＳｉを用いても良い）。次
にイオン注入法を用いて不純物を導入した場合には、ア
ニールと呼ばれる熱処理（８００〜１０００℃Ｎ2 雰囲
気）を施して活性化を図る。その後、この熱処理にて第
２ＰｏｌｙＳｉ８上に成長した酸化膜をＨＦ系溶液によ
り除去した後に、この第２ＰｏｌｙＳｉ８を通常のホト
リソグラフィ・エッチング技術を用い選択的にエッチン
グを行った後レジストを除去する。その後、Ｆｉｎ構造
のひさしを作るために、犠牲酸化膜２０をＨＦ系溶液に
より除去する。この時、犠牲酸化膜２０は必要とされる
容量によっては全てを除去する必要はない。続いて、Ｃ
ＶＤ法を用いシリコン窒化膜（Ｓｉ3 Ｎ4 ）（通称Ｃｓ
ＳｉＮ膜と称するので、以下この用語も用いる）１３を
５０〜１００Å程度全面に成長させる。続いて、酸化雰
囲気でアニールを行いシリコン窒化膜１３上に薄い酸化
膜を成長させる（図示せず）。次に全面に第３Ｐｏｌｙ
Ｓｉ９をＣＶＤ法により１０００〜３０００Å程度成長
させる。この第３ＰｏｌｙＳｉ９にＰＯＣｌ3 を拡散源
にしてリンを拡散させ導電性をもたせる。次に、この第
３ＰｏｌｙＳｉ９を通常のホトリソグラフィ・エッチン
グ技術を用いて選択的にエッチングを行う。尚、この
際、エッチングを被むる部位の第３ＰｏｌｙＳｉ９下の
薄い酸化膜、シリコン窒化膜１３もエッチングされる。
以上の工程により第２ＰｏｌｙＳｉ８、第３ＰｏｌｙＳ
ｉ９、およびこの両者にはさまれた薄い酸化膜、シリコ
ン窒化膜１３を構成要素としてキャパシタが形成され
る。
【０００４】その後、本発明に直接関係しないが、前記
までの構造の上に、第２層間ＳｉＯ2 １０をＣＶＤ法に
より（例えばＢＰＳＧ）３０００〜６０００Å程度成長
させ、その後、高温処理でフローを行い、通常のホトリ
ソ・エッチング技術を用いてビットコンタクト１１を形
成する。そして、ビット線１２をポリサイド（Ｐｏｌｙ
Ｓｉ／ＷＳｉX ）ＷＳｉX 単層等で形成し、図５のよう
な構造を得る。
までの構造の上に、第２層間ＳｉＯ2 １０をＣＶＤ法に
より（例えばＢＰＳＧ）３０００〜６０００Å程度成長
させ、その後、高温処理でフローを行い、通常のホトリ
ソ・エッチング技術を用いてビットコンタクト１１を形
成する。そして、ビット線１２をポリサイド（Ｐｏｌｙ
Ｓｉ／ＷＳｉX ）ＷＳｉX 単層等で形成し、図５のよう
な構造を得る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記作
成方法において、Ｆｉｎ構造を有するキャパシタを形成
しようとすると、第２ＰｏｌｙＳｉの下側（Ｆｉｎ構造
におけるひさしの部位、図５の拡大図参照）における
Ａ、ＢではＣ部に比較して膜質が劣る（膜厚が薄くなる
Ｆｉｎのエッジ部でのリーク電流増加）ことがたびたび
みられる。シリコン窒化膜を厚くすれば回避できるが、
全体的に厚くすれば、極端な容量低下を生じ、回路の誤
動作やソフトエラーを招くという欠点があった。
成方法において、Ｆｉｎ構造を有するキャパシタを形成
しようとすると、第２ＰｏｌｙＳｉの下側（Ｆｉｎ構造
におけるひさしの部位、図５の拡大図参照）における
Ａ、ＢではＣ部に比較して膜質が劣る（膜厚が薄くなる
Ｆｉｎのエッジ部でのリーク電流増加）ことがたびたび
みられる。シリコン窒化膜を厚くすれば回避できるが、
全体的に厚くすれば、極端な容量低下を生じ、回路の誤
動作やソフトエラーを招くという欠点があった。
【０００６】この発明は、前述したＦｉｎ構造の第２Ｐ
ｏｌｙＳｉの下側でシリコン窒化膜の膜質が劣り、リー
ク電流の増大、信頼性低下を招くという欠点を防ぐため
に、Ｆｉｎ構造を有したキャパシタ構造として、シリコ
ン窒化膜を２度形成（デポジション）することで、第２
ＰｏｌｙＳｉの下側のみでシリコン窒化膜を厚くし、Ｆ
ｉｎ構造におけるキャパシタのリーク特性、信頼性向上
させることを可能にした半導体装置およびその形成方法
を提供することを目的とする。
ｏｌｙＳｉの下側でシリコン窒化膜の膜質が劣り、リー
ク電流の増大、信頼性低下を招くという欠点を防ぐため
に、Ｆｉｎ構造を有したキャパシタ構造として、シリコ
ン窒化膜を２度形成（デポジション）することで、第２
ＰｏｌｙＳｉの下側のみでシリコン窒化膜を厚くし、Ｆ
ｉｎ構造におけるキャパシタのリーク特性、信頼性向上
させることを可能にした半導体装置およびその形成方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明は前記目的達成
のため、半導体素子の製造方法、特にＤＲＡＭのＦｉｎ
構造の第２〜第３ＰｏｌｙＳｉ間の絶縁膜形成におい
て、シリコン窒化膜を２回に分けて形成させることで、
第２ＰｏｌｙＳｉ下のシリコン窒化膜を厚くするように
し、キャパシタの信頼性を飛躍的に増大させるようにし
たものである。又、必要とされる蓄積容量に余裕がある
場合はシリコン窒化膜でサイドウォールをＦｉｎ構造の
支柱部に形成させることで更なるキャパシタの信頼性を
増大させるようにした。
のため、半導体素子の製造方法、特にＤＲＡＭのＦｉｎ
構造の第２〜第３ＰｏｌｙＳｉ間の絶縁膜形成におい
て、シリコン窒化膜を２回に分けて形成させることで、
第２ＰｏｌｙＳｉ下のシリコン窒化膜を厚くするように
し、キャパシタの信頼性を飛躍的に増大させるようにし
たものである。又、必要とされる蓄積容量に余裕がある
場合はシリコン窒化膜でサイドウォールをＦｉｎ構造の
支柱部に形成させることで更なるキャパシタの信頼性を
増大させるようにした。
【０００８】
【作用】前述したように本発明は、Ｆｉｎ構造を有する
キャパシタにおいて、第２ＰｏｌｙＳｉ下のＣｓＳｉＮ
膜のみを厚くできるため、Ｆｉｎ構造において問題とな
るリーク電流の増大、信頼性の低下に対して大きな改善
が期待できる。又、第２ＰｏｌｙＳｉ下のＣｓＳｉＮ膜
の膜厚を自由に制御できるため、個々のデバイスに必要
とされる容量、信頼性に対して比較的自由に対応でき
る。
キャパシタにおいて、第２ＰｏｌｙＳｉ下のＣｓＳｉＮ
膜のみを厚くできるため、Ｆｉｎ構造において問題とな
るリーク電流の増大、信頼性の低下に対して大きな改善
が期待できる。又、第２ＰｏｌｙＳｉ下のＣｓＳｉＮ膜
の膜厚を自由に制御できるため、個々のデバイスに必要
とされる容量、信頼性に対して比較的自由に対応でき
る。
【０００９】
【実施例】図１（ａ）〜（ｅ）は本発明の第１の実施例
であり、本発明にかかわる工程についてのみ記載し、前
後の工程は省略する。又、従来例の図５と同一の機能を
有する部分には同一の符号を付与する。
であり、本発明にかかわる工程についてのみ記載し、前
後の工程は省略する。又、従来例の図５と同一の機能を
有する部分には同一の符号を付与する。
【００１０】まず、図１（ａ）に示すように、Ｐ型シリ
コン（１００）基板（以下、単に基板と称す）１上にフ
ィールド酸化膜２、ゲート電極（ワード線であり、材料
は第１ポリシリコン）３、Ｎ+ 拡散層４、第１層間絶縁
膜５が形成されている従来同様の構造において、後述す
る犠牲酸化膜１００除去工程で、エッチングのストッパ
ー膜となるストッパーＳｉＮ膜７を減圧ＣＶＤ法により
１００〜５００Å程度成長させる。その後、犠牲絶縁膜
として酸化膜（例えば、ＮＳＧ、ＰＳＧ、ＨＴＯ）１０
０をＣＶＤ法（減圧、常圧どちらでもよい）により、１
０００〜３０００Å程度成長させる。次に、第１の絶縁
膜としてシリコン窒化膜（１ｓｔＣｓＳｉＮ膜）１０１
をＣＶＤ法により３０〜１００Å程度形成する。その
後、第１ＰｏｌｙＳｉ（導電膜）１０２を５００〜２０
００Å程度ＣＶＤ法により形成することで図１（ａ）の
構造を得る。
コン（１００）基板（以下、単に基板と称す）１上にフ
ィールド酸化膜２、ゲート電極（ワード線であり、材料
は第１ポリシリコン）３、Ｎ+ 拡散層４、第１層間絶縁
膜５が形成されている従来同様の構造において、後述す
る犠牲酸化膜１００除去工程で、エッチングのストッパ
ー膜となるストッパーＳｉＮ膜７を減圧ＣＶＤ法により
１００〜５００Å程度成長させる。その後、犠牲絶縁膜
として酸化膜（例えば、ＮＳＧ、ＰＳＧ、ＨＴＯ）１０
０をＣＶＤ法（減圧、常圧どちらでもよい）により、１
０００〜３０００Å程度成長させる。次に、第１の絶縁
膜としてシリコン窒化膜（１ｓｔＣｓＳｉＮ膜）１０１
をＣＶＤ法により３０〜１００Å程度形成する。その
後、第１ＰｏｌｙＳｉ（導電膜）１０２を５００〜２０
００Å程度ＣＶＤ法により形成することで図１（ａ）の
構造を得る。
【００１１】次に、図１（ｂ）のように、通常のホトリ
ソグラフィ・エッチング技術を用い選択的にエッチング
してレジスト除去後、６の如くセルコンタクト用の開孔
部を設ける。続いて、第２ＰｏｌｙＳｉ１０３を５００
〜２０００Å程度ＣＶＤ法により成長させる。次に第１
ＰｏｌｙＳｉ１０２と第２ＰｏｌｙＳｉ１０３にＡｓ+
もしくはＰ+ を５Ｅ１５〜２Ｅ１６ｃｍ-2程度イオン注
入法、もしくはＰＯＣｌ3 を拡散源にしてリンを拡散し
て不純物を導入し導電性を持たせる（１０２，１０３と
もにＤｏｐｅｄ ＰｏｌｙＳｉを用いてもよい）。次
に、イオン注入法を用いて不純物を導入した場合は、ア
ニールと呼ばれる熱処理（８００〜１０００℃Ｎ2 雰囲
気）を施して活性化を図る。その後、この熱処理にて第
２ＰｏｌｙＳｉ１０３上に成長した酸化膜をＨＦ系溶液
を用いて除去し、図１（ｂ）の構造を得る。
ソグラフィ・エッチング技術を用い選択的にエッチング
してレジスト除去後、６の如くセルコンタクト用の開孔
部を設ける。続いて、第２ＰｏｌｙＳｉ１０３を５００
〜２０００Å程度ＣＶＤ法により成長させる。次に第１
ＰｏｌｙＳｉ１０２と第２ＰｏｌｙＳｉ１０３にＡｓ+
もしくはＰ+ を５Ｅ１５〜２Ｅ１６ｃｍ-2程度イオン注
入法、もしくはＰＯＣｌ3 を拡散源にしてリンを拡散し
て不純物を導入し導電性を持たせる（１０２，１０３と
もにＤｏｐｅｄ ＰｏｌｙＳｉを用いてもよい）。次
に、イオン注入法を用いて不純物を導入した場合は、ア
ニールと呼ばれる熱処理（８００〜１０００℃Ｎ2 雰囲
気）を施して活性化を図る。その後、この熱処理にて第
２ＰｏｌｙＳｉ１０３上に成長した酸化膜をＨＦ系溶液
を用いて除去し、図１（ｂ）の構造を得る。
【００１２】次に、図１（ｃ）のように通常のホトリソ
・エッチング技術を用いて第２ＰｏｌｙＳｉ１０３、第
１ＰｏｌｙＳｉ１０２、１ｓｔＣｓＳｉＮ１０１及び犠
牲ＳｉＯ２１００を選択的にエッチングしてレジスト除
去する。そしてＨＦ系溶液を用いてＦｉｎ構造のひさし
を作るために犠牲酸化膜１００を完全に除去する。以上
の工程を経て図１（ｃ）の構造を得る。
・エッチング技術を用いて第２ＰｏｌｙＳｉ１０３、第
１ＰｏｌｙＳｉ１０２、１ｓｔＣｓＳｉＮ１０１及び犠
牲ＳｉＯ２１００を選択的にエッチングしてレジスト除
去する。そしてＨＦ系溶液を用いてＦｉｎ構造のひさし
を作るために犠牲酸化膜１００を完全に除去する。以上
の工程を経て図１（ｃ）の構造を得る。
【００１３】即ち、Ｆｉｎ構造のひさしの下に厚いＣｓ
ＳｉＮ膜１０１が形成された構造となる。
ＳｉＮ膜１０１が形成された構造となる。
【００１４】次に、図１（ｄ）のように、全面にＣＶＤ
法により２ｎｄＣｓＳｉＮ膜１０４を５０〜１００Å程
度成長させ、続いて酸化雰囲気でアニールを行い、該第
２シリコン窒化膜１０４に薄い酸化膜を形成する（図示
せず）。
法により２ｎｄＣｓＳｉＮ膜１０４を５０〜１００Å程
度成長させ、続いて酸化雰囲気でアニールを行い、該第
２シリコン窒化膜１０４に薄い酸化膜を形成する（図示
せず）。
【００１５】次に、図１（ｅ）のように、全面に第３Ｐ
ｏｌｙＳｉ９をＣＶＤ法により１０００〜３０００Å程
度成長させ、この第３ＰｏｌｙＳｉ９を通常のホトリソ
・エッチング技術を用いて選択的にエッチングを行う。
尚、この際、エッチングを被むる部位のストッパーＳｉ
Ｎ膜７上の薄い酸化膜、シリコン窒化膜もエッチングさ
れる。
ｏｌｙＳｉ９をＣＶＤ法により１０００〜３０００Å程
度成長させ、この第３ＰｏｌｙＳｉ９を通常のホトリソ
・エッチング技術を用いて選択的にエッチングを行う。
尚、この際、エッチングを被むる部位のストッパーＳｉ
Ｎ膜７上の薄い酸化膜、シリコン窒化膜もエッチングさ
れる。
【００１６】その後、従来同様、第２層間絶縁膜１０を
ＣＶＤ法により（例えばＢＰＳＧ）３０００〜６０００
Å程度成長させ、その後、高温処理でフローを行い、通
常のホトリソ・エッチング技術を用いてビットコンタク
ト１１を形成し、ビット線１２をポリサイド（Ｐｏｌｙ
Ｓｉ／ＷＳｉX ）ＷＳｉX 単層等で形成し図１（ｅ）の
構造を得る。
ＣＶＤ法により（例えばＢＰＳＧ）３０００〜６０００
Å程度成長させ、その後、高温処理でフローを行い、通
常のホトリソ・エッチング技術を用いてビットコンタク
ト１１を形成し、ビット線１２をポリサイド（Ｐｏｌｙ
Ｓｉ／ＷＳｉX ）ＷＳｉX 単層等で形成し図１（ｅ）の
構造を得る。
【００１７】図２（ａ）〜（ｅ）は本発明の第２の実施
例であり、本発明にかかわる工程についてのみ記載し、
前後の工程は省略する。又、図５と同一の機能を有する
ものには同一の符号を付与する。
例であり、本発明にかかわる工程についてのみ記載し、
前後の工程は省略する。又、図５と同一の機能を有する
ものには同一の符号を付与する。
【００１８】まず、図２（ａ）に示すように、第１の実
施例同様、基板１上にフィールド酸化膜２、ワード線
（第１ポリシリコン）３、Ｎ+ 拡散層４、第１層間絶縁
膜５が形成されている構造において、後述する犠牲酸化
膜１００除去工程で、エッチングのストッパー膜となる
ストッパーＳｉＮ膜７を減圧ＣＶＤ法により１００〜５
００Å程度成長させる。その後、犠牲酸化膜１００をＣ
ＶＤ法により、１０００〜３０００Å程度成長させる。
次に、１ｓｔシリコン窒化膜１０１をＣＶＤ法により３
０〜１００Å程度形成する。その後第１ＰｏｌｙＳｉ１
０２を５００〜２０００Å程度ＣＶＤ法により形成する
ことで図２（ａ）の構造を得る。
施例同様、基板１上にフィールド酸化膜２、ワード線
（第１ポリシリコン）３、Ｎ+ 拡散層４、第１層間絶縁
膜５が形成されている構造において、後述する犠牲酸化
膜１００除去工程で、エッチングのストッパー膜となる
ストッパーＳｉＮ膜７を減圧ＣＶＤ法により１００〜５
００Å程度成長させる。その後、犠牲酸化膜１００をＣ
ＶＤ法により、１０００〜３０００Å程度成長させる。
次に、１ｓｔシリコン窒化膜１０１をＣＶＤ法により３
０〜１００Å程度形成する。その後第１ＰｏｌｙＳｉ１
０２を５００〜２０００Å程度ＣＶＤ法により形成する
ことで図２（ａ）の構造を得る。
【００１９】次に、図２（ｂ）のように、ホトリソグラ
フィ・エッチング技術を用い選択的にエッチングしてレ
ジスト除去後、６の如くセルコンタクト用の開孔部を設
ける。続いて、第２ＰｏｌｙＳｉ１０３を５００〜２０
００Å程度ＣＶＤ法により成長させる。次に、第１Ｐｏ
ｌｙＳｉ１０２と第２ＰｏｌｙＳｉ１０３にＡｓ+ もし
くはＰ+ を５Ｅ１５〜２Ｅ１６ｃｍ-2程度イオン注入
法、もしくはＰＯＣｌ3を拡散源にしてリンを拡散して
不純物を導入し導電性を持たせる。
フィ・エッチング技術を用い選択的にエッチングしてレ
ジスト除去後、６の如くセルコンタクト用の開孔部を設
ける。続いて、第２ＰｏｌｙＳｉ１０３を５００〜２０
００Å程度ＣＶＤ法により成長させる。次に、第１Ｐｏ
ｌｙＳｉ１０２と第２ＰｏｌｙＳｉ１０３にＡｓ+ もし
くはＰ+ を５Ｅ１５〜２Ｅ１６ｃｍ-2程度イオン注入
法、もしくはＰＯＣｌ3を拡散源にしてリンを拡散して
不純物を導入し導電性を持たせる。
【００２０】次に、イオン注入法を用いて不純物を導入
した場合は、アニールと呼ばれる熱処理（８００〜１０
００℃Ｎ2 雰囲気）を施して活性化を図る。その後、こ
の熱処理にて第２ＰｏｌｙＳｉ１０３上に成長した酸化
膜をＨＦ系溶液を用いて除去し、図２（ｂ）の構造を得
る。ここまでは第１の実施例と同様である。
した場合は、アニールと呼ばれる熱処理（８００〜１０
００℃Ｎ2 雰囲気）を施して活性化を図る。その後、こ
の熱処理にて第２ＰｏｌｙＳｉ１０３上に成長した酸化
膜をＨＦ系溶液を用いて除去し、図２（ｂ）の構造を得
る。ここまでは第１の実施例と同様である。
【００２１】次に、図２（ｃ）のように、通常のホトリ
ソ・エッチング技術を用いて第２ＰｏｌｙＳｉ１０３、
第１ＰｏｌｙＳｉ１０２、１ｓｔＣｓＳｉＮ１０１及び
犠牲ＳｉＯ2 １００を選択的にエッチングしてレジスト
除去する。そしてＨＦ系溶液を用いてＦｉｎ構造のひさ
しを作るために犠牲酸化膜１００を除去するが、この
時、犠牲酸化膜１００を全て除去せずに残す。以上の工
程を得て図２（ｃ）のようにＦｉｎ構造の下に犠牲酸化
膜１００が残っている構造を得る。
ソ・エッチング技術を用いて第２ＰｏｌｙＳｉ１０３、
第１ＰｏｌｙＳｉ１０２、１ｓｔＣｓＳｉＮ１０１及び
犠牲ＳｉＯ2 １００を選択的にエッチングしてレジスト
除去する。そしてＨＦ系溶液を用いてＦｉｎ構造のひさ
しを作るために犠牲酸化膜１００を除去するが、この
時、犠牲酸化膜１００を全て除去せずに残す。以上の工
程を得て図２（ｃ）のようにＦｉｎ構造の下に犠牲酸化
膜１００が残っている構造を得る。
【００２２】その後は第１の実施例同様、全面にＣＶＤ
法により２ｎｄＣｓＳｉＮ膜１０４を５０〜１００Å程
度成長させる。続いて酸化雰囲気でアニールを行い、シ
リコン窒化膜１０４に薄い酸化膜を形成する（図示せ
ず）。
法により２ｎｄＣｓＳｉＮ膜１０４を５０〜１００Å程
度成長させる。続いて酸化雰囲気でアニールを行い、シ
リコン窒化膜１０４に薄い酸化膜を形成する（図示せ
ず）。
【００２３】次に、全面に第３ＰｏｌｙＳｉ９をＣＶＤ
法により１０００〜３０００Å程度成長させ、通常のホ
トリソ・エッチング技術を用いて選択的にエッチングを
行う。尚、この際、エッチングを被むる部位のストッパ
ーＳｉＮ膜７上の薄い酸化膜、シリコン窒化膜もエッチ
ングされる。
法により１０００〜３０００Å程度成長させ、通常のホ
トリソ・エッチング技術を用いて選択的にエッチングを
行う。尚、この際、エッチングを被むる部位のストッパ
ーＳｉＮ膜７上の薄い酸化膜、シリコン窒化膜もエッチ
ングされる。
【００２４】その後も第１の実施例同様、第２層間絶縁
膜１０をＣＶＤ法により３０００〜６０００Å程度成長
させ、その後、高温処理でフローを行い通常のホトリソ
・エッチング技術を用いてビットコンタクト１１を形成
し、ビット線１２をポリサイド等で形成し図２（ｅ）構
造を得る。
膜１０をＣＶＤ法により３０００〜６０００Å程度成長
させ、その後、高温処理でフローを行い通常のホトリソ
・エッチング技術を用いてビットコンタクト１１を形成
し、ビット線１２をポリサイド等で形成し図２（ｅ）構
造を得る。
【００２５】図３（ａ）〜（ｄ）は本発明の第３の実施
例であり、本発明にかかわる工程についてのみ記載し前
後の工程は省略する。又、図５と同一の機能を有するも
のには同一の符号を付与する。
例であり、本発明にかかわる工程についてのみ記載し前
後の工程は省略する。又、図５と同一の機能を有するも
のには同一の符号を付与する。
【００２６】まず、図３（ａ）に示すように、第１の実
施例同様、基板１上にフィールド酸化膜２、ワード線
（第１ポリシリコン）３、Ｎ+ 拡散層４、第１層間絶縁
膜５が形成されている構造において、後述する犠牲酸化
膜１００除去工程で、エッチングのストッパー膜となる
ストッパーＳｉＮ膜７を減圧ＣＶＤ法により１００〜５
００Å程度成長させる。その後、犠牲酸化膜１００をＣ
ＶＤ法により、１０００〜３０００Å程度成長させる。
次に１ｓｔシリコン窒化膜１０１をＣＶＤ法により３０
〜１００Å程度形成する。その後、第１ＰｏｌｙＳｉ１
０２を５００〜２０００Å程度ＣＶＤ法により形成する
ことで図３（ａ）の構造を得る。
施例同様、基板１上にフィールド酸化膜２、ワード線
（第１ポリシリコン）３、Ｎ+ 拡散層４、第１層間絶縁
膜５が形成されている構造において、後述する犠牲酸化
膜１００除去工程で、エッチングのストッパー膜となる
ストッパーＳｉＮ膜７を減圧ＣＶＤ法により１００〜５
００Å程度成長させる。その後、犠牲酸化膜１００をＣ
ＶＤ法により、１０００〜３０００Å程度成長させる。
次に１ｓｔシリコン窒化膜１０１をＣＶＤ法により３０
〜１００Å程度形成する。その後、第１ＰｏｌｙＳｉ１
０２を５００〜２０００Å程度ＣＶＤ法により形成する
ことで図３（ａ）の構造を得る。
【００２７】次に、図３（ｂ）のように、通常のホトリ
ソグラフィ・エッチング技術を用い選択的にエッチング
してレジスト除去後６の如くセルコンタクト用の開孔部
を設ける。ここまでは第１の実施例と同じである。次
に、セルコンタクト６の側壁にサイドウォールを設ける
ために、第３の窒化シリコン膜（３ｒｄＣｓＳｉＮ膜）
１０５をＣＶＤ法により１００〜１０００Å程度成長さ
せる。次に、通常のエッチング技術を用いて、セルコン
タクト６の側壁の１ｓｔＣｓＳｉＮ膜１０１のラインよ
り上側まで第３窒化シリコン膜１０５を残すようにす
る。続いて第２ＰｏｌｙＳｉ１０３を５００〜２０００
Å程度ＣＶＤ法により成長させる。次に第１ＰｏｌｙＳ
ｉ１０２と第２ＰｏｌｙＳｉ１０３を５００〜２０００
Å程度ＣＶＤ法により成長させる。次に、第１Ｐｏｌｙ
Ｓｉ１０２と第２ＰｏｌｙＳｉ１０３にＡｓ＋もしくは
Ｐ＋ を５Ｅ１５〜２Ｅ１６ｃｍ−２程度イオン注入法
もしくはＰＯＣｌ３を拡散源にしてリンを拡散して不純
物を導入し導電性をもたせる。
ソグラフィ・エッチング技術を用い選択的にエッチング
してレジスト除去後６の如くセルコンタクト用の開孔部
を設ける。ここまでは第１の実施例と同じである。次
に、セルコンタクト６の側壁にサイドウォールを設ける
ために、第３の窒化シリコン膜（３ｒｄＣｓＳｉＮ膜）
１０５をＣＶＤ法により１００〜１０００Å程度成長さ
せる。次に、通常のエッチング技術を用いて、セルコン
タクト６の側壁の１ｓｔＣｓＳｉＮ膜１０１のラインよ
り上側まで第３窒化シリコン膜１０５を残すようにす
る。続いて第２ＰｏｌｙＳｉ１０３を５００〜２０００
Å程度ＣＶＤ法により成長させる。次に第１ＰｏｌｙＳ
ｉ１０２と第２ＰｏｌｙＳｉ１０３を５００〜２０００
Å程度ＣＶＤ法により成長させる。次に、第１Ｐｏｌｙ
Ｓｉ１０２と第２ＰｏｌｙＳｉ１０３にＡｓ＋もしくは
Ｐ＋ を５Ｅ１５〜２Ｅ１６ｃｍ−２程度イオン注入法
もしくはＰＯＣｌ３を拡散源にしてリンを拡散して不純
物を導入し導電性をもたせる。
【００２８】次にイオン注入法を用いて不純物を導入し
た場合は、アニールと呼ばれる熱処理（８００〜１００
０℃Ｎ2 雰囲気）を施して活性化を図る。その後、この
熱処理にて第２ＰｏｌｙＳｉ１０３上に成長した酸化膜
をＨＦ系溶液を用いて除去し、図３（ｂ）の構造を得
る。次に通常のホトリソ・エッチング技術を用いて第２
ＰｏｌｙＳｉ１０３、第１ＰｏｌｙＳｉ１０２、１ｓｔ
ＣｓＳｉＮ１０１及び犠牲ＳｉＯ2 １００を選択的にエ
ッチングしてレジスト除去する。そして、ＨＦ系溶液を
用いてＦｉｎ構造のひさしを作るために犠牲酸化膜１０
０を完全に除去する。
た場合は、アニールと呼ばれる熱処理（８００〜１００
０℃Ｎ2 雰囲気）を施して活性化を図る。その後、この
熱処理にて第２ＰｏｌｙＳｉ１０３上に成長した酸化膜
をＨＦ系溶液を用いて除去し、図３（ｂ）の構造を得
る。次に通常のホトリソ・エッチング技術を用いて第２
ＰｏｌｙＳｉ１０３、第１ＰｏｌｙＳｉ１０２、１ｓｔ
ＣｓＳｉＮ１０１及び犠牲ＳｉＯ2 １００を選択的にエ
ッチングしてレジスト除去する。そして、ＨＦ系溶液を
用いてＦｉｎ構造のひさしを作るために犠牲酸化膜１０
０を完全に除去する。
【００２９】次に図３（ｃ）のように、全面にＣＶＤ法
により２ｎｄ（第２）ＣｓＳｉＮ膜１０４を５０〜１０
０Å程度成長させる。続いて酸化雰囲気でアニールを行
い、第２のシリコン窒化膜１０４に薄い酸化膜を形成す
る（図示せず）。
により２ｎｄ（第２）ＣｓＳｉＮ膜１０４を５０〜１０
０Å程度成長させる。続いて酸化雰囲気でアニールを行
い、第２のシリコン窒化膜１０４に薄い酸化膜を形成す
る（図示せず）。
【００３０】次に、図３（ｄ）のように第１の実施例同
様、全面に第３ＰｏｌｙＳｉ９をＣＶＤ法により１００
０〜３０００Å程度成長させる。この第３ＰｏｌｙＳｉ
９を通常のホトリソ・エッチング技術を用いて選択的に
エッチングを行う。尚、この際、エッチングを被むる部
位のストッパーＳｉＮ膜上の薄い酸化膜、シリコン窒化
膜もエッチングされる。その後も第１、第２の実施例同
様、第２層間絶縁膜１０、ビットコンタクト１１、ビッ
ト線１２を形成する。
様、全面に第３ＰｏｌｙＳｉ９をＣＶＤ法により１００
０〜３０００Å程度成長させる。この第３ＰｏｌｙＳｉ
９を通常のホトリソ・エッチング技術を用いて選択的に
エッチングを行う。尚、この際、エッチングを被むる部
位のストッパーＳｉＮ膜上の薄い酸化膜、シリコン窒化
膜もエッチングされる。その後も第１、第２の実施例同
様、第２層間絶縁膜１０、ビットコンタクト１１、ビッ
ト線１２を形成する。
【００３１】図４（ａ）〜（ｄ）は本発明の第４の実施
例であり、本発明にかかわる工程についてのみ記載し前
後の工程は省略する。又、図５と同一の機能を有するも
のには同一の符号を付与する。
例であり、本発明にかかわる工程についてのみ記載し前
後の工程は省略する。又、図５と同一の機能を有するも
のには同一の符号を付与する。
【００３２】まず、図４（ａ）に示すように、第１ない
し第３の実施例同様、後述する犠牲酸化膜１００除去工
程において、エッチングのストッパー膜となるストッパ
ーＳｉＮ膜７を減圧ＣＶＤ法により１００〜５００Å程
度成長させる。その後、犠牲酸化膜１００をＣＶＤ法に
より、１０００〜３０００Å程度成長させる。次に１ｓ
ｔシリコン窒化膜１０１をＣＶＤ法により３０〜１００
Å程度形成する。その後、第１ＰｏｌｙＳｉ１０２を５
００〜２０００Å程度ＣＶＤ法により形成することで図
４（ａ）の構造を得る。
し第３の実施例同様、後述する犠牲酸化膜１００除去工
程において、エッチングのストッパー膜となるストッパ
ーＳｉＮ膜７を減圧ＣＶＤ法により１００〜５００Å程
度成長させる。その後、犠牲酸化膜１００をＣＶＤ法に
より、１０００〜３０００Å程度成長させる。次に１ｓ
ｔシリコン窒化膜１０１をＣＶＤ法により３０〜１００
Å程度形成する。その後、第１ＰｏｌｙＳｉ１０２を５
００〜２０００Å程度ＣＶＤ法により形成することで図
４（ａ）の構造を得る。
【００３３】次に、図４（ｂ）のように、第３の実施例
同様、通常のホトリソグラフィ・エッチング技術を用い
選択的にエッチングしてレジスト除去後６の如くセルコ
ンタクト用の開孔部を設ける。次に、セルコンタクト６
の側壁にサイドウォールを設けるために、窒化シリコン
膜１０５をＣＶＤ法により１００〜１０００Å程度成長
させる。次に通常のエッチング技術を用いてセルコンタ
クト６の側壁の１ｓｔＣｓＳｉＮ膜１０１のラインより
上側まで窒化シリコン膜１０５を残すようにする。続い
て第２ＰｏｌｙＳｉ１０３を５００〜２０００Å程度Ｃ
ＶＤ法により成長させる。次に第１ＰｏｌｙＳｉ１０２
と第２ＰｏｌｙＳｉ１０３を５００〜２０００Å程度Ｃ
ＶＤ法により成長させる。次に第１ＰｏｌｙＳｉ１０２
と第２ＰｏｌｙＳｉ１０３にＡｓ+ もしくはＰ+ を５Ｅ
１５〜２Ｅ１６ｃｍ-2程度イオン注入法もしくはＰＯＣ
ｌ3 を拡散源にしてリンを拡散して不純物を導入し導電
性を持たせる。
同様、通常のホトリソグラフィ・エッチング技術を用い
選択的にエッチングしてレジスト除去後６の如くセルコ
ンタクト用の開孔部を設ける。次に、セルコンタクト６
の側壁にサイドウォールを設けるために、窒化シリコン
膜１０５をＣＶＤ法により１００〜１０００Å程度成長
させる。次に通常のエッチング技術を用いてセルコンタ
クト６の側壁の１ｓｔＣｓＳｉＮ膜１０１のラインより
上側まで窒化シリコン膜１０５を残すようにする。続い
て第２ＰｏｌｙＳｉ１０３を５００〜２０００Å程度Ｃ
ＶＤ法により成長させる。次に第１ＰｏｌｙＳｉ１０２
と第２ＰｏｌｙＳｉ１０３を５００〜２０００Å程度Ｃ
ＶＤ法により成長させる。次に第１ＰｏｌｙＳｉ１０２
と第２ＰｏｌｙＳｉ１０３にＡｓ+ もしくはＰ+ を５Ｅ
１５〜２Ｅ１６ｃｍ-2程度イオン注入法もしくはＰＯＣ
ｌ3 を拡散源にしてリンを拡散して不純物を導入し導電
性を持たせる。
【００３４】次にイオン注入法を用いて不純物を導入し
た場合は、アニールと呼ばれる熱処理（８００〜１００
０℃Ｎ2 雰囲気）を施して活性化を図る。その後、この
熱処理にて第２ＰｏｌｙＳｉ１０３上に成長した酸化膜
をＨＦ系溶液を用いて除去し、図４（ｂ）の構造を得
る。
た場合は、アニールと呼ばれる熱処理（８００〜１００
０℃Ｎ2 雰囲気）を施して活性化を図る。その後、この
熱処理にて第２ＰｏｌｙＳｉ１０３上に成長した酸化膜
をＨＦ系溶液を用いて除去し、図４（ｂ）の構造を得
る。
【００３５】次に図４（ｃ）のように、通常のホトリソ
・エッチング技術を用いて第２ＰｏｌｙＳｉ１０３、第
１ＰｏｌｙＳｉ１０２、１ｓｔＣｓＳｉＮ１０１及び犠
牲ＳｉＯ2 １００を選択的にエッチングしてレジスト除
去する。そしてＨＦ系溶液を用いてＦｉｎ構造のひさし
を作るために犠牲酸化膜１００を除去する。この時、犠
牲酸化膜１００を全て除去せずに残す。つまり、前記ひ
さし下に犠牲酸化膜１００が残る構造とする。
・エッチング技術を用いて第２ＰｏｌｙＳｉ１０３、第
１ＰｏｌｙＳｉ１０２、１ｓｔＣｓＳｉＮ１０１及び犠
牲ＳｉＯ2 １００を選択的にエッチングしてレジスト除
去する。そしてＨＦ系溶液を用いてＦｉｎ構造のひさし
を作るために犠牲酸化膜１００を除去する。この時、犠
牲酸化膜１００を全て除去せずに残す。つまり、前記ひ
さし下に犠牲酸化膜１００が残る構造とする。
【００３６】次に第３の実施例同様、前面にＣＶＤ法に
より２ｎｄＣｓＳｉＮ膜１０４を５０〜１００Å程度成
長させる。続いて酸化雰囲気でアニールを行い、シリコ
ン窒化膜１０４に薄い酸化膜を形成する（図示せず）。
より２ｎｄＣｓＳｉＮ膜１０４を５０〜１００Å程度成
長させる。続いて酸化雰囲気でアニールを行い、シリコ
ン窒化膜１０４に薄い酸化膜を形成する（図示せず）。
【００３７】次に図４（ｄ）のように、第３の実施例同
様、全面に第３ＰｏｌｙＳｉ９をＣＶＤ法により１００
０〜３０００Å程度成長させる。
様、全面に第３ＰｏｌｙＳｉ９をＣＶＤ法により１００
０〜３０００Å程度成長させる。
【００３８】以降の工程は前記第３の実施例と同じであ
るので、説明は省略する。
るので、説明は省略する。
【００３９】
【発明の効果】以上、詳細に説明したように、この発明
によればＦｉｎ構造を有するキャパシタ部において、Ｆ
ｉｎ構造のひさし部をポリシリコン（第１ＰｏｌｙＳ
ｉ）下のＣｓＳｉＮ膜を厚くできるため、Ｆｉｎ構造に
おいて問題となる従来のリーク電流の増大、信頼性の低
下に対して大きな改善が期待できる。又、前記ポリシリ
コン下のＣｓＳｉＮ膜の膜厚を自由に制御できるため、
個々のデバイスに必要とされる容量、信頼性に対して比
較的自由に対応できる。
によればＦｉｎ構造を有するキャパシタ部において、Ｆ
ｉｎ構造のひさし部をポリシリコン（第１ＰｏｌｙＳ
ｉ）下のＣｓＳｉＮ膜を厚くできるため、Ｆｉｎ構造に
おいて問題となる従来のリーク電流の増大、信頼性の低
下に対して大きな改善が期待できる。又、前記ポリシリ
コン下のＣｓＳｉＮ膜の膜厚を自由に制御できるため、
個々のデバイスに必要とされる容量、信頼性に対して比
較的自由に対応できる。
【００４０】また、第３、第４の実施例のように、前記
ポリシリコン（Ｆｉｎ構造のひさし）下に犠牲酸化膜を
残すことは、Ｆｉｎ構造の強度を強くする効果と、前記
ひさし下のエッジ部が緩和され、その後の膜形成がし易
くなる効果を有する。
ポリシリコン（Ｆｉｎ構造のひさし）下に犠牲酸化膜を
残すことは、Ｆｉｎ構造の強度を強くする効果と、前記
ひさし下のエッジ部が緩和され、その後の膜形成がし易
くなる効果を有する。
【図１】本発明の第１の実施例
【図２】本発明の第２の実施例
【図３】本発明の第３の実施例
【図４】本発明の第４の実施例
【図５】従来例
７ ストッパーＳｉＮ膜 １００ 犠牲酸化膜 １０１ １ｓｔＣｓＳｉＮ膜 １０２ 第１ＰｏｌｙＳｉ膜 １０３ 第２ＰｏｌｙＳｉ膜 １０４ ２ｎｄＣｓＳｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−340763（ＪＰ，Ａ) 特開 平４−93066（ＪＰ，Ａ) 特開 平４−85866（ＪＰ，Ａ) 特開 平２−257670（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108
Claims (6)
- 【請求項１】 （ａ）半導体基板上に、後工程での犠牲
絶縁膜形成のストッパーとなるストッパー膜を形成し、
その上に犠牲絶縁膜、第１絶縁膜、第１導電膜を順次形
成し、その積層膜の所定領域に開口部を形成する工程、 （ｂ）前記構造全面に第２導電膜を形成し、前記第１絶
縁膜、犠牲絶縁膜、第１導電膜とともにＦｉｎ構造とす
るためのパターニングを行う工程、 （ｃ）前記第２導電膜の下部に前記第１絶縁膜及び第１
導電膜を残して前記犠牲絶縁膜を除去する工程、 （ｄ）前記構造の第２導電膜上に第２絶縁膜を形成し、
その上に第３導電膜を形成するとともに、前記第２導電
膜と第３導電膜とで前記第１絶縁膜と第１導電膜とを挟
むように前記第２導電膜の下部に第３導電膜を設ける工
程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記（ｃ）の項の工程において、前記犠
牲絶縁膜を完全に除去せずに一部残すようにしたことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 （ａ）半導体基板上に、後工程での犠牲
絶縁膜形成のストッパーとなるストッパー膜を形成し、
その上に犠牲絶縁膜、第１絶縁膜、第１導電膜を順次形
成し、その積層膜の所定領域に開口部を形成する工程、 （ｂ）前記開口部側壁に絶縁膜のサイドウォールを形成
する工程、 （ｃ）前記構造全面に第２導電膜を形成し、前記第１絶
縁膜、犠牲絶縁膜、第１導電膜とともにＦｉｎ構造とす
るためのパターニングを行う工程、 （ｄ）前記第２導電膜の下部に前記第１絶縁膜及び第１
導電膜を残して前記犠牲絶縁膜を除去する工程、 （ｅ）前記構造の第２導電膜上に第２絶縁膜を形成し、
その上に第３導電膜を形成するとともに、前記第２導電
膜と第３導電膜とで前記第１絶縁膜と第１導電膜とを挟
むように前記第２導電膜の下部に第３導電膜を設ける工
程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記（ｄ）項の工程において、前記犠牲
絶縁膜を完全に除去せずに一部残すようにしたことを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 Ｆｉｎ構造のキャパシタを有するメモリ
セル部を有する半導体装置の前記メモリセル部の構造と
して、前記Ｆｉｎ構造のキャパシタのひさし部の下部に
設けられた第１絶縁膜と、該ひさし部と該第１の絶縁膜
とに挟まれた第１の導電膜と、前記Ｆｉｎ構造のキャパ
シタのひさし部の上部に前記第１絶縁膜とは別個に設け
られた第２の絶縁膜と、前記第１絶縁膜下及び前記第２
絶縁膜上に延在して設けられた第２の導電膜とを備えた
ことを特徴とする半導体装置。 - 【請求項６】 前記Ｆｉｎ構造のキャパシタは、前記ひ
さし部を除く一部が、第３の絶縁膜に設けられたコンタ
クトホール内に配置され、該コンタクトホールの側壁に
絶縁膜が存在していることを特徴とする請求項５記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05218193A JP3317736B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05218193A JP3317736B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268171A JPH06268171A (ja) | 1994-09-22 |
| JP3317736B2 true JP3317736B2 (ja) | 2002-08-26 |
Family
ID=12907643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05218193A Expired - Fee Related JP3317736B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317736B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399963B1 (ko) * | 1996-12-24 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 장치의 전하저장전극 형성방법 |
-
1993
- 1993-03-12 JP JP05218193A patent/JP3317736B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06268171A (ja) | 1994-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11214661A (ja) | Ｈｓｇを含むキャパシタの製造方法 | |
| JPH06204427A (ja) | 半導体記憶装置及びその製造方法 | |
| US5518947A (en) | Method of forming a semiconductor memory device having silicon nitride overlying only in peripheral circuit area | |
| JPH04317358A (ja) | 半導体装置の製造方法 | |
| JPH06232365A (ja) | 半導体記憶装置のキャパシター製造方法 | |
| JPH1065122A (ja) | 半導体装置およびその製造方法 | |
| JP3317736B2 (ja) | 半導体装置およびその製造方法 | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| JPH06209088A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| JPH01265556A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPH0454390B2 (ja) | ||
| JP3027743B2 (ja) | Ｄｒａｍ用スタック状コンデンサの製造法 | |
| JPS632375A (ja) | 半導体記憶装置の製造方法 | |
| JPH06302778A (ja) | 半導体装置とその製造方法 | |
| JP3196373B2 (ja) | 半導体装置の製造方法 | |
| JP2819970B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2924076B2 (ja) | 半導体メモリ | |
| JP3085817B2 (ja) | 半導体装置の製造方法 | |
| JPS6138867B2 (ja) | ||
| JPH07115138A (ja) | 半導体装置の製造方法 | |
| JPH05102417A (ja) | 半導体装置およびその製造方法 | |
| JPH05299579A (ja) | 半導体装置の製造方法 | |
| JPH05167036A (ja) | 半導体メモリの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010904 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |