JPS59232455A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59232455A JPS59232455A JP58108102A JP10810283A JPS59232455A JP S59232455 A JPS59232455 A JP S59232455A JP 58108102 A JP58108102 A JP 58108102A JP 10810283 A JP10810283 A JP 10810283A JP S59232455 A JPS59232455 A JP S59232455A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- layer
- substrate
- dirt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000009413 insulation Methods 0.000 claims description 4
- 238000001947 vapour-phase growth Methods 0.000 claims description 3
- 239000012212 insulator Substances 0.000 abstract description 10
- 238000005530 etching Methods 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract description 6
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000000034 method Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000002689 soil Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置に係り、特にダイナミンクＲＡＭ
等におけるＭＯＳキヤ／４’ゾタ部の改良に関する。
等におけるＭＯＳキヤ／４’ゾタ部の改良に関する。
ＭＯＳダイナミックＲＡＭのメモリセルは、１つのＭＯ
Ｓキャノぞシタと１つのＭＯＳ ）ランジスタとから構
成され、ＭＯＳキャパシタの蓄積電荷により２値情報の
記憶を行う。通常このＭＯＳキヤ・ぐシタは、第１図に
示すようにＳｉ基板Ｉノの表面に熱酸化による薄いダー
ト酸化膜１２全介して多結晶シリコン膜等によるダート
電極１３を配設して構成される。
Ｓキャノぞシタと１つのＭＯＳ ）ランジスタとから構
成され、ＭＯＳキャパシタの蓄積電荷により２値情報の
記憶を行う。通常このＭＯＳキヤ・ぐシタは、第１図に
示すようにＳｉ基板Ｉノの表面に熱酸化による薄いダー
ト酸化膜１２全介して多結晶シリコン膜等によるダート
電極１３を配設して構成される。
グイナミソクＲＡＭの高集積化を図るにはメモリセルを
小さくする必要があシ、その結果ＭＯＳキャパシタの面
積も小さくな９、その容量も小石くなる。ＭＯＳキャパ
シタのＳｉ値は少くとも４ ０ ｆＦ程度が必要であシ
、これ以上答址が小をくなるとデータ保持特性が著しく
悪くなり、α粒子の入射によりデータ自答が変更される
ソフトエラーが問題になる。一方、キヤパンク面私を小
さくしてしかも容量を十分なものとするために、ダート
絶縁膜の膜厚をできる限り薄くすることが望まれるが、
ケ゛ート絶縁膜を余り薄くすると耐圧が不十分となり、
ピンホールの発生により信頼性が低下する。
小さくする必要があシ、その結果ＭＯＳキャパシタの面
積も小さくな９、その容量も小石くなる。ＭＯＳキャパ
シタのＳｉ値は少くとも４ ０ ｆＦ程度が必要であシ
、これ以上答址が小をくなるとデータ保持特性が著しく
悪くなり、α粒子の入射によりデータ自答が変更される
ソフトエラーが問題になる。一方、キヤパンク面私を小
さくしてしかも容量を十分なものとするために、ダート
絶縁膜の膜厚をできる限り薄くすることが望まれるが、
ケ゛ート絶縁膜を余り薄くすると耐圧が不十分となり、
ピンホールの発生により信頼性が低下する。
以上のような問題を解決して、占■面積が小さくしかも
大きい答姐を錐保するΔ／ＩＱｓキャパシタ構造として
、第２図に示されるものが提案でれている。これは８１
基板２ノの表面に溝２２を形成し、ここに熱酸化による
ダート絶縁膜２３を介してり゛−１電イタ２４ｆ：形成
するものである。
大きい答姐を錐保するΔ／ＩＱｓキャパシタ構造として
、第２図に示されるものが提案でれている。これは８１
基板２ノの表面に溝２２を形成し、ここに熱酸化による
ダート絶縁膜２３を介してり゛−１電イタ２４ｆ：形成
するものである。
ところがこの構造では、ｇ２２の底部の角２５の個ハｒ
でゲート絶縁膜２３が薄くなり、またこの個順でケ゛−
ト絶縁膜２３中に電界が集中するため、ダート絶縁膜２
３の破壊が生じ易いという難点がある。これは、溝２２
の底部の角２５では熱酸化膜が成長し難く周囲に比べて
薄くなる事が一因である。
でゲート絶縁膜２３が薄くなり、またこの個順でケ゛−
ト絶縁膜２３中に電界が集中するため、ダート絶縁膜２
３の破壊が生じ易いという難点がある。これは、溝２２
の底部の角２５では熱酸化膜が成長し難く周囲に比べて
薄くなる事が一因である。
〔発明の目的」
本発明は上記の点に鑑み、絶縁ｉｊ圧が優れ、しかも小
さな占有面積で大きい容量が得られるＭＯＳキャパシタ
を備えた半導体装置を提供することを目的とする。
さな占有面積で大きい容量が得られるＭＯＳキャパシタ
を備えた半導体装置を提供することを目的とする。
本発明におけるＭＯＳキャパく夕は、半導体基板表面に
溝を形成し、この溝の内壁にケ゛−ト絶縁膜を介してケ
゛−ト電極を設けた４’：’＋ ’ｆｉｉ ｋ基本とし
、このような基本構造において、ゲート電極下の溝底部
の少くとも角をなす部分に曲面を形成するようにケゞ−
ト絶縁膜とは別に気相成長法により形成された絶縁体層
を運択的に残置をせたことを特徴とする。
溝を形成し、この溝の内壁にケ゛−ト絶縁膜を介してケ
゛−ト電極を設けた４’：’＋ ’ｆｉｉ ｋ基本とし
、このような基本構造において、ゲート電極下の溝底部
の少くとも角をなす部分に曲面を形成するようにケゞ−
ト絶縁膜とは別に気相成長法により形成された絶縁体層
を運択的に残置をせたことを特徴とする。
気相成長により形成した絶縁体層は溝の角部で湖くなる
ことがないので、本発明によれば、小豆い占有面積で大
きい容量全もち、しかも絶縁耐圧も十分大きいＭＯＳキ
ャパシタが得られ、このＭＯＳキャノゼシタを用いれば
ダイナミックＲＡＭの高密度化、歩留り向上を図ること
ができる。
ことがないので、本発明によれば、小豆い占有面積で大
きい容量全もち、しかも絶縁耐圧も十分大きいＭＯＳキ
ャパシタが得られ、このＭＯＳキャノゼシタを用いれば
ダイナミックＲＡＭの高密度化、歩留り向上を図ること
ができる。
本発明の一実施例におけるＭＯＳキャパシタ全第３図（
ａ）〜（ｆ）の製造工程に匠って説明する。１ずｐ型Ｓ
１基板、ノーの素子分離領域に７１−ルド酸化膜３２を
形成する（ａ）。このフ１−ルド酸化膜３２は周知のＬ
ＯＣＯ８法で形成してもよいし、溝を形成してＣＶＤ法
によシ酸化膜を埋込む方法で形成してもよい。次にレジ
スタマスク３３を形成し、基板３１をチー・ぐエツチン
グして溝３４を形成する（ｂ）。７４３４の側壁にデー
パをつけるのは、次のイオン注入工程で側壁に不純物ビ
ー２０層を形成し、容量の大きいいわゆるＨｉ−Ｃ構造
のＭＯＳキャパシタとするためである。チー／４’エツ
チングにはＫｏＩＩｆ用いてもよいし、又はｃｃｔ
もしくｆｌｉｃ２Ｆ６等のガスを用いたＲＩＥ法、光を
応用したドライエツチング法などを利用してもよい。
ａ）〜（ｆ）の製造工程に匠って説明する。１ずｐ型Ｓ
１基板、ノーの素子分離領域に７１−ルド酸化膜３２を
形成する（ａ）。このフ１−ルド酸化膜３２は周知のＬ
ＯＣＯ８法で形成してもよいし、溝を形成してＣＶＤ法
によシ酸化膜を埋込む方法で形成してもよい。次にレジ
スタマスク３３を形成し、基板３１をチー・ぐエツチン
グして溝３４を形成する（ｂ）。７４３４の側壁にデー
パをつけるのは、次のイオン注入工程で側壁に不純物ビ
ー２０層を形成し、容量の大きいいわゆるＨｉ−Ｃ構造
のＭＯＳキャパシタとするためである。チー／４’エツ
チングにはＫｏＩＩｆ用いてもよいし、又はｃｃｔ
もしくｆｌｉｃ２Ｆ６等のガスを用いたＲＩＥ法、光を
応用したドライエツチング法などを利用してもよい。
このようにチー・々エツチングを行った後、２回のイオ
ン注入によって溝、（４の側壁の少し深い＝＋Ｓ分にｐ
−Ｊ脅３５、表面部にｎ十層３６を形成する（ｃ）。こ
のイオン注入工程は、例えばはロンを４ （ｌ ｋｅＶ
、 ］、 Ｘ １０１５ｔｙｎ−２の条件で打込ん
でｐ＋層３５を、又、砒素ｆ ５０ ｋｅＶ、 ｌＸ
ｌ０ ａ、ｑの条件で打込んでｎｆｅｐＪ３６ｆ：形
成する。
ン注入によって溝、（４の側壁の少し深い＝＋Ｓ分にｐ
−Ｊ脅３５、表面部にｎ十層３６を形成する（ｃ）。こ
のイオン注入工程は、例えばはロンを４ （ｌ ｋｅＶ
、 ］、 Ｘ １０１５ｔｙｎ−２の条件で打込ん
でｐ＋層３５を、又、砒素ｆ ５０ ｋｅＶ、 ｌＸ
ｌ０ ａ、ｑの条件で打込んでｎｆｅｐＪ３６ｆ：形
成する。
この後、レノストマスク３３を除去し、全面にＣＶＤ法
によシＳ ｒ ０２膜３７を堆積させる（ｄ＞。そして
全面を例えばＮＨ４Ｆ等を用いて均一にエツチングし、
基板主表面が露出したところでエツチングを終了して、
溝底部の尖った角の部分に選択的にＣＶＤ ５ｊ０２膜
３７を残置させる（ｅ）。これ４′Ｃよシ溝３４の底部
に側壁面と連続する曲面を持たせた状態が得られる。こ
の鎌、熱酸化によシダ一ト酸化膜３８全形成し、多結晶
シリコンからなるダート電極３９を形成してＭＯＳキャ
ノ４′／りが完成する（ｆ）。
によシＳ ｒ ０２膜３７を堆積させる（ｄ＞。そして
全面を例えばＮＨ４Ｆ等を用いて均一にエツチングし、
基板主表面が露出したところでエツチングを終了して、
溝底部の尖った角の部分に選択的にＣＶＤ ５ｊ０２膜
３７を残置させる（ｅ）。これ４′Ｃよシ溝３４の底部
に側壁面と連続する曲面を持たせた状態が得られる。こ
の鎌、熱酸化によシダ一ト酸化膜３８全形成し、多結晶
シリコンからなるダート電極３９を形成してＭＯＳキャ
ノ４′／りが完成する（ｆ）。
こうして得られたＭＯＳキャパ／りは、第１図の従来構
造に比べて占有面積が同じで約２倍の容量値を得ること
ができた。寸だ、溝３４の底部にＬＶＤ Ｓ ｒ Ｏ２
膜３７を埋込んだことにより、第２図の構造におけるよ
りなケ゛−ト耐圧の低下がなく、大幅な歩留り向上が認
められた。
造に比べて占有面積が同じで約２倍の容量値を得ること
ができた。寸だ、溝３４の底部にＬＶＤ Ｓ ｒ Ｏ２
膜３７を埋込んだことにより、第２図の構造におけるよ
りなケ゛−ト耐圧の低下がなく、大幅な歩留り向上が認
められた。
第３図（、）において溝３４内に残すｃＶＤ ５ｉｎ２
膜３７は、その端部が側壁に対してできるだけ小さい角
度をもって交わるような形状、好壕しくけ前述のように
両側壁との間で連続的な曲面會なす形状とするのがよい
。この点に関連する実験データを示す。第４図に示すよ
うＩ／Ｃ，Ｓｒ基板４ノ上に部分的に厚いＳ Ｉｏ ２
膜４２を形成して、露出しているＳｉ基板表面に熱酸化
によりＳ Ｊ ０２膜４３を形成し、ダートを極４４を
形成する。このときマスクとして残したＳ＋０２１１％
４２の端面がＳＩ基板４１表面とのなす角度をθとし
て、これを変化させて熱酸化Ｓ ｒ ０２膜４３の耐圧
を測定した。その結果が第５図である。図から明らかな
ように、ケ８−ト領域を決定するＳ ｉＯ２９４２が急
峻な段差の端面を形成しでいるとケ゛−ト面ｌ圧が低下
することがわかる。
膜３７は、その端部が側壁に対してできるだけ小さい角
度をもって交わるような形状、好壕しくけ前述のように
両側壁との間で連続的な曲面會なす形状とするのがよい
。この点に関連する実験データを示す。第４図に示すよ
うＩ／Ｃ，Ｓｒ基板４ノ上に部分的に厚いＳ Ｉｏ ２
膜４２を形成して、露出しているＳｉ基板表面に熱酸化
によりＳ Ｊ ０２膜４３を形成し、ダートを極４４を
形成する。このときマスクとして残したＳ＋０２１１％
４２の端面がＳＩ基板４１表面とのなす角度をθとし
て、これを変化させて熱酸化Ｓ ｒ ０２膜４３の耐圧
を測定した。その結果が第５図である。図から明らかな
ように、ケ８−ト領域を決定するＳ ｉＯ２９４２が急
峻な段差の端面を形成しでいるとケ゛−ト面ｌ圧が低下
することがわかる。
また、溝３４の底部に残すＣＶＤ Ｓ ＋ ０２膜３７
は尖った部分をおおっていればよく、厚みが２００Ｘ程
度であっても絶縁体厚みを増大させるものであれば十分
効果がある。逆に、溝３４の深さの１膜３程反まで残し
ても平坦面を利用する場合に比べて十分大きい容猪とす
ることができる。
は尖った部分をおおっていればよく、厚みが２００Ｘ程
度であっても絶縁体厚みを増大させるものであれば十分
効果がある。逆に、溝３４の深さの１膜３程反まで残し
ても平坦面を利用する場合に比べて十分大きい容猪とす
ることができる。
第６図（ａ） 、 （ｂ）は本発明の別の実施例の第３
１〆（ｄ） 、 （ｅ）に対応する工程である。この実
施例では、’−ＶＤ ５１０２ ｋ１３７を全面に堆積
した後、ホトレノスト４０ｆスピンコードしくａ）、こ
の後全面をＲＩＥにより （−ＶＤ ５Ｉ０２膜３７膜
面７露出するまでエツチングし、更にＮＨ４Ｆでエツチ
ングすることによＩ） ＣＶＤ、 Ｓ ｒ ０２膜３７
を溝底部に残置させている（ｂ）。この場合、ＲＩＥの
みでエツチングしてもよい。この後、先の実施例と同様
にしてＭＯＳキャノ々シタを形成する。
１〆（ｄ） 、 （ｅ）に対応する工程である。この実
施例では、’−ＶＤ ５１０２ ｋ１３７を全面に堆積
した後、ホトレノスト４０ｆスピンコードしくａ）、こ
の後全面をＲＩＥにより （−ＶＤ ５Ｉ０２膜３７膜
面７露出するまでエツチングし、更にＮＨ４Ｆでエツチ
ングすることによＩ） ＣＶＤ、 Ｓ ｒ ０２膜３７
を溝底部に残置させている（ｂ）。この場合、ＲＩＥの
みでエツチングしてもよい。この後、先の実施例と同様
にしてＭＯＳキャノ々シタを形成する。
この実施例によっても先の実施例と同様、耐圧の高いＭ
ＯＳキャパシタが得られる。
ＯＳキャパシタが得られる。
本発明は更に種々変形実施することが用能である。例え
ば溝の形状とこの内部に残すＣＶＤＳｉＯ２膜の関係は
第７図（ＩＬ）〜（、）に示すように多くの態様が考え
られる。１だ実施例では、いわゆるＨｉ−Ｃ構造とする
ため溝の側壁に２回のイオン注入をしているが、反対導
′屯型１ｉ？ｉ ｋ形成する１回のイオン注入のみでも
容量増大に十分効果がある。更にこれらのイオン注入工
程は、溝にＣＶＤ Ｓ ＋ ０２膜を残置させた後であ
ってもよい。
ば溝の形状とこの内部に残すＣＶＤＳｉＯ２膜の関係は
第７図（ＩＬ）〜（、）に示すように多くの態様が考え
られる。１だ実施例では、いわゆるＨｉ−Ｃ構造とする
ため溝の側壁に２回のイオン注入をしているが、反対導
′屯型１ｉ？ｉ ｋ形成する１回のイオン注入のみでも
容量増大に十分効果がある。更にこれらのイオン注入工
程は、溝にＣＶＤ Ｓ ＋ ０２膜を残置させた後であ
ってもよい。
また実施例ではη・７に埋込む絶縁体層としてＳ ｒ
０２を用いたが、ＣＶＤ法により堆積するものであれば
他の月利、例えばＳ ｔ ３Ｎ４又はこれと５１０２の
混合物などであってもよい。
０２を用いたが、ＣＶＤ法により堆積するものであれば
他の月利、例えばＳ ｔ ３Ｎ４又はこれと５１０２の
混合物などであってもよい。
更にダート絶縁１模としても、熱酸化膜に限らず、熱窒
化による８１３Ｎ４等でもよいし、またＬＰ Ｃ：ＶＤ
法による絶ル１咬暎であってもよい。ＬＰＣＶＤによる
Ｓｔ、Ｎ４膜は直接基板上に堆積しても５１０２膜全介
して堆積してもよい。特にＬＰ ＣＶＤ膜を堆積した後
、熱酸化して一ンホールを埋めることにより、ケ゛−ト
絶゛縁膜として十分耐圧の高いものが得られる。
化による８１３Ｎ４等でもよいし、またＬＰ Ｃ：ＶＤ
法による絶ル１咬暎であってもよい。ＬＰＣＶＤによる
Ｓｔ、Ｎ４膜は直接基板上に堆積しても５１０２膜全介
して堆積してもよい。特にＬＰ ＣＶＤ膜を堆積した後
、熱酸化して一ンホールを埋めることにより、ケ゛−ト
絶゛縁膜として十分耐圧の高いものが得られる。
又、埋込み絶縁体層と、ケ゛−ト絶縁膜の桐料を異なら
せてもよい。例えば、第３図（ａ）〜（ｆ）において、
埋込み絶縁体層３７をＣＶＤで形成したＳ弓Ｎ４とし、
ケ゛−ト絶縁膜３８を熱酸化膜で形成してもよい。その
際、第３図の工程をとるとこの埋込んだＳｉ３Ｎ４上に
成長する熱酸化膜は極く僅かである。電極はこのイタ薄
酸化膜を介して形成されてもよいし、熱酸化後、この１
す薄酸化膜のみウェットエツチングし、電極を伺けても
よい。尚、埋込み絶縁体層３７にその気相成長中にボロ
ン等のドーパントを含捷ぜておき、第３図（、）の段階
で選択埋込み後、埋込み絶縁体層からドー・ぞントを熱
拡散逼せ、自己整合的に角部に基板と同導電型の高饋度
層を形成してもよい。この熱拡散は、角部のｎ土層３６
をｒＪ消し、逆導電型のｐ又はｐ十層となる如く行なう
。このようにすれば電極３９に電圧印加して電荷イ蓄積
する際に、この領域での菖績をなくすことができるから
、若し埋込み絶縁体層の耐圧が劣化しても蓄積電荷のリ
ークが防止され、信頼性が更に向上する。尚、拡散が酸
化雰囲気で行なわれるならば、第３図（ｅ）の段階で３
７はポリツリコンであってよく、拡散時にその絶縁体層
化、及びデート酸化膜３８の形成が同時に行なわれる。
せてもよい。例えば、第３図（ａ）〜（ｆ）において、
埋込み絶縁体層３７をＣＶＤで形成したＳ弓Ｎ４とし、
ケ゛−ト絶縁膜３８を熱酸化膜で形成してもよい。その
際、第３図の工程をとるとこの埋込んだＳｉ３Ｎ４上に
成長する熱酸化膜は極く僅かである。電極はこのイタ薄
酸化膜を介して形成されてもよいし、熱酸化後、この１
す薄酸化膜のみウェットエツチングし、電極を伺けても
よい。尚、埋込み絶縁体層３７にその気相成長中にボロ
ン等のドーパントを含捷ぜておき、第３図（、）の段階
で選択埋込み後、埋込み絶縁体層からドー・ぞントを熱
拡散逼せ、自己整合的に角部に基板と同導電型の高饋度
層を形成してもよい。この熱拡散は、角部のｎ土層３６
をｒＪ消し、逆導電型のｐ又はｐ十層となる如く行なう
。このようにすれば電極３９に電圧印加して電荷イ蓄積
する際に、この領域での菖績をなくすことができるから
、若し埋込み絶縁体層の耐圧が劣化しても蓄積電荷のリ
ークが防止され、信頼性が更に向上する。尚、拡散が酸
化雰囲気で行なわれるならば、第３図（ｅ）の段階で３
７はポリツリコンであってよく、拡散時にその絶縁体層
化、及びデート酸化膜３８の形成が同時に行なわれる。
又、ｎ土層３６の形成は、埋込み絶縁体層３７の形成後
、或いは更にり゛−ト絶縁膜を形成した後に行なり事も
できる。又、埋込み絶縁体層３７に自己整合するｐ又は
ｐ子馬を形成せず、第３図（ｅ）で不純物を含まない埋
込み絶縁体層３７形成後、或いは更にケート絶縁膜３８
を形成した後全面にリン又はＡｓをイオン注入して角部
を除いてｎ子馬３６が形成式れるようにしても効果があ
る。
、或いは更にり゛−ト絶縁膜を形成した後に行なり事も
できる。又、埋込み絶縁体層３７に自己整合するｐ又は
ｐ子馬を形成せず、第３図（ｅ）で不純物を含まない埋
込み絶縁体層３７形成後、或いは更にケート絶縁膜３８
を形成した後全面にリン又はＡｓをイオン注入して角部
を除いてｎ子馬３６が形成式れるようにしても効果があ
る。
以上の実施例においては、埋込み絶縁体層はＣＶＤ法に
より形成場れたが、これはスノクツタ膜であってもよい
。その際、バイアススパッタリングを用いてもよい。即
ち、基板にバイアス印加しなからスパッタリングする事
によシ、平坦部での被着速度を低下させれば、よシ迅速
に溝内の膜形成が可能でおる。
より形成場れたが、これはスノクツタ膜であってもよい
。その際、バイアススパッタリングを用いてもよい。即
ち、基板にバイアス印加しなからスパッタリングする事
によシ、平坦部での被着速度を低下させれば、よシ迅速
に溝内の膜形成が可能でおる。
第１図（ａ） 、 （ｂ）は従来のＭＯＳグイナミソク
ＲＡＭにおけるＭＯＳギヤ・ぞシタ構造を示す平面図と
そのＡ −Ａ’断面図、第２図は溝を用いて容量増大を
図った従来のＭＯＳキャノにシタを示す断面図、第３図
（、）〜（ｆ）は本発明の一実施例のＭＯＳギヤ／４’
シタの製造工程を示す断面図、第４図および第５図はダ
ート絶縁膜端面の構造が１ｉｊＪ圧に影響することを示
す実験データを説明するプζめの図、第６図（ａ） ｒ
（ｂ）は本発明の他の実施例のＭＯＳギヤ・ぞシタの
製造工程要部を示す断面図、第７図（、）〜（、）は本
発明の溝形状とその内部に埋込む絶縁体層の関係につい
てのいくつかの態様を示す図である。 ３ノ・・・ｐ型Ｓｉ基板、３２・・・フィールド酸化膜
、３３・・・レジストマスク、３４・・・溝、３５・・
・ｐ子馬、３６− ｎ十層、３７・・・ＣＶＤ５ｉ０２
膜、３ Ｂ−・ダート酸化膜、３９・・・ダート電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 −２４： 第３図 ２ ′１色３図 ］７ 第４図 第５図 □θ 第６図 第７図 （ａ） （ｂ） （Ｃ）（ｄ） （ｅ）
ＲＡＭにおけるＭＯＳギヤ・ぞシタ構造を示す平面図と
そのＡ −Ａ’断面図、第２図は溝を用いて容量増大を
図った従来のＭＯＳキャノにシタを示す断面図、第３図
（、）〜（ｆ）は本発明の一実施例のＭＯＳギヤ／４’
シタの製造工程を示す断面図、第４図および第５図はダ
ート絶縁膜端面の構造が１ｉｊＪ圧に影響することを示
す実験データを説明するプζめの図、第６図（ａ） ｒ
（ｂ）は本発明の他の実施例のＭＯＳギヤ・ぞシタの
製造工程要部を示す断面図、第７図（、）〜（、）は本
発明の溝形状とその内部に埋込む絶縁体層の関係につい
てのいくつかの態様を示す図である。 ３ノ・・・ｐ型Ｓｉ基板、３２・・・フィールド酸化膜
、３３・・・レジストマスク、３４・・・溝、３５・・
・ｐ子馬、３６− ｎ十層、３７・・・ＣＶＤ５ｉ０２
膜、３ Ｂ−・ダート酸化膜、３９・・・ダート電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 −２４： 第３図 ２ ′１色３図 ］７ 第４図 第５図 □θ 第６図 第７図 （ａ） （ｂ） （Ｃ）（ｄ） （ｅ）
Claims (2)
- （１）半樽体基板に溝が形成され、この溝の内壁にダー
ト絶縁膜を介してケ゛−ト電極が形成されたＭＯＳキャ
パシタを有する半導体装置において、前記性の底部のＭ
ｆＪ記ダート電極下に前記ダート絶ＲＩｉｉ４とは別に
気相成長によシ形成された絶縁体層が定択的に埋込捷れ
ていることを特徴とする半導体装置。 - （２） 前記６゛１ｆは側壁が傾斜面をなし、この側
壁に基板と逆の導電型層が形成されている特許請求の範
囲第１項記載の半導体装１ｋ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108102A JPS59232455A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108102A JPS59232455A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59232455A true JPS59232455A (ja) | 1984-12-27 |
Family
ID=14475920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108102A Pending JPS59232455A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232455A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS6267862A (ja) * | 1985-09-19 | 1987-03-27 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPS62282457A (ja) * | 1986-03-19 | 1987-12-08 | テキサス インスツルメンツ インコ−ポレイテツド | 溝型コンデンサーを有する集積回路 |
| JPS62291955A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63117461A (ja) * | 1986-11-05 | 1988-05-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US7060784B2 (en) | 2003-06-25 | 2006-06-13 | Shin-Etsu Chemical Co., Ltd. | Polyimide precursor resin solution composition sheet |
-
1983
- 1983-06-16 JP JP58108102A patent/JPS59232455A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPH0326547B2 (ja) * | 1983-07-01 | 1991-04-11 | Nippon Telegraph & Telephone | |
| JPS6267862A (ja) * | 1985-09-19 | 1987-03-27 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPS62282457A (ja) * | 1986-03-19 | 1987-12-08 | テキサス インスツルメンツ インコ−ポレイテツド | 溝型コンデンサーを有する集積回路 |
| JPS62291955A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63117461A (ja) * | 1986-11-05 | 1988-05-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US7060784B2 (en) | 2003-06-25 | 2006-06-13 | Shin-Etsu Chemical Co., Ltd. | Polyimide precursor resin solution composition sheet |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930002292B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH03209868A (ja) | Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセル | |
| JPS61179568A (ja) | 半導体記憶装置の製造方法 | |
| JPS58192346A (ja) | 半導体装置の製造方法 | |
| KR100231962B1 (ko) | 비트라인 사이의 리치스루우 및 비트라인의 인터럽션에 대한 면역성을 제공하는 고밀도로 적층된 분할 게이트 eprom 셀 | |
| JPH0274068A (ja) | 半導体記憶装置の製造方法 | |
| JPS59232455A (ja) | 半導体装置 | |
| JPS63133664A (ja) | 半導体装置の製造方法 | |
| JPS60176265A (ja) | 半導体記憶装置 | |
| JPH0834303B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH01270344A (ja) | 半導体装置の製造方法 | |
| JPS63260166A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPS63227050A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS639965A (ja) | 半導体記憶装置の製造方法 | |
| JPH022672A (ja) | 半導体メモリセルとその製造方法 | |
| JPH02267963A (ja) | 半導体記憶装置の製造方法 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| JPH0474477A (ja) | 不揮発性記憶装置およびその製造方法 | |
| JPH0680804B2 (ja) | 半導体装置の製造方法 | |
| KR950011638B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR0151126B1 (ko) | 고집적 디램 셀에 적용되는 셀로우 트랜치 스택 커패시터의 제조방법 | |
| KR940007389B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 | |
| JPH05175448A (ja) | Ｍｉｓ型半導体記憶装置 | |
| JPH02174139A (ja) | 半導体装置の製造方法 | |
| JPS62203360A (ja) | 半導体装置の製造方法 |