JP5367523B2 - 配線基板及び配線基板の製造方法 - Google Patents

配線基板及び配線基板の製造方法 Download PDF

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Description

本発明は、半導体チップが搭載される配線基板に関する。
外部接続端子が形成された配線基板に半導体チップを搭載して構成した半導体装置が多く用いられている。そのような配線基板を、一般的にインターポーザあるいはパッケージ基板と称する。従来、微細な配線が形成された多層基板であるビルドアップ基板がインターポーザとして一般的に用いられていた。
近年、半導体チップの微細化に伴って半導体チップの接続電極のピッチも狭まってきている。ところが、上述のビルドアップ基板には配線の微細化や接続電極のファインピッチ化に限界があり、微細な構造の半導体チップを搭載することが難しくなってきている。そこで、ビルドアップ基板より微細な配線や接続電極を形成することができるシリコンインターポーザが開発されている。シリコンインターポーザはシリコン加工技術を用いてシリコン基板に微細な配線を施して形成した配線基板であり、シリコン基板を用いて形成された半導体チップと同様の微細な配線構造を形成することができる。また、シリコン基板はビルドアップ基板のような有機基板より平坦化が可能であり、その点においても微細な配線構造を形成することができる。
さらに、シリコンインターポーザは上述のようにシリコン基板を用いて形成するので、その熱膨張率はシリコン半導体チップの熱膨張率と同じであり、熱膨張率の不整合による熱応力に起因した問題が無いという利点もある。ところが、シリコンインターポーザを用いた半導体装置をビルドアップ基板等の有機基板よりなるマザーボードに搭載した場合、マザーボードである有機基板とシリコンインターポーザとの間に熱膨張率の不整合が生じて問題が発生するおそれがある。特に、例えば２０ｍｍ角以上の大きさの大きなシリコンインターポーザを用いる場合、シリコンインターポーザと有機基板との熱膨張率の不整合による熱応力は大きくなり、シリコンインターポーザと有機基板との間の接続部の信頼性を判定するための温度サイクル試験において不合格となるおそれがある。
ここで、半導体チップとインターポーザと有機基板との間の熱膨張率の不整合を低減するために、インターポーザを半導体チップと有機基板との間の熱膨張率を有する材料で形成することが提案されている（例えば、特許文献１参照。）。
特開平３−１０５９５４号公報
上述の特許文献１に記載された技術では、シリコン基板を用いた半導体チップを搭載するには、シリコン以外の特殊な材料を用いてインターポーザを形成しなければならず、シリコンインターポーザを用いることができない。シリコン以外の特殊な材料のインターポーザは、一般的ではなく、製造することが難しいと共に製造コストが高い。
インターポーザを半導体チップと有機基板との間の熱膨張率を有する材料で形成したとしても、インターポーザと半導体チップとの間、及びインターポーザと有機基板との間には、低減されたとはいえ依然として熱膨張率の不整合があり、これに起因して熱応力が発生して問題を引き起こすおそれがある。
また、シリコンインターポーザはシリコンウェハ等のシリコン基板を用いて形成するため、一枚のシリコンウェハに形成できるシリコンインターポーザの数は円形のシリコンウェハにより制限される。例えば、現在処理できる有機基板の最大のワークサイズは３５０ｍｍ×５１０ｍｍの四辺形であるのに対し、シリコンウェハは３００ｍｍφの円形基板である。３００ｍｍφのシリコンウェハを用いると、一枚の基板に形成できるインターポーザの数は、３５０ｍｍ×５１０ｍｍの四辺形の基板を用いた場合より少なくなり、シリコンインターポーザの製造コストが高くなってしまう。
本発明は上述の問題点に鑑みなされたものであり、熱膨張率の不整合を解消した配線基板（インターポーザ）を提供することを目的とする。
本発明の一実施態様によれば、第１の面と第２の面とを備えた積層体からなる配線基板であって、第１の熱膨張率を有する複数の第１の層と、第２の熱膨張率を有する複数の第２の層とを有し、前記第１の層は互いに異なる厚みを有し、且つ前記第２の層は互いに異なる厚みを有し、前記第１の層と前記第２の層とは、一層ずつ交互に積層されて、前記第１の面と前記第２の面とを備えた前記積層体を形成し、前記積層体の前記第１の面側から前記第２の面側に向けて前記第１の層の厚みは減少し、前記積層体の前記第２の面側から前記第１の面側に向けて前記第２の層の厚みは減少し、前記積層体の前記第１の面側と前記第２の面側とは、前記積層体に形成された配線を介して電気的に導通し、前記第１の層の前記第１の熱膨張率は、前記第２の層の前記第２の熱膨張率よりも低いことを特徴とする配線基板が提供される。
本発明の他の実施態様によれば、第１の面と第２の面とを備えた積層体からなる配線基板の製造方法であって、底面に電極配線が形成された凹部を有する有機基板コア材を準備し、前記凹部内に、互いに厚みの異なる複数の第１の層と互いに厚みの異なる複数の第２の層を、前記積層体の前記第１の面側から前記第２の面側に向けて前記第１の層の厚みは減少し、且つ 前記積層体の前記第２の面側から前記第１の面側に向けて前記第２の層の厚みが減少するように、交互に積層して前記積層体を形成し、前記積層体の前記第１の面側に半導体チップ搭載面が形成され、且つ、前記第２の面側に有機基板搭載面が形成され、前記有機基板コア材の前記電極配線に相当する位置において前記積層体を貫通する第１の孔を形成し、前記積層体の表面に絶縁樹脂層を形成する共に前記孔に絶縁樹脂を充填し、前記第１の孔に充填された絶縁樹脂を貫通する第２の孔を形成し、前記絶縁樹脂層の表面に配線を形成すると共に該配線の導電材料を前記第２の孔に充填して前記配線と前記有機基板コア材の電極配線とを電気的に接続することを特徴とする配線基板の製造方法が提供される。
本発明によれば、半導体チップと有機基板との間の熱膨張率の差から生じる熱応力は、半導体チップと配線基板との間、及び有機基板と配線基板との間には発生せず、配線基板の内部で発生して配線基板内で緩和される。したがって、半導体チップと配線基板との間の接続部分、及び有機基板と配線基板との間の接続部分に熱応力が発生せず、半導体チップと配線基板との間における接続不良の発生することを防止し、且つ、有機基板と配線基板との間における接続不良の発生を防止することができる。これにより、配線基板に半導体チップを搭載して形成された半導体装置の信頼性が向上し、温度サイクル試験を十分クリアできる。また、配線基板に半導体チップを搭載して形成された半導体装置を有機基板（マザーボード等）に実装した場合にも実装信頼性を確保することができる。
本発明の一実施形態による配線基板の基本構造を示す図である。 図１に示すシリコン層及び樹脂層を示す図である。 ガラスクロスコアの断面図である。 枠状のガラスクロスコアをガラスロスコアに接着した状態を示す断面図である。 ガラスクロスコアの平面図である。 枠状のガラスクロスコアの平面図である。 ガラスクロスコア上にシリコン層及び樹脂層を積層して積層体を形成した状態を示す断面図である。 図７に示す状態のガラスクロスコアの全体の平面図である。 積層体と凹部の内壁との間の間隙に樹脂を充填した状態を示す断面図である。 積層体に孔を形成した状態を示す断面図である。 孔を樹脂で埋めた状態を示す断面図である。 樹脂で埋めた部分に孔を形成した状態の断面図である。 孔の内部及び樹脂の表面にＣｕメッキ層を形成した状態を示す断面図である。 ソルダレジストを形成した状態を示す断面図である。 はんだバンプを形成した状態を示す断面図である。 半導体チップ、配線基板、及び、ビルドアップ基板の断面図である。
次に、実施形態について図面を参照しながら説明する。
本発明の一実施形態による配線基板の基本構造について、図１を参照しながら説明する。図１は本発明の一実施形態による配線基板の基本構造を示す図であり、インターポーザとしての配線基板２の層構造が簡略化して示されている。図１において、配線基板２の上側に半導体チップ４が示されており、配線基板２の下側にマザーボード等の有機基板６が示されている。図１では配線基板２の層構造のみが示されており、配線基板２の全体構造については後述する。
本実施形態による配線基板２は、複数の第１の層としてシリコン層２０−１，２０−２，２０−３と複数の第２の層として樹脂層２２−１，２２−２，２２−３が交互に重ね合わされた多層構造を有する。シリコン層２０−１，２０−２，２０−３は、上から（半導体チップ４側から）順にその厚みが小さくなっている。一方、樹脂層２２−１，２２−２，２２−３は、下から（有機基板６側から）その厚みが順に小さくなっている。
シリコン層２０−１，２０−２，２０−３は半導体チップ４のシリコンと同じシリコンで形成されている。したがって、シリコン層２０−１，２０−２，２０−３の熱膨張率は半導体チップ４の熱膨張率に等しい。一方、樹脂層２２−１，２２−２，２２−３は有機基板６と同じ樹脂材料で形成されている。したがって、樹脂層２２−１，２２−２，２２−３の熱膨張率は有機基板６の熱膨張率に等しい。以下、熱膨張率を略してＣＴＥ（Coefficient of Thermal Expansion）と称する。
図２に示すように、樹脂材料よりＣＴＥが小さいシリコンで形成されたシリコン層２０−１は一番厚いシリコン層であり、シリコン層２０−２は二番目に厚いシリコン層であり、シリコン層２０−３は三番目に厚い（一番薄い）シリコン層である。一方、シリコンよりＣＴＥが大きい樹脂材料で形成された樹脂層２２−１は一番厚い樹脂層であり、樹脂層２２−２は二番目に厚い樹脂層であり、樹脂層２２−３は三番目に厚い（一番薄い）樹脂層である。
配線基板２の積層構造において、最下層（有機基板６に一番近い層）は最も厚い樹脂層２２−１であり、その上に最も薄いシリコン層２０−３が積層される。シリコン層２０−３の上には、２番目に厚い樹脂層２２−２が積層され、その上に２番目に厚いシリコン層２０−２が積層される。シリコン層２０−２の上には、最も薄い樹脂層２２−３が積層され、その上に最も厚いシリコン層２０−１が積層される。シリコン層２０−１が最上層であり、半導体チップ４に一番近い層である。以上のような積層構造では、シリコン層は上から次第に薄くなり、樹脂層は下から次第に薄くなる。配線基板２の厚み全体で見た場合、半導体チップ４側ではシリコンが多く、有機基板６側では樹脂材料が多いという一つの複合材料で形成したようになる。
以上のような積層構造によると、配線基板２の部分のうち、有機基板６に近い側は有機基板６のＣＴＥ（樹脂材料のＣＴＥ）に等しく、半導体チップ４に近い側は半導体チップ４のＣＴＥ（シリコンのＣＴＥ）に等しくなる。そして、配線基板２０の厚み全体でみると、有機基板６に近い側と半導体チップ４に近い側との間の部分では、有機基板６に近い側から半導体チップに近い側に向かって徐々にＣＴＥが小さくなる。
図１に示す例では、シリコン層を３層とし樹脂層も３層としているが、積層する層の数は多いほど、配線基板２のＣＴＥを厚み方向に滑らかに変化させることができ、配線基板２内での熱応力を分散して緩和することができる。ただし、シリコン層及び樹脂層の厚み及び積層する工程等を考慮すると、シリコン層及び樹脂層の数は、それぞれ３〜５層とすることが好ましい。すなわち、層数が多いとシリコン層及び樹脂層を適度に薄くすることができなくなり、且つ積層工程に要する時間が長くなって製造コストが上昇してしまうため、シリコン層及び樹脂層をそれぞれ５層程度の層数にしておくことが好ましい。
図１に示す例では、半導体チップ４がシリコン基板により形成されているものとして、シリコン層２０−１，２０−２，２０−３を用いている。しかし、半導体チップ４を形成する半導体基板の材料がシリコン以外の半導体材料である場合は、当該半導体材料でシリコン層に相当する層を形成するか、当該半導体材料のＣＴＥに等しいかそれに近いＣＴＥを有する絶縁性の材料でシリコン層に相当する層を形成すればよい。そのような材料として、例えば、ガラスやセラミックス等がある。また、例えば半導体基板材料がガリウムヒ素であれば、シリコン層の代りにガリウムヒ素層を用いることができる。
樹脂層を形成する樹脂材料としては、配線基板２が接続される有機基板６と同じ樹脂材料を用いることが好ましいが、有機基板６のＣＴＥに等しいかそれに近いＣＴＥを有する絶縁性材料であれば用いることができる。そのような樹脂材料として、例えばエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等のビルドアップ樹脂を形成する樹脂が挙げられる。樹脂層として用いる樹脂材料は、半硬化性樹脂（いわゆる、Ｂステージ樹脂）であることが好ましい。これは、後述のように、樹脂材料を半硬化状態のシートとしてシリコン層に載置し、且つ硬化させる時にシリコン層に密着させるためである。
以上説明した積層構造の配線基板２によれば、半導体チップ４と有機基板６との間のＣＴＥの差から生じる熱応力は、半導体チップ４と配線基板２との間、及び有機基板６と配線基板２との間には発生せず、配線基板２の内部で発生して配線基板２内で緩和される。したがって、半導体チップ４と配線基板２との間の接続部分、及び有機基板６と配線基板２との間の接続部分に熱応力が発生せず、半導体チップ４と配線基板２との間における接続不良の発生することを防止し、且つ、有機基板６と配線基板２との間における接続不良の発生を防止することができる。これにより、配線基板２に半導体チップを搭載して形成された半導体装置の信頼性が向上し、温度サイクル試験を十分クリアできる。また、配線基板２に半導体チップを搭載して形成された半導体装置を有機基板６（マザーボード等）に実装した場合にも実装信頼性を確保することができる。
なお、上述の例では、単一の半導体チップ４を配線基板２に搭載するように示されているが、複数の半導体チップを配線基板２に搭載してもよい。
次に、配線基板２の製造方法について説明する。なお、上述の説明では、配線基板２がインターポーザに相当し、有機基板６がマザーボードに相当すると説明したが、以下に説明する配線基板２は有機材料を含む有機基板コア材を有し、有機基板コア材の上に上述の積層構造が形成されたものとする。この場合、有機基板コア材が上述の有機基板６に相当すると解釈することもできる。
配線基板２を製造するには、まず、図３に示すように、両面に電極配線としてＣｕ配線が施されたガラスクロスコア３０を準備する。ガラスクロスコア３０は有機基板コア材であり、ガラスクロスに例えばエポキシ樹脂を含浸させたいわゆるガラスエポキシ基板を用いることができる。ガラスクロスコア３０の両面に形成されたＣｕ配線は、貫通孔３０ａの内面に形成された銅膜で互いに接続されている。貫通孔３０ａの内部にはエポキシ樹脂３０ｂが充填される。
次に、図４に示すように、ガラスクロスコア３０の上に枠状のガラスクロスコア３２をエポキシ樹脂やポリイミド樹脂等の接着剤３４で貼り付ける。枠状のガラスクロスコア３２は、後述のように配線基板２を形成するための凹部３２ａを形成する。凹部３２ａの底部にガラスクロス３０の表面及びＣｕ配線が露出する。接着剤３４の加熱硬化温度は、エポキシ樹脂の場合は例えば２００℃であり、ポリイミド樹脂の場合は例えば３５０℃である。
なお、図４に示すガラスクロスコア３０及び枠状のガラスクロスコア３２は一つの配線基板２を形成する部分であり、実際には一枚のガラスクロスコア３０及びガラスクロスコア３２により複数個の配線基板２を形成する。例えば、配線基板２の大きさが５０ｍｍ角であるとした場合、図５に示すようにガラスクロスコア３０を３００ｍｍ×５００ｍｍとして、一枚のガラスクロスコア３０により６×１０＝６０個の配線基板２を形成することができる。この場合、枠状のガラスクロスコア３２は、図６に示すように、６０個の凹部３２ａ（ガラスクロスコア３２単体では四角形の貫通開口である）を有することとなる。なお、図５及び図６において、ガラスクロスコア３０において二点鎖線は配線基板２の境界を示す線である。最終的にこの境界でガラスクロスコア３０を切断することで、複数の配線基板２が繋がって形成された基板は、個々の配線基板２に分割される。
ガラスクロスコア３２を接着するための接着剤３４を加熱硬化させた後、図７に示すように、シリコン層２０−１，２０−２，２０−３と樹脂層２２−１，２２−２，２２−３を積層するために貼り合わせ工程に移行する。シリコン層２０−１，２０−２，２０−３と樹脂層２２−１，２２−２，２２−３とは、それぞれ凹部３２ａより小さな外形のシートあるいはフィルムとして形成される。
まず、凹部３２ａの底部のガラスクロスコア３０の表面に、厚みの一番大きい樹脂層２２−１を配置する。樹脂層２２−１はガラスクロスコア３０のエポキシ樹脂と同じ樹脂か、あるいは同じ程度のＣＴＥを有する半硬化性樹脂のフィルムであり、その厚みは例えば６０μｍである。この際、樹脂層２２−１は適度に加熱され（例えば、１００℃）半硬化状態となっている。次に、半硬化状態の樹脂層２２−１の上に、厚みが一番小さいシリコン層２０−３を配置する。シリコン層２０−３はシリコンを研削して厚みを例えば２０μｍとしたシリコンフィルムである。半硬化状態の樹脂層２２−１は粘着性を有しているので、シリコン層２０−３は樹脂層２２−１の上に粘着され固定される。
続いて、シリコン層２０−３の上に、厚みの二番目に大きい樹脂層２２−２を配置する。樹脂層２２−２はガラスクロスコア３０のエポキシ樹脂と同じ樹脂か、あるいは同じ程度のＣＴＥを有する半硬化性樹脂のフィルムであり、その厚みは例えば４０μｍである。この際、樹脂層２２−２は適度に加熱され半硬化状態となっている。次に、半硬化状態の樹脂層２２−２の上に、厚みが二番目に大きいシリコン層２０−２を配置する。シリコン層２０−２はシリコンを研削して厚みを例えば４０μｍとしたシリコンフィルムである。半硬化状態の樹脂層２２−２は粘着性を有しているので、シリコン層２０−２は樹脂層２２−２の上に粘着され固定される。
続いて、シリコン層２０−２の上に、厚みの一番小さい樹脂層２２−３を配置する。樹脂層２２−３はガラスクロスコア３０のエポキシ樹脂と同じ樹脂か、あるいは同じ程度のＣＴＥを有する半硬化性樹脂のフィルムであり、その厚みは例えば２０μｍである。この際、樹脂層２２−３は適度に加熱され半硬化状態となっている。次に、半硬化状態の樹脂層２２−３の上に、厚みが一番大きいシリコン層２０−１を配置する。シリコン層２０−１はシリコンを研削して厚みを例えば６０μｍとしたシリコンフィルムである。半硬化状態の樹脂層２２−３は粘着性を有しているので、シリコン層２０−１は樹脂層２２−３の上に粘着され固定される。
以上のようにして形成したシリコン層と樹脂層の積層体２４の厚みは、枠状のガラスクロスコア３２の凹部３２ａの深さに等しい。すなわち、枠状のガラスクロスコア３２の厚みは、積層体２４の厚みと同じとなるように予め設定されている。ガラスクロスコア３２の凹部３２ａにシリコン層と樹脂層の積層体２４を形成した状態が図８に示されている。例えば、凹部３２ａの外形は２０ｍｍ角であり、シリコン層２０−１，２０−２，２０−３と樹脂層２２−１，２２−２，２２−３の外形は１０ｍｍ角である。
続いて、図９に示すように、シリコン層と樹脂層の積層体２４の側面と凹部３２ａの内面との間に形成された間隙に樹脂３６を充填する。樹脂３６は樹脂層２２−１，２２−２，２２−３と同じ樹脂であることが好ましい。樹脂３６の充填はディスペンサにより行なわれる。樹脂３６を充填したら、樹脂３６と積層体２４とを同時に加熱して樹脂層２２−１，２２−２，２２−３を硬化させると共に樹脂３６も硬化させる。樹脂層２２−１，２２−２，２２−３と樹脂３６がエポキシ樹脂の場合は、加熱硬化温度は例えば２００℃程度であり、ポリイミド樹脂の場合は例えば３５０℃程度である。
樹脂層２２−１，２２−２，２２−３と樹脂３６を硬化させたら、続いて、図１０に示すように、積層体２４をレーザ加工して第１の孔２６を形成する。レーザ加工用のレーザとしてＹＡＧレーザを用いることができる。第１の孔２６はガラスクロスコア３０の表面に形成されたＣｕ電極に対応した位置に形成され、第１の孔２６の底部でＣｕ電極が露出するように形成される。第１の孔２６は後述のように配線基板２の上面の電極と下面の電極とを電気的に接続するために形成される。
続いて、図１１に示すように、半硬化性樹脂３８を積層体２４、樹脂３６、及びガラスクロスコア３２の表面に貼り付けてから硬化させる。半硬化性樹脂３８は硬化する際に流動性が増し、第１の孔２６の内部に充填される。半硬化性樹脂３８は絶縁性の樹脂であり、樹脂層２２−１，２２−２，２２−３と同じ樹脂であることが好ましい。
続いて、図１２に示すように、第１の孔２６に充填されて硬化した半硬化性樹脂３８に、レーザ加工により第２の孔４０を形成する。レーザ加工用のレーザとしてＹＡＧレーザを用いることができる。第２の孔４０の径は第１の孔２６の径より十分小さくし、第２の孔４０の周囲に硬化した半硬化性樹脂３８が残って絶縁部が形成されるようにする。
続いて、半硬化性樹脂３８の表面及び孔４０の内面にシード層を形成してから、レジストパターニングによりシード層を所定のパターンとする。シード層の形成は、無電解Ｃｕめっき又はＴｉＣｕスパッタにより行なう。そして、シード層上にレジストを形成してからシード層が所定の配線パターンとして露出するようにレジストをパターニングする。続いて、図１３に示すように、所定のパターンのシード層を給電層として電解Ｃｕめっきを施し、Ｃｕめっき層４２を形成する。Ｃｕめっき層４２は、第２の孔４０の内部に充填されて導電部を形成し、この導電部がＣｕめっき層４２で形成されたＣｕ配線とガラスクロスコア３０の表面に形成されたＣｕ配線とを電気的に接続する。次に、レジストを剥離してから、剥離したレジストの下にあったシード層をエッチングにより除去する。
ここで、積層体２４に第１の孔２６を形成してから半硬化性樹脂３８で埋め、そこに第２の孔４０を形成することにより、第２の孔４０の内面に形成したＣｕめっき層を積層体２４から絶縁している。このように絶縁を施す理由は、積層体のシリコン層２０−１，２０−２，２０−３は半導体であり、第１の孔２６の内面にＣｕめっき層を形成した場合、シリコン層２０−１，２０−２，２０−３が第１の孔２６のＣｕめっき層を短絡してしまうからである。すなわち、第１の孔２６に樹脂を充填してから、充填した樹脂に第２の孔４０を形成することにより、第２の孔４０の周囲に残った樹脂を絶縁層として機能させる。
レジストを剥離したら、続いて、図１４に示すようにソルダレジスト４４を配線基板２の両面に形成し、外部接続電極を設ける位置のみソルダレジスト４４を除去する。そして、ソルダレジスト４４を除去してＣｕ配線が露出した部分に無電解めっき法によりニッケルめっき４６を施し、その上に無電解めっき法により金めっき４８を施す。
続いて、図１５に示すように、ニッケルめっきが露出している部分にはんだバンプ５０，５２を形成し、外部接続電極とする。以上の処理で配線基板２が完成する。図１６に示すように、はんだバンプ５０は半導体チップ４の電極に接続される微細な外部接続電極であり、ファインピッチで設けられる。一方、はんだバンプ５２はマザーボード等のビルドアップ基板の電極に接続される外部接続電極であり、通常の有機基板に形成するようなサイズとピッチで形成される。
なお、配線基板２としては、はんだバンプ５０，５２を必ずしも形成しておく必要はなく、電極配線がソルダレジスト４４から露出していればよい。例えば、配線基板２に半導体チップ４を搭載するときに、配線基板２又は半導体チップ４の電極にはんだバンプ５０を設けることとしてもよい。同様に、配線基板２を有機基板６，例えばマザーボード等のビルドアップ基板に搭載する際に、配線基板２又はビルドアップ基板６の電極にはんだバンプ５２を設けることとしてもよい。
以上のように、ガラスクロスコア３０の上で複数の配線基板２を形成した後、最後にガラスクロスコア３０（ガラスクロスコア３２を含む）を、図５、図６、図８に示す二点鎖線で切断し、個々の配線基板２に分割する。
上述のように、本実施形態による配線基板２では、シリコン層と樹脂層を交互に貼り合わせた積層構造を有しており、配線基板２の内部でＣＴＥが徐々に変化しているとみなすことができる。すなわち、半導体チップが接続される側を半導体チップと同じシリコンとし、ビルドアップ基板に接続される側はビルドアップ基板（有機基板６）の樹脂材料と同じ樹脂とすることで、配線基板２内部のＣＴＥを、ビルドアップ基板のＣＴＥから半導体チップのＣＴＥまで徐々に変化させている。したがって、半導体チップとビルドアップ基板との間のＣＴＥの差から生じる熱応力は、半導体チップと配線基板２との間の接続部、及びビルドアップ基板と配線基板２との間の接続部には発生せず、配線基板２の内部全体で発生して配線基板２内で緩和される。したがって、半導体チップと配線基板２との間の接続部分、及びビルドアップ基板と配線基板２との間の接続部分に熱応力が発生せず、半導体チップ４と配線基板２との間における接続不良が発生することを防止し、且つ、有機基板６と配線基板２との間における接続不良の発生を防止することができる。これにより、配線基板２に半導体チップを搭載して形成された半導体装置の信頼性が向上し、温度サイクル試験を十分クリアできる。また、配線基板２に半導体チップを搭載して形成された半導体装置をビルドアップ基板（マザーボード等）に実装した場合にも実装信頼性を確保することができる。
また、配線基板２に用いるシリコン層は、例えば１０ｍｍ×１０ｍｍの小さいサイズであり、これをガラスクロスコア等よりなる有機基板コア材に搭載し配線基板２を形成する。このため、通常の有機基板の製造プロセスにおけるワークサイズで多数の配線基板２を一括に製造することができ、配線基板２の製造コストをシリコンインターポーザの製造コストより低減することができる。
２ 配線基板
４ 半導体チップ
６ 有機基板
２０−１，２０−２，２０−３ シリコン層
２２−１，２２−２，２２−３ 樹脂層
２４ 積層体
２６ 第１の孔
３０ ガラスクロスコア
３２ 枠状のガラスクロスコア
３２ａ 凹部
３４ 接着剤
３６ 樹脂
３８ 半硬化性樹脂
４０ 第２の孔
４２ Ｃｕめっき層
４４ ソルダレジスト
４６ ニッケルめっき層
４８ 金めっき層
５０，５２ はんだバンプ

Claims (10)

  1. 第１の面と第２の面とを備えた積層体からなる配線基板であって、
    第１の熱膨張率を有する複数の第１の層と、
    第２の熱膨張率を有する複数の第２の層と
    を有し、
    前記第１の層は互いに異なる厚みを有し、且つ前記第２の層は互いに異なる厚みを有し、
    前記第１の層と前記第２の層とは、一層ずつ交互に積層されて、前記第１の面と前記第２の面とを備えた前記積層体を形成し、
    前記積層体の前記第１の面側から前記第２の面側に向けて前記第１の層の厚みは減少し、
    前記積層体の前記第２の面側から前記第１の面側に向けて前記第２の層の厚みは減少し、
    前記積層体の前記第１の面側と前記第２の面側とは、前記積層体に形成された配線を介して電気的に導通し、
    前記第１の層の前記第１の熱膨張率は、前記第２の層の前記第２の熱膨張率よりも低い
    ことを特徴とする配線基板。
  2. 請求項１記載の配線基板であって、
    前記第１の面側に半導体チップ搭載面が形成され、且つ、前記第２の面側に有機基板搭載面が形成され、
    前記第１の熱膨張率は、前記半導体チップ搭載面に搭載される半導体チップの熱膨張率と等しく、
    前記第２の熱膨張率は、前記有機基板搭載面に接続される有機基板コア材の熱膨張率と等しい
    ことを特徴とする配線基板。
  3. 請求項２記載の配線基板であって、
    前記第１の層と前記第２の層の積層体は、両面に電極配線が形成された前記有機基板コア材上に形成され、
    前記有機基板コア材の両面に形成された該電極配線は、前記有機基板コア材を貫通した配線部により互いに電気的に接続されていることを特徴とする配線基板。
  4. 請求項３記載の配線基板であって、
    前記有機基板コア材は凹部を有し、
    前記電極配線は該凹部の底面に形成され、
    前記積層体は前記凹部内に形成されている
    ことを特徴とする配線基板
  5. 請求項４記載の配線基板であって、
    前記積層体において、前記有機基板コア材の前記電極配線に相当する位置で前記積層体の厚み方向に貫通して延在する絶縁部と、
    前記積層体の厚み方向に前記絶縁部を貫通して延在する導電部と
    をさらに有し、
    該導電部の一端は前記積層体の表面に絶縁層を介して形成された配線に接続され、反対端は前記有機基板コア材の前記電極配線に接続されることを特徴とする配線基板。
  6. 請求項２乃至５のうちいずれか一項記載の配線基板であって、
    前記第１の層は前記半導体チップを形成するシリコンにより形成され、前記第２の層は前記有機基板コア材を形成する樹脂により形成されることを特徴とする配線基板。
  7. 第１の面と第２の面とを備えた積層体からなる配線基板の製造方法であって、
    底面に電極配線が形成された凹部を有する有機基板コア材を準備し、
    前記凹部内に、互いに厚みの異なる複数の第１の層と互いに厚みの異なる複数の第２の層を、前記積層体の前記第１の面側から前記第２の面側に向けて前記第１の層の厚みは減少し、且つ 前記積層体の前記第２の面側から前記第１の面側に向けて前記第２の層の厚みが減少するように、交互に積層して前記積層体を形成し、
    前記積層体の前記第１の面側に半導体チップ搭載面が形成され、且つ、前記第２の面側に有機基板搭載面が形成され、
    前記有機基板コア材の前記電極配線に相当する位置において前記積層体を貫通する第１の孔を形成し、
    前記積層体の表面に絶縁樹脂層を形成する共に前記孔に絶縁樹脂を充填し、
    前記第１の孔に充填された絶縁樹脂を貫通する第２の孔を形成し、
    前記絶縁樹脂層の表面に配線を形成すると共に該配線の導電材料を前記第２の孔に充填して前記配線と前記有機基板コア材の電極配線とを電気的に接続する
    ことを特徴とする配線基板の製造方法。
  8. 請求項７記載の配線基板の製造方法であって、
    前記有機基板コア材に複数の前記凹部を形成し、
    前記凹部の各々に前記積層体を形成し、
    前記積層体上の前記配線と前記有機基板コア材の電極配線とを電気的に接続し、
    前記有機基板コア材を切断して個々の配線基板に分割する
    ことを特徴とする配線基板の製造方法。
  9. 請求項７又は８記載の配線基板の製造方法であって、
    前記第１の層を前記半導体チップを形成するシリコンにより形成し、前記第２の層を前記有機基板コア材を形成する樹脂により形成することを特徴とする配線基板の製造方法。
  10. 請求項９記載の配線基板の製造方法であって、
    前記第２の層を半硬化状態で積層することを特徴とする配線基板の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013000995A (ja) * 2011-06-17 2013-01-07 Panasonic Corp 金属張積層板、及びプリント配線板
JP5833398B2 (ja) * 2011-06-27 2015-12-16 新光電気工業株式会社 配線基板及びその製造方法、半導体装置
JP5561254B2 (ja) * 2011-07-29 2014-07-30 株式会社村田製作所 回路モジュール及び複合回路モジュール
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US8836478B2 (en) * 2011-09-25 2014-09-16 Authentec, Inc. Electronic device including finger sensor and related methods
JP5778557B2 (ja) * 2011-11-28 2015-09-16 新光電気工業株式会社 半導体装置の製造方法、半導体装置、及び半導体素子
JP2013123907A (ja) * 2011-12-16 2013-06-24 Panasonic Corp 金属張積層板、及びプリント配線板
US9159649B2 (en) * 2011-12-20 2015-10-13 Intel Corporation Microelectronic package and stacked microelectronic assembly and computing system containing same
JP2013243263A (ja) * 2012-05-21 2013-12-05 Internatl Business Mach Corp <Ibm> ３次元積層パッケージにおける電力供給と放熱（冷却）との両立
TWI543283B (zh) * 2014-07-18 2016-07-21 矽品精密工業股份有限公司 中介基板之製法
US10672695B2 (en) * 2015-12-23 2020-06-02 Intel Corporation Multi-layer molded substrate with graded CTE
DE102020205686A1 (de) 2020-05-06 2021-11-11 Robert Bosch Gesellschaft mit beschränkter Haftung Elektronikvorrichtung
WO2024154790A1 (ja) * 2023-01-19 2024-07-25 京セラ株式会社 配線基板、電気装置および電気装置構造体

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4888247A (en) * 1986-08-27 1989-12-19 General Electric Company Low-thermal-expansion, heat conducting laminates having layers of metal and reinforced polymer matrix composite
JP2574902B2 (ja) 1989-09-20 1997-01-22 株式会社日立製作所 半導体装置
JP2783359B2 (ja) * 1994-11-16 1998-08-06 日本ピラー工業株式会社 フッ素樹脂多層回路基板
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
US5888631A (en) * 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Method for minimizing warp in the production of electronic assemblies
MY139405A (en) * 1998-09-28 2009-09-30 Ibiden Co Ltd Printed circuit board and method for its production
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
US7245647B2 (en) * 1999-10-28 2007-07-17 Ricoh Company, Ltd. Surface-emission laser diode operable in the wavelength band of 1.1-1.7mum and optical telecommunication system using such a laser diode
US6975663B2 (en) * 2001-02-26 2005-12-13 Ricoh Company, Ltd. Surface-emission laser diode operable in the wavelength band of 1.1-7μm and optical telecommunication system using such a laser diode
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
BR0108561A (pt) * 2000-02-22 2002-11-12 Ppg Ind Ohio Inc Suportes eletrônicos e método e aparelho para formar aberturas em suportes eletrônicos
US6734540B2 (en) * 2000-10-11 2004-05-11 Altera Corporation Semiconductor package with stress inhibiting intermediate mounting substrate
JP3858660B2 (ja) * 2001-10-10 2006-12-20 株式会社日立製作所 樹脂の熱抵抗測定方法
JP4203435B2 (ja) * 2003-05-16 2009-01-07 日本特殊陶業株式会社 多層樹脂配線基板
JP2004356569A (ja) * 2003-05-30 2004-12-16 Shinko Electric Ind Co Ltd 半導体装置用パッケージ
JP2005050878A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板および電気装置並びにその実装構造
JP2005050879A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板および電気装置並びにその実装構造
JP4855075B2 (ja) * 2004-02-04 2012-01-18 イビデン株式会社 多層プリント配線板
TWI280657B (en) * 2004-05-28 2007-05-01 Sanyo Electric Co Circuit device
JP2006253631A (ja) * 2005-02-14 2006-09-21 Fujitsu Ltd 半導体装置及びその製造方法、キャパシタ構造体及びその製造方法
US7253518B2 (en) * 2005-06-15 2007-08-07 Endicott Interconnect Technologies, Inc. Wirebond electronic package with enhanced chip pad design, method of making same, and information handling system utilizing same
US7932471B2 (en) * 2005-08-05 2011-04-26 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
JP4452222B2 (ja) * 2005-09-07 2010-04-21 新光電気工業株式会社 多層配線基板及びその製造方法
JP5089880B2 (ja) * 2005-11-30 2012-12-05 日本特殊陶業株式会社 配線基板内蔵用キャパシタ、キャパシタ内蔵配線基板及びその製造方法
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US8279131B2 (en) * 2006-09-21 2012-10-02 Raytheon Company Panel array
JP5068060B2 (ja) * 2006-10-30 2012-11-07 新光電気工業株式会社 半導体パッケージおよびその製造方法
JPWO2008065821A1 (ja) * 2006-11-27 2010-03-04 株式会社ニコン 光学素子、これを用いた露光装置、及びデバイス製造方法
JP5311609B2 (ja) * 2007-10-30 2013-10-09 新光電気工業株式会社 シリコンインターポーザの製造方法およびシリコンインターポーザと、これを用いた半導体装置用パッケージおよび半導体装置
JP5079456B2 (ja) * 2007-11-06 2012-11-21 新光電気工業株式会社 半導体装置及びその製造方法
JP4932744B2 (ja) * 2008-01-09 2012-05-16 新光電気工業株式会社 配線基板及びその製造方法並びに電子部品装置及びその製造方法
JP5000540B2 (ja) * 2008-01-31 2012-08-15 新光電気工業株式会社 スイッチング機能付配線基板
JP4981712B2 (ja) * 2008-02-29 2012-07-25 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US8343437B2 (en) * 2008-06-04 2013-01-01 Jp Laboratories, Inc. Monitoring system based on etching of metals
JP5032456B2 (ja) * 2008-08-12 2012-09-26 新光電気工業株式会社 半導体装置、インターポーザ、及びそれらの製造方法
US9226391B2 (en) * 2009-01-27 2015-12-29 Littelfuse, Inc. Substrates having voltage switchable dielectric materials
JP5247880B2 (ja) * 2009-03-30 2013-07-24 京セラ株式会社 光電気配線基板および光モジュール

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