JP4501048B2

JP4501048B2 - シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置

Info

Publication number: JP4501048B2
Application number: JP2000400899A
Authority: JP
Inventors: 忍角
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2010-07-14
Anticipated expiration: 2020-12-28
Also published as: JP2002197885A

Description

【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタ回路及びその駆動制御方法に関し、特に、液晶表示装置又は画像読取装置の駆動回路に適用して良好なシフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置に関する。
【０００２】
【従来の技術】
近年、コンピュータや携帯電話、携帯情報端末等の情報機器や、デジタルビデオカメラやデジタルスチルカメラ、スキャナ等の画像処理関連機器の普及が著しい。このような機器においては、表示手段として液晶表示装置（Liquid Crystal Display；ＬＣＤ）が、また、画像読取手段又は撮像手段としてフォトセンサアレイを備えた画像読取装置が多用されるようになっている。
【０００３】
例えば、アクティブマトリクス液晶表示装置においては、薄膜トランジスタ等の画素トランジスタを備えた表示画素（液晶画素）がマトリクス状に配列され、各表示画素を行方向に接続する走査ラインと列方向に接続するデータラインとを備えた表示パネルに対して、走査ドライバにより各走査ラインを順次選択状態とし、データドライバにより各データラインに所定の信号電圧を印加して、選択状態にある表示画素に対して画像情報に応じた信号電圧を書き込むことにより、各表示画素における液晶の配向状態を制御して所望の画像情報を所定のコントラストで表示するように構成されている。ここで、走査ドライバには、各走査ラインを選択状態にするための走査信号を順次出力する構成としてシフトレジスタ回路が設けられている。
【０００４】
また、フォトセンサ（読取画素）をマトリクス状に配列して構成されたフォトセンサアレイを備えた画像読取装置においても、フォトセンサのリセット動作や画像読取動作の際に、各行のフォトセンサを順次選択状態にするための走査ドライバが備えられており、上記液晶表示装置の走査ドライバと同様に、シフトレジスタ回路が設けられている。
【０００５】
このようなシフトレジスタ回路は、概略的には、図２４に示すように、複数個（複数段）のフリップフロップ回路・・・ＲＰ_ｋ−１、ＲＰ_ｋ、ＲＰ_ｋ＋１、ＲＰ_ｋ＋２・・・が、直列に配置され、相互の出力端子ＯＵＴと入力端子ＩＮが順次接続された構成を有し、図２５に示すように、クロック信号ＣＫＰの印加タイミングに同期して、入力端子ＩＮから取り込まれた信号が各フリップフロップ回路・・・ＲＰ_ｋ−１、ＲＰ_ｋ、ＲＰ_ｋ＋１、ＲＰ_ｋ＋２・・・を介して、順次、転送（シフト）されるとともに、各フリップフロップ回路・・・ＲＰ_ｋ−１、ＲＰ_ｋ、ＲＰ_ｋ＋１、ＲＰ_ｋ＋２・・・から出力される出力信号・・・ＯＵＴ_ｋ− _１、ＯＵＴ_ｋ、ＯＵＴ_ｋ＋１、ＯＵＴ_ｋ＋２・・・に基づく走査信号が上記液晶表示装置や画像読取装置の走査ラインに順次印加される。これにより、各走査ラインに接続された表示画素やフォトセンサが行毎に選択状態となる線順次選択動作が行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したような従来のシフトレジスタ回路にあっては、次に示すような問題を有していた。
（１）すなわち、シフトレジスタ回路を含む走査ドライバは、近年の表示画像や読取画像の高精細化や微細化加工技術の進展、搭載機器の小型軽量化、あるいは、表示パネルやフォトセンサアレイと同一の基板上への形成によるモジュール化等に伴って、大幅な微細化が可能であり、かつ、ＯＮ−ＯＦＦ動作特性に優れた電界効果トランジスタを用いた回路構成が適用されるようになっている。
【０００７】
ところで、電界効果トランジスタにおいては、ゲート電極、ソース電極、ドレイン電極間の相対的な電位の関係によって、ゲート電極に制御信号（ゲート信号）を繰り返し印加することにより、しきい値特性が変動することが実験的に知られている。
【０００８】
具体的には、例えば、ｎチャネル型の電界効果トランジスタにおいては、図２６に示すように、ドレイン電圧Ｖｄに対するゲート電圧Ｖｇ（ゲート−ドレイン電圧Ｖgd）の関係を、ゲート電圧Ｖｇが相対的に小さくなるように設定（条件Ｖｇ＜Ｖｄ）して、ゲート電極に制御信号を継続的に印加した場合、ドレイン電流Ｉｄの変化を示すＶｇ−Ｉｄ特性曲線ＳＰ_１が、初期の特性曲線ＳＰ_０に比較して、ゲート電圧Ｖｇの負方向（図面左方向）に変化する現象が観測される。このようなＶｇ−Ｉｄ特性曲線の変化が生じると、薄膜トランジスタのゲート電極に印加されるゲート電圧Ｖｇを０Ｖに設定した場合であっても、ドレイン電流Ｉｄ_０が流下する現象が生じる。
【０００９】
また、ゲート−ドレイン電圧Ｖgdの関係を、ゲート電圧Ｖｇが相対的に大きくなるように設定（条件Ｖｇ＞Ｖｄ）して、ゲート電極に継続的に印加した場合、Ｖｇ−Ｉｄ特性曲線ＳＰ_２が、初期の特性曲線ＳＰ_０に比較して、ゲート電圧Ｖｇの正方向（図面右方向）に変化する現象が観測される。このようなＶｇ−Ｉｄ特性曲線の変化が生じると、高いゲート電圧Ｖｇ_１を印加した場合であっても、所望のドレイン電流Ｉｄ_１が流下せず、電流量が低くなる（ドレイン電流Ｉｄ_２）現象が生じる。
【００１０】
すなわち、このような現象は、換言すれば、電界効果トランジスタのゲート電極に印加される信号レベルの時間積分値（又は、積算電圧）の正負極性の偏りに起因して、電界効果トランジスタのしきい値特性が変動することを意味している。そのため、このような電界効果トランジスタを用いてシフトレジスタ回路を構成した場合、出力信号（ドレイン電流Ｉｄ）の信号レベルが経時的に変化して、電界効果トランジスタの良好なスイッチング動作が行われなくなるため、シフトレジスタ回路の誤動作や動作特性の劣化を生じるおそれがあるという問題を有していた。
【００１１】
（２）また、画像読取装置においては、フォトセンサアレイを構成するフォトセンサとして電界効果トランジスタ（薄膜トランジスタ）構造を有するものがあり、このようなフォトセンサ（すなわち、電界効果トランジスタのゲート電極に相当）に対して、リセットパルスや読み出しパルスを順次印加（走査）することにより２次元画像を読み取る駆動制御が行われている。
【００１２】
ここで、フォトセンサに印加される各パルスは、特定の行のフォトセンサのみを選択してリセット動作や読み出し動作等を行うものであるため、例えば、図２７に示すように、各パルスφＧ１、φＧ２、φＧ３、φＧ４・・・の電圧波形は、ゲート電極に対して極めて短い期間Ｔｇだけ比較的高い信号レベルＶgh（例えば、＋１５Ｖ）が印加され、他の期間は比較的低い信号レベルＶgl（例えば、−１５Ｖ）が印加される。フォトセンサ（電界効果トランジスタ）に対して、このような大きな電位差（信号振幅；概ね２５〜３０Ｖ程度）を有するパルスを印加することにより、ＯＮ−ＯＦＦ動作が瞬時に行われてデジタル的な駆動が可能となる。
【００１３】
そのため、図２７に示すように、所定の動作期間（走査期間）に着目した場合、フォトセンサに印加される各パルスφＧ１、φＧ２、φＧ３、φＧ４・・・の電圧波形は、０Ｖ（ＧＮＤレベル）に対して対称ではなく、その時間積分値（積算電圧）の平均値Ｖｐは、負電圧側に大きく偏っていた。
このような時間積分値の平均値Ｖｐの極性の偏りは、図２６に示した場合と同様に、電界効果トランジスタのしきい値特性の変動を生じることになるため、画像読取装置の誤動作や読取感度特性の劣化等を生じるおそれがあるという問題を有していた。なお、画像読取装置及びフォトセンサの具体的な構成については、後述する。
【００１４】
そこで、本発明は、上記問題点に鑑み、電界効果トランジスタを用いて構成されるシフトレジスタ回路や画像読取装置において、ゲート電極に印加される信号レベルの時間積分値の極性の偏りに起因するトランジスタ特性の変動を抑制して、誤動作や動作特性の改善を図ることができるシフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１乃至３記載の発明はいずれも、直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、前記シフトレジスタ回路は、前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から第１の出力信号を順次出力する第１の信号出力動作と、所定の出力制御信号を入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、を選択的に実行することを特徴としている。
【００１６】
請求項１にかかる発明では、
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記信号保持手段は、
第１の信号タイミングで入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベル（Ｖ_Ｈ）とローレベル（Ｖ_Ｌ）のクロック信号（ＣＫ１,ＣＫ２）とハイレベル（Ｖａ）とローレベル（Ｖ_SS）の第２の電圧信号（ＳＥＴ）が、前記出力制御部に供給され、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された前記入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベル（Ｖ_Ｈ）を有する第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベル（Ｖ_Ｈ）を有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号（ＳＥＴ）に基づいた第１の出力信号を出力する第１の信号出力動作（シフト動作）と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の信号出力動作（積算電圧調整動作）と、
を選択的に実行し、
前記複数の信号保持手段の各々において、
前記入力制御部は、
入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記クロック信号に基づいて前記第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備え、
前記第４のトランジスタは制御端子に接続され、前記制御端子には、前記第１の信号出力動作において前記ローレベル（Ｖ_SS）の前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル（Ｖａ）の前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧（Ｖａ）に基づいて前記第２の出力信号を出力することを特徴とする。
すなわち、第１の信号出力動作においては、各段の信号保持手段から所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力されて、通常のシフト動作が実現される。一方、第２の信号出力動作においては、出力制御信号の入力をトリガーとして、各段の信号保持手段から所定の信号波形（信号レべル及び信号幅）を有する第２の出力信号（調整信号）が同時に出力されて、第１の信号出力動作における第１の出力信号の時間積分値の極性の偏りを調整する積算電圧調整動作が実行される。
請求項１０にかかる発明では、
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路の駆動制御方法において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベル（Ｖ_Ｈ）とローレベル（Ｖ_Ｌ）のクロック信号とハイレベル（Ｖａ）とローレベル（Ｖ_SS）の第２の電圧信号が、前記出力制御部に供給され、
前記複数の信号保持手段の各々において、
前記入力制御部は、
入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記ハイレベルの前記第２の電圧信号に基づいて第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備え、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された前記入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベル（Ｖ_Ｈ）を有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号（ＳＥＴ）に基づいた第１の出力信号を出力する第１の信号出力ステップと、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力ステップによって出力された前記第１の出力信号の信号レベルの時間積分値の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力ステップと、
を所定の順序で実行し、
前記第４のトランジスタは制御端子（ＣＴＬ）に接続され、前記制御端子（ＣＴＬ）には、前記第１の信号出力ステップにおいて前記ローレベル（Ｖ_SS）の前記第２の電圧信号が印加され、前記第２の信号出力ステップにおいて前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル（Ｖａ）の前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力ステップにおいて前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力ステップにおいて前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧（Ｖａ）に基づいて前記第２の出力信号を出力することを特徴とする。
【００１７】
このような第１及び第２の信号出力動作を選択的に繰り返し実行することにより、シフト動作（第１の信号出力動作）において、各段の信号保持手段を構成する電界効果トランジスタのゲート電極に、正負極性の偏ったゲート信号（第１の出力信号）が印加されることに起因して、電界効果トランジスタのしきい値特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各段の信号保持手段の電界効果トランジスタのゲート電極に同時に印加されるので、シフト動作における上記ゲート信号の信号レベルの時間積分値（積算電圧）の正又は負極性への偏りを相殺又は調整することができ、上記電界効果トランジスタのしきい値特性の変動に起因するシフトレジスタ回路の誤動作や動作特性の劣化を抑制して、信頼性の高いシフトレジスタ回路を提供することができる。
【００１８】
また、このような構成を有するシフトレジスタ回路を、電界効果トランジスタ構造を有するフォトセンサを画像読取手段に用いた画像読取装置の読取駆動装置に適用した場合、上記第１及び第２の信号出力動作を選択的に繰り返し実行することにより、画像読取動作（第１の信号出力動作）において、各フォトセンサを走査する際に、各フォトセンサに正負極性の偏った走査信号（第１の出力信号）が印加されることに起因して、フォトセンサの素子特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各フォトセンサに同時に印加されるので、画像読取動作における上記走査信号の信号レベルの時間積分値（積算電圧）の正又は負極性への偏りを相殺又は調整することができ、上記フォトセンサの素子特性の変動に起因する画像読取装置の誤動作や読取感度の劣化を抑制して、信頼性の高い画像読取装置を提供することができる。
【００１９】
また、請求項１乃至請求項３記載の発明はいずれも、上記シフトレジスタ回路において、複数の信号保持手段の各々は、第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、前記保持された信号レベルに基づいて、所定の信号レベルを有する前記第１又は第２の出力信号を出力する出力制御部と、第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、を備えていることを特徴としている。

【００２０】
このような構成によれば、入力制御部及び出力制御部により、所定のタイミングで入力信号の取り込み、出力が行われて、第１の出力信号を順次次段の信号保持手段にシフトさせることができるとともに、放電制御部により、上記第１又は第２の出力信号の出力後に保持されている入力信号の信号レベルを良好に放電して、各段の信号保持手段を初期化（リセット）することができる。
【００２１】
また、上記シフトレジスタ回路において、信号保持手段は、第１の信号出力動作の際、入力制御部に印加される入力制御信号の印加タイミング、又は、入力信号の入力タイミングに基づいて、入力信号を取り込むように構成することができる。
【００２２】
このような構成によれば、前者においては、第１又は第２の信号出力動作に応じて、入力信号の取り込みを制御することができ、第２の信号出力動作において、入力信号の信号レベルに影響されることがないので、各段の信号保持手段の設計自由度を向上させることができる。また、後者においては、入力信号の入力タイミングのみに依存して入力信号が取り込まれるので、入力信号の入力制御が簡素化されるとともに、入力制御部を構成する電界効果トランジスタへのゲート信号の印加を極力少なくして、電界効果トランジスタのしきい値特性の変動を抑制することができる。
【００２３】
また、上記シフトレジスタ回路において、前記信号保持手段は、周期的に所定の高い信号レベルを有する第１の電圧信号と、少なくとも信号レベルの変更が可能な第２の電圧信号が、前記出力制御部に供給され、前記第１の信号出力動作の際、前記第１の電圧信号に基づく信号レベルを有する前記第１の出力信号を出力し、前記第２の信号出力動作の際、前記第２の電圧信号を前記出力制御信号として入力することにより、前記第２の電圧信号に基づく任意の信号レベルを有する前記第２の出力信号を出力するように構成することができる。
ここで、前記第１の信号出力動作の際に、前記出力制御部に供給される前記第２の電圧信号は、所定の低い信号レベルを有するように設定される。
【００２４】
このような構成によれば、第１の信号出力動作（シフト動作）においては、予め設定された高い信号レベルを有する第１の電圧信号と所定の低い信号レベルに設定された第２の電圧信号に基づいて、所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力され、第２の信号出力動作（積算電圧調整動作）においては、任意に設定された信号レベル及び信号幅を有する第２の電圧信号に基づいて、任意の信号波形を有する第２の出力信号（調整信号）が同時に出力されるので、第１の出力信号の時間積分値に応じた信号レベル及び信号幅を有する調整信号を適宜生成、出力して、上記時間積分値の極性の偏りを相殺又は調整することができ、電界効果トランジスタのしきい値特性の変動を良好に抑制することができる。
【００２５】
請求項２にかかる発明では、
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
所定の周期を有する第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
ハイレベル（Ｖ_Ｈ）とローレベル（Ｖ_Ｌ）のクロック信号（ＣＫ１,ＣＫ２）とハイレベル（Ｖａ）とローレベル（Ｖ_Ｌ）の第２の電圧信号（ＳＥＴＡ）が供給され、前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号（Ｖ_Ｈ、Ｖ_Ｌ）を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベル（Ｖ_Ｈ）を有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベル（Ｖ_Ｈ）を有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号（ＳＥＴＡ）に基づいた第１の出力信号を出力する第１の信号出力動作（シフト動作）と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レべル及び信号幅を有する前記第２の出力信号を同時に出力する第２の信号出力動作（積算電圧調整動作）と、
を選択的に実行し、
前記第２の信号出力動作の際、前記ハイレベルの前記第２の電圧信号（ＳＥＴＡ）を前記出力制御信号として入力することにより、前記ハイレベルの前記第２の電圧信号に基づいて前記第２の出力信号を出力する第１の出力状態と、前記ハイレベルの前記クロック信号（ＣＫ１,ＣＫ２）に基づいて前記第２の出力信号を出力する第２の出力状態と、を切り換えて、所定の信号レベル及び信号幅を有する前記第２の出力信号を出力し、
前記入力制御部は、
前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて前記第１の信号出力動作に前記ハイレベルの前記第１の出力信号を出力し、前記第２の信号出力動作に、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する前記ハイレベルの第２の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、
前記第５のトランジスタに直列に接続され、第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、
を備え、
前記第４のトランジスタは第１制御端子に接続され、前記第１制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル（Ｖａ）の前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧（Ｖａ）に基づいて前記第２の出力信号を出力し、
前記第６のトランジスタのゲートは第２制御端子に接続され、前記第６のトランジスタは、前記第１の信号出力動作において、前記第２制御端子に印加されたハイレベルの電圧に基づいてオンし、前記第２の信号出力動作において前記第２制御端子に印加されたローレベルの電圧に基づいてオフすることを特徴とする。

【００２６】
このような構成によれば、第１の信号出力動作（シフト動作）においては、所定の高い信号レベルに設定された第３の電圧信号と所定の低い信号レベルに設定された第２の電圧信号に基づいて、所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力され、第２の信号出力動作（積算電圧調整動作）においては、所定の高い信号レベルに設定された第２の電圧信号をトリガーとして、実質的に任意に設定された信号レベル及び信号幅を有する第３の電圧信号に基づいて、任意の信号波形を有する第２の出力信号（調整信号）が同時に出力されるので、第１の出力信号の時間積分値の極性の偏りを相殺又は調整することができ、電界効果トランジスタのしきい値特性の変動を良好に抑制することができる。
【００２７】
また、上記シフトレジスタ回路において、前記信号保持手段は、少なくとも信号幅の変更が可能な第３の電圧信号と、所定の低い信号レベルを有する第４の電圧信号が、前記出力制御部に供給され、前記第１の信号出力動作の際、前記第３の電圧信号に基づく第１の信号幅を有する前記第１の出力信号を出力し、前記第２の信号出力動作の際、前記第３の電圧信号に基づく第２の信号幅を有する前記第２の出力信号を出力するように構成することができる。
【００２８】
このような構成によれば、第１の信号出力動作（シフト動作）においては、所定の信号幅に設定された第３の電圧信号に基づいて、第１の信号幅を有する第１の出力信号（シフト信号）が順次出力され、第２の信号出力動作（積算電圧調整動作）においては、任意に変更設定された信号幅を有する第３の電圧信号に基づいて、任意の信号波形を有する第２の出力信号（調整信号）が同時に出力されるので、第３の電圧信号の信号幅を調整する簡易な制御方法により、第１の出力信号の時間積分値の極性の偏りを相殺又は調整することができ、電界効果トランジスタのしきい値特性の変動を良好に抑制することができる。
【００２９】
請求項３にかかる発明では、
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベル（Ｖ_Ｈ）とローレベル（Ｖ_Ｌ）のクロック信号（ＣＫ１,ＣＫ２）とハイレベル（Ｖａ）とローレベル（Ｖ_Ｌ）第２の電圧信号（ＳＥＴＡ）が、前記出力制御部に供給され、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベル（Ｖ_Ｈ）を有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号（ＳＥＴＡ）に基づいた第１の出力信号を出力する第１の信号出力動作と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レべル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、
を選択的に実行し、
前記第１の信号出力動作の際、前記クロック信号は、前記信号保持手段のうち、奇数段目の信号保持手段に対しては、第１の周期で供給され、偶数段目の信号保持手段に対しては、前記第１の周期とは反転関係を有する第２の周期で供給され、
前記入力制御部は、
前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて前記第１の信号出力動作に前記ハイレベルの前記第１の出力信号を出力し、前記第２の信号出力動作に、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する前記ハイレベルの第２の出力信号を出力する第３のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記クロック信号に基づいて前記第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、
前記第５のトランジスタに直列に接続され、第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、
を備え、
前記第４のトランジスタは第１制御端子に接続され、前記第１制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力することを特徴とする。
これにより、直列に接続された複数の信号保持手段において、奇数段及び偶数段毎に、入力信号の取り込み、保持動作、出力信号（第１の出力信号）の出力動作が交互に行われるので、入力信号の次段以降の信号保持手段へのシフト動作が良好に実行される。
【００３０】
そして、本発明に係るシフトレジスタ回路は、複数の信号保持手段の各々において、前記入力制御部が、前記入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、前記出力制御部が、前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記第１の電圧信号に基づいて前記第１の出力信号を出力する第３のトランジスタと、前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて第１又は第２の出力信号を出力する第４のトランジスタと、を備え、前記放電制御部が、次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備えた構成を適用することができる。
【００３１】
また、本発明に係るシフトレジスタ回路は、複数の信号保持手段の各々において、前記入力制御部が、前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、前記出力制御部が、前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記第３の電圧信号に基づいて前記第１又は第２の出力信号を出力する第３のトランジスタと、前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて第１又は第２の出力信号を出力する第４のトランジスタと、を備え、前記放電制御部が、次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、前記第５のトランジスタに直列に接続され、少なくとも信号レベルの変更が可能な第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、を備えた構成を適用することができる。
【００３２】
また、本発明に係るシフトレジスタ回路は、複数の信号保持手段の各々において、前記入力制御部が、前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、前記出力制御部が、前記電圧保持接点側の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、前記電圧保持接点側の信号レベルに基づいてオン動作し、前記第３の電圧信号に基づいて前記第１又は第２の出力信号を出力する第３のトランジスタと、前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第４の電圧信号に基づいて第１の出力信号を出力する第４のトランジスタと、前記第２の電圧信号の信号レベルに基づいてオン動作し、前記第５の電圧信号に基づく高い信号レベルを前記電圧保持接点側に供給する第７のトランジスタと、を備え、前記放電制御部が、次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、前記第５のトランジスタに直列に接続され、少なくとも信号レベルの変更が可能な第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、を備えた構成を適用することができる。
【００３３】
また、本発明に係るシフトレジスタ回路は、複数の信号保持手段の各々において、前記入力制御部が、前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、前記出力制御部が、前記電圧保持接点側の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、前記電圧保持接点側の信号レベルに基づいてオン動作し、前記第３の電圧信号に基づいて前記第１又は第２の出力信号を出力する第３のトランジスタと、前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第４の電圧信号に基づいて第１の出力信号を出力する第４のトランジスタと、前記第２の電圧信号の信号レベルに基づいてオン動作し、前記第２の電圧信号に基づく信号レベルを前記電圧保持接点側に供給する第８のトランジスタと、を備え、前記放電制御部が、次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、前記第５のトランジスタに直列に接続され、少なくとも信号レベルの変更が可能な第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、を備えた構成を適用することができる。
【００３４】
また、上記シフトレジスタ回路において、前記第６の電圧信号は、前記第２の電圧信号と反転関係を有するように設定することができる。これにより、第２の信号出力動作のトリガーとなる第２の電圧信号を出力制御部に印加するタイミングに同期して、電圧保持接点の信号レベルの放電状態を制御することができるので、第２の信号出力動作における第２の出力信号を所定の信号レベルに保持することができる。
【００３５】
また、上記シフトレジスタ回路において、前記信号保持手段を構成する前記各トランジスタは、同一のチャネル型の電界効果トランジスタを適用することができる。このような構成によれば、ｐチャネル型及びｎチャネル型の両方の電界効果トランジスタを混在させた回路構成に比較して、回路設計上の効率化、製造プロセスの簡略化及び効率化を図ることができるので、製品コストを低減することができる。
【００３６】
なお、上述したシフトレジスタ回路の構成及び駆動制御方法は、液晶表示装置や画像読取装置のドライバ（表示駆動装置、読取駆動装置）に良好に適用することができる。このような構成によれば、シフトレジスタ回路の誤動作や、各信号保持手段から出力されるシフト信号（第１の出力信号）の信号レベルが変動することがなくなるので、ドライバから表示手段や読取手段に出力される駆動信号の異常等に伴う誤動作や表示画質、読取感度の劣化を抑制して、信頼性の高い液晶表示装置や画像読取装置を提供することができる。
【００３７】
また、特に、電界効果トランジスタ構造を有するフォトセンサ（読取画素）を用いた読取手段を備えた画像読取装置においては、画像読取動作（第１の信号出力動作）の際にフォトセンサに印加される走査信号の時間積分値の極性の偏りに起因してフォトセンサの動作特性の劣化が生じるが、積算電圧調整動作（第２の信号出力動作）により、所定の信号レベル及び信号幅を有する調整信号を印加することにより、上記時間積分値の極性の偏りを相殺又は調整することができるので、画像読取装置の誤動作や感度特性の劣化を防止することができる。
【００３８】
【発明の実施の形態】
以下、本発明に係るシフトレジスタ回路及びその駆動制御方法の実施の形態について、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本発明に係るシフトレジスタ回路の第１の実施形態を示す概略構成図である。
【００３９】
まず、シフトレジスタの全体構成について、図１を参照して説明する。ここでは、説明の都合上、シフトレジスタ回路を構成するｎ段（ｎは２以上の整数）の信号保持ブロック（信号保持手段）のうち、便宜的に＜ｋ−１＞段目〜＜ｋ＋２＞段目（１≦ｋ−１〜ｋ＋２≦ｎ）の４段のみを示して説明する。
【００４０】
図１に示すように、本実施形態に係るシフトレジスタ回路は、フリップフロップ回路と同等の信号保持機能を有する各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２が直列に配置され、各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２の入力端子ＩＮと出力端子ＯＵＴが順次接続された構成を有し、各出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の次段の信号保持ブロックＲＳＡ_ｋ〜ＲＳＡ_ｋ＋３の入力信号として供給される。
【００４１】
各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２の出力端子ＯＵＴは、各々の前段の信号保持ブロックＲＳＡ_ｋ−２〜ＲＳＡ_ｋ＋１のリセット端子ＲＳＴに接続され、各出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の前段の信号保持ブロックＲＳＡ_ｋ−２〜ＲＳＡ_ｋ＋１のリセット信号として供給される。
また、各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２には、高電位側の動作電圧として高電位電源Ｖdd、及び、低電位側の動作電圧として低電位電源Ｖssが共通に供給されている。
【００４２】
また、複数の信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２のうち、奇数段目の信号保持ブロック（例えば、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋２）には、所定の周期を有するパルス信号ＣＫ１が、また、偶数段目の信号保持ブロック（例えば、ＲＳＡ_ｋ−１、ＲＳＡ_ｋ＋１）には、パルス信号ＣＫ１の反転波形を有するパルス信号ＣＫ２が、各々出力信号を出力する際の周期を規定する信号として供給される。
【００４３】
また、奇数段目の信号保持ブロック（例えば、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋２）には、パルス信号ＣＫ２の印加タイミングに対応する所定の周期を有するパルス信号φ１（入力制御信号）が、また、偶数段目の信号保持ブロック（例えば、ＲＳＡ_ｋ−１、ＲＳＡ_ｋ＋１）には、パルス信号ＣＫ１の印加タイミングに対応する所定の周期を有するパルス信号φ２（入力制御信号）が、各々入力信号を取り込む際の周期を規定する信号として供給される。
【００４４】
さらに、各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２の制御端子ＣＴＬには、各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２から出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２（第１の出力信号）を順次出力するシフト動作（第１の信号出力動作；詳しくは、後述する）と、各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２から、任意の信号レベル及び信号幅を有する出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２（第２の出力信号）を同時に出力する積算電圧調整動作（第２の信号出力動作；詳しくは、後述する）と、を切り換え制御する出力制御信号ＳＥＴが共通に供給される。
【００４５】
なお、図示を省略したが、本実施形態に係るシフトレジスタ回路を構成する信号保持ブロックのうち、シフトレジスタとしての出力信号を出力する最終段の信号保持ブロックＲＳＡ_ｎの次段には、例えば、各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２の少なくとも１つと同等の回路構成を有するダミーの信号保持ブロックが設けられ、このダミーの信号保持ブロックからの出力信号が、最終段の信号保持ブロックＲＳＡ_ｎのリセット端子ＲＳＴにリセット信号として供給される。ここで、最終段の信号保持ブロックＲＳＡ_ｎのリセット端子ＲＳＴにリセット信号を供給する方法は、上記ダミーの信号保持ブロックによる構成に限定されるものではなく、後述するシフト動作及び積算電圧調整動作において、所定のタイミングで各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２をリセットするものであれば、他の構成を有するものであってもよい。
【００４６】
次いで、本実施形態に係るシフトレジスタに適用される各信号保持ブロックの具体的な回路構成について、図面を参照して説明する。
図２は、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。なお、ここでは、図１に示したシフトレジスタ回路の構成と対応させるため、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成を示して説明する。
【００４７】
図２に示すように、信号保持ブロックＲＳＡ_ｋは、基本構成として、６個の電界効果トランジスタ（以下、「ＭＯＳトランジスタ」と記す）Ｔ１１〜Ｔ１６を有して構成されている。
具体的には、前段の出力信号保持ブロックＲＳＡ_ｋ−１からの出力信号ＯＴ_ｋ−１（初段の信号保持ブロックの場合は、スタート信号；以下、「入力信号」と総称する）が供給される入力端子ＩＮと接点ＮＡ（電圧保持接点）との間にソース、ドレイン端子が接続され、ゲート端子に所定のパルス信号φ１（又はφ２；入力制御信号）が印加されるＭＯＳトランジスタＴ１１（第１のトランジスタ）と、接点ＮＡと一定の低電位電源Ｖss（第４の電圧信号）との間にソース、ドレイン端子が接続され、ゲート端子に次段の出力信号保持ブロックＲＳＡ_ｋ＋１からの出力信号ＯＴ_ｋ＋１が印加されるＭＯＳトランジスタＴ１５（第５のトランジスタ）と、一定の高電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ダイオード接続され、負荷として機能するＭＯＳトランジスタＴ１６（負荷）、及び、接点ＮＡにゲート端子が接続されたＭＯＳトランジスタＴ１２（第２のトランジスタ）と、所定のパルス信号ＣＫ１（又はＣＫ２；第１の電圧信号）が印加される入力端子ＣＬＫと出力制御信号ＳＥＴ（第２の電圧信号）が印加される制御端子ＣＴＬとの間に直列に接続され、接点ＮＡにゲート端子が接続されたＭＯＳトランジスタＴ１３（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ１２とＴ１６の接続接点ＮＢにゲート端子が接続されたＭＯＳトランジスタＴ１４（第４のトランジスタ）と、ＭＯＳトランジスタＴ１３とＴ１４の接続接点に設けられた出力接点Ｎout（出力端子ＯＵＴ）と、を有して構成されている。
【００４８】
すなわち、本発明に係る入力制御部は、ＭＯＳトランジスタＴ１１により構成され、本発明に係る出力制御部は、ＭＯＳトランジスタＴ１２、Ｔ１３、Ｔ１４、Ｔ１６により構成され、本発明に係る放電制御部は、ＭＯＳトランジスタＴ１５により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭＯＳトランジスタＴ１１〜Ｔ１６は、全てｎチャネル型の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）により構成されており、そのゲート電圧−ドレイン電流特性は、初期状態において、図２６に示した特性曲線ＳＰ_０（実線）と同等であるものとする。
【００４９】
次いで、上述したような信号保持ブロックを構成する各ＭＯＳトランジスタ（Ｔ１１〜Ｔ１６）の動作と、各端子及び接点（ＩＮ、φ、ＣＬＫ、ＮＡ、ＮＢ、ＣＬＴ、ＯＵＴ、ＲＳＴ）の電位の関係について、図面を参照して説明する。
図３は、本実施形態に適用される信号保持ブロックの各端子及び接点の電位の変化を示すタイミングチャートである。ここでは、上述した信号保持ブロックの構成（図２）を適宜参照しながら説明する。
【００５０】
上述したような構成を有する信号保持ブロックＲＳＡ_ｋにおいて、ＭＯＳトランジスタＴ１１は、ハイレベルＶ_Ｈ（≒Ｖdd）のパルス信号φ１（又はφ２）が供給されたときにオン動作するので、図３に示すように、このパルス信号φ１の印加タイミングに基づいて、入力端子ＩＮに供給されるハイレベルＶ_Ｈの入力信号（前段の信号保持ブロックＲＳＡ_ｋ−１の出力信号ＯＴ_ｋ−１）が取り込まれ、接点ＮＡの電位が該入力信号の信号レベルに応じて上昇する。
【００５１】
一方、ＭＯＳトランジスタＴ１２は、ＭＯＳトランジスタＴ１１を介してハイレベルＶ_Ｈの入力信号が取り込まれ、接点ＮＡの電位が高い状態になるとオン動作するので、ＭＯＳトランジスタＴ１２に接続された低電位電源Ｖssにより、接続接点ＮＢの電位は低い状態となる。なお、接点ＮＡの電位が低い状態Ｖ_Ｌ（≒Ｖss）では、ＭＯＳトランジスタＴ１２はオフ状態となり、ＭＯＳトランジスタＴ１６を介して供給される高電位電源Ｖddにより、接続接点ＮＢの電位は高い状態となる。
【００５２】
また、ＭＯＳトランジスタＴ１３は、ＭＯＳトランジスタＴ１１を介してハイレベルＶ_Ｈの入力信号が取り込まれ、接点ＮＡの電位が高い状態になるとオン動作する。このとき、上記ＭＯＳトランジスタＴ１２はオン状態にあって、接続接点ＮＢの電位が低い状態にあり、ＭＯＳトランジスタＴ１４がオフ状態となるので、ＭＯＳトランジスタＴ１３に接続された入力端子ＣＬＫを介して供給されるパルス信号ＣＫ１の信号レベル（Ｖ_Ｌ→Ｖ_Ｈ）に応じて、出力接点Ｎout（出力端子ＯＵＴ）の電位が上昇する。なお、接点ＮＡの電位が低い状態では、ＭＯＳトランジスタＴ１３はオフ状態となり、出力接点Ｎoutへのパルス信号ＣＫ１の供給が遮断される。
【００５３】
ここで、ＭＯＳトランジスタＴ１３は、接点ＮＡの電位が高い状態となってオン状態にあるとき、ハイレベルＶ_Ｈのパルス信号ＣＫ１が供給されることにより、ゲート電極とソース電極間の寄生容量への電荷の蓄積（チャージアップ）が生じてゲート−ソース間電圧が上昇し、ゲート電圧、すなわち、接点ＮＡの電位が相対的にさらに上昇するブートストラップ現象が生じる。これにより、ゲート電圧が飽和電圧にまで達すると、ソース−ドレイン電流が飽和して、出力接点Ｎoutの電位（出力信号ＯＴ_ｋの信号レベル）は、迅速且つ実質的にパルス信号ＣＫ１（又はＣＫ２）の信号レベル（ハイレベルＶ_Ｈ）と略同等となる。
【００５４】
なお、パルス信号ＣＫ１に設定されるハイレベル側の信号レベルＶ_Ｈは、シフトレジスタ回路に接続され、出力信号ＯＴ_ｋにより駆動される装置側の回路設計に基づいて適宜設定することができる。具体的には、本実施形態に係るシフトレジスタ回路を、後述する液晶表示装置や画像読取装置の走査ドライバに適用する場合には、例えば、Ｖ_Ｈ＝＋１５Ｖ程度になるように設定される。
【００５５】
また、ＭＯＳトランジスタＴ１４は、接続接点ＮＢの電位が高い状態ではオン状態となり、このとき、接点ＮＡの電位が低い状態にあって、ＭＯＳトランジスタＴ１３がオフ状態にあるので、制御端子ＣＴＬを介して供給される出力制御信号ＳＥＴに応じた信号レベルを有する出力信号ＯＴ_ｋが出力される。ここで、出力制御信号ＳＥＴは、後述するシフト動作においては、低電位電源Ｖssと同等のローレベルに設定され、積算電圧調整動作においては、所定のハイレベルを有する信号波形に設定される。詳しくは、後述する。
【００５６】
なお、出力制御信号ＳＥＴに設定されるローレベル側の信号レベルＶ_Ｌについても、シフトレジスタ回路に接続され、出力信号ＯＴ_ｋにより駆動される装置側の回路設計に基づいて適宜設定することができ、具体的には、本実施形態に係るシフトレジスタ回路を後述する液晶表示装置や画像読取装置の走査ドライバに適用する場合には、例えば、Ｖ_Ｌ＝−５Ｖ〜−１５Ｖ程度に設定される。
【００５７】
また、ＭＯＳトランジスタＴ１５は、次段の信号保持ブロックＲＳＡ_ｋ＋１からハイレベルＶ_Ｈの出力信号ＯＴ_ｋ＋１が出力されたときにオン動作し、接点ＮＡの電位（蓄積された電荷）を低電位電源Ｖssに放電する。これにより、上記ＭＯＳトランジスタＴ１２、Ｔ１３がオフ動作するとともに、ＭＯＳトランジスタＴ１４がオン動作して、出力制御信号ＳＥＴに設定された信号レベルが出力信号ＯＴ_ｋとして出力される。したがって、出力制御信号ＳＥＴがローレベルに設定されるシフト動作においては、ＭＯＳトランジスタＴ１５がオン動作することにより、出力信号ＯＴ_ｋの信号レベルがハイレベルＶ_ＨからローレベルＶ_Ｌに切り替わる。なお、積算電圧調整動作における出力信号ＯＴ_ｋの信号レベルについては、後述する。
【００５８】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図４は、本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。ここでは、上述したシフトレジスタ回路（図１）及び信号保持ブロックの構成、動作（図２、図３）を適宜参照しながら説明する。
【００５９】
（シフト動作）
まず、本実施形態に係るシフトレジスタ回路によるシフト動作について説明する。
まず、図４に示すように、シフト動作の開始に先立って、制御端子ＣＴＬを介して供給される出力制御信号ＳＥＴをローレベルＶssに設定する。
【００６０】
次いで、図示を省略した初段（１段目）又は＜ｋ＞段目の信号保持ブロックＲＳＡ_ｋの入力端子ＩＮに、スタート信号又は前段（＜ｋ−１＞段目）の信号保持ブロックＲＳＡ_ｋ−１の出力信号ＯＴ_ｋ−１が供給された状態で、所定のタイミングで入力制御信号φ１が印加されると、図３に示した場合と同様に、入力信号の信号レベルに応じて接点ＮＡの電位が上昇する。これにより、ＭＯＳトランジスタＴ１２及びＴ１３がオン動作し、ＭＯＳトランジスタＴ１４がオフ動作する。
【００６１】
次いで、入力端子ＣＬＫに供給されるパルス信号ＣＫ１の信号レベルがローレベルＶ_ＬからハイレベルＶ_Ｈに切り替わると、ブートストラップ効果により接点ＮＡの電位がさらに上昇するため、ＭＯＳトランジスタＴ１３を流下するドレイン−ソース電流が飽和して、入力端子ＣＬＫに供給されるパルス信号ＣＫ１と略同等の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号ＯＴ_ｋが出力端子ＯＵＴを介して、次段の信号保持ブロックＲＳＡ_ｋ＋１に出力される。
【００６２】
次いで、次段の信号保持ブロックＲＳＡ_ｋ＋１において、所定のタイミングで入力制御信号φ２が入力されると、上記出力信号ＯＴ_ｋが入力信号として取り込まれ、上記信号保持ブロックＲＳＡ_ｋにおける動作と同様に、パルス信号ＣＫ２の信号レベルがローレベルＶ_ＬからハイレベルＶ_Ｈに切り替わるタイミングで、パルス信号ＣＫ２と略同等の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号ＯＴ_ｋ＋１が出力端子ＯＵＴを介して、次段の信号保持ブロックＲＳＡ_ｋ＋２に出力される（信号シフト動作）。
【００６３】
ここで、信号保持ブロックＲＳＡ_ｋ＋１から出力される出力信号ＯＴ_ｋ＋１は、前段の信号保持ブロックＲＳＡ_ｋにリセット信号として供給され、信号保持ブロックＲＳＡ_ｋにおけるＭＯＳトランジスタＴ１５をオン動作させて、接点ＮＡに蓄積された電荷を低電位電源Ｖssに放出して接点ＮＡの電位をローレベルＶssにする。これにより、ＭＯＳトランジスタＴ１２及びＴ１３がオフ動作し、ＭＯＳトランジスタＴ１４がオン動作するので、信号保持ブロックＲＳＡ_ｋの出力端子ＯＵＴからは制御端子ＣＴＬに供給される出力制御信号ＳＥＴの信号レベル（ローレベルＶss）に応じたローレベルＶ_Ｌの出力信号ＯＴ_ｋが出力される（リセット動作）。
【００６４】
以下、同様の信号シフト動作及びリセット動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミングに同期して、各信号保持ブロック毎に順次繰り返すことにより、各段の信号保持ブロックから所定の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号が順次出力され、シフトレジスタ回路の外部に設けられた特定の構成（例えば、後述する液晶表示パネルやフォトセンサアレイ）に走査信号として供給される。
【００６５】
なお、図示を省略したが、最終段の信号保持ブロックＲＳＡ_ｎの出力端子ＯＵＴから出力された出力信号ＯＴ_ｎは、次段に設けられたダミーの信号保持ブロックＲＳＡ_ｄに入力される。そして、パルス信号ＣＫ１（又はＣＫ２）の印加タイミングでダミーの信号保持ブロックＲＳＡ_ｄから出力される出力信号ＯＴ_ｄが、最終段の信号保持ブロックＲＳＡ_ｎのリセット信号として供給されて、ローレベルＶssの出力信号ＯＴ_ｎを出力するリセット動作が行われる。
【００６６】
（積算電圧調整動作）
次いで、本実施形態に係るシフトレジスタ回路による積算電圧調整動作について説明する。
まず、積算電圧調整動作の開始に先立って、図４に示すように、入力制御信号φ１及びφ２をローレベルＶ_Ｌに設定することにより、各段の信号保持ブロック・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ_ｋ＋２・・・の入力制御部を構成するＭＯＳトランジスタＴ１１をオフ状態に保持する。また、上述した一連のシフト動作の終了により、各段の信号保持ブロック・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ_ｋ＋２・・・はリセットされて、接点ＮＡの電位がローレベルＶssに設定されているので、ＭＯＳトランジスタＴ１２及びＴ１３はオフ状態に保持され、また、接続接点ＮＢの電位がハイレベルＶddに設定されるので、ＭＯＳトランジスタＴ１４はオン状態に保持される。
【００６７】
このとき、各信号保持ブロック・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ_ｋ＋２・・・の出力接点Ｎoutには出力制御信号ＳＥＴの信号レベル（ローレベルＶss）に応じた電位が印加されるので、出力端子ＯＵＴからは、ローレベルＶ_Ｌの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が出力される。
【００６８】
このような初期状態において、出力制御信号ＳＥＴの信号波形を制御して、任意の信号レベルＶａ（例えば、Ｖａ≒Ｖddとなるハイレベル）及び任意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号波形を、任意のタイミングで全ての各信号保持ブロック・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ_ｋ＋２・・・の制御端子ＣＴＬに印加する。
【００６９】
これにより、信号レベルＶａを有する出力制御信号ＳＥＴが印加されている期間（信号幅Ｔｗ）のみ、各信号保持ブロック・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ_ｋ＋２・・・の出力端子ＯＵＴからは、制御端子ＣＴＬに印加された制御信号ＳＥＴの信号レベルＶａ及び信号幅Ｔｗに対応した信号波形を有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力され、シフトレジスタ回路の外部に設けられた特定の構成（例えば、後述するフォトセンサアレイ）に調整信号として供給される。
【００７０】
ここで、積算電圧調整動作において、各信号保持ブロック・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ_ｋ＋２・・・から出力される出力信号の信号波形について、図面を参照して具体的に説明する。
図５は、本実施形態に係るシフトレジスタ回路のシフト動作及び積算電圧調整動作における出力信号の信号波形の関係を示す図である。なお、ここでは、＜ｋ＞段目の信号保持ブロックから出力される出力信号ＯＴ_ｋの信号波形を例として示す。
【００７１】
図５に示すように、上述したシフト動作において、＜ｋ＞段目の信号保持ブロックからハイレベルＶ_Ｈの出力信号ＯＴ_ｋが出力される時間（出力時間）Ｔｆは、シフト動作期間全体の時間（すなわち、全ｎ段の信号保持ブロックにおいて順次出力信号が出力される際の合計時間）Ｔtotalに対して短い時間（Ｔtotal／ｎ以下）になる。ここで、シフトレジスタ回路を、例えば、高精度の画像読取装置の走査ドライバに適用した場合、シフトレジスタ回路からの出力信号数（信号保持ブロックの段数ｎ）は膨大な数になるため、極めて短い時間Ｔｆ（＝Ｔtotal／ｎ以下）のみ、信号保持ブロックＳＲＡ_ｋからハイレベルＶ_Ｈの出力信号が出力され、この出力動作時（出力時間Ｔｆ）以外のシフト動作期間のほとんどの時間（Ｔtotal−Ｔｆ）は、ローレベルＶ_Ｌの出力信号ＯＴ_ｋが出力されることになる。
【００７２】
これにより、信号保持ブロックＳＲＡ_ｋにおけるシフト動作期間中の出力信号ＯＴ_ｋの時間積分値の平均値Ｖｅは、次式のように表される。
Ｖｅ＝｛Ｖ_Ｈ×Ｔｆ＋Ｖ_Ｌ×（Ｔtotal−Ｔｆ）｝／Ｔtotal・・・（１）
ここで、Ｔtotal≫Ｔｆであり、かつ、Ｖ_Ｌは、負の信号レベルであるので、シフト動作期間における時間積分値｛Ｖ_Ｈ×Ｔｆ＋Ｖ_Ｌ×（Ｔtotal−Ｔｆ）｝は、負電圧側に大きく偏っていることになる。
【００７３】
そのため、このような特定の極性に偏った出力信号ＯＴ_ｋが印加される状態が継続することにより、例えば、シフトレジスタ回路を画像読取装置の走査ドライバに適用した場合にあっては、画像読取装置のフォトセンサを構成する電界効果トランジスタのゲート電極に電荷（正孔または電子）がトラップされることになり、フォトセンサの誤動作や素子特性の劣化が生じる。
【００７４】
同様に、ＭＯＳトランジスタＴ１５のゲートやＭＯＳトランジスタＴ１１のドレインにも、トータルとして極性の偏った出力信号ＯＴ_ｋ＋１、ＯＴ_ｋ−１が印加される状態が継続するので、ＭＯＳトランジスタＴ１１、１５のしきい値等の素子特性も経時変化していた。
【００７５】
特に、ＭＯＳトランジスタＴ１１では、シフト動作一度につき、ゲートにはハイレベルＶ_Ｈの入力制御信号φ１、φ２が頻繁に入力されるにもかかわらず、ドレインには前段の信号保持ブロックから入力される出力信号ＯＴ_ｋ−１が一度だけハイレベルＶ_Ｈになるだけでその前後は常にローレベルＶ_Ｌとなってしまうため、図２６に示すように、しきい値が正方向にシフトしてしまい、ゲートにハイレベルＶ_Ｈの入力制御信号φ１（φ２）が入力されてもＭＯＳトランジスタＴ１１がオン状態になりにくくなるといった問題を抱えていた。
【００７６】
そして、ＭＯＳトランジスタＴ１４では、シフト動作中、そのゲートがほぼハイレベルＶddに近い電位が続くのに対し、そのドレイン（制御端子ＣＴＬ側）はローレベルＶssが続くため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ_２になる傾向があった。
【００７７】
そこで、本実施形態においては、シフト動作期間における時間積分値に対して、積算電圧調整期間に、例えば、ＧＮＤレベル（０Ｖ）を基準にして、上記時間積分値の極性の偏り（又は、時間積分値の平均値Ｖｅ）を相殺する信号波形、すなわち、次式に示すような関係を有する信号レベルＶａ及び信号幅Ｔｗの任意の組合せを有する出力信号を調整信号として生成して出力信号ＯＴ_ｋとして出力し、上記電界効果トランジスタのゲート電極に印加する。
｛Ｖ_Ｈ×Ｔｆ＋Ｖ_Ｌ×（Ｔtotal−Ｔｆ）｝＋Ｖａ×Ｔｗ＝０・・・（２）
ここで、調整信号の信号レベルＶａとして、例えば、シフトレジスタ回路に供給される一定の高電位電源Ｖddを用いる場合（Ｖａ＝Ｖdd）には、調整信号の信号波形は、信号幅Ｔｗのみを任意の長さ（時間）に調整して、上記（２）式の関係を満たす、或いは、近づくように設定すればよい。
【００７８】
このように、本実施形態に係るシフトレジスタ回路及びその駆動制御方法においては、シフト動作期間及び積算電圧調整期間からなるシフトレジスタ回路の全体の出力動作において、各信号保持ブロックから出力される各出力信号並びに出力制御信号ＳＥＴの時間積分値が、正負いずれの極性への偏りを緩和するように、調整信号が所定の信号波形を有するように設定されている。したがって、例えば、当該出力信号を走査信号として利用する画像読取装置において、フォトセンサを構成する電界効果トランジスタやＭＯＳトランジスタＴ１１、Ｔ１４、Ｔ１５のしきい値特性の変動（図２６参照）を抑制することができるので、フォトセンサやＭＯＳトランジスタＴ１１、Ｔ１４、Ｔ１５の素子特性の劣化や画像読取装置の誤動作、読取感度の劣化を抑制することができ、信頼性の高い画像読取装置を提供することができる。
【００７９】
なお、上述した実施形態においては、上記（２）式に示したように、ＧＮＤレベル（０Ｖ）を基準にして、上記時間積分値Ｖｅの極性の偏りを相殺又は調整することができる信号波形を有する調整信号を、積算電圧調整期間に印加する例について説明したが、本発明はこの構成に限定されるものではない。すなわち、図２６に示したしきい値特性の変動を抑制することができるものであれば、ＧＮＤレベルを基準にする必要はなく、調整の対象となる電界効果トランジスタのしきい値特性に対応した特性の基準レベルを用いるものであってもよい。
【００８０】
また、上述した実施形態においては、上記（２）式に示すような関係を有する信号波形（信号レベルＶａ及び信号幅Ｔｗ）を有する調整信号を印加する積算電圧調整動作（積算電圧調整期間）を、一連のシフト動作（シフト動作期間）の直後に設けた場合について説明したが、本発明はこれに限定されるものではなく、例えば、積算電圧調整動作をシフト動作の直前に実行するものであってもよいし、所定の時間間隔で定期的にシフト動作を実行するものであってもよい。
【００８１】
＜第２の実施形態＞
次に、本発明に係るシフトレジスタ回路の第２の実施形態について、図面を参照して説明する。
図６は、本発明に係るシフトレジスタ回路の第２の実施形態を示す概略構成図である。ここでは、説明の都合上、シフトレジスタ回路を構成するｎ段（ｎは２以上の整数）の信号保持ブロックのうち、便宜的に＜ｋ−１＞段目〜＜ｋ＋２＞段目（１≦ｋ−１〜ｋ＋２≦ｎ）の４段のみを示して説明する。また、上述したシフトレジスタ回路（図１）と同等の構成については、同一の符号を付して、その説明を簡略化又は省略する。
【００８２】
図６に示すように、本実施形態に係るシフトレジスタ回路は、各信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２が直列に接続され、各信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２の出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の次段の信号保持ブロックＲＳＢ_ｋ〜ＲＳＢ_ｋ＋３の入力信号として供給される構成を有している。
また、各信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２からの出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２は、各々の前段の信号保持ブロックＲＳＢ_ｋ−２〜ＲＳＢ_ｋ＋１のリセット信号として供給される。
【００８３】
また、複数の信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２のうち、奇数段目の信号保持ブロック（例えば、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋２）には、所定の周期を有するパルス信号ＣＫ１が、また、偶数段目の信号保持ブロック（例えば、ＲＳＢ_ｋ−１、ＲＳＢ_ｋ＋１）には、パルス信号ＣＫ１の反転波形を有するパルス信号ＣＫ２が、各々出力信号を出力する際の周期を規定する信号として供給される。
【００８４】
さらに、各信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２の制御端子ＣＴＬＡ、ＣＴＬＢには、各信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２から出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２（第１の出力信号）を順次出力するシフト動作（第１の信号出力動作）と、各信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２から、任意の信号レベル及び信号幅を有する出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２（第２の出力信号）を同時に出力する積算電圧調整動作（第２の信号出力動作；詳しくは、後述する）と、を切り換え制御する出力制御信号ＳＥＴＡ、ＳＥＴＢが供給される。ここで、出力制御信号ＳＥＴＡと出力制御信号ＳＥＴＢとは、互いに反転信号の関係にある。
【００８５】
なお、図示を省略したが、上述した第１の実施形態と同様に、最終段の信号保持ブロックＲＳＢ_ｎの次段には、例えば、ダミーの信号保持ブロックが設けられ、このダミーの信号保持ブロックからの出力信号が、最終段の信号保持ブロックＲＳＢ_ｎのリセット端子ＲＳＴにリセット信号として供給される。
【００８６】
次いで、本実施形態に係るシフトレジスタに適用される各信号保持ブロックの具体的な回路構成について、図面を参照して説明する。
図７は、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。なお、ここでは、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成のみを示して説明する。
図７に示すように、信号保持ブロックＲＳＢ_ｋは、基本構成として、７個のＭＯＳトランジスタＴ２１〜Ｔ２７を有して構成されている。
【００８７】
具体的には、前段の出力信号保持ブロックＲＳＢ_ｋ−１からの入力信号（出力信号ＯＴ_ｋ−１、又は、スタート信号）が供給される入力端子ＩＮと接点ＮＣ（電圧保持接点）との間にソース、ドレイン端子が接続され、かつ、ゲート端子が入力端子ＩＮに接続されたＭＯＳトランジスタＴ２１（第１のトランジスタ）と、接点ＮＣと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ゲート端子に次段の出力信号保持ブロックＲＳＢ_ｋ＋１からの出力信号ＯＴ_ｋ＋１が印加されるＭＯＳトランジスタＴ２５（第５のトランジスタ）、及び、出力制御信号ＳＥＴＢ（第６の電圧信号）が印加される制御端子ＣＴＬＢに、ゲート端子が接続されたＭＯＳトランジスタＴ２６（第６のトランジスタ）と、高電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ダイオード接続されたＭＯＳトランジスタＴ２７（負荷）、及び、接点ＮＣにゲート端子が接続されたＭＯＳトランジスタＴ２２（第２のトランジスタ）と、信号波形の変更が可能なパルス信号ＣＫ１（又はＣＫ２；第３の電圧信号）が印加される入力端子ＣＬＫと出力制御信号ＳＥＴＡ（第２の電圧信号）が印加される制御端子ＣＴＬＡとの間に直列に接続され、接点ＮＣにゲート端子が接続されたＭＯＳトランジスタＴ２３（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ２２とＴ２７の接続接点ＮＤにゲート端子が接続されたＭＯＳトランジスタＴ２４（第４のトランジスタ）と、ＭＯＳトランジスタＴ２３とＴ２４の接続接点に設けられた出力接点Ｎoutと、を有して構成されている。
【００８８】
すなわち、本発明に係る入力制御部は、ＭＯＳトランジスタＴ２１により構成され、本発明に係る出力制御部は、ＭＯＳトランジスタＴ２２、Ｔ２３、Ｔ２４、Ｔ２７により構成され、本発明に係る放電制御部は、ＭＯＳトランジスタＴ２５、Ｔ２６により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭＯＳトランジスタＴ２１〜Ｔ２７は、上述した第１の実施形態と同様に、全てｎチャネル型の薄膜トランジスタにより構成されており、そのゲート電圧−ドレイン電流特性は、初期状態において、図２６に示した特性曲線ＳＰ_０（実線）と同等であるものとする。
【００８９】
次いで、上述したような信号保持ブロックを構成する各ＭＯＳトランジスタ（Ｔ２１〜Ｔ２７）の動作と各端子及び接点（ＩＮ、ＣＬＫ、ＮＣ、ＮＤ、ＣＬＴＡ、ＣＴＬＢ、ＯＵＴ、ＲＳＴ）の電位の関係について、図面を参照して説明する。
図８は、本実施形態に適用される信号保持ブロックの各端子及び接点の電位の変化を示すタイミングチャートである。ここでは、上述した信号保持ブロックの構成（図７）を適宜参照しながら説明する。
【００９０】
上述したような構成を有する信号保持ブロックＲＳＢ_ｋにおいて、図８に示すように、ＭＯＳトランジスタＴ２１は、入力端子ＩＮを介してハイレベルＶ_Ｈの入力信号（前段の信号保持ブロックＲＳＢ_ｋ−１の出力信号ＯＴ_ｋ−１）が供給されるとオン動作して、このハイレベルＶ_Ｈの入力信号が取り込まれ、接点ＮＣの電位が該入力信号の信号レベルに応じて上昇する。
【００９１】
一方、ＭＯＳトランジスタＴ２２〜Ｔ２５は、上述した実施形態に示した信号保持ブロックＲＳＡ_ｋにおけるＭＯＳトランジスタＴ１２〜Ｔ１５と同等の動作を行う。すなわち、ＭＯＳトランジスタＴ２２は、ＭＯＳトランジスタＴ２１を介して入力信号が取り込まれ、接点ＮＣの電位が高い状態になるとオン動作して、接点ＮＢの電位を低電位電源Ｖssに基づく低い状態にする。なお、接点ＮＣの電位が低い状態では、ＭＯＳトランジスタＴ２２はオフ状態となり、接続接点ＮＤの電位はＭＯＳトランジスタＴ２７を介して供給される高電位電源Ｖddに基づいて高い状態となる。
【００９２】
また、ＭＯＳトランジスタＴ２３は、ＭＯＳトランジスタＴ２１を介して入力信号が取り込まれ、接点ＮＣの電位が高い状態になるとオン動作する。このとき、接続接点ＮＤの電位は低い状態にあって、ＭＯＳトランジスタＴ２４はオフ状態になるので、ＭＯＳトランジスタＴ２３を介して供給されるパルス信号ＣＫ１の信号レベルに応じて、出力接点Ｎout（出力端子ＯＵＴ）の電位が変化する。なお、接点ＮＣの電位が低い状態では、ＭＯＳトランジスタＴ２３はオフ状態となり、出力接点Ｎoutへのパルス信号ＣＫ１の供給が遮断される。
【００９３】
ここで、ＭＯＳトランジスタＴ２３は、上述したＭＯＳトランジスタＴ１３における場合と同様に、接点ＮＣの電位が高い状態となってオン状態にあるとき、ハイレベルＶ_Ｈのパルス信号ＣＫ１が供給されることにより、ゲート電圧（接点ＮＡの電位）が相対的にさらに上昇するブートストラップ現象を生じ、これにより、出力接点Ｎoutの電位（出力信号ＯＴ_ｋの信号レベル）は、迅速且つ実質的にパルス信号ＣＫ１（又はＣＫ２）の信号レベル（ハイレベルＶ_Ｈ）と略同等となる。
【００９４】
また、ＭＯＳトランジスタＴ２４は、接続接点ＮＤの電位が高い状態になるとオン動作する。このとき、接点ＮＣの電位が低い状態にあって、ＭＯＳトランジスタＴ２３はオフ状態になるので、出力制御信号ＳＥＴＡに応じた信号レベルを有する出力信号ＯＴ_ｋが出力される。ここで、出力制御信号ＳＥＴＡは、後述するシフト動作においては、ローレベルＶ_Ｌ（＝Ｖss）に設定され、積算電圧調整動作においては、所定のハイレベルＶ_Ｈを有する信号波形に設定される。
【００９５】
また、ＭＯＳトランジスタＴ２５は、次段の信号保持ブロックＲＳＢ_ｋ＋１からハイレベルＶ_Ｈの出力信号ＯＴ_ｋ＋１が出力されるとオン動作し、接点ＮＣの電位を放電可能状態とする。このとき、出力制御信号ＳＥＴＢに応じてＭＯＳトランジスタＴ２６がオン動作すると、接点ＮＣの電位が放電される。これにより、上記ＭＯＳトランジスタＴ２２、Ｔ２３がオフ動作するとともに、ＭＯＳトランジスタＴ２４がオン動作するので、出力制御信号ＳＥＴＡに設定された信号レベルが出力信号ＯＴ_ｋとして出力される。
【００９６】
ここで、出力制御信号ＳＥＴＢは、後述するシフト動作においては、ハイレベルＶddに設定され、積算電圧調整動作においては、ローレベルＶssを有する信号波形に設定される。したがって、出力制御信号ＳＥＴＢがハイレベルＶddに設定されるシフト動作においては、ＭＯＳトランジスタＴ２５及びＴ２６がオン動作することにより、出力信号ＯＴ_ｋの信号レベルがハイレベルＶ_ＨからローレベルＶ_Ｌに切り替わる。また、出力制御信号ＳＥＴＢがローレベルＶssに設定される積算電圧調整動作においては、ＭＯＳトランジスタＴ２６がオフ動作することにより、出力信号ＯＴ_ｋの信号レベルが接点ＮＣの電位に応じて所定の信号レベルを有する出力信号ＯＴ_ｋが出力される。なお、積算電圧調整動作における出力信号ＯＴ_ｋの信号レベルについては、後述する。
【００９７】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図９は、本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。ここでは、上述したシフトレジスタ回路（図６）及び信号保持ブロックの構成、動作（図７、図８）を適宜参照しながら説明する。
【００９８】
（シフト動作）
まず、本実施形態に係るシフトレジスタ回路によるシフト動作について説明する。
まず、図９に示すように、シフト動作の開始に先立って、制御端子ＣＴＬＡを介して供給される出力制御信号ＳＥＴＡをローレベルＶssに設定するとともに、制御端子ＣＴＬＢを介して供給される出力制御信号ＳＥＴＢをハイレベルＶddに設定する。
【００９９】
次いで、図示を省略した初段（１段目）又は＜ｋ＞段目の信号保持ブロックＲＳＢ_ｋの入力端子ＩＮに、ハイレベルの入力信号（スタート信号又は前段の信号保持ブロックＲＳＢ_ｋ−１の出力信号ＯＴ_ｋ−１）が印加されると、図８に示した場合と同様に、ＭＯＳトランジスタＴ２１がオン動作して、入力信号の信号レベルに応じて接点ＮＣの電位が上昇する。これにより、ＭＯＳトランジスタＴ２２及びＴ２３がオン動作し、ＭＯＳトランジスタＴ２４がオフ動作する。
【０１００】
次いで、入力端子ＣＬＫに供給されるパルス信号ＣＫ１の信号レベルがローレベルＶ_ＬからハイレベルＶ_Ｈに切り替わると、ブートストラップ効果により接点ＮＣの電位がさらに上昇するため、ＭＯＳトランジスタＴ２３を流下するドレイン−ソース電流が飽和して、入力端子ＣＬＫに供給されるパルス信号ＣＫ１と略同等の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号ＯＴ_ｋが出力端子ＯＵＴを介して、次段の信号保持ブロックＲＳＢ_ｋ＋１に出力される。
【０１０１】
次いで、次段の信号保持ブロックＲＳＢ_ｋ＋１において、入力端子ＩＮにハイレベルの出力信号ＯＴ_ｋが印加されると、該出力信号ＯＴ_ｋが入力信号として取り込まれ、上記信号保持ブロックＲＳＢ_ｋにおける動作と同様に、パルス信号ＣＫ２の信号レベルがローレベルＶ_ＬからハイレベルＶ_Ｈに切り替わるタイミングで、パルス信号ＣＫ２と略同等の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号ＯＴ_ｋ＋１が出力端子ＯＵＴを介して、次段の信号保持ブロックＲＳＢ_ｋ＋２に出力される（信号シフト動作）。
【０１０２】
ここで、信号保持ブロックＲＳＢ_ｋ＋１から出力される出力信号ＯＴ_ｋ＋１は、前段の信号保持ブロックＲＳＢ_ｋにリセット信号として供給され、ＭＯＳトランジスタＴ２５をオン動作させる。このとき、ＭＯＳトランジスタＴ２５に直列に接続されされたＭＯＳトランジスタＴ２６は、ゲート端子にハイレベルＶddの出力制御信号ＳＥＴＢが印加されて、シフト動作期間中、常時オン状態にあるので、接点ＮＣの電位は低電位電源Ｖssに放電されてローレベルＶssになる。これにより、ＭＯＳトランジスタＴ２２及びＴ２３がオフ動作し、ＭＯＳトランジスタＴ２４がオン動作するので、信号保持ブロックＲＳＢ_ｋの出力端子ＯＵＴからは制御端子ＣＴＬＡに供給される出力制御信号ＳＥＴＡの信号レベル（ローレベルＶss）に応じたローレベルＶ_Ｌの出力信号ＯＴ_ｋが出力される（リセット動作）。
【０１０３】
以下、同様の信号シフト動作及びリセット動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミングに同期して、各信号保持ブロック毎に順次繰り返すことにより、各段の信号保持ブロックから所定の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号が順次出力される。
【０１０４】
なお、図示を省略したが、上述した第１の実施形態と同様に、最終段の信号保持ブロックＲＳＡ_ｎの出力端子ＯＵＴから出力された出力信号ＯＴ_ｎは、次段に設けられたダミーの信号保持ブロックＲＳＡ_ｄに入力され、パルス信号ＣＫ１（又はＣＫ２）の印加タイミングでダミーの信号保持ブロックＲＳＡ_ｄから出力される出力信号ＯＴ_ｄにより、最終段の信号保持ブロックＲＳＡ_ｎがリセットされる。
【０１０５】
（積算電圧調整動作）
次いで、本実施形態に係るシフトレジスタ回路による積算電圧調整動作について説明する。
まず、積算電圧調整動作の開始に先立って、図９に示すように、上述した一連のシフト動作の終了により、各段の信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・はリセットされた状態を保持する。すなわち、接点ＮＣの電位がローレベルＶssに設定されるので、ＭＯＳトランジスタＴ２２及びＴ２３はオフ状態に保持され、また、接続接点ＮＤの電位がハイレベルＶddに設定されるので、ＭＯＳトランジスタＴ２４はオン状態に保持される。また、パルス信号ＣＫ１及びＣＫ２をともにローレベルＶ_Ｌに設定する。
【０１０６】
このとき、各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の出力接点Ｎoutには出力制御信号ＳＥＴＡの信号レベル（ローレベルＶ_Ｌ）に応じた電位が印加されるので、出力端子ＯＵＴからは、ローレベルＶ_Ｌの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が出力される。
【０１０７】
次いで、出力制御信号ＳＥＴＡ及びＳＥＴＢを制御して、出力制御信号ＳＥＴＡを任意のハイレベルＶａ（例えば、Ｖａ≒Ｖddとなるハイレベル）及び任意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号波形に設定するとともに、出力制御信号ＳＥＴＢを、出力制御信号ＳＥＴＡと反転関係となる信号レベル（ローレベルＶss）及び信号幅Ｔｗを有する信号波形に設定する。また、パルス信号ＣＫ１、ＣＫ２を制御して、いずれのパルス信号も、上記出力制御信号ＳＥＴＡ及びＳＥＴＢに対応した信号幅Ｔｗ及び任意のハイレベルＶｂ（例えば、Ｖｂ≒Ｖddとなるハイレベル）を有する同一の信号波形に設定する。
【０１０８】
そして、上述したような信号波形に設定された出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意のタイミングで、全ての各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の制御端子ＣＴＬＡ、ＣＴＬＢ、及び、入力端子ＣＬＫに同時に印加する。
【０１０９】
これにより、各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の出力端子ＯＵＴからは、上記印加タイミング直後においては、制御端子ＣＴＬＡに印加された制御信号ＳＥＴＡの信号レベルに対応した出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が出力された（第１の出力状態）後、入力端子ＣＬＫに印加されたパルス信号ＣＫ１又はＣＫ２の信号レベル及び信号幅に対応した信号波形を有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力される（第２の出力状態）。
【０１１０】
ここで、各信号保持ブロックにおける上記第１及び第２の出力状態の切り換え制御について、図面を参照して詳しく説明する。
図１０は、本実施形態に係るシフトレジスタ回路の積算電圧調整動作の詳細な電圧変化を示すタイミングチャートである。ここでは、説明の都合上、＜ｋ＞段目の信号保持ブロックの回路構成のみを示して説明する。
【０１１１】
上述したように、積算電圧調整動作の開始前の初期状態においては、接点ＮＣの電位がローレベルＶssにあって、ＭＯＳトランジスタＴ２２及びＴ２３はオフ状態に保持され、また、接続接点ＮＤの電位がハイレベルＶddにあって、ＭＯＳトランジスタＴ２４はオン状態に保持されている。
【０１１２】
そして、図１０に示すように、積算電圧調整動作を開始する任意のタイミングで、各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の制御端子ＣＴＬＡを介してハイレベルＶａを有する出力制御信号ＳＥＴＡ、制御端子ＣＴＬＢを介してローレベルＶssを有する出力制御信号ＳＥＴＢ、及び、入力端子ＣＬＫを介してハイレベルＶｂを有するパルス信号ＣＫ１（又はＣＫ２）を同時に印加すると、積算電圧調整動作の開始直後においては、ＭＯＳトランジスタＴ２４がオン状態にあるので、制御端子ＣＴＬＡのハイレベルＶａに応じた信号レベルが出力接点Ｎoutに印加され、ハイレベルＶ_Ｈの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力される。また、このとき、ＭＯＳトランジスタＴ２６がオフ動作することにより、接点ＮＣの電位は放電されることなく保持される。
【０１１３】
これにより、各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の前段の出力信号（ハイレベルＶ_Ｈ）が入力端子ＩＮに供給されて、ＭＯＳトランジスタＴ２１がオン動作し、接点ＮＣの電位が上昇する。ここで、図１０においては、接点ＮＣの電位変化について、説明の都合上、緩やかな曲線で示しているが、実際には瞬時に電位が所定のハイレベルに達する。
【０１１４】
このような接点ＮＣの電位の上昇過程において、当該電位がＭＯＳトランジスタＴ２２、Ｔ２３のしきい値電圧Ｖ_ｔ１に達すると、ＭＯＳトランジスタＴ２２、Ｔ２３がオン動作することにより、接続接点ＮＤの電位がＭＯＳトランジスタＴ２２を介して低電位電源Ｖssに放電されて下降を始めるとともに、パルス信号ＣＫ１の信号レベルがＭＯＳトランジスタＴ２３を介して出力接点Ｎoutに供給される。
【０１１５】
そして、接続接点ＮＤの電位の下降過程において、当該電位がＭＯＳトランジスタＴ２４のしきい値電圧Ｖ_ｔ２以下に達すると、ＭＯＳトランジスタＴ２４がオフ動作することにより、出力制御信号ＳＥＴＡの出力接点Ｎoutへの供給が遮断される。ここで、図１０においては、接点ＮＤの電位変化について、説明の都合上、緩やかな曲線で示しているが、実際には瞬時に電位が所定のローレベルに達する。
【０１１６】
すなわち、積算電圧調整動作の開始直後のＭＯＳトランジスタＴ２２〜Ｔ２４の動作状態が切り替わるまでの極短い期間Ｔthにおいては、制御端子ＣＴＬＡを介して供給されるハイレベルＶａの出力制御信号ＳＥＴＡに応じた信号レベル（ハイレベルＶ_Ｈ）を有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の出力端子ＯＵＴから出力される（第１の出力状態）。
【０１１７】
一方、上述した期間Ｔthの経過後においては、接点ＮＣの電位がハイレベルに、また、接続接点ＮＤの電位がローレベルに保持されることにより、ＭＯＳトランジスタＴ２２、Ｔ２３がオン状態を保持するとともに、ＭＯＳトランジスタＴ２４がオフ状態を保持するので、ＭＯＳトランジスタＴ２３を介して供給されるハイレベルＶｂのパルス信号ＣＫ１に応じた信号レベル（ハイレベルＶ_Ｈ）を有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の出力端子ＯＵＴから出力される（第２の出力状態）。
【０１１８】
これにより、積算電圧調整動作期間における各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・からの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・は、出力制御信号ＳＥＴＡ及びパルス信号ＣＫ１（又はＣＫ１）が瞬時的に切り替わって供給される。
【０１１９】
そして、積算電圧調整動作の終了時には、出力制御信号ＳＥＴＡがハイレベルＶａからローレベルＶ_Ｌに、出力制御信号ＳＥＴＢがローレベルＶssからハイレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ２）がハイレベルＶｂからローレベルＶ_Ｌに同時に切り替わることにより、各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の出力端子ＯＵＴからは、パルス信号ＣＫ１（又はＣＫ２）の信号レベルに基づくローレベルＶ_Ｌを有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が出力される。
【０１２０】
これにより、各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・において、接点ＮＣの電極が下降してＭＯＳトランジスタＴ２２、Ｔ２３がオフ動作し、接続接点ＮＤの電極が上昇してＭＯＳトランジスタＴ２４がオン動作すると、パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断されるとともに、出力制御信号ＳＥＴＡが出力接点Ｎoutに供給されるので、各信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の出力端子ＯＵＴからは、出力制御信号ＳＥＴＡの信号レベル（ローレベルＶss）に基づくローレベルを有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が出力される。
【０１２１】
なお、本実施形態においても、上述した第１の実施形態（図５参照）と同様に、積算電圧調整期間に出力される出力信号（調整信号）は、シフト動作期間に印加される出力信号の時間積分値の極性の偏りを相殺又は調整することができる信号波形（信号レベルＶ_Ｈ及び信号幅Ｔｗ）を有するように設定される。ここで、調整信号の信号レベルＶ_Ｈを実質的に規定するパルス信号ＣＫ１、ＣＫ２の信号レベルとして、シフト動作において通常用いられるハイレベルＶddを適用する場合には、パルス信号ＣＫ１、ＣＫ２の信号幅Ｔｗ（積算電圧調整期間）を制御することにより、上記時間積分値の極性の偏りを相殺又は調整することができる信号波形を設定するものであってもよい。
【０１２２】
このように、本実施形態に係るシフトレジスタ回路の駆動制御方法によれば、各段の信号保持ブロックに対してハイレベルの入力信号が印加されることにより、該信号レベルを取り込んで、シフト動作を実行することができる。また、このようなシフトレジスタ回路（入力制御部）の構成によれば、シフト動作において各信号保持ブロックに入力信号が印加されるタイミングでのみ、入力制御部を構成するＭＯＳトランジスタのゲート電極にハイレベルの電圧（ゲート信号）が印加されるので、ゲート電極にゲート信号が繰り返し印加されることを回避して、ＭＯＳトランジスタのしきい値特性の変動を抑制することができる。
【０１２３】
さらに、積算電圧調整動作により、所定の信号波形（信号レベルＶ_Ｈ及び信号幅Ｔｗ）を有する調整信号を、各信号保持ブロックを構成するＭＯＳトランジスタのゲート電極、又は、シフトレジスタ回路からの出力信号により駆動する装置（例えば、フォトセンサアレイ）を構成するＭＯＳトランジスタのゲート電極に対して印加することにより、シフト動作期間に印加されるゲート信号の時間積分値の極性の偏りを相殺又は緩和する方向に調整することができる。
【０１２４】
特に、ＭＯＳトランジスタＴ２６では、シフト動作中、そのゲートがほぼハイレベルＶddが続くのに対し、そのドレインは常にローレベルＶssであるため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ_２になる傾向があったが積算電圧調整動作中にゲート電位をローレベルＶssとすることにより特性変化を緩和させることができる。
【０１２５】
さらに、ＭＯＳトランジスタＴ２４では、シフト動作中、そのゲートがほぼハイレベルＶddに近い電位が続くのに対し、そのドレイン（制御端子ＣＴＬＡ側）はローレベルＶssが続くため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ_２になる傾向があったが、積算電圧調整動作中にドレイン電位をハイレベルＶａとすることにより特性変化を緩和させることができる。
【０１２６】
したがって、本実施形態に係る構成を有するシフトレジスタ回路においては、各信号保持ブロックを構成するＭＯＳトランジスタのしきい値特性の変動を一層抑制することができ、誤動作や動作特性の劣化が生じにくいシフトレジスタ回路を実現することができる。また、本実施形態に係るシフトレジスタ回路を走査ドライバに適用した液晶表示装置や画像読取装置においては、走査信号（シフトレジスタ回路からの出力信号）の電圧変動等が抑制されるので、信頼性の高い液晶表示装置や画像読取装置を提供することができる。
【０１２７】
さらに、本実施形態に係るシフトレジスタ回路を走査ドライバに適用した画像読取装置においては、画像読取装置のフォトセンサを構成するＭＯＳトランジスタに対して、通常の画像読取動作時に繰り返し印加される走査信号（ゲート信号）に起因するしきい値特性の変動が生じた場合であっても、上記所定の信号波形を有する調整信号を前記走査ラインに一括して同時印加することにより、しきい値特性を一時（瞬時）に改善することができるので、フォトセンサの素子特性の劣化や画像読取装置の誤動作、読取感度の劣化を抑制することができ、信頼性の高い画像読取装置を提供することができる。
【０１２８】
なお、上述した実施形態においては、制御端子ＣＴＬＡ及びＣＴＬＢに印加される出力制御信号ＳＥＴＡ及びＳＥＴＢとして、互いに反転関係を有する信号波形に設定した場合について説明したが、これらの出力制御信号ＳＥＴＡ及びＳＥＴＢを独立した信号波形に設定するものであってもよい。
【０１２９】
この場合、上述した積算電圧調整動作において説明したように、出力制御信号ＳＥＴＡは、積算電圧調整動作の開始直後に次段の各信号保持ブロックに対してハイレベルの出力信号を出力して、次段の各信号保持ブロックの接点ＮＣの電位を高い状態にして、パルス信号ＣＫ１（又はＣＫ２）の信号レベル（ハイレベル）を出力接点Ｎoutに供給して、この信号レベルに基づく出力信号を継続的に出力するための、いわゆる、トリガーとしての機能を有するものである。
【０１３０】
したがって、積算電圧調整動作の開始直後に当該トリガーとしての機能を果たした後は、出力制御信号ＳＥＴＡの信号レベルが各信号保持ブロックの積算電圧調整動作に影響を及ぼすことはないので、出力制御信号ＳＥＴＡの信号波形を、図９中、破線Ｐａで示すように信号幅の極短い瞬時的なパルスに設定するものであってもよい。
【０１３１】
＜第３の実施形態＞
次に、本発明に係るシフトレジスタ回路の第３の実施形態について、図面を参照して説明する。
図１１は、第３の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。なお、ここでは、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成のみを示して説明する。
【０１３２】
また、本実施形態に係るシフトレジスタ回路の全体構成は、上述した第２の実施形態（図６）と略同等であるので、以下の説明においては、適宜図６を参照することとし、その際、各信号保持ブロックの符号ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２を、各々ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２と読み替えるものとする。さらに、上述した第２の実施形態と同等の構成については、同一の符号を付して、その説明を省略又は簡略化する。
【０１３３】
本実施形態に係るシフトレジスタ回路は、各信号保持ブロックＲＳＣ_ｋ−１〜ＲＳＣ_ｋ＋２が直列に接続され、各信号保持ブロックＲＳＣ_ｋ−１〜ＲＳＣ_ｋ＋２の出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の次段の信号保持ブロックＲＳＣ_ｋ〜ＲＳＣ_ｋ＋３の入力信号として供給される構成を有している。（図６参照）。
【０１３４】
また、各信号保持ブロックＲＳＣ_ｋ−１〜ＲＳＣ_ｋ＋２からの出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の前段の信号保持ブロックＲＳＣ_ｋ−２〜ＲＳＣ_ｋ＋１のリセット信号として供給される構成を有している。したがって、本実施形態に係るシフトレジスタ回路においても、上述した第２の実施形態と同様に、最終段の信号保持ブロックＲＳＣ_ｎの次段に、ダミーの信号保持ブロックが設けられ、このダミーの信号保持ブロックからの出力信号が、最終段の信号保持ブロックＲＳＣ_ｎのリセット端子ＲＳＴにリセット信号として供給される。
【０１３５】
ここで、各信号保持ブロックＲＳＣ_ｋ−１〜ＲＳＣ_ｋ＋２は、図１１に示すように、基本構成として、８個のＭＯＳトランジスタＴ３１〜Ｔ３８を有して構成されている。
具体的には、前段の出力信号保持ブロックＲＳＣ_ｋ−１からの入力信号（出力信号ＯＴ_ｋ−１、又は、スタート信号）が供給される入力端子ＩＮと接点ＮＥ（電圧保持接点）との間にソース、ドレイン端子が接続され、かつ、ゲート端子が入力端子ＩＮに接続されたＭＯＳトランジスタＴ３１（第１のトランジスタ）と、接点ＮＥと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ゲート端子に次段の出力信号保持ブロックＲＳＣ_ｋ＋１からの出力信号ＯＴ_ｋ＋１が印加されるＭＯＳトランジスタＴ３５（第５のトランジスタ）、及び、出力制御信号ＳＥＴＢ（第６の電圧信号）が印加される制御端子ＣＴＬＢに、ゲート端子が接続されたＭＯＳトランジスタＴ３６（第６のトランジスタ）と、高電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ダイオード接続されたＭＯＳトランジスタＴ３８（負荷）、及び、接点ＮＥにゲート端子が接続されたＭＯＳトランジスタＴ３２（第２のトランジスタ）と、信号波形の変更が可能なパルス信号ＣＫ１（又はＣＫ２；第３の電圧信号）が印加される入力端子ＣＬＫと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、接点ＮＥにゲート端子が接続されたＭＯＳトランジスタＴ３３（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ３２とＴ３８の接続接点ＮＦにゲート端子が接続されたＭＯＳトランジスタＴ３４（第４のトランジスタ）と、ＭＯＳトランジスタＴ３３とＴ３４の接続接点に設けられた出力接点Ｎoutと、高電位電源Ｖdd（第５の電圧信号）と接点ＮＥとの間にソース、ドレイン端子が接続され、かつ、出力制御信号ＳＥＴＡ（第２の電圧信号）が印加される制御端子ＣＴＬＣにゲート端子が接続されたＭＯＳトランジスタＴ３７（第７のトランジスタ）と、を有して構成されている。
【０１３６】
すなわち、本発明に係る入力制御部は、ＭＯＳトランジスタＴ３１により構成され、本発明に係る出力制御部は、ＭＯＳトランジスタＴ３２、Ｔ３３、Ｔ３４、Ｔ３７、Ｔ３８により構成され、本発明に係る放電制御部は、ＭＯＳトランジスタＴ３５、Ｔ３６により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭＯＳトランジスタＴ３１〜Ｔ３８は、上述した第１及び第２の実施形態と同様に、全てｎチャネル型の薄膜トランジスタにより構成されており、そのゲート電圧−ドレイン電流特性は、初期状態において、図２６に示した特性曲線ＳＰ_０（実線）と同等であるものとする。
【０１３７】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について説明する。
図１２は、本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。ここでは、上述したシフトレジスタ回路（図６参照）及び信号保持ブロックの構成（図１１）を適宜参照しながら説明する。
【０１３８】
（シフト動作）
まず、本実施形態に係るシフトレジスタ回路によるシフト動作の開始に先立って、図１２に示すように、出力制御信号ＳＥＴＡをローレベルＶssに設定するとともに、出力制御信号ＳＥＴＢをハイレベルＶddに設定する。これにより、図１１において、出力制御信号ＳＥＴＡがゲート端子に印加されるＭＯＳトランジスタＴ３７はオフ状態となって、高電位電源Ｖddの接点ＮＥへの供給が遮断され、また、出力制御信号ＳＥＴＢがゲート端子に印加されるＭＯＳトランジスタＴ３６はオン状態となって、接点ＮＥの電位の低電位電源Ｖssへの放電が、ＭＯＳトランジスタＴ３５の動作状態に依存することになるので、シフト動作時におけるシフトレジスタ回路（信号保持ブロック）の回路構成は、実質的に第２の実施形態に示した信号保持ブロック（図７）の回路構成と同一になる。したがって、本実施形態に係るシフト動作において、信号保持ブロックを構成する各ＭＯＳトランジスタ（Ｔ３１〜Ｔ３８）の動作と各端子及び接点（ＩＮ、ＣＬＫ、ＮＥ、ＮＦ、ＣＬＴＣ、ＣＴＬＢ、ＯＵＴ、ＲＳＴ）の電位の関係は、上述した第２の実施形態の場合（図８参照）と同様の関係を有する。
【０１３９】
すなわち、図１２に示すように、初段又は＜ｋ＞段目の信号保持ブロックＲＳＣ_ｋの入力端子ＩＮに、ハイレベルの入力信号（スタート信号又は前段の出力信号ＯＴ_ｋ−１）が印加されると、ＭＯＳトランジスタＴ３１がオン動作して、接点ＮＥの電位が上昇する。これにより、ＭＯＳトランジスタＴ３２及びＴ３３がオン動作し、ＭＯＳトランジスタＴ３４がオフ動作する。
【０１４０】
次いで、パルス信号ＣＫ１の信号レベルがハイレベルＶ_Ｈに切り替わると、ブートストラップ効果により接点ＮＥの電位がさらに上昇することにより、パルス信号ＣＫ１と略同等の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号ＯＴ_ｋが、次段の信号保持ブロックＲＳＣ_ｋ＋１に出力される。
【０１４１】
これにより、次段の信号保持ブロックＲＳＣ_ｋ＋１の入力端子ＩＮにハイレベルの出力信号ＯＴ_ｋが印加されると、上記信号保持ブロックＲＳＣ_ｋにおける動作と同様に、パルス信号ＣＫ２の信号レベルがハイレベルＶ_Ｈに切り替わるタイミングで、パルス信号ＣＫ２と略同等の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号ＯＴ_ｋ＋１が、次段の信号保持ブロックＲＳＣ_ｋ＋２に出力される（信号シフト動作）。
【０１４２】
ここで、信号保持ブロックＲＳＣ_ｋ＋１から出力される出力信号ＯＴ_ｋ＋１が、前段の信号保持ブロックＲＳＣ_ｋにリセット信号として供給されることにより、ＭＯＳトランジスタＴ３５がオン動作し、接点ＮＥの電位が低電位電源Ｖssに放電されてローレベルＶssになる。これにより、ＭＯＳトランジスタＴ３２及びＴ３３がオフ動作し、ＭＯＳトランジスタＴ３４がオン動作するので、信号保持ブロックＲＳＣ_ｋからは低電位電源Ｖssに応じたローレベルＶ_Ｌの出力信号ＯＴ_ｋが出力される（リセット動作）。
【０１４３】
以下、同様の信号シフト動作及びリセット動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミングに同期して、各信号保持ブロック毎に順次繰り返すことにより、各段の信号保持ブロックから所定の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号が順次出力される。
【０１４４】
（積算電圧調整動作）
次いで、本実施形態に係るシフトレジスタ回路による積算電圧調整動作について説明する。
まず、積算電圧調整動作の開始に先立って、図１２に示すように、パルス信号ＣＫ１及びＣＫ２をともにローレベルＶ_Ｌに設定する。また、上述した一連のシフト動作の終了により、各段の信号保持ブロック・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・はリセットされた状態を保持する。すなわち、接点ＮＥの電位がローレベルＶssに設定されるので、ＭＯＳトランジスタＴ３２及びＴ３３はオフ状態に保持され、また、接続接点ＮＦの電位がハイレベルＶddに設定されるので、ＭＯＳトランジスタＴ３４はオン状態に保持される。
【０１４５】
このとき、各信号保持ブロック・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・の出力接点Ｎoutには低電位電源Ｖssに応じた電位が印加されるので、出力端子ＯＵＴからは、ローレベルＶ_Ｌの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が出力される。
【０１４６】
次いで、出力制御信号ＳＥＴＡ及びＳＥＴＢを制御して、出力制御信号ＳＥＴＡを任意のハイレベルＶ_Ｈ（例えば、≒Ｖdd）及び任意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号波形に設定するとともに、出力制御信号ＳＥＴＢを、出力制御信号ＳＥＴＡと反転関係となる信号レベル（ローレベルＶss）及び信号幅Ｔｗを有する信号波形に設定する。また、パルス信号ＣＫ１、ＣＫ２を制御して、いずれのパルス信号も、上記出力制御信号ＳＥＴＡ及びＳＥＴＢに対応した信号幅Ｔｗ及び任意のハイレベルＶｃ（例えば、Ｖｃ≒Ｖddとなるハイレベル）を有する同一の信号波形に設定する。
【０１４７】
そして、上述したような信号波形に設定された出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意のタイミングで、全ての各信号保持ブロック・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・の制御端子ＣＴＬＣ、ＣＴＬＢ、及び、入力端子ＣＬＫに同時に印加する。
【０１４８】
これにより、まず、制御端子ＣＴＬＣにハイレベルＶ_Ｈの出力制御信号ＳＥＴＡが印加されることにより、ＭＯＳトランジスタＴ３７がオン動作して、高電位電源Ｖddに応じて接点ＮＥの電位が高い状態になると、ＭＯＳトランジスタＴ３２、Ｔ３３がオン動作するとともに、接続接点ＮＦの電位が低い状態になって、ＭＯＳトランジスタＴ３４がオフ動作する。
【０１４９】
このとき、ＭＯＳトランジスタＴ３６のゲート端子（制御端子ＣＴＬＢ）にはローレベルＶssの出力制御信号ＳＥＴＢが印加されてオフ状態にあるので、ＭＯＳトランジスタＴ３５の動作状態に関わらず、接点ＮＥの電位は放電されることなく保持される。また、ＭＯＳトランジスタＴ３４がオフ動作することにより、低電位電源Ｖssの出力接点Ｎoutへの供給が遮断される。
【０１５０】
したがって、出力接点Ｎoutには、ＭＯＳトランジスタＴ３３を介してパルス信号ＣＫ１の信号レベル（ハイレベルＶｃ）が供給されて、該信号レベルに応じたハイレベルＶ_Ｈを有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が各信号保持ブロック・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・の出力端子ＯＵＴから出力される。
【０１５１】
そして、積算電圧調整動作の終了時には、出力制御信号ＳＥＴＡがハイレベルＶ_ＨからローレベルＶ_Ｌに、出力制御信号ＳＥＴＢがローレベルＶssからハイレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ２）がハイレベルＶｃからローレベルＶ_Ｌに同時に切り替わることにより、ＭＯＳトランジスタＴ３７はオフ動作して高電位電源Ｖddの接点ＮＥへの供給を遮断するとともに、ＭＯＳトランジスタＴ３６がオン動作し、かつ、次段の各信号保持ブロック・・・ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２、ＲＳＣ_ｋ＋３・・・からのハイレベルＶ_Ｈの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・によりＭＯＳトランジスタＴ３５がオン状態にあることから、ＭＯＳトランジスタＴ３５、Ｔ３６を介して接点ＮＥの電位が低電位電源Ｖssに放電されて低い状態となる。
【０１５２】
これにより、ＭＯＳトランジスタＴ３２、Ｔ３３がオフ動作して、接続接点ＮＦの電極が上昇し、ＭＯＳトランジスタＴ３４がオン動作することにより、パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断されるとともに、低電位電源Ｖssが出力接点Ｎoutに供給されるので、各信号保持ブロック・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・の出力端子ＯＵＴからは、低電位電源Ｖssに基づくローレベルＶ_Ｌを有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力される。
【０１５３】
このとき、ローレベルＶ_Ｌを有する次段の出力信号・・・ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２、ＯＴ_ｋ＋３・・・が各信号保持ブロック・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・にリセット信号として供給され、ＭＯＳトランジスタＴ３５がオフ動作するが、入力端子ＩＮを介して前段の出力信号・・・ＯＴ_ｋ−２、ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１・・・・・・が取り込まれることにより、接点ＮＥの電位は低い状態が保持される。
【０１５４】
このようにして、積算電圧調整動作期間においては、各信号保持ブロック・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・の出力端子ＯＵＴから、入力端子ＣＬＫに印加されたパルス信号ＣＫ１又はＣＫ２の信号レベルＶｃ及び信号幅Ｔｗに対応した信号波形を有する出力信号（調整信号）・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力される。
【０１５５】
したがって、このような構成を有するシフトレジスタ回路及びその駆動制御方法によれば、上述した第２の実施形態と同等の作用効果を得ることができる。特に、ＭＯＳトランジスタＴ３６では、シフト動作中、そのゲートがほぼハイレベルＶddが続くのに対し、そのドレインは常にローレベルＶssであるため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ_２になる傾向があったが、積算電圧調整動作中にゲート電位をローレベルＶssとすることにより特性変化を緩和させることができる。
【０１５６】
なお、本実施形態においても、上述した第１の実施形態（図５参照）と同様に、積算電圧調整期間に出力される出力信号（調整信号）は、シフト動作期間に印加される出力信号の時間積分値の極性の偏りを相殺又は調整することができる信号波形（信号レベルＶ_Ｈ及び信号幅Ｔｗ）を有するように設定される。ここで、調整信号の信号レベルＶ_Ｈを規定するパルス信号ＣＫ１、ＣＫ２の信号レベルとして、シフト動作において通常用いられるハイレベルＶddを適用する場合には、パルス信号ＣＫ１、ＣＫ２の信号幅Ｔｗ（積算電圧調整期間）を制御することにより、上記時間積分値の極性の偏りを相殺又は調整することができる信号波形を設定するものであってもよい。
【０１５７】
＜第４の実施形態＞
次に、本発明に係るシフトレジスタ回路の第４の実施形態について、図面を参照して説明する。
図１３は、第４の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。ここでは、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成のみを示して説明する。なお、上述した第３の実施形態と同等の構成については、同一の符号を付して説明する。
【０１５８】
また、本実施形態に係るシフトレジスタ回路の全体構成は、上述した第２の実施形態（図６）と略同等であるので、以下の説明においては、適宜図６を参照することとし、その際、各信号保持ブロックの符号ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２を、各々ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２と読み替えるものとする。さらに、上述した第２の実施形態と同等の構成については、同一の符号を付して、その説明を省略又は簡略化する。
【０１５９】
本実施形態に係るシフトレジスタ回路は、各信号保持ブロックＲＳＤ_ｋ−１〜ＲＳＤ_ｋ＋２が直列に接続され、各信号保持ブロックＲＳＤ_ｋ−１〜ＲＳＤ_ｋ＋２の出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の次段の信号保持ブロックＲＳＤ_ｋ〜ＲＳＤ_ｋ＋３の入力信号として供給される構成を有している。（図６参照）。
【０１６０】
また、各信号保持ブロックＲＳＤ_ｋ−１〜ＲＳＤ_ｋ＋２からの出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の前段の信号保持ブロックＲＳＤ_ｋ−２〜ＲＳＤ_ｋ＋１のリセット信号として供給される構成を有している。したがって、本実施形態に係るシフトレジスタ回路においても、上述した第２又は第３の実施形態と同様に、最終段の信号保持ブロックＲＳＤ_ｎの次段に、ダミーの信号保持ブロックが設けられ、このダミーの信号保持ブロックからの出力信号が、最終段の信号保持ブロックＲＳＤ_ｎのリセット端子ＲＳＴにリセット信号として供給される。
【０１６１】
ここで、各信号保持ブロックＲＳＤ_ｋ−１〜ＲＳＤ_ｋ＋２は、図１３に示すように、基本構成として、８個のＭＯＳトランジスタＴ４１〜Ｔ４８を有して構成されている。
具体的には、前段の出力信号保持ブロックＲＳＤ_ｋ−１からの入力信号（出力信号ＯＴ_ｋ−１、又は、スタート信号）が供給される入力端子ＩＮと接点ＮＧ（電圧保持接点）との間にソース、ドレイン端子が接続され、かつ、ゲート端子が入力端子ＩＮに接続されたＭＯＳトランジスタＴ４１（第１のトランジスタ）と、接点ＮＧと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ゲート端子に次段の出力信号保持ブロックＲＳＤ_ｋ＋１からの出力信号ＯＴ_ｋ＋１が印加されるＭＯＳトランジスタＴ４５（第５のトランジスタ）、及び、出力制御信号ＳＥＴＢ（第６の電圧信号）が印加される制御端子ＣＴＬＢに、ゲート端子が接続されたＭＯＳトランジスタＴ４６（第６のトランジスタ）と、高電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ダイオード接続されたＭＯＳトランジスタＴ４８（負荷）、及び、接点ＮＧにゲート端子が接続されたＭＯＳトランジスタＴ４２（第２のトランジスタ）と、信号波形の変更が可能なパルス信号ＣＫ１（又はＣＫ２；第３の電圧信号）が印加される入力端子ＣＬＫと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、接点ＮＧにゲート端子が接続されたＭＯＳトランジスタＴ４３（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ４２とＴ４８の接続接点ＮＨにゲート端子が接続されたＭＯＳトランジスタＴ４４（第４のトランジスタ）と、ＭＯＳトランジスタＴ４３とＴ４４の接続接点に設けられた出力接点Ｎoutと、
出力制御信号ＳＥＴＡ（第２の電圧信号）が印加される制御端子ＣＴＬＣと接点ＮＧとの間にソース、ドレイン端子が接続され、かつ、ゲート端子が制御端子ＣＴＬＣに接続されたＭＯＳトランジスタＴ４７（第８のトランジスタ）と、を有して構成されている。
【０１６２】
すなわち、本発明に係る入力制御部は、ＭＯＳトランジスタＴ４１により構成され、本発明に係る出力制御部は、ＭＯＳトランジスタＴ４２、Ｔ４３、Ｔ４４、Ｔ４７、Ｔ４８により構成され、本発明に係る放電制御部は、ＭＯＳトランジスタＴ４５、Ｔ４６により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭＯＳトランジスタＴ４１〜Ｔ４８は、上述した各実施形態と同様に、全てｎチャネル型の薄膜トランジスタにより構成されており、そのゲート電圧−ドレイン電流特性は、初期状態において、図２６に示した特性曲線ＳＰ_０（実線）と同等であるものとする。
【０１６３】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について説明する。
本実施形態に係るシフトレジスタ回路の駆動制御方法は、上述した第３の実施形態（図１２）と略同等であるので、適宜図１２を参照して、その説明を簡略化又は省略する。また、以下の説明においては、図１２を参照する際には、各信号保持ブロックの符号ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２を、各々ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２と、また、接点ＮＥ、ＮＦを、各々ＮＧ、ＮＨと読み替えるものとする。
【０１６４】
（シフト動作）
まず、本実施形態に係るシフトレジスタ回路によるシフト動作の開始に先立って、上述した第３の実施形態（図１２参照）と同様に、出力制御信号ＳＥＴＡをローレベルＶssに設定するとともに、出力制御信号ＳＥＴＢをハイレベルＶddに設定する。これにより、図１３において、出力制御信号ＳＥＴＡがゲート端子に印加されるＭＯＳトランジスタＴ４７はオフ状態となって、出力制御信号ＳＥＴＡの接点ＮＧへの供給が遮断され、また、出力制御信号ＳＥＴＢがゲート端子に印加されるＭＯＳトランジスタＴ４６はオン状態となって、接点ＮＧの電位の低電位電源Ｖssへの放電が、ＭＯＳトランジスタＴ４５の動作状態に依存することになるので、シフト動作時におけるシフトレジスタ回路（信号保持ブロック）の回路構成は、上述した第３の実施形態と同様に、実質的に第２の実施形態に示した信号保持ブロック（図７）の回路構成と同一になる。
【０１６５】
したがって、本実施形態に係るシフト動作は、上述した第２又は第３の実施形態（図１２参照）と同等となり、初段又は＜ｋ＞段目の信号保持ブロックＲＳＣ_ｋの入力端子ＩＮに印加されたハイレベルの入力信号が、パルス信号ＣＫ１及びＣＫ２の印加タイミングに同期して、順次各信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・に転送（シフト）されつつ、出力信号・・・ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２、ＯＴ_ｋ＋３・・・として出力される。
【０１６６】
（積算電圧調整動作）
次いで、本実施形態に係るシフトレジスタ回路による積算電圧調整動作について説明する。
まず、積算電圧調整動作の開始に先立って、上述した第３の実施形態（図１２参照）と同様に、パルス信号ＣＫ１及びＣＫ２をともにローレベルＶ_Ｌに設定する。また、上述した一連のシフト動作の終了により、各段の信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・はリセットされた状態を保持する。すなわち、接点ＮＧの電位がローレベルＶssに設定されるので、ＭＯＳトランジスタＴ４２及びＴ４３はオフ状態に保持され、また、接続接点ＮＨの電位がハイレベルＶddに設定されるので、ＭＯＳトランジスタＴ４４はオン状態に保持される。
【０１６７】
このとき、各信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・の出力接点Ｎoutには低電位電源Ｖssに応じた電位が印加されるので、出力端子ＯＵＴからは、ローレベルＶ_Ｌの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が出力される。
【０１６８】
次いで、出力制御信号ＳＥＴＡ及びＳＥＴＢを制御して、出力制御信号ＳＥＴＡを任意のハイレベルＶ_Ｈ（例えば、≒Ｖdd）及び任意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号波形に設定するとともに、出力制御信号ＳＥＴＢを、出力制御信号ＳＥＴＡと反転関係となる信号レベル（ローレベルＶss）及び信号幅Ｔｗを有する信号波形に設定する。また、パルス信号ＣＫ１、ＣＫ２を制御して、いずれのパルス信号も、上記出力制御信号ＳＥＴＡ及びＳＥＴＢに対応した信号幅Ｔｗ及び任意のハイレベルＶｃ（例えば、Ｖｃ≒Ｖddとなるハイレベル）を有する同一の信号波形に設定する。
【０１６９】
そして、上述したような信号波形に設定された出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意のタイミングで、全ての各信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・の制御端子ＣＴＬＣ、ＣＴＬＢ、及び、入力端子ＣＬＫに同時に印加する。
【０１７０】
これにより、まず、制御端子ＣＴＬＣにハイレベルＶ_Ｈの出力制御信号ＳＥＴＡが印加されることにより、ＭＯＳトランジスタＴ４７がオン動作して、出力制御信号ＳＥＴＡの信号レベル（ハイレベルＶ_Ｈ）に応じて接点ＮＧの電位が高い状態になると、ＭＯＳトランジスタＴ４２、Ｔ４３がオン動作するとともに、接続接点ＮＨの電位が低い状態になって、ＭＯＳトランジスタＴ４４がオフ動作する。
【０１７１】
このとき、ＭＯＳトランジスタＴ４６のゲート端子（制御端子ＣＴＬＢ）にはローレベルＶssの出力制御信号ＳＥＴＢが印加されてオフ状態にあるので、ＭＯＳトランジスタＴ４５の動作状態に関わらず、接点ＮＥの電位は放電されることなく保持される。また、ＭＯＳトランジスタＴ４４がオフ動作することにより、低電位電源Ｖssの出力接点Ｎoutへの供給が遮断される。
【０１７２】
したがって、出力接点Ｎoutには、ＭＯＳトランジスタＴ４３を介してパルス信号ＣＫ１の信号レベル（ハイレベルＶｃ）が供給されて、該信号レベルに応じたハイレベルＶ_Ｈを有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が各信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・の出力端子ＯＵＴから出力される。
【０１７３】
そして、積算電圧調整動作の終了時には、出力制御信号ＳＥＴＡがハイレベルＶ_ＨからローレベルＶ_Ｌに、出力制御信号ＳＥＴＢがローレベルＶssからハイレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ２）がハイレベルＶｃからローレベルＶ_Ｌに同時に切り替わることにより、ＭＯＳトランジスタＴ４７はオフ動作して出力制御信号ＳＥＴＡの接点ＮＧへの供給を遮断するとともに、ＭＯＳトランジスタＴ４６がオン動作し、かつ、次段の各信号保持ブロック・・・ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２、ＲＳＤ_ｋ＋３・・・からのハイレベルＶ_Ｈの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・によりＭＯＳトランジスタＴ４５がオン状態にあることから、ＭＯＳトランジスタＴ４５、Ｔ４６を介して接点ＮＧの電位が低電位電源Ｖssに放電されて低い状態となる。
【０１７４】
これにより、ＭＯＳトランジスタＴ４２、Ｔ４３がオフ動作して、接続接点ＮＨの電極が上昇し、ＭＯＳトランジスタＴ４４がオン動作することにより、パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断されるとともに、低電位電源Ｖssが出力接点Ｎoutに供給されるので、各信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・の出力端子ＯＵＴからは、低電位電源Ｖssに基づくローレベルＶ_Ｌを有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力される。
【０１７５】
このとき、ローレベルＶ_Ｌを有する次段の出力信号・・・ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２、ＯＴ_ｋ＋３・・・が各信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・にリセット信号として供給され、ＭＯＳトランジスタＴ４５がオフ動作するが、入力端子ＩＮを介して前段の出力信号・・・ＯＴ_ｋ−２、ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１・・・・・・が取り込まれることにより、接点ＮＧの電位は低い状態が保持される。
【０１７６】
このようにして、積算電圧調整動作期間においては、各信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・の出力端子ＯＵＴから、入力端子ＣＬＫに印加されたパルス信号ＣＫ１又はＣＫ２の信号レベルＶｃ及び信号幅Ｔｗに対応した信号波形を有する出力信号（調整信号）・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力される。
【０１７７】
したがって、このような構成を有するシフトレジスタ回路及びその駆動制御方法によれば、上述した第２の実施形態と同等の作用効果を得ることができる。特に、ＭＯＳトランジスタＴ４６では、シフト動作中、そのゲートがほぼハイレベルＶddが続くのに対し、そのドレインは常にローレベルＶssであるため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ_２になる傾向があったが、積算電圧調整動作中にゲート電位をローレベルＶssとすることにより特性変化を緩和させることができる。
【０１７８】
次に、本発明に係るシフトレジスタ回路の適用例について、図面を参照して具体的に説明する。
＜第１の適用例＞
図１４は、本発明に係るシフトレジスタ回路が適用される液晶表示装置の全体構成を示す概略構成図であり、図１５は、本適用例に係る液晶表示装置の要部構成を示す詳細図である。なお、ここでは、液晶表示装置として、アクティブマトリックス型の液晶表示パネルを用いた液晶表示装置について説明する。
【０１７９】
図１４に示すように、本適用例に係る液晶表示装置は、大別して、液晶表示パネル（表示手段）１０と、ソースドライバ（信号ドライバ；表示駆動装置）２０と、ゲートドライバ（走査ドライバ；表示駆動装置）３０と、ＬＣＤコントローラ４０と、システムコントロールＩＣ５０と、デジタル−アナログ変換器（以下、Ｄ／Ａ変換器と記す）６０と、を有して構成されている。
【０１８０】
以下、各構成について説明する。
液晶表示パネル１０は、図１５に示すように、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極（コモン電極；コモン電圧Ｖcom）、画素電極と共通電極の間に充填された液晶からなる液晶容量Ｃlcと、画素電極にソースが接続された薄膜トランジスタ（以下、「画素トランジスタ」と記す）ＴＦＴと、マトリクスの行方向に延伸し、複数の画素トランジスタＴＦＴのゲートに接続された走査ラインＬｇと、マトリクスの列方向に延伸し、複数の画素トランジスタＴＦＴのドレインに接続された信号ラインＬｄと、を有して構成され、後述するソースドライバ２０及びゲートドライバ３０により選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。ここで、Ｃｓは、蓄積容量であり、上記液晶容量Ｃlc、蓄積容量Ｃｓ及び画素トランジスタＴＦＴは、液晶画素（表示画素）１１を構成する。
【０１８１】
ソースドライバ２０は、後述するＬＣＤコントローラ５０から供給される水平制御信号に基づいて、画像信号Ｒ、Ｇ、Ｂに対応する信号電圧を信号ラインＬｄを介して各画素電極に供給する。ここで、ソースドライバ２０は、図１５に示すように、概略、Ｒ、Ｇ、Ｂ画像信号が入力されるサンプルホールド回路２２と、サンプルホールド回路２２のサンプルホールド動作を制御するシフトレジスタ２１と、を有して構成され、シフトレジスタ２１により一定方向にシフトして出力されたサンプルホールド制御信号が、サンプルホールド回路２２に順次印加されることにより、印加されたＲ、Ｇ、Ｂ画像信号に対応した信号電圧が、液晶表示パネル１０の各信号ラインＬｄに送出される。
【０１８２】
一方、ゲートドライバ３０は、ＬＣＤコントローラ４０から供給される垂直制御信号に基づいて、各走査ラインＬｇに走査信号を順次印加して選択状態とし、上記信号ラインＬｄと交差する位置に配置された画素電極（表示画素）に対して、上記ソースドライバ２０により信号ラインＬｄに供給された信号電圧を印加する（書き込む）線順次駆動が行われる。ここで、ゲートドライバ３０は、図１５に示すように、概略、シフトレジスタ３１とバッファ３２と、を有して構成され、シフトレジスタ３１により一定方向にシフトして出力された制御信号が、バッファ３２を介して、所定のゲート信号として液晶表示パネル１０の各走査ラインＬｇに印加されることにより、各画素トランジスタＴＦＴが駆動制御され、上記ソースドライバ２０により各信号ラインＬｄに印加された信号電圧が、画素トランジスタＴＦＴを介して、各画素電極に印加される。
【０１８３】
ＬＣＤコントローラ４０は、システムコントロールＩＣ５０から供給される水平同期信号ＨＤ、垂直同期信号ＶＤ及びシステムクロックＳＹＳＣＫに基づいて水平制御信号や垂直制御信号を生成し、データドライバ２０及びゲートドライバ３０に各々供給することにより、所定のタイミングで画素電極に信号電圧を印加して、液晶表示パネル１０に所望の画像情報を表示させる制御を行う。
【０１８４】
システムコントロールＩＣ５０は、システムクロックＳＹＳＣＫを信号ドライバ２０、ＬＣＤコントローラ４０、Ｄ／Ａ変換器６０等に供給するとともに、このシステムクロックＳＹＳＣＫに同期した水平同期信号ＨＤ、垂直同期信号ＶＤをＬＣＤコントローラ４０に供給する。また、デジタルＲＧＢ信号からなる映像信号を、Ｄ／Ａ変換器６０を介してアナログＲＧＢ信号（画像信号Ｒ、Ｇ、Ｂ）として信号ドライバ２０に出力する。
【０１８５】
すなわち、ＬＣＤコントローラ４０とシステムコントロールＩＣ５０とは、図示を省略したインターフェースを介して、外部から供給される映像信号に基づいて、液晶表示パネル１０に所望の画像情報を表示させるための種々の制御信号を生成して、信号ドライバ２０及び走査ドライバ３０に出力する駆動制御信号生成装置を構成している。
【０１８６】
上述したような構成を有する液晶表示装置において、ソースドライバ２０に設けられるシフトレジスタ２１、及び、ゲートドライバ３０に設けられるシフトレジスタ３１として、本発明の第１の実施形態に係るシフトレジスタ回路（図１）を良好に適用することができ、所定の周期を有するパルス信号ＣＫ１、ＣＫ２（及び、入力制御信号φ１、φ２）に基づいて、上述した各信号保持ブロック（図２）から順次出力される出力信号を、上記サンプルホールド制御信号又はバッファ３２に出力される制御信号として利用することができる。
【０１８７】
ここで、シフトレジスタ２１、３１において、本発明に係るシフトレジスタ回路と同等のシフト動作（第１の信号出力動作）及び積算電圧調整動作（第２の信号出力動作）を選択的に実行させるための動作制御信号（入力制御信号φ１、φ２及び出力制御信号ＳＥＴ）は、例えば、ＬＣＤコントローラ４０によって生成、出力するように構成することができる。また、ＬＣＤコントローラ４０によって出力制御信号ＳＥＴのみを生成、出力して、ソースドライバ２０及びゲートドライバ３０内の図示を省略した構成により、パルス信号ＣＫ１、ＣＫ２に同期する入力制御信号φ１、φ２を生成するものであってもよい。
【０１８８】
このような本発明に係るシフトレジスタ回路の液晶表示装置への適用によれば、シフトレジスタ２１、３１をシフト動作させて、上記線順次駆動を実行する際に、シフトレジスタ２１、３１を構成する各信号保持ブロックの入力制御部（ＭＯＳトランジスタＴ１１のゲート端子）に入力制御信号φ１、φ２が繰り返し印加され、該印加電圧の時間積分値の正負極性の偏りに起因して、入力制御部の動作特性（ＭＯＳトランジスタＴ１１のしきい値特性）が変動した場合であっても、任意のタイミングで、あるいは、所定の周期でシフトレジスタ２１、３１を積算電圧調整動作させることにより、各信号保持ブロックの入力制御部（ＭＯＳトランジスタＴ１１のゲート端子）に対して、上記該印加電圧の時間積分値の極性の偏りを相殺又は調整する信号波形を有する調整信号を一括して同時に印加することができるので、上記入力制御部の動作特性の劣化を抑制して良好なシフト動作を保証して、誤動作や表示特性の劣化の少ない液晶表示装置を提供することができる。
【０１８９】
＜第２の適用例＞
次に、本発明に係るシフトレジスタ回路の他の適用例として、本発明に係るシフトレジスタ回路を画像読取装置（又は、撮像装置）に適用した場合について、図面を参照して具体的に説明する。
まず、本適用例に係る画像読取装置に適用して最適な読取画素（フォトセンサ）の一例として、ダブルゲート型フォトセンサについて説明する。
【０１９０】
図１６は、ダブルゲート型フォトセンサの概略構成を示す断面構造図である。
図１６（ａ）に示すように、ダブルゲート型フォトセンサ１１０は、励起光（例えば、可視光）が入射されると電子−正孔対が生成されるアモルファスシリコン等の半導体層（チャネル層）１１１と、半導体層１１１の両端にそれぞれ設けられたｎ^＋シリコンからなる不純物層１１７、１１８と、不純物層１１７、１１８上に形成されたクロム、クロム合金、アルミ、アルミ合金等から選択された可視光に対して不透明のドレイン電極１１２及びソース電極１１３と、半導体層１１１の上方（図面上方）にブロック絶縁膜１１４及び上部（トップ）ゲート絶縁膜１１５を介して形成されたＩＴＯ等の透明導電膜からなり、可視光に対して透過性を示すトップゲート電極（第１のゲート電極）１２１と、半導体層１１１の下方（図面下方）に下部（ボトム）ゲート絶縁膜１１６を介して形成されたクロム、クロム合金、アルミ、アルミ合金等の可視光に対して不透明なボトムゲート電極（第２のゲート電極）１２２と、を有して構成されている。そして、このような構成を有するダブルゲート型フォトセンサ１１０が、ガラス基板等の透明な絶縁性基板１１９上にマトリクス状に複数形成されている。
【０１９１】
ここで、図１６（ａ）において、トップゲート絶縁膜１１５、ブロック絶縁膜１１４、ボトムゲート絶縁膜１１６、トップゲート電極１２１上に設けられる保護絶縁膜１２０は、いずれも半導体層１１１を励起する可視光に対して透過率の高い材質、例えば、窒化シリコン等により構成されることにより、図面上方から入射する光のみを検知する構造を有している。
なお、このようなダブルゲート型フォトセンサ１１０は、一般に、図１６（ｂ）に示すような等価回路により表される。ここで、ＴＧはトップゲート端子、ＢＧはボトムゲート端子、Ｓはソース端子、Ｄはドレイン端子である。
【０１９２】
次いで、上述したダブルゲート型フォトセンサの駆動制御方法について、図面を参照して説明する。
図１７は、ダブルゲート型フォトセンサの基本的な駆動制御動作の一例を示すタイミングチャートであり、図１８は、ダブルゲート型フォトセンサの動作を示す概念図であり、図１９は、ダブルゲート型フォトセンサの出力電圧の光応答特性を示す図である。ここでは、上述したダブルゲート型フォトセンサの構成（図１６）を適宜参照しながら説明する。
【０１９３】
まず、リセット動作（初期化動作、初期化ステップ）においては、図１７、図１８（ａ）に示すように、ダブルゲート型フォトセンサ１１０のトップゲート端子ＴＧにパルス電圧（以下、「リセットパルス」と記す；例えば、Ｖtg＝＋１５Ｖのハイレベル）φＴを印加して、半導体層１１１、及び、ブロック絶縁膜１１４における半導体層１１１との界面近傍に蓄積されているキャリヤ（ここでは、正孔）を放出する（リセット期間Ｔrst）。
【０１９４】
次いで、光蓄積動作においては、図１７、図１８（ｂ）に示すように、トップゲート端子ＴＧにローレベル（例えば、Ｖtg＝−１５Ｖ）のバイアス電圧φＴを印加することにより、リセット動作を終了し、キャリヤ蓄積動作による光蓄積期間（電荷蓄積動作）Ｔｓがスタートする。光蓄積期間Ｔｓにおいては、トップゲート電極１２１側から入射した光量に応じて半導体層１１１の入射有効領域、すなわち、キャリヤ発生領域で電子−正孔対が生成され、半導体層１１１、及び、ブロック絶縁膜１１４における半導体層１１１との界面近傍、すなわち、チャネル領域周辺に正孔が蓄積される。
【０１９５】
そして、プリチャージ動作においては、図１７、図１８（ｃ）に示すように、光蓄積期間Ｔｓに並行して、プリチャージ信号φpgに基づいてドレイン端子Ｄに所定の電圧（プリチャージ電圧）Ｖpgを印加し、ドレイン電極１１２に電荷を保持させる（プリチャージ期間Ｔprch）。
【０１９６】
次いで、読み出し動作においては、図１７、図１８（ｄ）に示すように、プリチャージ期間Ｔprchを経過した後、ボトムゲート端子ＢＧにハイレベル（例えば、Ｖbg＝＋１０Ｖ）のバイアス電圧（読み出し選択信号；以下、「読み出しパルス」と記す）φＢを印加することにより、ダブルゲート型フォトセンサ１１０をＯＮ状態にする（読み出し期間Ｔread）。
【０１９７】
ここで、読み出し期間Ｔreadにおいては、チャネル領域に蓄積されたキャリヤ（正孔）が逆極性のトップゲート端子ＴＧに印加されたＶtg（−１５Ｖ）を緩和する方向に働くため、ボトムゲート端子ＢＧのＶbg（＋１５Ｖ）によりｎチャネルが形成され、ドレイン電流に応じてドレイン端子Ｄの電圧（ドレイン電圧）ＶＤは、図１８、図１９（ａ）に示すように、プリチャージ電圧Ｖpgから時間の経過とともに徐々に低下する傾向を示す。
【０１９８】
すなわち、光蓄積期間Ｔｓにおける光蓄積状態が暗状態で、チャネル領域にキャリヤ（正孔）が蓄積されていない場合には、図１８（ｅ）に示すように、トップゲート端子ＴＧに負バイアスをかけることによって、ボトムゲート端子ＢＧの正バイアスが打ち消され、ダブルゲート型フォトセンサ１１０はＯＦＦ状態となり、図１９（ａ）に示すように、時間の経過に関わらず、ドレイン電圧ＶＤがほぼそのまま保持されることになる。
【０１９９】
一方、光蓄積状態が明状態の場合には、図１８（ｄ）に示すように、チャネル領域に入射光量に応じたキャリヤ（正孔）が捕獲されているため、トップゲート端子ＴＧの負バイアスを打ち消すように作用し、この打ち消された分だけボトムゲート端子ＢＧの正バイアスによって、ダブルゲート型フォトセンサ１１０はＯＮ状態となる。そして、この入射光量に応じたＯＮ抵抗にしたがって、図１９（ａ）に示すように、時間の経過により、ドレイン電圧ＶＤは、徐々に低下することになる。
【０２００】
したがって、図１９（ａ）に示したように、ドレイン電圧ＶＤの変化傾向は、トップゲート端子ＴＧへのリセットパルスφＴの印加によるリセット動作の終了時点から、ボトムゲート端子ＢＧに読み出しパルスφＢが印加されるまでの時間（光蓄積期間Ｔｓ）に受光した光量に深く関連し、蓄積されたキャリヤが少ない場合には緩やかに低下する傾向を示し、また、蓄積されたキャリヤが多い場合には急峻に低下する傾向を示す。そのため、読み出し期間Ｔreadがスタートして、所定の時間経過後のドレイン電圧ＶＤを検出することにより、あるいは、所定のしきい値電圧を基準にして、その電圧に至るまでの時間を検出することにより、照射光の光量が換算される。
【０２０１】
なお、図１７に示したタイミングチャートにおいて、プリチャージ期間Ｔprchの経過後、図１８（ｆ）、（ｇ）に示すように、ボトムゲート端子ＢＧにローレベル（例えば、Ｖbg＝０Ｖ）を印加した状態を継続すると、ダブルゲート型フォトセンサ１１０はＯＦＦ状態を持続し、図４（ｂ）に示すように、ドレイン電圧ＶＤは、プリチャージ電圧Ｖpgを保持する。このように、ボトムゲート端子ＢＧへの電圧の印加状態により、ダブルゲート型フォトセンサ１１０の読み出し状態を選択する選択機能が実現される。
【０２０２】
次に、本発明に係るシフトレジスタ回路が適用される画像読取装置について、図面を参照して説明する。なお、以下に示す適用例においては、読取画素として、上述したダブルゲート型フォトセンサを適用した構成について示すが、本発明の適用例となる画像読取装置に用いられるフォトセンサは、このダブルゲート型フォトセンサに限定されるものではなく、フォトダイオードや薄膜トランジスタ（ＴＦＴ）等、他の構成のフォトセンサを用いたフォトセンサシステムに対しても同様に適用することができる。
【０２０３】
図２０は、本発明に係るシフトレジスタ回路が適用される画像読取装置の全体構成を示す概略構成図であり、図２１は、本適用例に係る画像読取装置の要部構成を示す詳細図である。
図２０に示すように、本適用例に係る画像読取装置は、大別して、フォトセンサアレイ（画像読取手段）２００と、トップゲートドライバ（読取駆動装置）２１０と、ボトムゲートドライバ２２０（読取駆動装置）と、ドレインドライバ２３０と、アナログ−デジタル変換器（以下、Ａ／Ｄコンバータと記す）２４０と、コントローラ２５０と、記憶部２６０と、を有して構成されている。ここで、フォトセンサアレイ２００、トップゲートドライバ２１０、ボトムゲートドライバ２２０及びドレインドライバ２３０からなる画像読取装置の要部構成を、便宜的に「フォトセンサシステム」と呼ぶ。
【０２０４】
以下、各構成について説明する。
フォトセンサアレイ２００は、図２１に示すように、透明な絶縁性基板１１９上に、例えば、ｎ行×ｍ列のマトリクス状に配列された複数のダブルゲート型フォトセンサ１１０と、各ダブルゲート型フォトセンサ１１０のトップゲート端子ＴＧ（トップゲート電極２１）及びボトムゲート端子ＢＧ（ボトムゲート電極２２）を各々行方向に接続して伸延するトップゲートライン２０１及びボトムゲートライン２０２と、各ダブルゲート型フォトセンサ１０のドレイン端子Ｄ（ドレイン電極１２）を列方向に接続したドレインライン（データライン）２０３と、ソース端子Ｓ（ソース電極１３）を列方向に接続するとともに、接地電位に接続されたソースライン（コモンライン）２０４と、を備えて構成されている。
【０２０５】
また、トップゲートドライバ２１０は、トップゲートライン２０１を介して、ダブルゲート型フォトセンサ１１０のトップゲート端子ＴＧにリセットパルスφＴ１、φＴ２、…φＴｉ、…φＴｎを順次印加する。ボトムゲートドライバ２２０は、ボトムゲートライン２０２を介して、ダブルゲート型フォトセンサ１１０のボトムゲート端子ＢＧに読み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを順次印加する。ここで、トップゲートドライバ２１０及びボトムゲートドライバ２２０は、上述した液晶表示装置（図１４）におけるゲートドライバ３０と同様に、概略、シフトレジスタとバッファを有して構成されている。
【０２０６】
ドレインドライバ２３０は、ドレインライン２０３に接続され、ダブルゲート型フォトセンサ１１０へのプリチャージ電圧Ｖpgの印加及びドレインライン電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの読み出しを行うためのコラムスイッチ２３１、プリチャージスイッチ２３２、アンプ２３３から構成されている。
【０２０７】
なお、図２１において、φtg及びφbgは、それぞれリセットパルスφＴ１、φＴ２、…φＴｉ、…φＴｎ、及び、読み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを生成するための制御信号、φpgは、プリチャージ電圧Ｖpgを印加するタイミングを制御するプリチャージ信号である。
Ａ／Ｄコンバータ２４０は、ドレインドライバ２３０により読み出されたドレインライン電圧（アナログ信号）をデジタル信号からなる画像データに変換する。
【０２０８】
コントローラ２５０は、トップゲートドライバ２１０及びボトムゲートドライバ２２０に制御信号φtg、φbgを出力することにより、トップゲートドライバ２１０及びボトムゲートドライバ２２０の各々から、フォトセンサアレイ２００を構成する各ダブルゲート型フォトセンサ１１０のトップゲート端子ＴＧ及びボトムゲート端子ＢＧに所定の信号電圧（リセットパルスφＴｉ、読み出しパルスφＢｉ）を印加するリセット動作や読み出し動作を制御する。また、プリチャージスイッチ２３２にプリチャージ信号φpgを出力することにより、各ダブルゲート型フォトセンサ１１０のドレイン端子Ｄにプリチャージ電圧Ｖpgを印加して（プリチャージ動作）、被検出体の画像パターンに対応して各ダブルゲート型フォトセンサ１１０に蓄積された電荷量に応じたドレイン電圧ＶＤを検出する動作を制御する。
【０２０９】
また、コントローラ２５０には、ドレインドライバ２３０により読み出された出力電圧Ｖoutが、Ａ／Ｄコンバータ２４０を介してデジタル信号に変換され、画像データとして入力される。コントローラ２５０は、この画像データに対して、所定の画像処理を施したり、ＲＡＭ等の記憶部２６０への書き込み、読み出しを行うとともに、画像データの照合や加工等の所定の機能処理を実行する外部機能部３００に対するインタフェースとしての機能をも備えている。
【０２１０】
このような構成において、トップゲートドライバ２１０からトップゲートライン２０１を介して、トップゲート端子ＴＧに所定の電圧を印加することにより、フォトセンス機能が実現され、ボトムゲートドライバ２２０からボトムゲートライン２０２を介して、ボトムゲート端子ＢＧに所定の電圧を印加し、ドレインライン２０３を介して、ダブルゲート型フォトセンサ１０のドレイン電圧をコラムスイッチ２３１に取り込んで出力電圧Ｖoutとして出力することにより読み出し機能が実現される。
【０２１１】
そして、本適用例に係る画像読取装置においては、上述したようなトップゲートドライバ２１０及びボトムゲートドライバ２２０に設けられるシフトレジスタに、本発明の第１乃至第４の実施形態に係るシフトレジスタ回路を適用した構成を有し、所定の周期を有するパルス信号ＣＫ１、ＣＫ２（及び、入力制御信号φ１、φ２）に基づいて、上述したシフトレジスタ回路（図１、図６）の各信号保持ブロック（図２、図７、図１１、図１３）から順次出力される出力信号をバッファを介して、上記トップゲートライン２０１及びボトムゲートライン２０２に出力することにより、フォトセンサシステムを駆動する信号（リセットパルスφＴｉ、読み出しパルスφＢｉ）として利用される。
【０２１２】
ここで、トップゲートドライバ２１０及びボトムゲートドライバ２２０に設けられるシフトレジスタにおいて、本発明に係るシフトレジスタ回路と同等のシフト動作（すなわち、画像読取動作；第１の信号出力動作）、及び、積算電圧調整動作（第２の信号出力動作）を選択的に実行させるための動作制御信号（本発明の第１乃至第４の実施形態に示したパルス信号ＣＫ１、ＣＫ２、入力制御信号φ１、φ２及び出力制御信号ＳＥＴ、ＳＥＴＡ、ＳＥＴＢ）は、例えば、コントローラ２５０によって生成、出力するように構成することができる。また、コントローラ２５０によって出力制御信号ＳＥＴ、ＳＥＴＡ、ＳＥＴＢのみを生成、出力して、トップゲートドライバ２１０及びボトムゲートドライバ２２０内で、パルス信号ＣＫ１、ＣＫ２の信号波形を変更制御するように構成してもよい。
【０２１３】
次に、本適用例に係る画像読取装置の駆動制御方法の一例について、図面を参照して説明する。なお、以下に示す各動作においては、上記動作制御信号の信号波形や印加タイミングは、上述したコントローラ２５０により設定制御され、トップゲートドライバ２１０及びボトムゲートドライバ２２０に設けられるシフトレジスタに個別に供給されるものとして説明する。
【０２１４】
図２２は、上述したフォトセンサシステムの駆動制御方法の一例を示すタイミングチャートであり、図２３は、画像読取装置の画像読取動作及び積算電圧調整動作において、トップゲートライン及びボトムゲートラインに印加される信号の信号波形の関係を示す図である。ここでは、上述した画像読取装置及びフォトセンサシステムの構成（図２０、図２１）を適宜参照しながら、駆動制御方法を説明する。
【０２１５】
（画像読取動作）
本適用例における画像読取動作（第１の信号出力動作）は、図２２に示すように、まず、トップゲートドライバ２１０からトップゲートライン２０１の各々に、リセットパルスφＴ１、φＴ２、…φＴｎを順次印加して、初期化動作（リセット期間Ｔrst）をスタートし、各行毎のダブルゲート型フォトセンサ１１０を初期化する。
【０２１６】
次いで、リセット期間Ｔrst経過後、リセットパルスφＴ１、φＴ２、…φＴｎが順次立ち下がり、初期化動作が終了することにより、光蓄積動作がスタートして、所定の光蓄積期間Ｔｓ、各行毎のダブルゲート型フォトセンサ１０のトップゲート電極側から入射される光量に応じてチャネル領域に電荷（正孔）が発生し、蓄積される。ここで、図２２に示すように、光蓄積期間Ｔｓ内に並行して、ドレインドライバ２３０からドレインライン２０３の各々にプリチャージ電圧Ｖpgを印加することにより、プリチャージ動作（プリチャージ期間Ｔprch）をスタートし、ドレインライン２０３を介して各列毎のダブルゲート型フォトセンサ１１０のドレイン電極にプリチャージ電圧Ｖpgに基づく所定の電圧を保持させる。
【０２１７】
次いで、光蓄積期間Ｔｓ及びプリチャージ期間Ｔprchが経過（光蓄積動作及びプリチャージ動作が終了）したダブルゲート型フォトセンサ１０に対して、各行毎にボトムゲートドライバ２２０からボトムゲートライン２０２を介して、読み出しパルスφＢ１、φＢ２、…φＢｎを順次印加して、読み出し動作（読み出し期間Ｔread）をスタートし、各行毎のダブルゲート型フォトセンサ１１０に蓄積された電荷に対応するドレイン電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの変化を、各ドレインライン２０３を介して、ドレインドライバ２３０により同時に検出し、シリアルデータ又はパラレルデータからなる出力電圧Ｖoutとして読み出す。
【０２１８】
なお、各ダブルゲート型フォトセンサ１１０における入射光量の検出方法は、各ドレインライン２０３の電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの低下傾向を、読み出し動作がスタートして、所定の時間（読み出し期間Ｔread）経過後の電圧値を検出することにより、あるいは、所定のしきい値電圧を基準にして、その電圧値に至るまでの時間を検出することにより、入射光量を換算する。
【０２１９】
（積算電圧調整動作）
次いで、本適用例における積算電圧調整動作（第２の信号出力動作）は、まず、コントローラ２５０において、上述した画像読取動作期間Ｔｖに、各トップゲートライン２０１に印加されたリセットパルスφＴｉ（φＴ１、φＴ２、…φＴｎ）、及び、各ボトムゲートライン２０２に印加された読み出しパルスφＢｉ（φＢ１、φＢ２、…φＢｎ）の時間積分値を算出し、その正負極性の偏りを相殺又は調整する信号波形を有する調整信号を設定するための動作制御信号（本発明の第１乃至第４の実施形態に示したパルス信号ＣＫ１、ＣＫ２、入力制御信号φ１、φ２及び出力制御信号ＳＥＴ、ＳＥＴＡ、ＳＥＴＢ）を、トップゲートドライバ２１０及びボトムゲートドライバ２２０に設けられた各シフトレジスタに出力する。
【０２２０】
具体的には、図２３（ａ）に示すように、画像読取動作期間Ｔｖに、トップゲートライン２０１にリセットパルスφＴｉがリセット期間Ｔrst印加された場合、トップゲートライン２０１における時間積分値の平均値Ｖteは、リセットパルスφＴｉのハイレベルを正電圧ＶtgH、ローレベルを負電圧ＶtgLとすると、上記（１）式に基づいて、次式のように表される。
Ｖte＝｛ＶtgH×Ｔrst＋ＶtgL×（Ｔｖ−Ｔrst）｝／Ｔｖ・・・（３）
ここで、Ｔｖ≫Ｔrstであり、かつ、ＶtgLは、負電圧であるので、画像読取動作期間における時間積分値、又は、その平均値Ｖteは、負電圧側に大きく偏っていることになる。
【０２２１】
また、図２３（ｂ）に示すように、画像読取動作期間Ｔｖに、ボトムゲートライン２０２に読み出しパルスφＢｉが読み出し期間Ｔread印加された場合、ボトムゲートライン２０２における時間積分値の平均値Ｖbeは、読み出しパルスφＢｉのハイレベルを正電圧ＶbgH、ローレベルを負電圧ＶbgLとすると、上記（１）式に基づいて、次式のように表される。
Ｖbe＝｛ＶbgH×Ｔread＋ＶbgL×（Ｔｖ−Ｔread）｝／Ｔｖ・・・（４）
ここで、Ｔｖ≫Ｔreadであり、かつ、ＶbgLは、負電圧であるので、画像読取動作期間における時間積分値、又は、その平均値Ｖbeは、リセットパルスφＴｉの場合と同様に、負電圧側に大きく偏っていることになる。
【０２２２】
そのため、このような特定の極性に偏ったリセットパルスφＴｉ及び読み出しパルスφＢｉが各ダブルゲート型フォトセンサのトップゲート端子ＴＧ及びボトムゲート端子ＢＧに印加される状態が継続することにより、従来技術に示した場合（図２６）と同様に、トランジスタ特性の劣化を生じ、ダブルゲート型フォトセンサの受光感度の劣化や誤動作を生じる可能性がある。
【０２２３】
そこで、本適用例においては、コントローラ２５０からトップゲートドライバ２１０の動作状態を制御する動作制御信号ＡＤＴを出力して、画像読取動作期間における時間積分値、又は、その平均値Ｖteの極性の偏りに対して、次式に示すような信号波形（信号レベル及び信号幅）を有する調整信号を各トップゲートライン２０１に同時に印加するトップゲート電圧調整動作（第１の積算電圧調整動作）を実行する。
｛ＶtgH×Ｔrst＋ＶtgL×（Ｔｖ−Ｔrst）｝＋ＶtgH×Ｔwte＝０・・（５）
【０２２４】
また、同様に、コントローラ２５０からボトムゲートドライバ２２０の動作状態を制御する動作制御信号ＡＤＢを出力して、画像読取動作期間における時間積分値、又は、その平均値Ｖbeの極性の偏りに対して、次式に示すような信号波形（信号レベル及び信号幅）を有する調整信号を各ボトムゲートライン２０２に同時に印加するボトムゲート電圧調整動作（第２の積算電圧調整動作）を実行する。
｛ＶbgH×Ｔread＋ＶbgL×（Ｔｖ−Ｔread）｝＋ＶbgH×Ｔwbe＝０・・（６）
【０２２５】
なお、ここでは、調整信号の信号レベルとして、リセットパルスφＴｉ及び読み出しパルスφＢｉに用いられる信号レベル（ハイレベルＶtgH、ＶbgH）をそのまま適用した場合について示した。このような信号レベルの設定により、リセットパルスφＴｉや読み出しパルスφＢｉの信号レベルを設定する電源供給回路の構成を変更する必要がなく、また、調整信号の信号幅Ｔwte、Ｔwbeのみを制御する簡易な手法により、上記（５）、（６）式の関係を満たす、或いは、近づくような調整信号を設定することができる。
【０２２６】
このような積算電圧調整動作によれば、画像読取動作によりダブルゲート型フォトセンサ１１０に印加されるリセットパルスφＴｉや読み出しパルスφＢｉの時間積分値の極性の偏りに対して、所定の信号波形（信号レベル及び信号幅）を有する調整信号を印加することにより、上記時間積分値の極性の偏りを相殺又は調整することができるので、ダブルゲート型フォトセンサの受光感度の劣化や誤動作の発生を抑制して、読取感度の劣化や誤動作が抑制された信頼性の高い画像読取装置を提供することができる。
【０２２７】
また、トップゲート電圧調整動作及びボトムゲート電圧調整動作により、上記調整信号を複数のトップゲートライン、又は、複数のボトムゲートラインに対して、所定のタイミングで一括して同時に印加して、上記時間積分値の極性の偏りを相殺又は調整することができるので、ダブルゲート型フォトセンサの素子特性の劣化を短時間で補正することができ、画像読取装置の画像読取機能を良好に維持することができる。
【０２２８】
なお、上述した適用例においては、図２２に示したように、トップゲート電圧調整動作及びボトムゲート電圧調整動作を、異なるタイミングで実行する場合について説明したが、本発明はこれに限定されるものではなく、双方の積算電圧調整動作を同時に、又は、相互にオーバーラップさせて実行するものであってもよい。
【０２２９】
また、上述した適用例においては、トップゲート電圧調整動作及びボトムゲート電圧調整動作を、画像読取動作の直後に実行する駆動制御方法について説明したが、本発明はこれに限定されるものではなく、画像読取動作の直前に実行するものであってもよいし、所定の時間間隔毎に実行するようにしてもよい。要するに、画像読取動作の際に、ダブルゲート型フォトセンサの素子特性の劣化が補正された状態にあればよい。
【０２３０】
【発明の効果】
本発明によれば、直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、前記シフトレジスタ回路は、前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から第１の出力信号を順次出力する第１の信号出力動作と、所定の出力制御信号を入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レべル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、を選択的に実行することを特徴としている。ここで、上記第２の出力信号は、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レべル及び信号幅を有するように設定されている。
【０２３１】
すなわち、第１の信号出力動作においては、各段の信号保持手段から所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力されて、通常のシフト動作が実現される。一方、第２の信号出力動作においては、出力制御信号の入力をトリガーとして、各段の信号保持手段から所定の信号波形（信号レべル及び信号幅）を有する第２の出力信号（調整信号）が同時に出力されて、第１の信号出力動作における第１の出力信号の時間積分値の極性の偏りを調整する積算電圧調整動作が実行される。
【０２３２】
このような第１及び第２の信号出力動作を選択的に繰り返し実行することにより、シフト動作（第１の信号出力動作）において、各段の信号保持手段を構成する電界効果トランジスタのゲート電極に、正負極性の偏ったゲート信号（第１の出力信号）が印加されることに起因して、電界効果トランジスタのしきい値特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各段の信号保持手段の電界効果トランジスタのゲート電極に同時に印加されるので、シフト動作における上記ゲート信号の信号レベルの時間積分値（又は、積算電圧の時間平均値）の正又は負極性への偏りを相殺又は調整することができ、上記電界効果トランジスタのしきい値特性の変動に起因するシフトレジスタ回路の誤動作や動作特性の劣化を抑制して、信頼性の高いシフトレジスタ回路を提供することができる。
【０２３３】
また、このような構成を有するシフトレジスタ回路を、電界効果トランジスタ構造を有するフォトセンサを画像読取手段に用いた画像読取装置の読取駆動装置に適用した場合、上記第１及び第２の信号出力動作を選択的に繰り返し実行することにより、画像読取動作（第１の信号出力動作）において、各フォトセンサを走査する際に、各フォトセンサに正負極性の偏った走査信号（第１の出力信号）が印加されることに起因して、フォトセンサの素子特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各フォトセンサに同時に印加されるので、画像読取動作における上記走査信号の信号レベルの時間積分値（又は、積算電圧の時間平均値）の正又は負極性への偏りを相殺又は調整することができ、上記フォトセンサの素子特性の変動に起因する画像読取装置の誤動作や読取感度の劣化を抑制して、信頼性の高い画像読取装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るシフトレジスタ回路の第１の実施形態を示す概略構成図である。
【図２】第１の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。
【図３】第１の実施形態に適用される信号保持ブロックの各端子及び接点の電位の変化を示すタイミングチャートである。
【図４】第１の実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。
【図５】第１の実施形態に係るシフトレジスタ回路のシフト動作及び積算電圧調整動作における出力信号の信号波形の関係を示す図である。
【図６】本発明に係るシフトレジスタ回路の第２の実施形態を示す概略構成図である。
【図７】第２の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。
【図８】第２の実施形態に適用される信号保持ブロックの各端子及び接点の電位の変化を示すタイミングチャートである。
【図９】第２の実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。
【図１０】第２の実施形態に係るシフトレジスタ回路の積算電圧調整動作の詳細な電圧変化を示すタイミングチャートである。
【図１１】本発明に係るシフトレジスタ回路の第３の実施形態に適用される信号保持ブロックの具体的な構成を示す回路構成図である。
【図１２】第３の実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。
【図１３】本発明に係るシフトレジスタ回路の第４の実施形態に適用される信号保持ブロックの具体的な構成を示す回路構成図である。
【図１４】本発明に係るシフトレジスタ回路が適用される液晶表示装置（第１の適用例）の全体構成を示す概略構成図である。
【図１５】第１の適用例に係る液晶表示装置の要部構成を示す詳細図である。
【図１６】ダブルゲート型フォトセンサの概略構成を示す断面構造図である。
【図１７】ダブルゲート型フォトセンサの基本的な駆動制御動作の一例を示すタイミングチャートである。
【図１８】ダブルゲート型フォトセンサの動作を示す概念図である。
【図１９】ダブルゲート型フォトセンサの出力電圧の光応答特性を示す図である。
【図２０】本発明に係るシフトレジスタ回路が適用される画像読取装置（第２の適用例）の全体構成を示す概略構成図である。
【図２１】第２の適用例に係る画像読取装置の要部構成を示す詳細図である。
【図２２】フォトセンサシステムの駆動制御方法の一例を示すタイミングチャートである。
【図２３】第２の適用例に係る画像読取装置の画像読取動作及び積算電圧調整動作において、トップゲートライン及びボトムゲートラインに印加される信号の信号波形の関係を示す図である。
【図２４】従来技術におけるシフトレジスタ回路を示す概略構成図である。
【図２５】従来技術におけるシフトレジスタ回路の動作を示すタイミングチャートである。
【図２６】電界効果トランジスタにおけるゲート電圧−ドレイン電流特性（しきい値特性）の変動傾向を示す図である。
【図２７】フォトセンサに印加されるパルスの電圧波形と、積算電圧の時間平均値の偏りを示す図である。
【符号の説明】
ＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２、ＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２信号保持ブロック
Ｔ１１〜Ｔ１６、Ｔ２１〜Ｔ２７、Ｔ３１〜Ｔ３８、Ｔ４１〜Ｔ４８ＭＯＳトランジスタ
ＯＴ_ｋ−１〜ＯＴ_ｋ＋２出力信号
ＣＫ１、ＣＫ２パルス信号
φ１、φ２パルス信号
ＳＥＴ、ＳＥＴＡ、ＳＥＴＢ出力制御信号
ＮＡ、ＮＣ、ＮＥ、ＮＧ接点
ＮＢ、ＮＤ、ＮＦ、ＮＨ接続接点
Ｎout 出力接点
１０液晶表示パネル
２０ソースドライバ
３０ゲートドライバ
２１、３１シフトレジスタ
４０ＬＣＤコントローラ
１１０ダブルゲート型フォトセンサ
２００フォトセンサアレイ
２１０トップゲートドライバ
２２０ボトムゲートドライバ
２３０ドレインドライバ
２５０コントローラ

Claims

直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記信号保持手段は、
第１の信号タイミングで入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベルとローレベルのクロック信号とハイレベルとローレベルの第２の電圧信号が、前記出力制御部に供給され、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された前記入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号に基づいた第１の出力信号を出力する第１の信号出力動作と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、
を選択的に実行し、
前記複数の信号保持手段の各々において、
前記入力制御部は、
入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記クロック信号に基づいて前記第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備え、
前記第４のトランジスタは制御端子に接続され、前記制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力することを特徴とするシフトレジスタ回路。
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
所定の周期を有するハイレベルとローレベルのクロック信号とハイレベルとローレベルの第２の電圧信号が供給され、前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号に基づいた第１の出力信号を出力する第１の信号出力動作と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、
を選択的に実行し、
前記第２の信号出力動作の際、前記ハイレベルの前記第２の電圧信号を前記出力制御信号として入力することにより、前記ハイレベルの前記第２の電圧信号に基づいて前記第２の出力信号を出力する第１の出力状態と、前記ハイレベルの前記クロック信号に基づいて前記第２の出力信号を出力する第２の出力状態と、を切り換えて、所定の信号レベル及び信号幅を有する前記第２の出力信号を出力し、
前記入力制御部は、
前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、
前記ハイレベルの前記クロック信号に基づいて前記第１の信号出力動作に前記ハイレベルの前記第１の出力信号を出力し、前記第２の信号出力動作に、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する前記ハイレベルの第２の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、
前記第５のトランジスタに直列に接続され、第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、
を備え、
前記第４のトランジスタは第１制御端子に接続され、前記第１制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力し、
前記第６のトランジスタのゲートは第２制御端子に接続され、前記第６のトランジスタは、前記第１の信号出力動作において、前記第２制御端子に印加されたハイレベルの電圧に基づいてオンし、前記第２の信号出力動作において前記第２制御端子に印加されたローレベルの電圧に基づいてオフすることを特徴とするシフトレジスタ回路。
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベルとローレベルのクロック信号とハイレベルとローレベルの第２の電圧信号が、前記出力制御部に供給され、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号に基づいた第１の出力信号を出力する第１の信号出力動作と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、
を選択的に実行し、
前記第１の信号出力動作の際、前記クロック信号は、前記信号保持手段のうち、奇数段目の信号保持手段に対しては、第１の周期で供給され、偶数段目の信号保持手段に対しては、前記第１の周期とは反転関係を有する第２の周期で供給され、
前記入力制御部は、
前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて前記第１の信号出力動作に前記ハイレベルの前記第１の出力信号を出力し、前記第２の信号出力動作に、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する前記ハイレベルの第２の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、
前記第５のトランジスタに直列に接続され、第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、
を備え、
前記第４のトランジスタは第１制御端子に接続され、前記第１制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力することを特徴とするシフトレジスタ回路。
前記信号保持手段は、前記第１の信号出力動作の際、前記入力制御部に印加される入力制御信号の印加タイミングに基づいて、前記入力信号を取り込むことを特徴とする請求項１に記載のシフトレジスタ回路。
前記信号保持手段は、前記第１の信号出力動作の際、前記入力制御部に入力される前記入力信号の入力タイミングに基づいて、前記入力信号を取り込むことを特徴とする請求項１に記載のシフトレジスタ回路。
前記第１の信号出力動作の際に、前記出力制御部に供給される前記第２の電圧信号は、所定の低い信号レベルを有していることを特徴とする請求項１乃至３のいずれかに記載のシフトレジスタ回路。
前記第１の信号出力動作の際、前記クロック信号は、前記信号保持手段のうち、奇数段目の信号保持手段に対しては、第１の周期で供給され、偶数段目の信号保持手段に対しては、前記第１の周期とは反転関係を有する第２の周期で供給されることを特徴とする請求項１乃至３のいずれかに記載のシフトレジスタ回路。
前記第６の電圧信号は、前記第２の電圧信号と反転関係を有するように設定されていることを特徴とする請求項２又は３に記載のシフトレジスタ回路。
前記信号保持手段を構成する前記各トランジスタは、同一のチャネル型の電界効果トランジスタであることを特徴とする請求項１乃至３のいずれかに記載のシフトレジスタ回路。
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路の駆動制御方法において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベルとローレベルのクロック信号とハイレベルとローレベルの第２の電圧信号が、前記出力制御部に供給され、
前記複数の信号保持手段の各々において、
前記入力制御部は、
入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記ハイレベルの前記第２の電圧信号に基づいて第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備え、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された前記入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号に基づいた第１の出力信号を出力する第１の信号出力ステップと、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力ステップによって出力された前記第１の出力信号の信号レベルの時間積分値の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力ステップと、
を所定の順序で実行し、
前記第４のトランジスタは制御端子に接続され、前記制御端子には、前記第１の信号出力ステップにおいて前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力ステップにおいて前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力ステップにおいて前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力ステップにおいて前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力することを特徴とするシフトレジスタ回路の駆動制御方法。
請求項１記載のシフトレジスタ回路を備えた表示駆動装置において、
前記シフトレジスタ回路から順次出力された所望の画像を表示するための駆動信号に基づいて表示される複数の表示画素がマトリクス状に配列された表示手段を備えることを特徴とする表示駆動装置。
請求項１記載のシフトレジスタ回路を備えた読取駆動装置において、
前記シフトレジスタ回路から順次出力された駆動信号に基づいて画像を読み取る複数の読取画素がマトリクス状に配列された画像読取手段を備えることを特徴とする読取駆動装置。