JP3911923B2 - シフトレジスタ及び電子装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタ、及びこのシフトレジスタをドライバとして適用した撮像装置、表示装置などの電子装置に関する。
【０００２】
【従来の技術】
マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するためのドライバには、前段からの出力信号を後段に順次シフトしていくシフトレジスタが広く用いられている。従来、このようなシフトレジスタの中には、前段からの出力信号が後段にシフトしていく度に減衰してしまうものがあった。
【０００３】
特に近年における撮像素子や表示素子の高精細化の要請により、このようなシフトレジスタの段数も多くしていく必要が生じている。段数が増えることとなると、後ろの方の段での信号の減衰が激しくなってしまうという問題が生じる。このため、従来、このようなシフトレジスタには、各段からの出力信号を所定レベルまで増幅するバッファを設けるのが通常であった。が、バッファを設けることによって、シフトレジスタが大型化してしまうという問題があった。
【０００４】
ところで、このようなシフトレジスタで出力信号を順次シフトさせるために、電界効果トランジスタの電極に外部から制御信号を供給していくものがある。ところが、電界効果トランジスタは寄生容量を有しているために、外部から供給された制御信号の電圧により、そのトランジスタの他の電極の電圧まで上昇してしまうことがある。このため、当該他の電極に接続された他の素子にまで大きな電圧がかかって当該他の素子が破壊されてしまったり、蓄積された電荷によって誤動作を生じてしまうという問題もあった。
【０００５】
【発明が解決しようとする課題】
本発明は、出力信号のレベルを減衰させることなく後段にシフトしていくことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００６】
本発明は、また、トランジスタの寄生容量に起因する破壊や誤動作を防ぐことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタと、
前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする分圧素子とを備える
ことを特徴とする。
【００２２】
ここで、シフトレジスタの１番最初の段及び１番最後の段には、隣接する段の片方がない。この場合、第１のトランジスタの電流路の一端から供給される所定レベルの信号及び第５のトランジスタの制御端子に供給される信号は、例えば、外部の制御装置などから供給される、これに相当する所定の信号で代用することができる。
【００２３】
本発明のシフトレジスタでは、各段からの出力信号のレベルは、第３、第４のトランジスタがそれぞれオンしているときに外部から供給される信号のレベルにほぼ等しいものとすることができる。このため、出力信号のレベルを減衰させることなく、順次シフトしていくことが可能となる。
【００２４】
また、第３のトランジスタがオンしているときに、電流路の一端にハイレベルの第３または第４の信号が供給されると、その寄生容量がチャージアップされ、容量の電圧が上昇することが起こりうる。しかし、上記第１の観点にかかるシフトレジスタでは、各段に分圧素子を設けているため、第５のトランジスタの電流路の一端と他端との間の電圧が必要以上に大きくなることを防ぐことができる。このため、第５のトランジスタが破壊されて、シフトレジスタが故障するといったことを防ぐことができる。
【００２５】
本発明のシフトレジスタにおける前記分圧素子は、制御端子に所定の電圧が印加され、電流路の両端がそれぞれ、前記第５のトランジスタの電流路の一端と前記容量とに接続されているものとすることができる。
【００２６】
本発明のシフトレジスタにおいて、奇数番目の段には、第３、第４の信号のうちの第３の信号が外部から供給され、偶数番目の段には、第３、第４の信号のうちの第４の信号が外部から供給されるものとすることができる。この場合、第３、第４の信号はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互に駆動レベルとなるものとすることができる。
【００２７】
本発明のシフトレジスタにおいて、前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタであることを好適とする。
【００３２】
上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、複数の画素によって構成され、前記ドライバの各段から出力された出力信号によって駆動される駆動素子とを備え、
前記ドライバの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタと、
前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする分圧素子とを備える
ことを特徴とする。
【００３３】
本発明の電子装置において、前記駆動素子は、例えば、撮像素子とすることができる。
【００３４】
この場合において、前記撮像素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備えるものとしてもよい。そして、
前記ドライバは、出力信号を第１のゲート電極に出力する第１のドライバと、出力信号を第２のゲート電極に出力する第２のドライバとを含むものとすることができる。
【００３５】
ここで、撮像素子の各画素の構成から第１ゲート電極または第２ゲート電極を除いた構造のものを、ドライバを構成する各トランジスタとして適用することが可能となる。このため、撮像素子を形成した基板と同一の基板上に、同一のプロセスにおいて、ドライバを形成することが可能となる。
【００３６】
本発明の電子装置において、前記駆動素子は、また、表示素子とすることもできる。
【００３７】
この場合において、前記表示素子は、制御端子に前記ドライバの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される第６のトランジスタを、画素毎に備えるものとすることができる。
【００３８】
このとき、表示素子が備える第６のトランジスタには、ドライバを構成する各トランジスタと同一の構造のものを適用することが可能となる。このため、撮像素子を形成した基板と同一の基板上に、同一のプロセスにおいて、ドライバを形成することが可能となる。
【００３９】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００４０】
［第１の実施の形態］
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。
【００４１】
撮像素子１は、マトリクス状に配置された複数のダブルゲートトランジスタ１０で構成される。ダブルゲートトランジスタ１０のトップゲート電極はトップゲートラインＴＧＬに、ボトムゲート電極はボトムゲートラインＢＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は接地されたグラウンドラインＧｒＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の詳細については後述する。
【００４２】
トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋２５（Ｖ）または−１５（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋２５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。トップゲートドライバ２の詳細については後述する。
【００４３】
ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各ボトムゲートラインＢＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。ボトムゲートドライバ３は、コントローラから供給される信号に従って、＋１０（Ｖ）の信号を各ボトムゲートラインＢＧＬに順次選択的に出力するシフトレジスタで構成される。ボトムゲートドライバ３の詳細については後述する。
【００４４】
ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層にチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。
【００４５】
次に、図１に示す撮像素子１を構成するダブルゲートトランジスタ１０の構造とその駆動原理について説明する。
【００４６】
図２は、ダブルゲートトランジスタ１０の概略的な構造を示す断面図である。図示するように、基板１０ａ上にクロムなどからなるボトムゲート電極１０ｂが形成されている。このボトムゲート電極１０ｂを覆うように、窒化シリコンからなるボトムゲート絶縁膜１０ｃが形成されている。
【００４７】
ボトムゲート絶縁膜１０ｃ上のボトムゲート電極１０ｂと対向する位置には、アモルファスシリコンまたはポリシリコンからなる半導体層１０ｄが形成されている。そして、半導体層１０ｄ上のブロッキング層、ｎ型半導体層（図示せず）を介して、半導体層１０ｄからボトムゲート絶縁膜１０ｃに渡るように、クロムからなるドレイン電極１０ｅとソース電極１０ｆとが形成されている。これら半導体層１０ｄ、ドレイン電極１０ｅ及びソース電極１０ｆを覆うように、窒化シリコンからなるトップゲート絶縁膜１０ｇが形成されている。
【００４８】
トップゲート絶縁膜１０ｇ上の半導体層１０ｄと対向する位置には、ＩＴＯ（Indium Tin Oxide）からなるトップゲート電極１０ｈが形成されている。そして、このトップゲート電極１０ｈを覆うように、窒化シリコンからなる絶縁保護膜１０ｉが形成されている。なお、このダブルゲートトランジスタ１０において、半導体層１０ｄへの光の入射は、それぞれ透明材料で形成された絶縁保護膜１０ｉ、トップゲート電極１０ｈ及びトップゲート絶縁膜１０ｇを介してなされる。
【００４９】
図３（ａ）〜（ｄ）は、ダブルゲートトランジスタ１０の駆動原理を示す模式図である。
【００５０】
図３（ａ）に示すように、トップゲート電極（ＴＧ）に印加されている電圧が＋２５（Ｖ）で、ボトムゲート電極（ＢＧ）に印加されている電圧が０（Ｖ）であると、半導体層１０ｄ内に連続したｎチャネルが形成されず、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。また、この状態では、後述するフォトセンス状態において半導体層１０ｄの上部に蓄積された正孔が、同じ極性のトップゲート電極１０ｈの電圧により反発することにより、突出される。以下、この状態をリセット状態という。
【００５１】
図３（ｂ）に示すように、半導体層１０ｄに光が入射されると、その光量に応じて半導体層１０ｄ内に正孔−電子対が生じる。このとき、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が０（Ｖ）であると、発生した正孔−電子対のうちの正孔が半導体層１０ｄ内のブロッキング層（図の上部）に蓄積される。以下、この状態をフォトセンス状態という。なお、半導体層１０ｄ内に蓄積された正孔は、リセット状態となるまで半導体層１０ｄから吐出されることはない。
【００５２】
図３（ｃ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積されず、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）であると、半導体層１０ｄ内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体層１０ｄが高抵抗となる。このため、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００５３】
図３（ｄ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積され、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）であると、蓄積されている正孔が負電圧の印加されているトップゲート電極１０ｈに引き寄せられて保持し、トップゲート電極１０ｈの負電圧が半導体層１０ｄに及ぼす影響を緩和させる。このため、半導体層１０ｄのボトムゲート電極１０ｂ側にｎチャネルが形成され、半導体層１０ｄが低抵抗となる。このため、ドレイン電極（Ｄ）に＋１０（Ｖ）の電圧が供給されると、ソース電極（Ｓ）１０ｆとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００５４】
次に、図１に示すトップゲートドライバ２及びボトムゲートドライバ３の詳細について説明する。図４は、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、いずれのドライバ２、３として適用される場合も、このシフトレジスタは、ｎ個の段ＲＳ１（１）〜ＲＳ１（ｎ）から構成される。
【００５５】
各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、制御信号端子Φ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋを有している。出力信号端子ＯＵＴは、各段ＲＳ１（ｋ）の出力信号ｏｕｔ（ｋ）を出力する端子である。出力信号ｏｕｔ（ｋ）は、それぞれ撮像素子１の各トップゲートラインＴＧＬ（トップゲートドライバ２として適用の場合）、或いは各ボトムゲートラインＢＧＬ（ボトムゲートドライバ３として適用の場合）に出力される。
【００５６】
入力信号端子ＩＮは、コントローラからのスタート信号Ｖｓｔ（１番目の段ＲＳ１（１）の場合）、または前の段ＲＳ（ｋ−１）（ｋ：２〜ｎの整数）から出力された出力信号ｏｕｔ（ｋ−１）（２番目以降の段の場合）が入力される端子である。
【００５７】
定電圧入力端子ＳＳは、コントローラからの定電圧Ｖｓｓが供給される端子である。定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは、−１５（Ｖ）（トップゲートドライバ２として適用の場合）、或いは０（Ｖ）（ボトムゲートドライバ３として適用の場合）である。基準電圧入力端子ＤＤは、所定の基準電圧Ｖｄｄが供給される端子である。基準電圧入力端子ＤＤに供給される基準電圧のレベルは、＋２５（Ｖ）である。
【００５８】
クロック信号入力端子ｃｌｋは、コントローラからのクロック信号ＣＫ１（奇数番目の段の場合）、或いはクロック信号ＣＫ２（偶数段目の段の場合）が供給される端子である。クロック信号ＣＫ１、ＣＫ２はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互に駆動レベルとなる。トップゲートドライバ２として適用した場合は、クロック信号ＣＫ１、ＣＫ２は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋２５（Ｖ）、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が−１５（Ｖ）である。一方、ボトムゲートドライバ３として適用した場合は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋１０（Ｖ）、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が０（Ｖ）である。
【００５９】
制御信号端子Φは、コントローラからの制御信号φ１（奇数番目の段の場合）、或いは制御信号φ２（偶数番目の段の場合）が供給される端子である。制御信号φ１、φ２のハイレベルは、後述するようにこれが供給されるｎチャネルのＴＦＴのオンレベルとなる所定の値、ローレベルは、そのＴＦＴのオフレベルとなる所定の値である。
【００６０】
図５は、上記構成のシフトレジスタの各段ＲＳ１（１）〜ＲＳ１（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ１（１）〜ＲＳ１（ｎ）は、基本構成として５つのＴＦＴ（Thin Film Transistor）２１〜２５と、付加構成として１つのＴＦＴ３１とを有している。ＴＦＴ２１〜２５、３１は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成されるもので、図２に示したダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造となっている。
【００６１】
ＴＦＴ２１のゲート電極（制御端子）は制御信号端子Φに、ドレイン電極（電流路の一端）は入力信号端子ＩＮに、ソース電極（電流路の他端）はＴＦＴ２２、２４のゲート電極（制御端子）に接続されている。ＴＦＴ２３のゲート電極（制御端子）とドレイン電極（電流路の一端）とは基準電圧入力端子ＤＤに接続されている。ＴＦＴ２２のドレイン電極（電流路の一端）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２４のドレイン電極（電流路の一端）はクロック信号入力端子ｃｌｋに、ソース電極（電流路の他端）はＴＦＴ２５のドレイン電極（電流路の一端）と出力信号端子ＯＵＴとに接続されている。ＴＦＴ２５のゲート電極（制御端子）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。
【００６２】
また、ＴＦＴ２１のソース電極とＴＦＴ２２、２４のゲート電極との間の配線及びこれと関係するＴＦＴ２１、２２、２４の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。
【００６３】
ＴＦＴ２１のゲート電極には、コントローラからの制御信号φ１またはφ２が供給される。ＴＦＴ２１のドレイン電極には、前の段ＲＳ１（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２１は、ハイレベル（オンレベル）の信号φ１またはφ２が供給されたときにオンし、出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３１を介して容量Ａに電荷をチャージさせる。
【００６４】
ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されている。これにより、ＴＦＴ２３は、常にオン状態となっている。ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００６５】
ＴＦＴ２２は、容量Ａに電荷がチャージされていないときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧ＶｄｄをＴＦＴ２５のゲート電極に供給させる。また、ＴＦＴ２２は、容量Ａに電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで、ＴＦＴ２３のソース電極とＴＦＴ２５のゲート電極との間に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２５の閾値電圧よりも十分に低い電圧となる。
【００６６】
ＴＦＴ２４は、容量Ａがチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、入力されたクロック信号ＣＫ１、ＣＫ２によりゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量がチャージアップされることにより、容量Ａの電位が後述するように上昇し、そして、ゲート飽和電圧にまで達するとソース−ドレイン電流が飽和する。これにより、出力信号ｏｕｔ（ｋ）は、実質的にクロック信号ＣＫ１、ＣＫ２とほぼ同電位となる。ＴＦＴ２４は、また、容量Ａに電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ドレイン電極に供給されたクロック信号ＣＫ１、ＣＫ２の出力を遮断する。
【００６７】
ＴＦＴ２５のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２５は、容量Ａに電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２４のソース電極から出力された信号のレベルを当該段の出力信号ｏｕｔ（ｋ）として出力させる。ＴＦＴ２５は、また、容量Ａに電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ｏｕｔ（ｋ）として出力させる。
【００６８】
ＴＦＴ３１は、ゲート電極（制御端子）に基準電圧Ｖｄｄが常時供給され、常にオン状態となっており、ドレイン電極（電流路の一端）がＴＦＴ２１のソース電極に接続され、ソース電極（電流路の一端）がＴＦＴ２２、２４のゲート電極に接続されている。ＴＦＴ３１は、そのオン抵抗により、ＴＦＴ２４の寄生容量に起因して上昇した容量Ａの電圧を分圧させて、ＴＦＴ２１のドレイン電極とソース電極との間の電圧を低く抑える負荷としての機能を有する。付加構成のＴＦＴ３１が果たす役割については、さらに詳しく後述する。
【００６９】
以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ入出力される信号のレベルとタイミングとが異なるだけであるので、以下の説明において、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。
【００７０】
図６は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。図中、１ｔ分の期間が１選択期間である。ここでは、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としているが、１番目の段も出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、他の奇数番目の段と同じである。また、偶数番目の段も、制御信号φ１を制御信号φ２に、クロック信号ＣＫ１をクロック信号ＣＫ２とすれば、奇数番目の段と同じ動作である。ただし、上述したように通常コントローラからトップゲートドライバ２の各段の定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは−１５（Ｖ）であるが、定電圧Ｖｓｓのレベルが０（Ｖ）でもほぼ同じように動作される。
【００７１】
タイミングｔ０〜ｔ１の間、クロック信号ＣＫ２がハイレベル（２５（Ｖ））となると、前の段ＲＳ１（ｋ−１）から当該段ＲＳ１（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）のレベルが２５（Ｖ）となる（図中、一点鎖線で示す）。この間において、制御信号端子Φから入力される制御信号φ１が一定期間ハイレベルに変化すると、この一定期間だけＴＦＴ２１がオンし、入力端子ＩＮに供給された出力信号ｏｕｔ（ｋ−１）の２５（Ｖ）がＴＦＴ２１のソース電極から出力される。
【００７２】
これにより、ＴＦＴ２１のソース電極とＴＦＴ３１のドレイン電極との間の配線Ｃの電位（図中、点線で示す）が上昇し、さらに、常時オンしているＴＦＴ３１の電位からこれが出力されることにより、容量Ａの電位（図中、実線で示す）が上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ１（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。
【００７３】
次に、タイミングｔ１〜ｔ２の間において、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ１が２５（Ｖ）に変化する。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ１（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ１のレベルとほぼ同電位の２５（Ｖ）となる（図中、破線で示す）。
【００７４】
また、このタイミングｔ１〜ｔ２の間は、ＴＦＴ２４の前述した寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、トップゲートドライバ２の各段の定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルが−１５（Ｖ）の場合、入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化していることから、実際の入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。また、定電圧Ｖｓｓのレベルが０（Ｖ）の場合、その差は４５（Ｖ）となる。しかしながら、このような電圧は、負荷として作用するＴＦＴ３１とＴＦＴ２１との間で分圧され、配線Ｃの電位は、２５（Ｖ）程度に抑えられる。すなわち、ＴＦＴ３１によって、ＴＦＴ２１のドレイン電極とソース電極との間の電圧が抑えられる。
【００７５】
次に、タイミングｔ２になると、クロック信号ＣＫ１のレベルが−１５（Ｖ）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５（Ｖ）となる。また、ＴＦＴ２４の寄生容量へチャージされた電荷が放出され、容量Ａの電位が低下する。配線Ｃの電位も、容量Ａの電位と同程度にまで低下する。さらに、タイミングｔ３までの間で制御信号φ１が一定期間ハイレベルになると、ＴＦＴ２１が再びオンし、容量Ａに蓄積された電荷がＴＦＴ３１、２１、及び前の段ＲＳ１（ｋ−１）のＴＦＴ２５（オン状態）を介して放出される。これにより、容量Ａ及び配線Ｃの電位が、定電圧Ｖｓｓのレベルが−１５（Ｖ）の場合−１５（Ｖ）に、また定電圧Ｖｓｓのレベルが０（Ｖ）の場合ほぼ０（Ｖ）にまで低下する。
【００７６】
なお、前の段ＲＳ１（ｋ−１）の出力信号ｏｕｔ（ｋ−１）がハイレベルとならない期間においても当該段ＲＳ１（ｋ）のＴＦＴ２１のゲート電極に供給される制御信号φ１がハイレベルとなり、またＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１のレベルがハイレベルとなることがある。この際、ＴＦＴ２１のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜による寄生容量、或いはＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量に電荷がチャージされることから、容量Ａの電位は、図に示すように若干変動する。
【００７７】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつ２５（Ｖ）に変化し、順次シフトしていく。
【００７８】
また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）であり、この際の容量Ａのレベルは１８（Ｖ）程度である。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、１選択期間１ｔよりも短い所定の期間である。
【００７９】
次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。
【００８０】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００８１】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００８２】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。
【００８３】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８４】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。
【００８５】
ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ４．５からＴ５までの期間で各ドレインラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８６】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８７】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、２行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８８】
ここで、２行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ５．５からＴ６までの期間で各ドレインラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８９】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００９０】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、３行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。
【００９１】
ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ６．５からＴ７までの期間で各ドレインラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００９２】
こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
【００９３】
以下、付加構成のＴＦＴ３１が果たす役割について詳細に説明する。ここでは、比較例を以てその役割を説明する。図８は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。これは、図５に示す回路から付加構成のＴＦＴ３１を除いたもので、ＴＦＴ２１のソース電極１０ｆが容量Ａに直接接続されている。なお、シフトレジスタの全体構成としては、上記の図４に示すものと同じである。
【００９４】
次に、この比較例のシフトレジスタの動作を、トップゲートドライバ２として適用した場合を例として説明する。図９は、トップゲートドライバ２として適用した場合におけるこの比較例のシフトレジスタの動作を示すタイミングチャートである。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としている。
【００９５】
この比較例のシフトレジスタは、出力信号ｏｕｔ（ｋ）のレベルがハイレベルとなるタイミングｔ１〜ｔ２の間における動作が、上記の実施の形態のシフトレジスタにおけるものと大きく異なる。
【００９６】
タイミングｔ１〜ｔ２の間は、ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化し、入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。
【００９７】
この６０（Ｖ）の電圧は、付加構成のＴＦＴ３１がないことから、分圧されることなくＴＦＴ２１のドレイン電極とソース電極との間にかかり、上記の実施の形態の場合よりも、ＴＦＴ２１が破損し易くなる。また、長時間の使用によるＴＦＴ２１の特性変動も、上記の実施の形態の場合よりも大きくなる。このため、この比較例のシフトレジスタは、上記の実施の形態のシフトレジスタよりも故障し易いものとなる。
【００９８】
また、付加構成のＴＦＴ３１を有しないことにより、ＴＦＴ２４の上述した寄生容量、或いはＴＦＴ２１のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜による寄生容量による容量Ａの電位の変動が緩衝されない。このため、長期間の使用によって容量Ａに累積的に蓄積される電荷の量が上記の実施の形態のものよりも多くなり、ＴＦＴ２２、２４の閾値電圧を超えることになるまでの時間が上記の実施の形態のものよりも短い。また、ＴＦＴ２２、２４のゲート電極の電位の変動も激しくなり、長期間の使用によってＴＦＴ２２、２４の特性も、上記の実施の形態のものよりも変動しやすくなる。
【００９９】
以上説明したように、この実施の形態にかかる撮像装置では、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）から信号ＣＫ１、ＣＫ２のハイレベルをほぼそのまま出力信号のレベルとして出力することができる。このため、各段ＲＳ１（ｋ）にバッファ等を設けなくても、出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【０１００】
また、シフトレジスタの各段ＲＳ１（ｋ）は、基本構成のＴＦＴ２１〜２５に加えて、付加構成のＴＦＴ３１を有している。このため、ＴＦＴ２４がオンしているとき、ＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１、ＣＫ２がハイレベルとなり、その寄生容量がチャージアップされて容量Ａの電位が上昇しても、ＴＦＴ３１が分圧するためにＴＦＴ２１のドレイン電極とソース電極との間の電圧がそれほど大きくならない。このため、容量Ａの電位上昇によってＴＦＴ２１が破壊されて、シフトレジスタが故障するのを防ぐことができる。
【０１０１】
また、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタは、ＴＦＴ２１〜２５、３１のみで、他の素子を用いることなく構成することができる。ここで、ＴＦＴ２１〜２５、３１は、撮像素子１を構成するダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造を有している。このため、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、同一プロセスでＴＦＴ２１〜２５、３１を、すなわちトップゲートドライバ２及びボトムゲートドライバ３を形成することができる。
【０１０２】
さらに、図６と図９とを比較して分かるように、この実施の形態においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタは、比較例のシフトレジスタに比べて、各段ＲＳ１（ｋ）からハイレベルの出力信号ｏｕｔ（ｋ）を出力しない期間において、容量Ａの電位のばらつきが小さい。すなわち、この実施の形態で適用されたシフトレジスタは、長期間使用した場合においても、比較例のシフトレジスタに比べて意図せずに容量Ａに蓄積されてしまう電荷の量が少ない。このため、長期間安定して動作することが可能となる。
【０１０３】
［第２の実施の形態］
この実施の形態にかかる撮像装置の構成は、第１の実施の形態にかかるものとほぼ同じである。但し、この実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３の構成が第１の実施の形態のものと異なり、また、これらにコントローラから供給される制御信号Ｔｃｎｔ、Ｂｃｎｔに含まれる信号が第１の実施の形態のものと異なる。
【０１０４】
図１０は、この実施の形態において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。このシフトレジスタは、ドライバ２、３のいずれとして適用される場合にも、撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、ｎ個の段ＲＳ２（１）〜ＲＳ２（ｎ）から構成される。
【０１０５】
各段ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、クロック信号入力端子ｃｌｋ、及びリセット信号入力端子ＲＳＴを有している。入力信号端子ＩＮ、出力信号端子ＯＵＴ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋの機能、供給される信号の内容は、第１の実施の形態のものと同様である。
【０１０６】
リセット信号入力端子ＲＳＴは、後ろの段ＲＳ２（ｋ＋１）（ｋ：１〜ｎ−１の整数）からの出力信号ｏｕｔ（ｋ＋１）（ｎ−１番目迄の段の場合）、或いはコントローラからのリセット信号Ｖｒｓｔ（１番目の段ＲＳ２（１）の場合）が入力される端子である。
【０１０７】
図１１は、上記構成のシフトレジスタの各段ＲＳ２（１）〜ＲＳ２（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ２（１）〜ＲＳ２（ｎ）は、基本構成として６つのＴＦＴ２２〜２７と、付加構成として１つのＴＦＴ３２とを有している。ＴＦＴ２２〜２５の機能は、第１の実施の形態のものと同様である。また、ＴＦＴ２６、２７、３２も、ＴＦＴ２２〜２５と同様に、ｎチャネルＭＯＳ型の電界効果トランジスタで構成されている。
【０１０８】
ＴＦＴ２６のゲート電極及びドレイン電極は入力信号端子ＩＮに、ソース電極はＴＦＴ２２、２４のゲート電極に接続されている。ＴＦＴ２７のゲート電極（制御端子）は基準電圧入力端子ＤＤに、ドレイン電極（電流路の一端）は後述するように形成された容量Ａの配線に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２６のソース電極とＴＦＴ２２、２４のゲート電極及びＴＦＴ２７のドレイン電極との間の配線には、この配線自体と関係するＴＦＴ２２、２４、２６、２７の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。
【０１０９】
ＴＦＴ２６のゲート電極とドレイン電極とには、前の段ＲＳ２（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２６は、ハイレベル（御レベル）の出力信号ｏｕｔ（ｋ−１）が供給されたときにオンし、この出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３２を介して容量Ａに電荷をチャージさせる。
【０１１０】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ｏｕｔ（ｋ＋１）がハイレベルになったときにオンし、容量Ａに蓄積された電荷をディスチャージさせる。
【０１１１】
ＴＦＴ３２は、ゲート電極（制御端子）に基準電圧Ｖｄｄが常時供給され、常にオン状態となっており、ドレイン電極（電流路の一端）はＴＦＴ２６のソース電極に接続され、ソース電極（電流路の他端）は、ＴＦＴ２７のソース電極（電流路の他端）、及びＴＦＴ２２、２４のゲート電極（制御端子）に接続されている。ＴＦＴ３２は、そのオン抵抗により、ＴＦＴ２４の寄生容量に起因して上昇した容量Ａの電圧を分圧させて、ＴＦＴ２１のドレイン電極とソース電極との間の電圧を低く抑える負荷としての機能を有する。付加構成のＴＦＴ３２が果たす役割については、さらに詳しく後述する。
【０１１２】
以下、この実施の形態にかかる撮像装置の動作について説明する。第１の実施の形態との違いは、トップゲートドライバ２及びボトムゲートドライバ３の動作のみであり、これについて説明する。この実施の形態でも、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ制御信号Ｔｃｎｔ、Ｂｃｎｔとして供給される入出力される信号のレベルとタイミングとが異なるだけであるので、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。
【０１１３】
図１２は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。ただし、上述したように通常コントローラからトップゲートドライバ２の各段の定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは−１５（Ｖ）であるが、ここでは、０（Ｖ）に設定している。図中、１ｔ分の期間が１選択期間である。ここでは、最終段以外の偶数番目の段ＲＳ２（ｋ）（ｋ：２，４，・・・，ｎ−２）を例としている。最終段も出力信号ｏｕｔ（ｋ＋１）をコントローラからのリセット信号Ｖｒｓｔとすれば、他の偶数番目の段と同じである。また、奇数番目の段もクロック信号ＣＫ２をクロック信号ＣＫ１と、さらに１番目の段では出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、偶数番目の段と同じである。
【０１１４】
タイミングｔ０〜ｔ１の間の一定期間、クロック信号ＣＫ２がハイレベル（２５（Ｖ））となると、前の段ＲＳ２（ｋ−１）から当該段ＲＳ２（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）のレベルが２５（Ｖ）となる（図中、一点鎖線で示す）。この間、ＴＦＴ２６は、ゲート電極の電位が２５（Ｖ）となってオンし、出力信号ｏｕｔ（ｋ−１）の２５（Ｖ）がＴＦＴ２６のソース電極から出力される。
【０１１５】
これにより、ＴＦＴ２６のソース電極とＴＦＴ３２のドレイン電極との間の配線Ｃの電位（図中、点線で示す）が上昇し、さらに、常時オンしているＴＦＴ３２の電位からこれが出力されることにより、容量Ａの電位（図中、実線で示す）が上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ２（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。
【０１１６】
次に、タイミングｔ１〜ｔ２の間の一定期間、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ２が２５（Ｖ）に変化する。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ２（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ２のレベルとほぼ同電位の２５（Ｖ）となる（図中、破線で示す）。
【０１１７】
この期間は、ＴＦＴ２４の前述した寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、定電圧Ｖｓｓのレベルが−１５（Ｖ）であれば入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化していることから、入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。また定電圧Ｖｓｓのレベルが０（Ｖ）の場合、入力端子ＩＮと容量Ａとの間の電圧は４５（Ｖ）となる。しかしながら、このような電圧は、負荷として作用するＴＦＴ３２とＴＦＴ２６との間で分圧され、配線Ｃの電位は、２５（Ｖ）程度に抑えられる。すなわち、ＴＦＴ３２によって、ＴＦＴ２６のドレイン電極とソース電極との間の電圧の上昇が抑えられる。
【０１１８】
次に、タイミングｔ１〜ｔ２の間の終わりの方の期間になると、クロック信号ＣＫ２のレベルが−１５（Ｖ）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５（Ｖ）となる。また、ＴＦＴ２４の寄生容量へチャージされた電荷が放出され、容量Ａの電位が低下する。配線Ｃの電位も、容量Ａの電位と同程度にまで低下する。
【０１１９】
さらに、タイミングｔ３になると、リセット信号入力端子ＲＳＴに後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）（ハイレベル）が入力される。これにより、ＴＦＴ２７がオンし、容量Ａに蓄積された電荷がＴＦＴ２７を介して放出される。これにより、容量Ａ及び配線Ｃの電位が、定電圧Ｖｓｓのレベルが−１５（Ｖ）の場合−１５（Ｖ）に、また定電圧Ｖｓｓのレベルが０（Ｖ）の場合ほぼ０（Ｖ）にまで低下する。
【０１２０】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ２（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつ２５（Ｖ）に変化し、順次シフトしていく。
【０１２１】
また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）であり、この際の容量Ａのレベルは１８（Ｖ）程度である。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、トップゲートドライバ２として適用した場合よりも短い所定の期間である。
【０１２２】
以下、付加構成のＴＦＴ３２が果たす役割について詳細に説明する。ここでは、比較例を以てその役割を説明する。図１３は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。これは、図１１に示す回路から付加構成のＴＦＴ３２を除いたもので、ＴＦＴ２７のソース電極１０ｆが容量Ａに直接接続されている。なお、シフトレジスタの全体構成としては、上記の図１０に示すものと同じである。
【０１２３】
次に、この比較例のシフトレジスタの動作を、トップゲートドライバ２として適用した場合を例として説明する。図１４は、トップゲートドライバ２として適用した場合におけるこの比較例のシフトレジスタの動作を示すタイミングチャートである。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の偶数番目の段ＲＳ２（ｋ）（ｋ：２，４，・・・，ｎ）を例としている。
【０１２４】
タイミングｔ１〜ｔ２の間は、ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、定電圧Ｖｓｓのレベルが−１５（Ｖ）であれば入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化し、入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。また定電圧Ｖｓｓのレベルが０（Ｖ）の場合、入力端子ＩＮと容量Ａとの間の電圧は４５（Ｖ）となる。
【０１２５】
この６０（Ｖ）または４５（Ｖ）の電圧は、付加構成のＴＦＴ３２がないことから、分圧されることなくＴＦＴ２６のドレイン電極とソース電極との間にかかり、上記の実施の形態の場合よりも、ＴＦＴ２６が破損し易くなる。また、長時間の使用によるＴＦＴ２６の特性変動も、上記の実施の形態の場合よりも大きくなる。このため、この比較例のシフトレジスタは、上記の実施の形態のシフトレジスタよりも故障し易いものとなる。
【０１２６】
以上説明したように、この実施の形態にかかる撮像装置において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、各段ＲＳ２（ｋ）（ｋ：１〜ｎ）から出力される出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【０１２７】
また、シフトレジスタの各段ＲＳ２（ｋ）は、基本構成のＴＦＴ２２〜２７に加えて、付加構成のＴＦＴ３２を有している。このため、ＴＦＴ２４がオンしているとき、ＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１、ＣＫ２がハイレベルとなり、その寄生容量がチャージアップされて容量Ａの電位が上昇しても、ＴＦＴ３２が分圧するためにＴＦＴ２６のドレイン電極とソース電極との間の電圧がそれほど大きくならない。このため、容量Ａの電位上昇によってＴＦＴ２６が破壊されて、シフトレジスタが故障するのを防ぐことができる。
【０１２８】
また、この実施の形態でトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、ＴＦＴ２２〜２７、３２のみで他の素子を用いることなく構成することができるので、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、トップゲートドライバ２及びボトムゲートドライバ３を形成することができる。さらに、第１の実施の形態と同様に、この実施の形態で適用されるシフトレジスタも、実験結果によれば、長期間使用しても安定的に動作するものとなる。
【０１２９】
［第３の実施の形態］
この実施の形態にかかる撮像装置の構成は、第１、第２の実施の形態にかかるものとほぼ同じである。また、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成も第２の実施の形態のものと同じである。但し、この実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの各段の構成が第２の実施の形態のものと異なる。
【０１３０】
図１５は、この実施の形態において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。図示するように、このシフトレジスタの各段ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、図１３に示す構成に加えて、付加構成としてのＴＦＴ３３を有している。
【０１３１】
ＴＦＴ３３は、ゲート電極（制御端子）に基準電圧Ｖｄｄが常時供給され、常にオン状態となっており、ドレイン電極（電流路の一端）がＴＦＴ２７のソース電極に接続され、ソース電極（電流路の一端）がＴＦＴ２２、２４のゲート電極に接続されている。ＴＦＴ３３は、そのオン抵抗により、ＴＦＴ２４の寄生容量に起因して上昇した容量Ａの電圧を分圧させて、ＴＦＴ２７のドレイン電極とソース電極との間の電圧を低く抑える負荷としての機能を有する。
【０１３２】
以下、この実施の形態にかかる撮像装置の動作について説明する。第２の実施の形態の図１１に示す構成との違いは、付加構成としてＴＦＴ３２がなく、ＴＦＴ３３があることであるので、容量Ａに蓄積された電荷がＴＦＴ３３、ＴＦＴ２７を介してディスチャージされること以外は、容量Ａの電位がどのように分圧されるかだけなので、以下ではこの部分のみを説明することとする。
【０１３３】
タイミングｔ１〜ｔ２の間の一定期間、ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間の寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、定電圧Ｖｓｓのレベルが−１５（Ｖ）であれば入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化していることから、定電圧入力端子ＳＳと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。また定電圧Ｖｓｓのレベルが０（Ｖ）の場合、入力端子ＩＮと容量Ａとの間の電圧は４５（Ｖ）となる。しかしながら、このような電圧は、負荷として作用するＴＦＴ３３とＴＦＴ２７との間で分圧され、配線Ｃの電位は、２５（Ｖ）程度に抑えられる。すなわち、ＴＦＴ３３によって、ＴＦＴ２３のドレイン電極とソース電極との間の電圧の上昇が抑えられる。
【０１３４】
次に、タイミングｔ１〜ｔ２の間の終わりの方の期間になると、クロック信号ＣＫ２のレベルが−１５（Ｖ）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５（Ｖ）となる。また、ＴＦＴ２４の寄生容量へチャージされた電荷が放出され、容量Ａの電位が低下する。配線Ｃの電位も、容量Ａの電位と同程度にまで低下する。そして、タイミングｔ３になると、リセット信号入力端子ＲＳＴに後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）（ハイレベル）が入力される。これにより、ＴＦＴ２７がオンし、容量Ａに蓄積された電荷がＴＦＴ３３及びＴＦＴ２７を介して放出される。これにより、容量Ａ及び配線Ｃの電位が、定電圧Ｖｓｓのレベルが−１５（Ｖ）の場合−１５（Ｖ）に、また定電圧Ｖｓｓのレベルが０（Ｖ）の場合ほぼ０（Ｖ）にまで低下する。
【０１３５】
以上説明したように、この実施の形態にかかる撮像装置において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、各段ＲＳ２（ｋ）（ｋ：１〜ｎ）から出力される出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【０１３６】
また、シフトレジスタの各段ＲＳ２（ｋ）は、基本構成のＴＦＴ２２〜２７に加えて、付加構成のＴＦＴ３３を有している。このため、ＴＦＴ２４がオンしているとき、ＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１、ＣＫ２がハイレベルとなり、その寄生容量がチャージアップされて容量Ａの電位が上昇しても、ＴＦＴ３３が分圧するためにＴＦＴ２７のドレイン電極とソース電極との間の電圧がそれほど大きくならない。このため、容量Ａの電位上昇によってＴＦＴ２７が破壊されて、シフトレジスタが故障するのを防ぐことができる。
【０１３７】
また、この実施の形態でトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、ＴＦＴ２２〜２７、３３のみで他の素子を用いることなく構成することができるので、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、トップゲートドライバ２及びボトムゲートドライバ３を形成することができる。さらに、第１の実施の形態と同様に、この実施の形態で適用されるシフトレジスタも、実験結果によれば、長期間使用しても安定的に動作するものとなる。
【０１３８】
［実施の形態の変形］
本発明は、上記の第１〜第３の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について説明する。
【０１３９】
上記の第２、第３の実施の形態では、シフトレジスタのｎ番目の段ＲＳ２（ｎ）は、他の段と異なり、コントローラからリセット信号Ｖｒｓｔをリセット端子ＲＳＴに供給するものとしていた。これに対して、シフトレジスタの段数を撮像素子１の段数ｎよりも１だけ多いｎ＋１とし、段ＲＳ２（ｎ＋１）の出力信号ｏｕｔ（ｎ＋１）を段ＲＳ２（ｎ）のリセット信号として供給してもよい。この場合、段ＲＳ２（ｎ＋１）の出力信号ｏｕｔ（ｎ＋１）は、リセット信号としてだけ用いられ、撮像素子１には出力されない。
【０１４０】
上記の第２、第３の実施の形態では、シフトレジスタの各段ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、基本構成のＴＦＴ２２〜２７に加えて、それぞれ付加構成として１つずつのＴＦＴ３２、ＴＦＴ３３を有するものとしていた。これに対して、図１７に示すように、シフトレジスタの各段ＲＳ２（ｋ）が付加構成として２つのＴＦＴ３２、３３を有していてもよい。この場合、上記の第２、第３の実施の形態のものの複合的な効果を得ることができる。
【０１４１】
上記の第１〜第３の実施の形態では、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、ゲート電極に基準電圧Ｖｄｄが常時印加されたＴＦＴ３１〜３３を備え、これによって容量Ａの電圧を分圧させることによって、それぞれＴＦＴ２１、２６、２７のゲート電極とソース電極との間の電位差が膨大な値になるのを防いでいた。しかしながら、電圧の分圧が目的であるならば、ＴＦＴ２１、２６、２７の特性に合わせた他の素子（例えば、抵抗素子）を適用することも可能である。
【０１４２】
この他にも、上記の第１〜第３の実施の形態で示したシフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）の構成は、適宜変更することが可能である。例えば、基本構成としてのＴＦＴ２３は、ＴＦＴ以外の抵抗素子に置き換えてもよい。また、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、ゲート電極にクロック信号ＣＫ１、ＣＫ２のレベルを反転した信号が供給され、ドレイン電極がＴＦＴ２４のソース電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴをさらに備えるものとしてもよい。
【０１４３】
さらに、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、フローティングを防ぐためのプルアップ用、プルダウン用のＴＦＴや抵抗素子などを適宜付加した構成としてもよい。さらに、クロック信号入力端子ｃｌｋとＴＦＴ２５のゲート電極との間に、ＴＦＴを挿入した構成とすることなどもできる。
【０１４４】
上記の第１〜第３の実施の形態では、ダブルゲートトランジスタ１０をマトリクス状に配した撮像素子１を、トップゲートドライバ２及びボトムゲートドライバ３を用いて駆動する撮像装置を例として説明した。しかしながら、本発明は、これに限られず、マトリクス状などの所定の配列で画素を配した他のタイプの撮像素子或いは表示素子を、第１〜第３の実施の形態で示したシフトレジスタと同一の構成を有するドライバで駆動する撮像装置或いは表示装置にも適用することができる。
【０１４５】
例えば、図１８に示すような液晶表示装置への適用を例として説明する。図示するように、この液晶表示装置は、液晶表示素子５と、ゲートドライバ６と、ドレインドライバ７とを有している。
【０１４６】
液晶表示素子５は、一対の基板に液晶を封入して構成されるもので、その一方の基板には、ＴＦＴ５０がマトリクス状に形成されている。各ＴＦＴ５０のゲート電極はゲートラインＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は同様にマトリクス状に形成された画素電極に形成されている。他方の基板には、定電圧が印加されている共通電極が形成されており、この共通電極と各画素電極との間に、画素容量５１が形成される。そして、画素容量５１に蓄積された電荷によって液晶の配向状態が変化することで、液晶表示素子５は、透過させる光の量を制御して画像を表示するものである。
【０１４７】
ゲートドライバ６は、上記の第１〜第３の実施の形態においてトップゲートドライバ２及びボトムゲートドライバ３として適用したシフトレジスタのいずれか、或いは上記で説明した変形例のものを以て構成される。ゲートドライバ６は、コントローラからの制御信号Ｇｃｎｔに従って、ゲートラインＧＬを順次選択して所定の電圧を出力する。但し、制御信号Ｇｃｎｔとして供給される定電圧Ｖｓｓは０（Ｖ）であり、また、出力電圧は、ＴＦＴ５０の特性に従うもので、コントローラから制御信号Ｇｃｎｔとして供給される信号ＣＫ１、ＣＫ２のレベルもこれに従っている。
【０１４８】
ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従って、コントローラから画像データｄａｔａを順次取り込む。１ライン分の画像データｄａｔａを蓄積すると、ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従ってこれをドレインラインＤＬに出力し、ゲートドライバ６によって選択されたゲートラインＧＬに接続されているＴＦＴ５０（オン状態）を介して、画素容量５１に蓄積させる。
【０１４９】
この液晶表示装置において、液晶表示素子５上に画像を表示する場合には、まず、ゲートドライバ６は、画像データｄａｔａを書き込むべき行のゲートラインＧＬに対応した段からハイレベルの信号を出力し、当該行のＴＦＴ５０をオンさせる。当該行のＴＦＴ５０がオンしているタイミングにおいて、ドレインドライバ７は、蓄積した画像データｄａｔａに応じた電圧をドレインラインＤＬに出力し、オンしているＴＦＴ５０を介して画素容量５１に書き込む。以上の動作の繰り返しにより、画素容量５１に画像データｄａｔａが書き込まれ、これに応じて液晶の配向状態が変化して、液晶表示素子５上に画像が表示される。
【０１５０】
この液晶表示装置では、液晶表示素子５は、一方の基板上にＴＦＴ５０がマトリクス状に形成されたものとなっている。このＴＦＴ５０の構造も、ゲートドライバ６に適用したシフトレジスタを構成するＴＦＴ２１〜２７、３１〜３３と基本的に同じである。従って、ゲートドライバ６を、液晶表示素子５を構成する一方の基板上に、同時プロセスにおいて形成することが可能となる。
【０１５１】
さらには、上記の第１〜第３の実施の形態における構成、或いはそれを上記したように変形した構成を有するシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしての用途以外にも適用することができる。例えば、これらのシフトレジスタは、データ処理装置などにおいて直列のデータを並列のデータに変換する場合などの用途にも適用することができる。
【０１５２】
【発明の効果】
以上説明したように、本発明のシフトレジスタによれば、出力信号のレベルを減衰させることなく、順次シフトしていくことが可能となる。
【０１５３】
また、各段に分圧素子を設けることによって、特定のトランジスタの電流路の両端に大きな電圧がかかってそのトランジスタが破壊してしまうのを防ぐことができる。
【０１５４】
さらに、本発明の電子装置では、撮像素子或いは表示素子などの駆動素子に、ドライバを構成するトランジスタとほぼ同様の構造を有する素子を含むものを適用することによって、ドライバを撮像素子と同一の基板上に、同一のプロセスで形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる撮像装置の構成を示すブロック図である。
【図２】図１のダブルゲートトランジスタの概略的な構造を示す断面図である。
【図３】（ａ）〜（ｄ）は、図１のダブルゲートトランジスタの駆動原理を示す模式図である。
【図４】本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。
【図５】本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図６】本発明の第１の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図７】（ａ）〜（ｉ）は、本発明の第１の実施の形態にかかる撮像装置の動作を示す模式図である。
【図８】第１の比較例においてトップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図９】第１の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１０】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。
【図１１】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１２】本発明の第２の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１３】第２の比較例において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１４】第２の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１５】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１６】本発明の第３の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１７】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１８】本発明の実施の形態の変形にかかる液晶表示装置の構成を示すブロック図である。
【符号の説明】
１・・・撮像素子、２・・・トップゲートドライバ、３・・・ボトムゲートドライバ、４・・・ドレインドライバ、５・・・液晶表示素子、６・・・ゲートドライバ、７・・・ドレインドライバ、１０・・・ダブルゲートトランジスタ、１０ａ・・・基板、１０ｂ・・・ボトムゲート電極、１０ｃ・・・ボトムゲート絶縁膜、１０ｄ・・・半導体層、１０ｅ・・・ドレイン電極、１０ｆ・・・ソース電極、１０ｇ・・・トップゲート絶縁膜、１０ｈ・・・トップゲート電極、１０ｉ・・・絶縁保護膜、２１〜２７・・・ＴＦＴ（基本構成）、３１〜３３・・・ＴＦＴ（付加構成）、５０・・・ＴＦＴ、５１・・・画素容量、ＴＧＬ・・・トップゲートライン、ＢＧＬ・・・ボトムゲートライン、ＤＬ・・・ドレインライン、ＧＬ・・・ゲートライン、ＧｒＬ・・・グラウンドライン
【発明の属する技術分野】
本発明は、シフトレジスタ、及びこのシフトレジスタをドライバとして適用した撮像装置、表示装置などの電子装置に関する。
【０００２】
【従来の技術】
マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するためのドライバには、前段からの出力信号を後段に順次シフトしていくシフトレジスタが広く用いられている。従来、このようなシフトレジスタの中には、前段からの出力信号が後段にシフトしていく度に減衰してしまうものがあった。
【０００３】
特に近年における撮像素子や表示素子の高精細化の要請により、このようなシフトレジスタの段数も多くしていく必要が生じている。段数が増えることとなると、後ろの方の段での信号の減衰が激しくなってしまうという問題が生じる。このため、従来、このようなシフトレジスタには、各段からの出力信号を所定レベルまで増幅するバッファを設けるのが通常であった。が、バッファを設けることによって、シフトレジスタが大型化してしまうという問題があった。
【０００４】
ところで、このようなシフトレジスタで出力信号を順次シフトさせるために、電界効果トランジスタの電極に外部から制御信号を供給していくものがある。ところが、電界効果トランジスタは寄生容量を有しているために、外部から供給された制御信号の電圧により、そのトランジスタの他の電極の電圧まで上昇してしまうことがある。このため、当該他の電極に接続された他の素子にまで大きな電圧がかかって当該他の素子が破壊されてしまったり、蓄積された電荷によって誤動作を生じてしまうという問題もあった。
【０００５】
【発明が解決しようとする課題】
本発明は、出力信号のレベルを減衰させることなく後段にシフトしていくことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００６】
本発明は、また、トランジスタの寄生容量に起因する破壊や誤動作を防ぐことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタと、
前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする分圧素子とを備える
ことを特徴とする。
【００２２】
ここで、シフトレジスタの１番最初の段及び１番最後の段には、隣接する段の片方がない。この場合、第１のトランジスタの電流路の一端から供給される所定レベルの信号及び第５のトランジスタの制御端子に供給される信号は、例えば、外部の制御装置などから供給される、これに相当する所定の信号で代用することができる。
【００２３】
本発明のシフトレジスタでは、各段からの出力信号のレベルは、第３、第４のトランジスタがそれぞれオンしているときに外部から供給される信号のレベルにほぼ等しいものとすることができる。このため、出力信号のレベルを減衰させることなく、順次シフトしていくことが可能となる。
【００２４】
また、第３のトランジスタがオンしているときに、電流路の一端にハイレベルの第３または第４の信号が供給されると、その寄生容量がチャージアップされ、容量の電圧が上昇することが起こりうる。しかし、上記第１の観点にかかるシフトレジスタでは、各段に分圧素子を設けているため、第５のトランジスタの電流路の一端と他端との間の電圧が必要以上に大きくなることを防ぐことができる。このため、第５のトランジスタが破壊されて、シフトレジスタが故障するといったことを防ぐことができる。
【００２５】
本発明のシフトレジスタにおける前記分圧素子は、制御端子に所定の電圧が印加され、電流路の両端がそれぞれ、前記第５のトランジスタの電流路の一端と前記容量とに接続されているものとすることができる。
【００２６】
本発明のシフトレジスタにおいて、奇数番目の段には、第３、第４の信号のうちの第３の信号が外部から供給され、偶数番目の段には、第３、第４の信号のうちの第４の信号が外部から供給されるものとすることができる。この場合、第３、第４の信号はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互に駆動レベルとなるものとすることができる。
【００２７】
本発明のシフトレジスタにおいて、前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタであることを好適とする。
【００３２】
上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、複数の画素によって構成され、前記ドライバの各段から出力された出力信号によって駆動される駆動素子とを備え、
前記ドライバの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタと、
前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする分圧素子とを備える
ことを特徴とする。
【００３３】
本発明の電子装置において、前記駆動素子は、例えば、撮像素子とすることができる。
【００３４】
この場合において、前記撮像素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備えるものとしてもよい。そして、
前記ドライバは、出力信号を第１のゲート電極に出力する第１のドライバと、出力信号を第２のゲート電極に出力する第２のドライバとを含むものとすることができる。
【００３５】
ここで、撮像素子の各画素の構成から第１ゲート電極または第２ゲート電極を除いた構造のものを、ドライバを構成する各トランジスタとして適用することが可能となる。このため、撮像素子を形成した基板と同一の基板上に、同一のプロセスにおいて、ドライバを形成することが可能となる。
【００３６】
本発明の電子装置において、前記駆動素子は、また、表示素子とすることもできる。
【００３７】
この場合において、前記表示素子は、制御端子に前記ドライバの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される第６のトランジスタを、画素毎に備えるものとすることができる。
【００３８】
このとき、表示素子が備える第６のトランジスタには、ドライバを構成する各トランジスタと同一の構造のものを適用することが可能となる。このため、撮像素子を形成した基板と同一の基板上に、同一のプロセスにおいて、ドライバを形成することが可能となる。
【００３９】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００４０】
［第１の実施の形態］
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。
【００４１】
撮像素子１は、マトリクス状に配置された複数のダブルゲートトランジスタ１０で構成される。ダブルゲートトランジスタ１０のトップゲート電極はトップゲートラインＴＧＬに、ボトムゲート電極はボトムゲートラインＢＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は接地されたグラウンドラインＧｒＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の詳細については後述する。
【００４２】
トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋２５（Ｖ）または−１５（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋２５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。トップゲートドライバ２の詳細については後述する。
【００４３】
ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各ボトムゲートラインＢＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。ボトムゲートドライバ３は、コントローラから供給される信号に従って、＋１０（Ｖ）の信号を各ボトムゲートラインＢＧＬに順次選択的に出力するシフトレジスタで構成される。ボトムゲートドライバ３の詳細については後述する。
【００４４】
ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層にチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。
【００４５】
次に、図１に示す撮像素子１を構成するダブルゲートトランジスタ１０の構造とその駆動原理について説明する。
【００４６】
図２は、ダブルゲートトランジスタ１０の概略的な構造を示す断面図である。図示するように、基板１０ａ上にクロムなどからなるボトムゲート電極１０ｂが形成されている。このボトムゲート電極１０ｂを覆うように、窒化シリコンからなるボトムゲート絶縁膜１０ｃが形成されている。
【００４７】
ボトムゲート絶縁膜１０ｃ上のボトムゲート電極１０ｂと対向する位置には、アモルファスシリコンまたはポリシリコンからなる半導体層１０ｄが形成されている。そして、半導体層１０ｄ上のブロッキング層、ｎ型半導体層（図示せず）を介して、半導体層１０ｄからボトムゲート絶縁膜１０ｃに渡るように、クロムからなるドレイン電極１０ｅとソース電極１０ｆとが形成されている。これら半導体層１０ｄ、ドレイン電極１０ｅ及びソース電極１０ｆを覆うように、窒化シリコンからなるトップゲート絶縁膜１０ｇが形成されている。
【００４８】
トップゲート絶縁膜１０ｇ上の半導体層１０ｄと対向する位置には、ＩＴＯ（Indium Tin Oxide）からなるトップゲート電極１０ｈが形成されている。そして、このトップゲート電極１０ｈを覆うように、窒化シリコンからなる絶縁保護膜１０ｉが形成されている。なお、このダブルゲートトランジスタ１０において、半導体層１０ｄへの光の入射は、それぞれ透明材料で形成された絶縁保護膜１０ｉ、トップゲート電極１０ｈ及びトップゲート絶縁膜１０ｇを介してなされる。
【００４９】
図３（ａ）〜（ｄ）は、ダブルゲートトランジスタ１０の駆動原理を示す模式図である。
【００５０】
図３（ａ）に示すように、トップゲート電極（ＴＧ）に印加されている電圧が＋２５（Ｖ）で、ボトムゲート電極（ＢＧ）に印加されている電圧が０（Ｖ）であると、半導体層１０ｄ内に連続したｎチャネルが形成されず、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。また、この状態では、後述するフォトセンス状態において半導体層１０ｄの上部に蓄積された正孔が、同じ極性のトップゲート電極１０ｈの電圧により反発することにより、突出される。以下、この状態をリセット状態という。
【００５１】
図３（ｂ）に示すように、半導体層１０ｄに光が入射されると、その光量に応じて半導体層１０ｄ内に正孔−電子対が生じる。このとき、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が０（Ｖ）であると、発生した正孔−電子対のうちの正孔が半導体層１０ｄ内のブロッキング層（図の上部）に蓄積される。以下、この状態をフォトセンス状態という。なお、半導体層１０ｄ内に蓄積された正孔は、リセット状態となるまで半導体層１０ｄから吐出されることはない。
【００５２】
図３（ｃ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積されず、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）であると、半導体層１０ｄ内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体層１０ｄが高抵抗となる。このため、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００５３】
図３（ｄ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積され、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）であると、蓄積されている正孔が負電圧の印加されているトップゲート電極１０ｈに引き寄せられて保持し、トップゲート電極１０ｈの負電圧が半導体層１０ｄに及ぼす影響を緩和させる。このため、半導体層１０ｄのボトムゲート電極１０ｂ側にｎチャネルが形成され、半導体層１０ｄが低抵抗となる。このため、ドレイン電極（Ｄ）に＋１０（Ｖ）の電圧が供給されると、ソース電極（Ｓ）１０ｆとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００５４】
次に、図１に示すトップゲートドライバ２及びボトムゲートドライバ３の詳細について説明する。図４は、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、いずれのドライバ２、３として適用される場合も、このシフトレジスタは、ｎ個の段ＲＳ１（１）〜ＲＳ１（ｎ）から構成される。
【００５５】
各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、制御信号端子Φ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋを有している。出力信号端子ＯＵＴは、各段ＲＳ１（ｋ）の出力信号ｏｕｔ（ｋ）を出力する端子である。出力信号ｏｕｔ（ｋ）は、それぞれ撮像素子１の各トップゲートラインＴＧＬ（トップゲートドライバ２として適用の場合）、或いは各ボトムゲートラインＢＧＬ（ボトムゲートドライバ３として適用の場合）に出力される。
【００５６】
入力信号端子ＩＮは、コントローラからのスタート信号Ｖｓｔ（１番目の段ＲＳ１（１）の場合）、または前の段ＲＳ（ｋ−１）（ｋ：２〜ｎの整数）から出力された出力信号ｏｕｔ（ｋ−１）（２番目以降の段の場合）が入力される端子である。
【００５７】
定電圧入力端子ＳＳは、コントローラからの定電圧Ｖｓｓが供給される端子である。定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは、−１５（Ｖ）（トップゲートドライバ２として適用の場合）、或いは０（Ｖ）（ボトムゲートドライバ３として適用の場合）である。基準電圧入力端子ＤＤは、所定の基準電圧Ｖｄｄが供給される端子である。基準電圧入力端子ＤＤに供給される基準電圧のレベルは、＋２５（Ｖ）である。
【００５８】
クロック信号入力端子ｃｌｋは、コントローラからのクロック信号ＣＫ１（奇数番目の段の場合）、或いはクロック信号ＣＫ２（偶数段目の段の場合）が供給される端子である。クロック信号ＣＫ１、ＣＫ２はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互に駆動レベルとなる。トップゲートドライバ２として適用した場合は、クロック信号ＣＫ１、ＣＫ２は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋２５（Ｖ）、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が−１５（Ｖ）である。一方、ボトムゲートドライバ３として適用した場合は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋１０（Ｖ）、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が０（Ｖ）である。
【００５９】
制御信号端子Φは、コントローラからの制御信号φ１（奇数番目の段の場合）、或いは制御信号φ２（偶数番目の段の場合）が供給される端子である。制御信号φ１、φ２のハイレベルは、後述するようにこれが供給されるｎチャネルのＴＦＴのオンレベルとなる所定の値、ローレベルは、そのＴＦＴのオフレベルとなる所定の値である。
【００６０】
図５は、上記構成のシフトレジスタの各段ＲＳ１（１）〜ＲＳ１（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ１（１）〜ＲＳ１（ｎ）は、基本構成として５つのＴＦＴ（Thin Film Transistor）２１〜２５と、付加構成として１つのＴＦＴ３１とを有している。ＴＦＴ２１〜２５、３１は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成されるもので、図２に示したダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造となっている。
【００６１】
ＴＦＴ２１のゲート電極（制御端子）は制御信号端子Φに、ドレイン電極（電流路の一端）は入力信号端子ＩＮに、ソース電極（電流路の他端）はＴＦＴ２２、２４のゲート電極（制御端子）に接続されている。ＴＦＴ２３のゲート電極（制御端子）とドレイン電極（電流路の一端）とは基準電圧入力端子ＤＤに接続されている。ＴＦＴ２２のドレイン電極（電流路の一端）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２４のドレイン電極（電流路の一端）はクロック信号入力端子ｃｌｋに、ソース電極（電流路の他端）はＴＦＴ２５のドレイン電極（電流路の一端）と出力信号端子ＯＵＴとに接続されている。ＴＦＴ２５のゲート電極（制御端子）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。
【００６２】
また、ＴＦＴ２１のソース電極とＴＦＴ２２、２４のゲート電極との間の配線及びこれと関係するＴＦＴ２１、２２、２４の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。
【００６３】
ＴＦＴ２１のゲート電極には、コントローラからの制御信号φ１またはφ２が供給される。ＴＦＴ２１のドレイン電極には、前の段ＲＳ１（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２１は、ハイレベル（オンレベル）の信号φ１またはφ２が供給されたときにオンし、出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３１を介して容量Ａに電荷をチャージさせる。
【００６４】
ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されている。これにより、ＴＦＴ２３は、常にオン状態となっている。ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００６５】
ＴＦＴ２２は、容量Ａに電荷がチャージされていないときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧ＶｄｄをＴＦＴ２５のゲート電極に供給させる。また、ＴＦＴ２２は、容量Ａに電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで、ＴＦＴ２３のソース電極とＴＦＴ２５のゲート電極との間に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２５の閾値電圧よりも十分に低い電圧となる。
【００６６】
ＴＦＴ２４は、容量Ａがチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、入力されたクロック信号ＣＫ１、ＣＫ２によりゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量がチャージアップされることにより、容量Ａの電位が後述するように上昇し、そして、ゲート飽和電圧にまで達するとソース−ドレイン電流が飽和する。これにより、出力信号ｏｕｔ（ｋ）は、実質的にクロック信号ＣＫ１、ＣＫ２とほぼ同電位となる。ＴＦＴ２４は、また、容量Ａに電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ドレイン電極に供給されたクロック信号ＣＫ１、ＣＫ２の出力を遮断する。
【００６７】
ＴＦＴ２５のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２５は、容量Ａに電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２４のソース電極から出力された信号のレベルを当該段の出力信号ｏｕｔ（ｋ）として出力させる。ＴＦＴ２５は、また、容量Ａに電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ｏｕｔ（ｋ）として出力させる。
【００６８】
ＴＦＴ３１は、ゲート電極（制御端子）に基準電圧Ｖｄｄが常時供給され、常にオン状態となっており、ドレイン電極（電流路の一端）がＴＦＴ２１のソース電極に接続され、ソース電極（電流路の一端）がＴＦＴ２２、２４のゲート電極に接続されている。ＴＦＴ３１は、そのオン抵抗により、ＴＦＴ２４の寄生容量に起因して上昇した容量Ａの電圧を分圧させて、ＴＦＴ２１のドレイン電極とソース電極との間の電圧を低く抑える負荷としての機能を有する。付加構成のＴＦＴ３１が果たす役割については、さらに詳しく後述する。
【００６９】
以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ入出力される信号のレベルとタイミングとが異なるだけであるので、以下の説明において、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。
【００７０】
図６は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。図中、１ｔ分の期間が１選択期間である。ここでは、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としているが、１番目の段も出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、他の奇数番目の段と同じである。また、偶数番目の段も、制御信号φ１を制御信号φ２に、クロック信号ＣＫ１をクロック信号ＣＫ２とすれば、奇数番目の段と同じ動作である。ただし、上述したように通常コントローラからトップゲートドライバ２の各段の定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは−１５（Ｖ）であるが、定電圧Ｖｓｓのレベルが０（Ｖ）でもほぼ同じように動作される。
【００７１】
タイミングｔ０〜ｔ１の間、クロック信号ＣＫ２がハイレベル（２５（Ｖ））となると、前の段ＲＳ１（ｋ−１）から当該段ＲＳ１（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）のレベルが２５（Ｖ）となる（図中、一点鎖線で示す）。この間において、制御信号端子Φから入力される制御信号φ１が一定期間ハイレベルに変化すると、この一定期間だけＴＦＴ２１がオンし、入力端子ＩＮに供給された出力信号ｏｕｔ（ｋ−１）の２５（Ｖ）がＴＦＴ２１のソース電極から出力される。
【００７２】
これにより、ＴＦＴ２１のソース電極とＴＦＴ３１のドレイン電極との間の配線Ｃの電位（図中、点線で示す）が上昇し、さらに、常時オンしているＴＦＴ３１の電位からこれが出力されることにより、容量Ａの電位（図中、実線で示す）が上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ１（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。
【００７３】
次に、タイミングｔ１〜ｔ２の間において、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ１が２５（Ｖ）に変化する。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ１（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ１のレベルとほぼ同電位の２５（Ｖ）となる（図中、破線で示す）。
【００７４】
また、このタイミングｔ１〜ｔ２の間は、ＴＦＴ２４の前述した寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、トップゲートドライバ２の各段の定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルが−１５（Ｖ）の場合、入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化していることから、実際の入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。また、定電圧Ｖｓｓのレベルが０（Ｖ）の場合、その差は４５（Ｖ）となる。しかしながら、このような電圧は、負荷として作用するＴＦＴ３１とＴＦＴ２１との間で分圧され、配線Ｃの電位は、２５（Ｖ）程度に抑えられる。すなわち、ＴＦＴ３１によって、ＴＦＴ２１のドレイン電極とソース電極との間の電圧が抑えられる。
【００７５】
次に、タイミングｔ２になると、クロック信号ＣＫ１のレベルが−１５（Ｖ）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５（Ｖ）となる。また、ＴＦＴ２４の寄生容量へチャージされた電荷が放出され、容量Ａの電位が低下する。配線Ｃの電位も、容量Ａの電位と同程度にまで低下する。さらに、タイミングｔ３までの間で制御信号φ１が一定期間ハイレベルになると、ＴＦＴ２１が再びオンし、容量Ａに蓄積された電荷がＴＦＴ３１、２１、及び前の段ＲＳ１（ｋ−１）のＴＦＴ２５（オン状態）を介して放出される。これにより、容量Ａ及び配線Ｃの電位が、定電圧Ｖｓｓのレベルが−１５（Ｖ）の場合−１５（Ｖ）に、また定電圧Ｖｓｓのレベルが０（Ｖ）の場合ほぼ０（Ｖ）にまで低下する。
【００７６】
なお、前の段ＲＳ１（ｋ−１）の出力信号ｏｕｔ（ｋ−１）がハイレベルとならない期間においても当該段ＲＳ１（ｋ）のＴＦＴ２１のゲート電極に供給される制御信号φ１がハイレベルとなり、またＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１のレベルがハイレベルとなることがある。この際、ＴＦＴ２１のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜による寄生容量、或いはＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量に電荷がチャージされることから、容量Ａの電位は、図に示すように若干変動する。
【００７７】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつ２５（Ｖ）に変化し、順次シフトしていく。
【００７８】
また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）であり、この際の容量Ａのレベルは１８（Ｖ）程度である。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、１選択期間１ｔよりも短い所定の期間である。
【００７９】
次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。
【００８０】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００８１】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００８２】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。
【００８３】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８４】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。
【００８５】
ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ４．５からＴ５までの期間で各ドレインラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８６】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８７】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、２行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８８】
ここで、２行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ５．５からＴ６までの期間で各ドレインラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８９】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００９０】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、３行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。
【００９１】
ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ６．５からＴ７までの期間で各ドレインラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００９２】
こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
【００９３】
以下、付加構成のＴＦＴ３１が果たす役割について詳細に説明する。ここでは、比較例を以てその役割を説明する。図８は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。これは、図５に示す回路から付加構成のＴＦＴ３１を除いたもので、ＴＦＴ２１のソース電極１０ｆが容量Ａに直接接続されている。なお、シフトレジスタの全体構成としては、上記の図４に示すものと同じである。
【００９４】
次に、この比較例のシフトレジスタの動作を、トップゲートドライバ２として適用した場合を例として説明する。図９は、トップゲートドライバ２として適用した場合におけるこの比較例のシフトレジスタの動作を示すタイミングチャートである。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としている。
【００９５】
この比較例のシフトレジスタは、出力信号ｏｕｔ（ｋ）のレベルがハイレベルとなるタイミングｔ１〜ｔ２の間における動作が、上記の実施の形態のシフトレジスタにおけるものと大きく異なる。
【００９６】
タイミングｔ１〜ｔ２の間は、ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化し、入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。
【００９７】
この６０（Ｖ）の電圧は、付加構成のＴＦＴ３１がないことから、分圧されることなくＴＦＴ２１のドレイン電極とソース電極との間にかかり、上記の実施の形態の場合よりも、ＴＦＴ２１が破損し易くなる。また、長時間の使用によるＴＦＴ２１の特性変動も、上記の実施の形態の場合よりも大きくなる。このため、この比較例のシフトレジスタは、上記の実施の形態のシフトレジスタよりも故障し易いものとなる。
【００９８】
また、付加構成のＴＦＴ３１を有しないことにより、ＴＦＴ２４の上述した寄生容量、或いはＴＦＴ２１のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜による寄生容量による容量Ａの電位の変動が緩衝されない。このため、長期間の使用によって容量Ａに累積的に蓄積される電荷の量が上記の実施の形態のものよりも多くなり、ＴＦＴ２２、２４の閾値電圧を超えることになるまでの時間が上記の実施の形態のものよりも短い。また、ＴＦＴ２２、２４のゲート電極の電位の変動も激しくなり、長期間の使用によってＴＦＴ２２、２４の特性も、上記の実施の形態のものよりも変動しやすくなる。
【００９９】
以上説明したように、この実施の形態にかかる撮像装置では、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）から信号ＣＫ１、ＣＫ２のハイレベルをほぼそのまま出力信号のレベルとして出力することができる。このため、各段ＲＳ１（ｋ）にバッファ等を設けなくても、出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【０１００】
また、シフトレジスタの各段ＲＳ１（ｋ）は、基本構成のＴＦＴ２１〜２５に加えて、付加構成のＴＦＴ３１を有している。このため、ＴＦＴ２４がオンしているとき、ＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１、ＣＫ２がハイレベルとなり、その寄生容量がチャージアップされて容量Ａの電位が上昇しても、ＴＦＴ３１が分圧するためにＴＦＴ２１のドレイン電極とソース電極との間の電圧がそれほど大きくならない。このため、容量Ａの電位上昇によってＴＦＴ２１が破壊されて、シフトレジスタが故障するのを防ぐことができる。
【０１０１】
また、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタは、ＴＦＴ２１〜２５、３１のみで、他の素子を用いることなく構成することができる。ここで、ＴＦＴ２１〜２５、３１は、撮像素子１を構成するダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造を有している。このため、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、同一プロセスでＴＦＴ２１〜２５、３１を、すなわちトップゲートドライバ２及びボトムゲートドライバ３を形成することができる。
【０１０２】
さらに、図６と図９とを比較して分かるように、この実施の形態においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタは、比較例のシフトレジスタに比べて、各段ＲＳ１（ｋ）からハイレベルの出力信号ｏｕｔ（ｋ）を出力しない期間において、容量Ａの電位のばらつきが小さい。すなわち、この実施の形態で適用されたシフトレジスタは、長期間使用した場合においても、比較例のシフトレジスタに比べて意図せずに容量Ａに蓄積されてしまう電荷の量が少ない。このため、長期間安定して動作することが可能となる。
【０１０３】
［第２の実施の形態］
この実施の形態にかかる撮像装置の構成は、第１の実施の形態にかかるものとほぼ同じである。但し、この実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３の構成が第１の実施の形態のものと異なり、また、これらにコントローラから供給される制御信号Ｔｃｎｔ、Ｂｃｎｔに含まれる信号が第１の実施の形態のものと異なる。
【０１０４】
図１０は、この実施の形態において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。このシフトレジスタは、ドライバ２、３のいずれとして適用される場合にも、撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、ｎ個の段ＲＳ２（１）〜ＲＳ２（ｎ）から構成される。
【０１０５】
各段ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、クロック信号入力端子ｃｌｋ、及びリセット信号入力端子ＲＳＴを有している。入力信号端子ＩＮ、出力信号端子ＯＵＴ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋの機能、供給される信号の内容は、第１の実施の形態のものと同様である。
【０１０６】
リセット信号入力端子ＲＳＴは、後ろの段ＲＳ２（ｋ＋１）（ｋ：１〜ｎ−１の整数）からの出力信号ｏｕｔ（ｋ＋１）（ｎ−１番目迄の段の場合）、或いはコントローラからのリセット信号Ｖｒｓｔ（１番目の段ＲＳ２（１）の場合）が入力される端子である。
【０１０７】
図１１は、上記構成のシフトレジスタの各段ＲＳ２（１）〜ＲＳ２（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ２（１）〜ＲＳ２（ｎ）は、基本構成として６つのＴＦＴ２２〜２７と、付加構成として１つのＴＦＴ３２とを有している。ＴＦＴ２２〜２５の機能は、第１の実施の形態のものと同様である。また、ＴＦＴ２６、２７、３２も、ＴＦＴ２２〜２５と同様に、ｎチャネルＭＯＳ型の電界効果トランジスタで構成されている。
【０１０８】
ＴＦＴ２６のゲート電極及びドレイン電極は入力信号端子ＩＮに、ソース電極はＴＦＴ２２、２４のゲート電極に接続されている。ＴＦＴ２７のゲート電極（制御端子）は基準電圧入力端子ＤＤに、ドレイン電極（電流路の一端）は後述するように形成された容量Ａの配線に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２６のソース電極とＴＦＴ２２、２４のゲート電極及びＴＦＴ２７のドレイン電極との間の配線には、この配線自体と関係するＴＦＴ２２、２４、２６、２７の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。
【０１０９】
ＴＦＴ２６のゲート電極とドレイン電極とには、前の段ＲＳ２（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２６は、ハイレベル（御レベル）の出力信号ｏｕｔ（ｋ−１）が供給されたときにオンし、この出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３２を介して容量Ａに電荷をチャージさせる。
【０１１０】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ｏｕｔ（ｋ＋１）がハイレベルになったときにオンし、容量Ａに蓄積された電荷をディスチャージさせる。
【０１１１】
ＴＦＴ３２は、ゲート電極（制御端子）に基準電圧Ｖｄｄが常時供給され、常にオン状態となっており、ドレイン電極（電流路の一端）はＴＦＴ２６のソース電極に接続され、ソース電極（電流路の他端）は、ＴＦＴ２７のソース電極（電流路の他端）、及びＴＦＴ２２、２４のゲート電極（制御端子）に接続されている。ＴＦＴ３２は、そのオン抵抗により、ＴＦＴ２４の寄生容量に起因して上昇した容量Ａの電圧を分圧させて、ＴＦＴ２１のドレイン電極とソース電極との間の電圧を低く抑える負荷としての機能を有する。付加構成のＴＦＴ３２が果たす役割については、さらに詳しく後述する。
【０１１２】
以下、この実施の形態にかかる撮像装置の動作について説明する。第１の実施の形態との違いは、トップゲートドライバ２及びボトムゲートドライバ３の動作のみであり、これについて説明する。この実施の形態でも、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ制御信号Ｔｃｎｔ、Ｂｃｎｔとして供給される入出力される信号のレベルとタイミングとが異なるだけであるので、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。
【０１１３】
図１２は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。ただし、上述したように通常コントローラからトップゲートドライバ２の各段の定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは−１５（Ｖ）であるが、ここでは、０（Ｖ）に設定している。図中、１ｔ分の期間が１選択期間である。ここでは、最終段以外の偶数番目の段ＲＳ２（ｋ）（ｋ：２，４，・・・，ｎ−２）を例としている。最終段も出力信号ｏｕｔ（ｋ＋１）をコントローラからのリセット信号Ｖｒｓｔとすれば、他の偶数番目の段と同じである。また、奇数番目の段もクロック信号ＣＫ２をクロック信号ＣＫ１と、さらに１番目の段では出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、偶数番目の段と同じである。
【０１１４】
タイミングｔ０〜ｔ１の間の一定期間、クロック信号ＣＫ２がハイレベル（２５（Ｖ））となると、前の段ＲＳ２（ｋ−１）から当該段ＲＳ２（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）のレベルが２５（Ｖ）となる（図中、一点鎖線で示す）。この間、ＴＦＴ２６は、ゲート電極の電位が２５（Ｖ）となってオンし、出力信号ｏｕｔ（ｋ−１）の２５（Ｖ）がＴＦＴ２６のソース電極から出力される。
【０１１５】
これにより、ＴＦＴ２６のソース電極とＴＦＴ３２のドレイン電極との間の配線Ｃの電位（図中、点線で示す）が上昇し、さらに、常時オンしているＴＦＴ３２の電位からこれが出力されることにより、容量Ａの電位（図中、実線で示す）が上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ２（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。
【０１１６】
次に、タイミングｔ１〜ｔ２の間の一定期間、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ２が２５（Ｖ）に変化する。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ２（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ２のレベルとほぼ同電位の２５（Ｖ）となる（図中、破線で示す）。
【０１１７】
この期間は、ＴＦＴ２４の前述した寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、定電圧Ｖｓｓのレベルが−１５（Ｖ）であれば入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化していることから、入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。また定電圧Ｖｓｓのレベルが０（Ｖ）の場合、入力端子ＩＮと容量Ａとの間の電圧は４５（Ｖ）となる。しかしながら、このような電圧は、負荷として作用するＴＦＴ３２とＴＦＴ２６との間で分圧され、配線Ｃの電位は、２５（Ｖ）程度に抑えられる。すなわち、ＴＦＴ３２によって、ＴＦＴ２６のドレイン電極とソース電極との間の電圧の上昇が抑えられる。
【０１１８】
次に、タイミングｔ１〜ｔ２の間の終わりの方の期間になると、クロック信号ＣＫ２のレベルが−１５（Ｖ）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５（Ｖ）となる。また、ＴＦＴ２４の寄生容量へチャージされた電荷が放出され、容量Ａの電位が低下する。配線Ｃの電位も、容量Ａの電位と同程度にまで低下する。
【０１１９】
さらに、タイミングｔ３になると、リセット信号入力端子ＲＳＴに後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）（ハイレベル）が入力される。これにより、ＴＦＴ２７がオンし、容量Ａに蓄積された電荷がＴＦＴ２７を介して放出される。これにより、容量Ａ及び配線Ｃの電位が、定電圧Ｖｓｓのレベルが−１５（Ｖ）の場合−１５（Ｖ）に、また定電圧Ｖｓｓのレベルが０（Ｖ）の場合ほぼ０（Ｖ）にまで低下する。
【０１２０】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ２（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつ２５（Ｖ）に変化し、順次シフトしていく。
【０１２１】
また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）であり、この際の容量Ａのレベルは１８（Ｖ）程度である。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、トップゲートドライバ２として適用した場合よりも短い所定の期間である。
【０１２２】
以下、付加構成のＴＦＴ３２が果たす役割について詳細に説明する。ここでは、比較例を以てその役割を説明する。図１３は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。これは、図１１に示す回路から付加構成のＴＦＴ３２を除いたもので、ＴＦＴ２７のソース電極１０ｆが容量Ａに直接接続されている。なお、シフトレジスタの全体構成としては、上記の図１０に示すものと同じである。
【０１２３】
次に、この比較例のシフトレジスタの動作を、トップゲートドライバ２として適用した場合を例として説明する。図１４は、トップゲートドライバ２として適用した場合におけるこの比較例のシフトレジスタの動作を示すタイミングチャートである。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の偶数番目の段ＲＳ２（ｋ）（ｋ：２，４，・・・，ｎ）を例としている。
【０１２４】
タイミングｔ１〜ｔ２の間は、ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、定電圧Ｖｓｓのレベルが−１５（Ｖ）であれば入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化し、入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。また定電圧Ｖｓｓのレベルが０（Ｖ）の場合、入力端子ＩＮと容量Ａとの間の電圧は４５（Ｖ）となる。
【０１２５】
この６０（Ｖ）または４５（Ｖ）の電圧は、付加構成のＴＦＴ３２がないことから、分圧されることなくＴＦＴ２６のドレイン電極とソース電極との間にかかり、上記の実施の形態の場合よりも、ＴＦＴ２６が破損し易くなる。また、長時間の使用によるＴＦＴ２６の特性変動も、上記の実施の形態の場合よりも大きくなる。このため、この比較例のシフトレジスタは、上記の実施の形態のシフトレジスタよりも故障し易いものとなる。
【０１２６】
以上説明したように、この実施の形態にかかる撮像装置において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、各段ＲＳ２（ｋ）（ｋ：１〜ｎ）から出力される出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【０１２７】
また、シフトレジスタの各段ＲＳ２（ｋ）は、基本構成のＴＦＴ２２〜２７に加えて、付加構成のＴＦＴ３２を有している。このため、ＴＦＴ２４がオンしているとき、ＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１、ＣＫ２がハイレベルとなり、その寄生容量がチャージアップされて容量Ａの電位が上昇しても、ＴＦＴ３２が分圧するためにＴＦＴ２６のドレイン電極とソース電極との間の電圧がそれほど大きくならない。このため、容量Ａの電位上昇によってＴＦＴ２６が破壊されて、シフトレジスタが故障するのを防ぐことができる。
【０１２８】
また、この実施の形態でトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、ＴＦＴ２２〜２７、３２のみで他の素子を用いることなく構成することができるので、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、トップゲートドライバ２及びボトムゲートドライバ３を形成することができる。さらに、第１の実施の形態と同様に、この実施の形態で適用されるシフトレジスタも、実験結果によれば、長期間使用しても安定的に動作するものとなる。
【０１２９】
［第３の実施の形態］
この実施の形態にかかる撮像装置の構成は、第１、第２の実施の形態にかかるものとほぼ同じである。また、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成も第２の実施の形態のものと同じである。但し、この実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの各段の構成が第２の実施の形態のものと異なる。
【０１３０】
図１５は、この実施の形態において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。図示するように、このシフトレジスタの各段ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、図１３に示す構成に加えて、付加構成としてのＴＦＴ３３を有している。
【０１３１】
ＴＦＴ３３は、ゲート電極（制御端子）に基準電圧Ｖｄｄが常時供給され、常にオン状態となっており、ドレイン電極（電流路の一端）がＴＦＴ２７のソース電極に接続され、ソース電極（電流路の一端）がＴＦＴ２２、２４のゲート電極に接続されている。ＴＦＴ３３は、そのオン抵抗により、ＴＦＴ２４の寄生容量に起因して上昇した容量Ａの電圧を分圧させて、ＴＦＴ２７のドレイン電極とソース電極との間の電圧を低く抑える負荷としての機能を有する。
【０１３２】
以下、この実施の形態にかかる撮像装置の動作について説明する。第２の実施の形態の図１１に示す構成との違いは、付加構成としてＴＦＴ３２がなく、ＴＦＴ３３があることであるので、容量Ａに蓄積された電荷がＴＦＴ３３、ＴＦＴ２７を介してディスチャージされること以外は、容量Ａの電位がどのように分圧されるかだけなので、以下ではこの部分のみを説明することとする。
【０１３３】
タイミングｔ１〜ｔ２の間の一定期間、ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間の寄生容量がチャージアップされることにより、容量Ａの電位もほぼ４５（Ｖ）にまで達する。このとき、定電圧Ｖｓｓのレベルが−１５（Ｖ）であれば入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）に変化していることから、定電圧入力端子ＳＳと容量Ａとの間の電圧は、ほぼ６０（Ｖ）となる。また定電圧Ｖｓｓのレベルが０（Ｖ）の場合、入力端子ＩＮと容量Ａとの間の電圧は４５（Ｖ）となる。しかしながら、このような電圧は、負荷として作用するＴＦＴ３３とＴＦＴ２７との間で分圧され、配線Ｃの電位は、２５（Ｖ）程度に抑えられる。すなわち、ＴＦＴ３３によって、ＴＦＴ２３のドレイン電極とソース電極との間の電圧の上昇が抑えられる。
【０１３４】
次に、タイミングｔ１〜ｔ２の間の終わりの方の期間になると、クロック信号ＣＫ２のレベルが−１５（Ｖ）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５（Ｖ）となる。また、ＴＦＴ２４の寄生容量へチャージされた電荷が放出され、容量Ａの電位が低下する。配線Ｃの電位も、容量Ａの電位と同程度にまで低下する。そして、タイミングｔ３になると、リセット信号入力端子ＲＳＴに後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）（ハイレベル）が入力される。これにより、ＴＦＴ２７がオンし、容量Ａに蓄積された電荷がＴＦＴ３３及びＴＦＴ２７を介して放出される。これにより、容量Ａ及び配線Ｃの電位が、定電圧Ｖｓｓのレベルが−１５（Ｖ）の場合−１５（Ｖ）に、また定電圧Ｖｓｓのレベルが０（Ｖ）の場合ほぼ０（Ｖ）にまで低下する。
【０１３５】
以上説明したように、この実施の形態にかかる撮像装置において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、各段ＲＳ２（ｋ）（ｋ：１〜ｎ）から出力される出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【０１３６】
また、シフトレジスタの各段ＲＳ２（ｋ）は、基本構成のＴＦＴ２２〜２７に加えて、付加構成のＴＦＴ３３を有している。このため、ＴＦＴ２４がオンしているとき、ＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１、ＣＫ２がハイレベルとなり、その寄生容量がチャージアップされて容量Ａの電位が上昇しても、ＴＦＴ３３が分圧するためにＴＦＴ２７のドレイン電極とソース電極との間の電圧がそれほど大きくならない。このため、容量Ａの電位上昇によってＴＦＴ２７が破壊されて、シフトレジスタが故障するのを防ぐことができる。
【０１３７】
また、この実施の形態でトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、ＴＦＴ２２〜２７、３３のみで他の素子を用いることなく構成することができるので、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、トップゲートドライバ２及びボトムゲートドライバ３を形成することができる。さらに、第１の実施の形態と同様に、この実施の形態で適用されるシフトレジスタも、実験結果によれば、長期間使用しても安定的に動作するものとなる。
【０１３８】
［実施の形態の変形］
本発明は、上記の第１〜第３の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について説明する。
【０１３９】
上記の第２、第３の実施の形態では、シフトレジスタのｎ番目の段ＲＳ２（ｎ）は、他の段と異なり、コントローラからリセット信号Ｖｒｓｔをリセット端子ＲＳＴに供給するものとしていた。これに対して、シフトレジスタの段数を撮像素子１の段数ｎよりも１だけ多いｎ＋１とし、段ＲＳ２（ｎ＋１）の出力信号ｏｕｔ（ｎ＋１）を段ＲＳ２（ｎ）のリセット信号として供給してもよい。この場合、段ＲＳ２（ｎ＋１）の出力信号ｏｕｔ（ｎ＋１）は、リセット信号としてだけ用いられ、撮像素子１には出力されない。
【０１４０】
上記の第２、第３の実施の形態では、シフトレジスタの各段ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、基本構成のＴＦＴ２２〜２７に加えて、それぞれ付加構成として１つずつのＴＦＴ３２、ＴＦＴ３３を有するものとしていた。これに対して、図１７に示すように、シフトレジスタの各段ＲＳ２（ｋ）が付加構成として２つのＴＦＴ３２、３３を有していてもよい。この場合、上記の第２、第３の実施の形態のものの複合的な効果を得ることができる。
【０１４１】
上記の第１〜第３の実施の形態では、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、ゲート電極に基準電圧Ｖｄｄが常時印加されたＴＦＴ３１〜３３を備え、これによって容量Ａの電圧を分圧させることによって、それぞれＴＦＴ２１、２６、２７のゲート電極とソース電極との間の電位差が膨大な値になるのを防いでいた。しかしながら、電圧の分圧が目的であるならば、ＴＦＴ２１、２６、２７の特性に合わせた他の素子（例えば、抵抗素子）を適用することも可能である。
【０１４２】
この他にも、上記の第１〜第３の実施の形態で示したシフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）の構成は、適宜変更することが可能である。例えば、基本構成としてのＴＦＴ２３は、ＴＦＴ以外の抵抗素子に置き換えてもよい。また、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、ゲート電極にクロック信号ＣＫ１、ＣＫ２のレベルを反転した信号が供給され、ドレイン電極がＴＦＴ２４のソース電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴをさらに備えるものとしてもよい。
【０１４３】
さらに、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、フローティングを防ぐためのプルアップ用、プルダウン用のＴＦＴや抵抗素子などを適宜付加した構成としてもよい。さらに、クロック信号入力端子ｃｌｋとＴＦＴ２５のゲート電極との間に、ＴＦＴを挿入した構成とすることなどもできる。
【０１４４】
上記の第１〜第３の実施の形態では、ダブルゲートトランジスタ１０をマトリクス状に配した撮像素子１を、トップゲートドライバ２及びボトムゲートドライバ３を用いて駆動する撮像装置を例として説明した。しかしながら、本発明は、これに限られず、マトリクス状などの所定の配列で画素を配した他のタイプの撮像素子或いは表示素子を、第１〜第３の実施の形態で示したシフトレジスタと同一の構成を有するドライバで駆動する撮像装置或いは表示装置にも適用することができる。
【０１４５】
例えば、図１８に示すような液晶表示装置への適用を例として説明する。図示するように、この液晶表示装置は、液晶表示素子５と、ゲートドライバ６と、ドレインドライバ７とを有している。
【０１４６】
液晶表示素子５は、一対の基板に液晶を封入して構成されるもので、その一方の基板には、ＴＦＴ５０がマトリクス状に形成されている。各ＴＦＴ５０のゲート電極はゲートラインＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は同様にマトリクス状に形成された画素電極に形成されている。他方の基板には、定電圧が印加されている共通電極が形成されており、この共通電極と各画素電極との間に、画素容量５１が形成される。そして、画素容量５１に蓄積された電荷によって液晶の配向状態が変化することで、液晶表示素子５は、透過させる光の量を制御して画像を表示するものである。
【０１４７】
ゲートドライバ６は、上記の第１〜第３の実施の形態においてトップゲートドライバ２及びボトムゲートドライバ３として適用したシフトレジスタのいずれか、或いは上記で説明した変形例のものを以て構成される。ゲートドライバ６は、コントローラからの制御信号Ｇｃｎｔに従って、ゲートラインＧＬを順次選択して所定の電圧を出力する。但し、制御信号Ｇｃｎｔとして供給される定電圧Ｖｓｓは０（Ｖ）であり、また、出力電圧は、ＴＦＴ５０の特性に従うもので、コントローラから制御信号Ｇｃｎｔとして供給される信号ＣＫ１、ＣＫ２のレベルもこれに従っている。
【０１４８】
ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従って、コントローラから画像データｄａｔａを順次取り込む。１ライン分の画像データｄａｔａを蓄積すると、ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従ってこれをドレインラインＤＬに出力し、ゲートドライバ６によって選択されたゲートラインＧＬに接続されているＴＦＴ５０（オン状態）を介して、画素容量５１に蓄積させる。
【０１４９】
この液晶表示装置において、液晶表示素子５上に画像を表示する場合には、まず、ゲートドライバ６は、画像データｄａｔａを書き込むべき行のゲートラインＧＬに対応した段からハイレベルの信号を出力し、当該行のＴＦＴ５０をオンさせる。当該行のＴＦＴ５０がオンしているタイミングにおいて、ドレインドライバ７は、蓄積した画像データｄａｔａに応じた電圧をドレインラインＤＬに出力し、オンしているＴＦＴ５０を介して画素容量５１に書き込む。以上の動作の繰り返しにより、画素容量５１に画像データｄａｔａが書き込まれ、これに応じて液晶の配向状態が変化して、液晶表示素子５上に画像が表示される。
【０１５０】
この液晶表示装置では、液晶表示素子５は、一方の基板上にＴＦＴ５０がマトリクス状に形成されたものとなっている。このＴＦＴ５０の構造も、ゲートドライバ６に適用したシフトレジスタを構成するＴＦＴ２１〜２７、３１〜３３と基本的に同じである。従って、ゲートドライバ６を、液晶表示素子５を構成する一方の基板上に、同時プロセスにおいて形成することが可能となる。
【０１５１】
さらには、上記の第１〜第３の実施の形態における構成、或いはそれを上記したように変形した構成を有するシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしての用途以外にも適用することができる。例えば、これらのシフトレジスタは、データ処理装置などにおいて直列のデータを並列のデータに変換する場合などの用途にも適用することができる。
【０１５２】
【発明の効果】
以上説明したように、本発明のシフトレジスタによれば、出力信号のレベルを減衰させることなく、順次シフトしていくことが可能となる。
【０１５３】
また、各段に分圧素子を設けることによって、特定のトランジスタの電流路の両端に大きな電圧がかかってそのトランジスタが破壊してしまうのを防ぐことができる。
【０１５４】
さらに、本発明の電子装置では、撮像素子或いは表示素子などの駆動素子に、ドライバを構成するトランジスタとほぼ同様の構造を有する素子を含むものを適用することによって、ドライバを撮像素子と同一の基板上に、同一のプロセスで形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる撮像装置の構成を示すブロック図である。
【図２】図１のダブルゲートトランジスタの概略的な構造を示す断面図である。
【図３】（ａ）〜（ｄ）は、図１のダブルゲートトランジスタの駆動原理を示す模式図である。
【図４】本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。
【図５】本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図６】本発明の第１の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図７】（ａ）〜（ｉ）は、本発明の第１の実施の形態にかかる撮像装置の動作を示す模式図である。
【図８】第１の比較例においてトップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図９】第１の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１０】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。
【図１１】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１２】本発明の第２の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１３】第２の比較例において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１４】第２の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１５】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１６】本発明の第３の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１７】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１８】本発明の実施の形態の変形にかかる液晶表示装置の構成を示すブロック図である。
【符号の説明】
１・・・撮像素子、２・・・トップゲートドライバ、３・・・ボトムゲートドライバ、４・・・ドレインドライバ、５・・・液晶表示素子、６・・・ゲートドライバ、７・・・ドレインドライバ、１０・・・ダブルゲートトランジスタ、１０ａ・・・基板、１０ｂ・・・ボトムゲート電極、１０ｃ・・・ボトムゲート絶縁膜、１０ｄ・・・半導体層、１０ｅ・・・ドレイン電極、１０ｆ・・・ソース電極、１０ｇ・・・トップゲート絶縁膜、１０ｈ・・・トップゲート電極、１０ｉ・・・絶縁保護膜、２１〜２７・・・ＴＦＴ（基本構成）、３１〜３３・・・ＴＦＴ（付加構成）、５０・・・ＴＦＴ、５１・・・画素容量、ＴＧＬ・・・トップゲートライン、ＢＧＬ・・・ボトムゲートライン、ＤＬ・・・ドレインライン、ＧＬ・・・ゲートライン、ＧｒＬ・・・グラウンドライン
Claims (9)
- 複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタと、
前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする分圧素子とを備える
ことを特徴とするシフトレジスタ。 - 前記分圧素子は、制御端子に所定の電圧が印加され、電流路の両端がそれぞれ、前記第５のトランジスタの電流路の一端と前記容量とに接続されている
ことを特徴とする請求項２に記載のシフトレジスタ。 - 前記シフトレジスタの奇数番目の段には、第３、第４の信号のうちの第３の信号が外部から供給され、
前記シフトレジスタの偶数番目の段には、第３、第４の信号のうちの第４の信号が外部から供給され、
第３、第４の信号はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互に駆動レベルとなる
ことを特徴とする請求項１または２に記載のシフトレジスタ。 - 前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタである
ことを特徴とする請求項１乃至３のいずれか１項に記載のシフトレジスタ。 - 複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、複数の画素によって構成され、前記ドライバの各段から出力された出力信号によって駆動される駆動素子とを備え、
前記ドライバの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
制御端子と前記第１のトランジスタの電流路の他端との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタと、
前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする分圧素子とを備える
ことを特徴とする電子装置。 - 前記駆動素子は、撮像素子である
ことを特徴とする請求項５に記載の電子装置。 - 前記撮像素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備え、
前記ドライバは、出力信号を第１のゲート電極に出力する第１のドライバと、
出力信号を第２のゲート電極に出力する第２のドライバとを含む
ことを特徴とする請求項６に記載の電子装置。 - 前記駆動素子は、表示素子である
ことを特徴とする請求項５に記載の電子装置。 - 前記表示素子は、制御端子に前記ドライバの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される第６のトランジスタを、画素毎に備える
ことを特徴とする請求項８に記載の電子装置。
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| JP4310939B2 (ja) * | 2001-06-29 | 2009-08-12 | カシオ計算機株式会社 | シフトレジスタ及び電子装置 |
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| US7663592B2 (en) * | 2005-10-19 | 2010-02-16 | Tpo Displays Corp. | Systems involving signal driving circuits for driving displays |
| CN101939791A (zh) * | 2008-02-19 | 2011-01-05 | 夏普株式会社 | 移位寄存器电路和显示装置以及移位寄存器电路的驱动方法 |
| US8330702B2 (en) * | 2009-02-12 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, display device, and electronic device |
| JP4963314B2 (ja) * | 2009-11-16 | 2012-06-27 | 株式会社半導体エネルギー研究所 | 半導体装置、シフトレジスタ、電子機器 |
| JP5025714B2 (ja) * | 2009-12-01 | 2012-09-12 | 株式会社半導体エネルギー研究所 | 表示装置、半導体装置、表示モジュール及び電子機器 |
| KR102455879B1 (ko) * | 2010-02-23 | 2022-10-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| EP2838200B1 (en) | 2012-04-10 | 2020-08-05 | Joled Inc. | Buffer circuit and method for driving buffer circuit |
| KR101990568B1 (ko) * | 2013-07-24 | 2019-06-19 | 삼성디스플레이 주식회사 | 주사 구동 장치 및 이를 이용한 유기발광표시장치 |
| JP5648113B2 (ja) * | 2013-10-18 | 2015-01-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5799150B2 (ja) * | 2014-09-29 | 2015-10-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9450581B2 (en) | 2014-09-30 | 2016-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit, semiconductor device, electronic component, and electronic device |
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| CN114120884A (zh) * | 2020-09-01 | 2022-03-01 | 深圳市柔宇科技股份有限公司 | 一种显示面板发光驱动电路与显示面板 |
Family Cites Families (9)
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|---|---|---|---|---|
| JPS525254A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | High voltage resistance mis switching circuit |
| JPS5829200A (ja) * | 1981-08-12 | 1983-02-21 | Semiconductor Res Found | 走査回路 |
| JPS58181321A (ja) * | 1982-04-16 | 1983-10-24 | Hitachi Ltd | 固体走査回路 |
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| JPH06104292A (ja) * | 1992-09-19 | 1994-04-15 | Hitachi Ltd | シフトレジスタ |
| JP2985113B2 (ja) * | 1992-10-16 | 1999-11-29 | カシオ計算機株式会社 | フォトセンサシステム及びフォトセンサシステムに使用されるフォトセンサ |
| JP3316702B2 (ja) * | 1993-03-31 | 2002-08-19 | カシオ計算機株式会社 | 画像読取装置 |
| FR2720185B1 (fr) * | 1994-05-17 | 1996-07-05 | Thomson Lcd | Registre à décalage utilisant des transistors M.I.S. de même polarité. |
| JP2921510B2 (ja) * | 1996-10-07 | 1999-07-19 | 日本電気株式会社 | ブートストラップ回路 |
-
1999
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021136496A1 (zh) * | 2020-01-02 | 2021-07-08 | 京东方科技集团股份有限公司 | 移位寄存器及其驱动方法、栅极驱动电路、显示装置 |
| US11741902B2 (en) | 2020-01-02 | 2023-08-29 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Shift register and driving method thereof, gate driver circuit and display apparatus |
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