JP3957421B2

JP3957421B2 - 半導体記憶装置

Info

Publication number: JP3957421B2
Application number: JP03278899A
Authority: JP
Inventors: 友之柴田; 貫時大石
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 1999-02-10
Filing date: 1999-02-10
Publication date: 2007-08-15
Anticipated expiration: 2019-02-10
Also published as: JP2000231788A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の制御技術に関し、特にシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などのクロック同期式メモリを用いたシステムオペレーション効率の向上に好適な半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、ＳＤＲＡＭなどにおいては、たとえばＣＡＳレイテンシーでリードレイテンシーを１〜３サイクルなどに設定し、システムクロックの周波数に合わせてメモリアクセスの効率を落とさないように設定しており、一方、ライトレイテンシーは０または１などに固定設定してオペレーションを行う技術などが考えられる。
【０００３】
なお、このようなＳＤＲＡＭなどの半導体記憶装置に関する技術としては、たとえば１９９４年１１月５日、株式会社培風館発行の「アドバンストエレクトロニクスＩ−９超ＬＳＩメモリ」に記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】
ところで、前記のようなＳＤＲＡＭなどの半導体記憶装置によれば、ライトレイテンシーは固定設定であるため、たとえば連続したライト動作−リード動作−ライト動作などのオペレーションなどが行われるシステムでは、バスの空き時間、デッドサイクルが増加することが考えられる。
【０００５】
ここで、連続したライト動作−リード動作−ライト動作を行うオペレーション時のデータの遷移を示す図５の例で説明する。ここでは、ＣＡＳレイテンシーＣＬ＝２、バースト長ＢＬ＝４に設定したときの動作である。この例では、ライトレイテンシー＝０、リードレイテンシー＝２であるため、ライト動作−リード動作時には、図に示すように、入出力データＩ／Ｏｉのバス上に空き時間ができてしまう。また、リード動作−ライト動作時には、入出力データＩ／Ｏｉのバス上でデータの衝突を避けるために、所定のデータ長（ＢＬ＝４）が読み出される前にハイインピーダンスコントロールがなされる。
【０００６】
すなわち、連続したライト動作−リード動作−ライト動作のオペレーション時には、ライトレイテンシーが固定されているために、ライト動作−リード動作時にはバス上に空き時間が発生し、またリード動作−ライト動作時にはリードデータのキャンセル（マスク）が発生し、システムバスの効率が落ちることが考えられる。
【０００７】
そこで、本発明の目的は、ＳＤＲＡＭなどのクロック同期式メモリにおいて、リードレイテンシーに合わせ、ライトレイテンシーの設定を可変とすることで、システムバスの効率を向上させることができる半導体記憶装置を提供するものである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明による半導体記憶装置は、複数種のライトレイテンシーの設定を可能とするライト用のレジスタと、複数種のリードレイテンシーの設定を可能とするリード用のレジスタとを有し、ＳＤＲＡＭなどのクロック同期式メモリのＣＡＳレイテンシー（リードレイテンシー）に合わせ、ライトレイテンシーの設定を可変とするものである。
【００１１】
このライト用のレジスタは、ＣＡＳレイテンシーに応じ、予め設定された制御信号により、ライト用のステート信号に基づいて生成された複数種の遅延されたステート信号から１つを選択し、所定の遅延されたステート信号として出力するマルチプレクサ回路と、このマルチプレクサ回路からの遅延されたステート信号により内部データ取り込み用のクロック信号を制御し、ライト用の外部データに基づいて所定のレイテンシーの内部データとして出力するレジスタ回路とからなるものである。
【００１２】
また、リード用のレジスタは、ＣＡＳレイテンシーに応じ、予め設定された制御信号により、リード用の内部データに基づいて生成された複数種の遅延されたデータから１つを選択し、所定のレイテンシーの外部データとして出力するマルチプレクサ回路からなるものである。
【００１３】
この構成において、リードレイテンシーの値とライトレイテンシーの値とを等しくしたり、システムバス上に複数の半導体記憶装置が接続される場合に、各半導体記憶装置間で個別にリードレイテンシーとライトレイテンシーとを設定するようにしたものである。
【００１４】
よって、前記半導体記憶装置によれば、システムバスの効率を向上させることができる。この結果、システムの性能向上が可能となる。すなわち、メモリのリードレイテンシーとライトレイテンシーとを合わせることで、連続したインタラプトオペレーションなどにおいて、システムバスの空き時間や、デッドサイクルをなくすことができる。これにより、バス効率を最大限に上げることが可能となるため、システム全体の性能を向上させることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
図１は本発明の一実施の形態である半導体記憶装置を示す概略機能ブロック図、図２は本実施の形態の半導体記憶装置において、入力レジスタを示す回路図、図３はライト動作のオペレーションを示すタイミング図、図４は連続したライト動作−リード動作−ライト動作のオペレーションを示すタイミング図である。
【００１７】
まず、図１により本実施の形態の半導体記憶装置の一例の概略機能構成を説明する。
【００１８】
本実施の形態の半導体記憶装置は、たとえば２バンク構成による２５６ＭｂＳＤＲＡＭとされ、２個のメモリアレイバンクＭＡＢ０，ＭＡＢ１と、各メモリアレイバンクＭＡＢ０，ＭＡＢ１に対応するロウデコーダＲＤ、カラムデコーダＣＤおよびセンスアンプ＆入出力バスＳＡ＆ＩＯＢと、共通のロウアドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢ、カラムアドレスカウンタＣＡＣ、リフレッシュカウンタＲＣ、入力バッファＩＢ、出力バッファＯＢ、入力レジスタＩＲ、出力レジスタＯＲ、制御論理＆タイミング発生器ＣＬ＆ＴＧなどからなり、周知の半導体製造技術によって１個の半導体チップ上に形成されて構成されている。
【００１９】
このＳＤＲＡＭには、クロック信号ＣＬＫの他に、制御信号として、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データマスク信号／ＤＱＭなどが外部から入力され、これらの制御信号に基づいて制御論理＆タイミング発生器ＣＬ＆ＴＧにより内部制御信号が生成され、この内部制御信号によりリード動作、ライト動作などの内部回路の動作が制御されるようになっている。
【００２０】
このＳＤＲＡＭのリード動作、ライト動作においては、外部から入力されるアドレス信号Ａａに基づいて、このロウアドレス信号、カラムアドレス信号がそれぞれロウアドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢに入力され、ロウデコーダＲＤ、カラムデコーダＣＤを介してメモリアレイバンクＭＡＢ０，ＭＡＢ１内の任意のメモリセルが選択される。そして、リード時には、メモリセルのデータがセンスアンプ＆入出力バスＳＡ＆ＩＯＢ、出力レジスタＯＲを介して、出力バッファＯＢから入出力データＩ／Ｏｉとしてリード用の出力データＱｉが出力され、またライト時にはライト用の入力データＤｉが入力バッファＩＢから入力レジスタＩＲを介して入力される。
【００２１】
次に、本実施の形態の特徴である、リードレイテンシーに合わせ、ライトレイテンシーの設定を可変とする入力レジスタＩＲについて説明する。この入力レジスタＩＲは、ＣＡＳレイテンシーに応じ、予め設定された制御信号ＣＬ−Ｃｏｎｔｒｏｌにより、ライト用のステート信号ＷＤ−ＥＮに基づいて生成された複数種の遅延されたステート信号から１つを選択し、所定の遅延されたステート信号として出力するマルチプレクサ回路と、このマルチプレクサ回路からの遅延されたステート信号により内部データ取り込み用のクロック信号を制御し、ライト用の外部データＤｉｎｉに基づいて所定のレイテンシーの内部データＩｎｔ−Ｄｉｎｉとして出力するレジスタ回路とからなり、図２により回路例、図３によりタイミング例をそれぞれ説明する。
【００２２】
図２において、入力レジスタＩＲは、制御論理＆タイミング発生器ＣＬ＆ＴＧからのライトステート信号ＷＤ−ＥＮを入力として遅延されたライトステート信号ＷＤ−ＥＮ１２３を出力するマルチプレクサ回路と、入力バッファＩＢからの外部データＤｉｎｉを入力として内部データＩｎｔ−Ｄｉｎｉを出力するレジスタ回路とから構成されている。ライトステート信号ＷＤ−ＥＮは、ライトコマンドによりアサートされるライトのステート信号である。
【００２３】
マルチプレクサ回路には、ライトステート信号ＷＤ−ＥＮを入力とし、クロック信号ＣＬＫに同期して動作し、種類の異なる遅延されたステート信号を生成するために３段に縦列接続された複数のフリップフロップＦＦ１〜ＦＦ３と、各フリップフロップＦＦ１〜ＦＦ３から生成されたステート信号のうち、制御信号ＣＬ−ｃｏｎｔｒｏｌにより１つを選択して遅延されたライトステート信号ＷＤ−ＥＮ１２３として出力するセレクタＳＬなどが設けられている。
【００２４】
レジスタ回路には、外部データＤｉｎｉを入力として、クロック信号ＣＬＫに同期して動作するフリップフロップＦＦ４と、クロック信号ＣＬＫと遅延されたライトステート信号ＷＤ−ＥＮ１２３とを論理積演算するゲートＡＮＤと、ゲートＡＮＤからの内部データ取り込み用クロック信号ＷＤ−ＣＬＫ１２３に同期して動作し、ライトレイテンシーに対応する内部データＩｎｔ−Ｄｉｎｉとして出力するフリップフロップＦＦ５などが設けられている。
【００２５】
図３において、(a) は制御信号ＣＬ−ｃｏｎｔｒｏｌ＝１、(b) は制御信号ＣＬ−ｃｏｎｔｒｏｌ＝３の場合のタイミングをそれぞれ示す。この際に、制御信号ＣＬ−ｃｏｎｔｒｏｌ＝１の場合は、マルチプレクサ回路において、１段のフリップフロップ回路ＦＦ１のみにより遅延されたライトステート信号ＷＤ−ＥＮ１２３をセレクタＳＬにより選択し、また制御信号ＣＬ−ｃｏｎｔｒｏｌ＝３の場合は、３段のフリップフロップ回路ＦＦ１〜ＦＦ３を介して遅延されたライトステート信号ＷＤ−ＥＮ１２３を選択する。
【００２６】
たとえば、図３(a) のように制御信号ＣＬ−ｃｏｎｔｒｏｌ＝１の場合のライト動作は、クロック信号ＣＬＫに同期して、１サイクル目でライトＷｒｉｔｅのコマンドＣＯＭが発行されると、１サイクル後の２サイクル目から順に入出力データＩ／Ｏｉとしてライト用のデータＤ１〜Ｄ４が入力される。このライト用のデータＤ１〜Ｄ４は、１サイクル目のクロック信号ＣＬＫの立ち上がりから遅延されたライトステート信号ＷＤ−ＥＮに基づいて、さらに１サイクルの範囲内で遅延されたライトステート信号ＷＤ−ＥＮ１２３が生成され、これとクロック信号ＣＬＫとの論理積演算による内部データ取り込み用クロック信号ＷＤ−ＣＬＫ１２３に同期して内部データＩｎｔ−Ｄｉｎｉとして取り込まれる。
【００２７】
同様に、図３(b) のように制御信号ＣＬ−ｃｏｎｔｒｏｌ＝３の場合のライト動作は、クロック信号ＣＬＫに同期して、１サイクル目でライトＷｒｉｔｅのコマンドＣＯＭが発行されると、３サイクル後の４サイクル目から順にライト用のデータＤ１〜Ｄ４が入力される。このライト用のデータＤ１〜Ｄ４は、１サイクル目のクロック信号ＣＬＫの立ち上がりから遅延されたライトステート信号ＷＤ−ＥＮに基づいて、さらに２〜３サイクルの範囲内で遅延されたライトステート信号ＷＤ−ＥＮ１２３が生成され、これとクロック信号ＣＬＫとの論理積演算による内部データ取り込み用クロック信号ＷＤ−ＣＬＫ１２３に同期して内部データＩｎｔ−Ｄｉｎｉとして取り込まれる。
【００２８】
また、出力レジスタＯＲは、前記入力レジスタＩＲのマルチプレクサ回路と同様の構成とされ、内部データＩｎｔ−Ｄｏｕｔｉを入力として外部データＤｏｕｔｉを出力する、図示しない複数のフリップフロップとセレクタとからなり、ＣＡＳレイテンシーに応じ、予め設定された制御信号ＣＬ−ｃｏｎｔｒｏｌにより、リード用の内部データＩｎｔ−Ｄｏｕｔｉに基づいて生成された複数種の遅延されたデータから１つを選択し、所定のレイテンシーの外部データＤｏｕｔｉとして出力するマルチプレクサ回路構成となっている。
【００２９】
次に、本実施の形態の作用について、図４により連続したライト動作−リード動作−ライト動作のオペレーション時の入出力データＩ／Ｏｉの遷移の一例を説明する。
【００３０】
ここでは、図４のように、ＣＡＳレイテンシーＣＬ＝２＝リードレイテンシー＝ライトレイテンシー、バースト長ＢＬ＝４に設定したときの動作において、クロック信号ＣＬＫに同期して、コマンドＣＯＭとして１サイクル目でライトコマンドＷｒｉｔｅ（ａ）、２サイクル目でリードコマンドＲｅａｄ（ｂ）、６サイクル目でライトコマンドＷｒｉｔｅ（ｃ）を発行する場合を示す。
【００３１】
まず、１サイクル目でライトコマンドＷｒｉｔｅ（ａ）が発行されると、これから２サイクル後（ライトレイテンシー＝２）の３サイクル目にライト用のデータＤ（ａ１）が入力される。一方、２サイクル目でリードコマンドＲｅａｄ（ｂ）が発行されているので、２サイクル後（リードレイテンシー＝２）の４サイクル目〜７サイクル目まではリード用のデータＱ（ｂ１），Ｑ（ｂ２），Ｑ（ｂ３），Ｑ（ｂ４）が順にバースト長分だけ連続して出力される。
【００３２】
さらに、６サイクル目で発行されたライトコマンドＷｒｉｔｅ（ｃ）に対しては、２サイクル後の８サイクル目から順にバースト長分だけ連続してライト用のデータＤ（ｃ１），Ｄ（ｃ２），・・が入力される。以上のように、ライトコマンド、リードコマンドの発行に対しては、２サイクル後からデータの入力、出力が行われる。この入出力データＩ／Ｏｉの入力、出力に際しては、インタラプト動作による新しいコマンドの発行が優先される。
【００３３】
以上の連続したライト動作−リード動作−ライト動作のオペレーションにおいては、ライトレイテンシー＝リードレイテンシー＝２であるため、ライト動作−リード動作時においても入出力データＩ／Ｏｉのバス上に空き時間は発生しない。また、リード動作−ライト動作では、バーストリード途中での中断、ハイインピーダンスコントロールはなされる必要がない。
【００３４】
従って、本実施の形態の半導体記憶装置によれば、リードレイテンシーの設定を可変とする出力レジスタＯＲと、ライトレイテンシーの設定を可変とする入力レジスタＩＲとを設け、リードレイテンシーとライトレイテンシーとを合わせることで、連続したインタラプトオペレーションなどにおいて、システムバスの空き時間や、デッドサイクルをなくすことができるので、バス効率を最大限に上げることが可能となるため、システム全体の性能を向上させることができる。
【００３５】
たとえば、本実施の形態のオペレーションでは、前記図５に示すオペレーションに対し、約２２％程度のバス効率の向上が見られる。さらに連続したライト動作−リード動作−ライト動作のオペレーションや、インタラプトオペレーションでは、より一層、バス効率が向上（約２０〜３０％程度）することは明らかである。
【００３６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３７】
たとえば、システムバスに複数のＳＤＲＡＭがつながっている場合には、ライトレイテンシー、リードレイテンシーを複数のＳＤＲＡＭ間で個別に設定することで、より一層、バスの効率を上げるように制御することも可能である。
【００３８】
また、２バンク構成による２５６ＭｂＳＤＲＡＭの例で説明したが、４バンク、８バンクなどの多バンク化の傾向にあり、また１Ｇビットなどの容量のＳＤＲＡＭについても広く適用可能であり、このように多バンク、大容量の構成とすることにより本発明の効果はますます大きくなる。
【００３９】
さらに、本発明は、ＳＤＲＡＭの他に、ＤＤＲＳＤＲＡＭなどに効果的であるが、さらに他のクロック同期式メモリ全般に広く応用することも可能である。
【００４０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４１】
(1).複数種のライトレイテンシーの設定を可能とするライト用のレジスタと、複数種のリードレイテンシーの設定を可能とするリード用のレジスタとを有し、リードレイテンシーに合わせ、ライトレイテンシーの設定を可変とすることで、連続したインタラプトオペレーションなどにおいて、システムバスの空き時間や、デッドサイクルをなくすことができるので、バス効率を最大限に上げることが可能となる。
【００４２】
(2).前記(1) により、ＳＤＲＡＭなどのクロック同期式メモリにおいて、システムバスの効率を向上させることができるので、システムの性能向上を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体記憶装置を示す概略機能ブロック図である。
【図２】本発明の一実施の形態の半導体記憶装置において、入力レジスタを示す回路図である。
【図３】 (a),(b) は本発明の一実施の形態の半導体記憶装置において、ライト動作のオペレーションを示すタイミング図である。
【図４】本発明の一実施の形態の半導体記憶装置において、連続したライト動作−リード動作−ライト動作のオペレーションを示すタイミング図である。
【図５】本発明の前提となる半導体記憶装置において、連続したライト動作−リード動作−ライト動作のオペレーションを示すタイミング図である。
【符号の説明】
ＭＡＢ０，ＭＡＢ１メモリアレイバンク
ＲＤロウデコーダ
ＣＤカラムデコーダ
ＳＡ＆ＩＯＢセンスアンプ＆入出力バス
ＲＡＢロウアドレスバッファ
ＣＡＢカラムアドレスバッファ
ＣＡＣカラムアドレスカウンタ
ＲＣリフレッシュカウンタ
ＩＢ入力バッファ
ＯＢ出力バッファ
ＩＲ入力レジスタ
ＯＲ出力レジスタ
ＣＬ＆ＴＧ制御論理＆タイミング発生器
ＦＦ１〜ＦＦ４フリップフロップ
ＳＬセレクタ

Claims

複数種のライトレイテンシーの設定を可能とするライト用のレジスタと、複数種のリードレイテンシーの設定を可能とするリード用のレジスタとを有し、ＣＡＳレイテンシーに基づいてリードレイテンシーとライトレイテンシーを設定するものであり、
前記ライト用のレジスタは、前記ＣＡＳレイテンシーに基づいて予め設定された制御信号により、ライト用のステート信号に基づいて生成された複数種の遅延されたステート信号から１つを選択し、所定の遅延されたステート信号として出力するマルチプレクサ回路と、このマルチプレクサ回路からの遅延されたステート信号により内部データ取り込み用のクロック信号を制御し、ライト用の外部データに基づいて所定のレイテンシーの内部データとして出力するレジスタ回路とからなり、
前記リードレイテンシーの値と前記ライトレイテンシーの値とを等しくすることを特徴とする半導体記憶装置。
請求項１記載の半導体記憶装置であって、
前記リード用のレジスタは、前記ＣＡＳレイテンシーに基づいて予め設定された制御信号により、リード用の内部データに基づいて生成された複数種の遅延されたデータから１つを選択し、所定のレイテンシーの外部データとして出力するマルチプレクサ回路からなることを特徴とする半導体記憶装置。
請求項１または２記載の半導体記憶装置であって、
システムバス上に複数の前記半導体記憶装置が接続される場合に、各半導体記憶装置間で個別に前記リードレイテンシーと前記ライトレイテンシーとを設定することを特徴とする半導体記憶装置。
請求項１、２または３記載の半導体記憶装置であって、
前記半導体記憶装置は、シンクロナスＤＲＡＭであることを特徴とする半導体記憶装置。