JP2001035158A - メモリアクセス方法及びメモリアクセス方式 - Google Patents
メモリアクセス方法及びメモリアクセス方式Info
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- JP2001035158A JP2001035158A JP11207126A JP20712699A JP2001035158A JP 2001035158 A JP2001035158 A JP 2001035158A JP 11207126 A JP11207126 A JP 11207126A JP 20712699 A JP20712699 A JP 20712699A JP 2001035158 A JP2001035158 A JP 2001035158A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】データ転送の効率が低く、メモリへのアクセス
時に待ち時間が発生したので、メモリのインタフェース
が複雑になる問題があった。 【解決手段】クロックに同期してアドレスｃを取り込む
アドレスバッファ２と、バースト長のアドレスを生成す
るバーストカウンタ３と、ローアドレスをラッチしてタ
イミング調整を行なうローアドレスレジスタ４と、カラ
ムアドレスをラッチしてタイミング調整を行なうカラム
アドレスレジスタ５と、ローアドレスをデコードするロ
ーアドレスデコーダ６と、カラムアドレスをデコードす
るカラムアドレスデコーダ７と、ＤＲＡＭの動作モード
を設定するモードレジスタ８と、制御信号ｄによるコマ
ンドを解析・判定するコマンドデコーダ９と、ＤＲＡＭ
全体の動作を制御する制御回路１０と、データｅを保存
するメモリアレイ１１と、データｅの受け渡しを行うデ
ータ入出力バッファ１５とを備える。
時に待ち時間が発生したので、メモリのインタフェース
が複雑になる問題があった。 【解決手段】クロックに同期してアドレスｃを取り込む
アドレスバッファ２と、バースト長のアドレスを生成す
るバーストカウンタ３と、ローアドレスをラッチしてタ
イミング調整を行なうローアドレスレジスタ４と、カラ
ムアドレスをラッチしてタイミング調整を行なうカラム
アドレスレジスタ５と、ローアドレスをデコードするロ
ーアドレスデコーダ６と、カラムアドレスをデコードす
るカラムアドレスデコーダ７と、ＤＲＡＭの動作モード
を設定するモードレジスタ８と、制御信号ｄによるコマ
ンドを解析・判定するコマンドデコーダ９と、ＤＲＡＭ
全体の動作を制御する制御回路１０と、データｅを保存
するメモリアレイ１１と、データｅの受け渡しを行うデ
ータ入出力バッファ１５とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はメモリアクセス方法
及びメモリアクセス方式に関し、特にダイナミックラン
ダムアクセスメモリへの書込み・読み出し及びそれらの
制御に関してのメモリアクセス方法およびメモリアクセ
ス方式に関する。
及びメモリアクセス方式に関し、特にダイナミックラン
ダムアクセスメモリへの書込み・読み出し及びそれらの
制御に関してのメモリアクセス方法およびメモリアクセ
ス方式に関する。
【０００２】
【従来の技術】図４は一般的なＳＤＲＡＭの構成図であ
る。このように構成された一般的なＳＤＲＡＭの動作の
概略を以下に説明する。
る。このように構成された一般的なＳＤＲＡＭの動作の
概略を以下に説明する。
【０００３】コマンドデコーダ９は、外部から入力され
る制御信号ｄによりコマンドの種類を判定する。このコ
マンドデコーダ９で、コマンドの種類が「ローアドレス
設定（ＡＣＴ）」と解釈されたときは、アドレスバッフ
ァ２は外部から入力されるアドレスｃをラッチして、ロ
ー（ＲＯＷ）アドレスデコーダ６へ出力する。
る制御信号ｄによりコマンドの種類を判定する。このコ
マンドデコーダ９で、コマンドの種類が「ローアドレス
設定（ＡＣＴ）」と解釈されたときは、アドレスバッフ
ァ２は外部から入力されるアドレスｃをラッチして、ロ
ー（ＲＯＷ）アドレスデコーダ６へ出力する。
【０００４】一方、コマンドデコーダ９で、コマンドの
種類が「書き込み（ＷＲ）」又は「読み出し（ＲＤ）」
と解釈されたときは、アドレスバッファ２は外部から入
力されたアドレスｃをラッチして、カラム（ＣＯＬＵＭ
Ｎ）アドレスデコーダ７へ出力する。
種類が「書き込み（ＷＲ）」又は「読み出し（ＲＤ）」
と解釈されたときは、アドレスバッファ２は外部から入
力されたアドレスｃをラッチして、カラム（ＣＯＬＵＭ
Ｎ）アドレスデコーダ７へ出力する。
【０００５】また、コマンドデコーダー９で「モード設
定」と解釈されたときは、アドレスバッファ２は外部か
ら入力されたアドレスｃをラッチして、モードレジスタ
８へ出力する。
定」と解釈されたときは、アドレスバッファ２は外部か
ら入力されたアドレスｃをラッチして、モードレジスタ
８へ出力する。
【０００６】制御信号生成回路１０は、モードレジスタ
８で設定された条件でＤＲＡＭ内部の各部が動作するよ
うにモードレジスタ８の設定にもとづいて制御信号を生
成して、ＤＲＡＭ内部の各部、即ち、アドレスバッファ
２，バーストカウンタ３，ローアドレスデコーダ６，カ
ラムアドレスデコーダ７およびデータ制御回路１６を制
御する。
８で設定された条件でＤＲＡＭ内部の各部が動作するよ
うにモードレジスタ８の設定にもとづいて制御信号を生
成して、ＤＲＡＭ内部の各部、即ち、アドレスバッファ
２，バーストカウンタ３，ローアドレスデコーダ６，カ
ラムアドレスデコーダ７およびデータ制御回路１６を制
御する。
【０００７】モードレジスタ８に設定されるパラメータ
の中でバースト長とバーストアドレス読み出し順序は、
バーストカウンタ３の動作条件を決めるために設定され
る。バースト長とバーストアドレス読み出し順序は、電
源投入後、アドレス信号ａ入力からアドレスバッファ２
を通して設定される。その設定されたバースト長とバー
ストアドレス読み出し順序に基づき、制御信号生成回路
１０は、バーストカウンタ３を制御する。
の中でバースト長とバーストアドレス読み出し順序は、
バーストカウンタ３の動作条件を決めるために設定され
る。バースト長とバーストアドレス読み出し順序は、電
源投入後、アドレス信号ａ入力からアドレスバッファ２
を通して設定される。その設定されたバースト長とバー
ストアドレス読み出し順序に基づき、制御信号生成回路
１０は、バーストカウンタ３を制御する。
【０００８】バーストカウンタ３では、制御信号生成回
路１０によって制御されるバースト長とバースト読み出
し順序にしたがって、入力アドレスからバースト転送用
に一連のアドレスを生成し、アドレスバッファ２を通し
てカラムアドレスデコーダ６へ出力する。
路１０によって制御されるバースト長とバースト読み出
し順序にしたがって、入力アドレスからバースト転送用
に一連のアドレスを生成し、アドレスバッファ２を通し
てカラムアドレスデコーダ６へ出力する。
【０００９】ローアドレスデコーダ６とカラムアドレス
デコーダ７は、アドレスバッファ２からそれぞれ入力さ
れるローアドレスとカラムアドレスをデコードして、デ
ータを書き込むか又は読み出すべきメモリセルをメモリ
アレー１１中から選択する。
デコーダ７は、アドレスバッファ２からそれぞれ入力さ
れるローアドレスとカラムアドレスをデコードして、デ
ータを書き込むか又は読み出すべきメモリセルをメモリ
アレー１１中から選択する。
【００１０】制御信号生成回路１０は、コマンドデコー
ダ９から入力されるコマンドに応じて制御信号生成回路
１０で生成した制御信号によりデータ制御回路１６を制
御し、データ入出力バッファ１５を通して入力されたデ
ータｅをメモリアレー１１中の選択されたメモリセルへ
保存する。また、コマンドデコーダ９からの入力コマン
ドが「読み出し」であれば、メモリアレー１１中の選択
されたメモリセルからデータ制御回路１６が情報を取り
出し、センスアンプ１２を通してデータ入出力バッファ
１５から出力する。
ダ９から入力されるコマンドに応じて制御信号生成回路
１０で生成した制御信号によりデータ制御回路１６を制
御し、データ入出力バッファ１５を通して入力されたデ
ータｅをメモリアレー１１中の選択されたメモリセルへ
保存する。また、コマンドデコーダ９からの入力コマン
ドが「読み出し」であれば、メモリアレー１１中の選択
されたメモリセルからデータ制御回路１６が情報を取り
出し、センスアンプ１２を通してデータ入出力バッファ
１５から出力する。
【００１１】バーストカウンタ３は、モードレジスタ８
に設定されたバースト長とバーストアドレス読み出し順
序及びアドレスからバースト転送アドレスを生成する。
ローアドレスとカラムアドレスからそれぞれローアドレ
スデコーダ６とカラムアドレスデコーダ７によってされ
指定されたメモリアレー１１中のメモリセルを選択す
る。コマンドデコーダ９からのコマンドに応じて制御信
号生成回路１０で生成された制御信号により、データ制
御回路１６を制御する。コマンドデコーダ９からのコマ
ンドが「書き込み」であれば、データ入出力バッファ１
５を通して入力されたデータｅをメモリアレー１１中の
選択されたメモリセルへ保存する。また、コマンドデコ
ーダ９からのコマンドが「読み出し」であれば、メモリ
アレー１１中の選択されたメモリーセルから情報を取り
出し、センスアンプ１２を通してデータ入出力バッファ
１５から出力する。
に設定されたバースト長とバーストアドレス読み出し順
序及びアドレスからバースト転送アドレスを生成する。
ローアドレスとカラムアドレスからそれぞれローアドレ
スデコーダ６とカラムアドレスデコーダ７によってされ
指定されたメモリアレー１１中のメモリセルを選択す
る。コマンドデコーダ９からのコマンドに応じて制御信
号生成回路１０で生成された制御信号により、データ制
御回路１６を制御する。コマンドデコーダ９からのコマ
ンドが「書き込み」であれば、データ入出力バッファ１
５を通して入力されたデータｅをメモリアレー１１中の
選択されたメモリセルへ保存する。また、コマンドデコ
ーダ９からのコマンドが「読み出し」であれば、メモリ
アレー１１中の選択されたメモリーセルから情報を取り
出し、センスアンプ１２を通してデータ入出力バッファ
１５から出力する。
【００１２】以上の動作におけるアクセスタイミングの
様子を図５に示す。図５は、バースト長を８、カラムア
ドレスストローブ（ＣＡＳ）レイテンシーを２とした条
件におけるアクセス動作の例を示す。処理を実行するた
めの制御信号の組み合わせをコマンドと称している。書
き込みから読み出しに移る場合には、書き込み（ＷＲ）
コマンド設定時にデータバス上のデータ（Ｄ「」）がメ
モリに記憶されるのに対し、メモリから情報を読み出す
（ＲＤ）場合には、コマンド実行後、ＣＡＳレイテンシ
ー分のクロック数だけ遅れてデータバスに出力されるた
め、書き込みと読み出し処理の間にデータバスが使用さ
れない時間帯が存在する。
様子を図５に示す。図５は、バースト長を８、カラムア
ドレスストローブ（ＣＡＳ）レイテンシーを２とした条
件におけるアクセス動作の例を示す。処理を実行するた
めの制御信号の組み合わせをコマンドと称している。書
き込みから読み出しに移る場合には、書き込み（ＷＲ）
コマンド設定時にデータバス上のデータ（Ｄ「」）がメ
モリに記憶されるのに対し、メモリから情報を読み出す
（ＲＤ）場合には、コマンド実行後、ＣＡＳレイテンシ
ー分のクロック数だけ遅れてデータバスに出力されるた
め、書き込みと読み出し処理の間にデータバスが使用さ
れない時間帯が存在する。
【００１３】あるローアドレスを設定（ＡＣＴ）してか
ら、書き込み（ＷＲ）又は読み出し（ＲＤ）処理を行
い、異なるローアドレスにおいて、書き込み（ＷＲ）又
は読み出し（ＲＤ）を行う場合は、プリチャージ処理を
してアイドルに戻し、新たにローアドレス（ＡＣＴ）を
設定して、書き込み（ＷＲ）又は読み出し（ＲＤ）を行
うので、書き込み間又は読み出し間にデータバスが使用
されない時間帯が存在する。
ら、書き込み（ＷＲ）又は読み出し（ＲＤ）処理を行
い、異なるローアドレスにおいて、書き込み（ＷＲ）又
は読み出し（ＲＤ）を行う場合は、プリチャージ処理を
してアイドルに戻し、新たにローアドレス（ＡＣＴ）を
設定して、書き込み（ＷＲ）又は読み出し（ＲＤ）を行
うので、書き込み間又は読み出し間にデータバスが使用
されない時間帯が存在する。
【００１４】
【発明が解決しようとする課題】一般的にダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）は、情報を保存す
る構造が簡単であるためスタティックランダムアクセス
メモリ（ＳＲＡＭ）よりも大容量のメモリを構成するこ
とが可能であるが、ランダムにメモリへ書き込み・読み
出しアクセスする場合には、ローアドレスとＣＯＬＵＭ
Ｎアドレスを時間多重して設定するので、データ転送速
度が遅いという欠点があった。このため、高速のデータ
転送速度を要する場合には、パイプライン処理により高
速アクセスを実現する同期型ＤＲＡＭ（Ｓｙｎｃｒｏｎ
ｏｕｓ ＤＲＡＭ：ＳＤＲＡＭ）が利用されている。こ
れによってローアドレスが同一のページ内にバーストア
クセスする場合には、ＳＲＡＭに匹敵するアクセス速度
に達する。
ランダムアクセスメモリ（ＤＲＡＭ）は、情報を保存す
る構造が簡単であるためスタティックランダムアクセス
メモリ（ＳＲＡＭ）よりも大容量のメモリを構成するこ
とが可能であるが、ランダムにメモリへ書き込み・読み
出しアクセスする場合には、ローアドレスとＣＯＬＵＭ
Ｎアドレスを時間多重して設定するので、データ転送速
度が遅いという欠点があった。このため、高速のデータ
転送速度を要する場合には、パイプライン処理により高
速アクセスを実現する同期型ＤＲＡＭ（Ｓｙｎｃｒｏｎ
ｏｕｓ ＤＲＡＭ：ＳＤＲＡＭ）が利用されている。こ
れによってローアドレスが同一のページ内にバーストア
クセスする場合には、ＳＲＡＭに匹敵するアクセス速度
に達する。
【００１５】しかしながら、ＳＤＲＡＭと言えども、Ｄ
ＲＡＭの基本動作をもとにしているため、ローアドレス
が同一の書き込みから読み出しに移る場合や、あるペー
ジへの書き込み又は読み出し後、異なるページへそれぞ
れ書き込み又は読み出しを行う場合、データバスが有効
に使用されない時間があり、データ転送の効率が低くな
る。
ＲＡＭの基本動作をもとにしているため、ローアドレス
が同一の書き込みから読み出しに移る場合や、あるペー
ジへの書き込み又は読み出し後、異なるページへそれぞ
れ書き込み又は読み出しを行う場合、データバスが有効
に使用されない時間があり、データ転送の効率が低くな
る。
【００１６】また、このような動作では、データ転送の
効率が低くなるばかりでなく、ランダムアクセスにより
連続データの書き込み・読み出しを行う通信アプリケー
ションに適用する場合、メモリへアクセスする時に、待
ち時間が発生したり、待ち時間中、データを一時的に保
持する必要があるのでメモリのインタフェースが複雑に
なる問題も伴なう。
効率が低くなるばかりでなく、ランダムアクセスにより
連続データの書き込み・読み出しを行う通信アプリケー
ションに適用する場合、メモリへアクセスする時に、待
ち時間が発生したり、待ち時間中、データを一時的に保
持する必要があるのでメモリのインタフェースが複雑に
なる問題も伴なう。
【００１７】
【課題を解決するための手段】本発明によるメモリアク
セス方法は、ダイナミックランダムアクセスメモリへの
書込み・読み出し及びそれらの制御方法において、バー
ストデータの前記書き込み・読み出しサイクル中に、次
に実行するコマンドを予約登録及び実行準備を行なって
ローアドレスが異なるメモリ領域にアクセスし、データ
バスが利用されないアイドル時間を削減することによっ
てデータの転送効率を高くして高速なバーストデータ転
送を実現するとともに、容易なメモリのインタフェース
を提供する。
セス方法は、ダイナミックランダムアクセスメモリへの
書込み・読み出し及びそれらの制御方法において、バー
ストデータの前記書き込み・読み出しサイクル中に、次
に実行するコマンドを予約登録及び実行準備を行なって
ローアドレスが異なるメモリ領域にアクセスし、データ
バスが利用されないアイドル時間を削減することによっ
てデータの転送効率を高くして高速なバーストデータ転
送を実現するとともに、容易なメモリのインタフェース
を提供する。
【００１８】本発明によるメモリアクセス方法は、ダイ
ナミックランダムアクセスメモリへの書込み・読み出し
及びそれらの制御方法において、前記書き込み・読み出
し処理におけるレイテンシー差を解消して、前記書き込
みから読み出しを実行するときに、データバスが有効に
使用されていないアイドル時間を無くすことによってデ
ータの転送効率を高くして高速なバーストデータ転送を
実現するとともに、容易なメモリのインタフェースを提
供する。
ナミックランダムアクセスメモリへの書込み・読み出し
及びそれらの制御方法において、前記書き込み・読み出
し処理におけるレイテンシー差を解消して、前記書き込
みから読み出しを実行するときに、データバスが有効に
使用されていないアイドル時間を無くすことによってデ
ータの転送効率を高くして高速なバーストデータ転送を
実現するとともに、容易なメモリのインタフェースを提
供する。
【００１９】また本発明によるメモリアクセス方法は、
ダイナミックランダムアクセスメモリへの書込み・読み
出し及びそれらの制御方法において、バーストデータの
前記書き込み・読み出しサイクル中に、次に実行するコ
マンドを予約登録および実行準備を行なってローアドレ
スが異なるメモリ領域にアクセスし、データバスが利用
されないアイドル時間を削減して高速なバーストデータ
転送を実現する請求項１に記載の動作と、一般的なダイ
ナミックランダムアクセスメモリの動作を、モードレジ
スタへ制御情報を設けて、その制御情報により切り替え
制御して実現する。
ダイナミックランダムアクセスメモリへの書込み・読み
出し及びそれらの制御方法において、バーストデータの
前記書き込み・読み出しサイクル中に、次に実行するコ
マンドを予約登録および実行準備を行なってローアドレ
スが異なるメモリ領域にアクセスし、データバスが利用
されないアイドル時間を削減して高速なバーストデータ
転送を実現する請求項１に記載の動作と、一般的なダイ
ナミックランダムアクセスメモリの動作を、モードレジ
スタへ制御情報を設けて、その制御情報により切り替え
制御して実現する。
【００２０】さらに本発明によるメモリアクセス方法
は、ダイナミックランダムアクセスメモリへの書込み・
読み出し及びそれらの制御方法において、前記書き込み
・読み出し処理におけるレイテンシー差を解消して、前
記書込みから読み出しを実行するときに、データバスが
有効に使用されていないアイドル時間を無くす請求項１
に記載の動作と、一般的なダイナミックランダムアクセ
スメモリの動作を、モードレジスタへの設定により切り
替え制御する。
は、ダイナミックランダムアクセスメモリへの書込み・
読み出し及びそれらの制御方法において、前記書き込み
・読み出し処理におけるレイテンシー差を解消して、前
記書込みから読み出しを実行するときに、データバスが
有効に使用されていないアイドル時間を無くす請求項１
に記載の動作と、一般的なダイナミックランダムアクセ
スメモリの動作を、モードレジスタへの設定により切り
替え制御する。
【００２１】そして本発明によるメモリアクセス方法
は、前記ダイナミックランダムアクセスメモリが、同期
型ダイナミックランダムアクセスメモリである。
は、前記ダイナミックランダムアクセスメモリが、同期
型ダイナミックランダムアクセスメモリである。
【００２２】本発明によるメモリアクセス方式は、入力
クロックに同期して外部からのアドレス信号あるいは動
作開始前設定信号を取り込むアドレスバッファと、外部
とのバーストデータ転送時に設定されるバースト長のア
ドレスを生成するバーストカウンタと、前記アドレスバ
ッファ出力のローアドレスをラッチしてタイミング調整
を行なうローアドレスレジスタと、前記アドレスバッフ
ァ出力のカラムアドレスをラッチしてタイミング調整を
行なうカラムアドレスレジスタと、前記ローアドレスレ
ジスタ出力のローアドレスをデコードするローアドレス
デコーダと、前記カラムアドレスレジスタ出力のカラム
アドレスをデコードするカラムアドレスデコーダと、前
記動作開始前設定信号により自ＤＲＡＭの動作モードを
設定するモードレジスタと、外部からの制御信号による
コマンドを解析・判定するコマンドデコーダと、前記コ
マンドデコーダ出力のコマンド解析・判定結果信号に応
じて自ＤＲＡＭ全体の動作を制御する制御回路、外部と
のバーストデータ転送のデータを保存する多数のメモリ
ーセルから成るメモリアレイと、前記制御回路出力の制
御信号に制御されて前記メモリアレイからの前記データ
の出力を制御するデータ出力制御回路と、前記入力クロ
ックに同期して前記データの外部と内部との受け渡しを
行うデータ入出力バッファと、前記制御回路出力の制御
信号に制御されて前記入出力バッファからの前記データ
の入力を制御するデータ入力制御回路と、を備える。
クロックに同期して外部からのアドレス信号あるいは動
作開始前設定信号を取り込むアドレスバッファと、外部
とのバーストデータ転送時に設定されるバースト長のア
ドレスを生成するバーストカウンタと、前記アドレスバ
ッファ出力のローアドレスをラッチしてタイミング調整
を行なうローアドレスレジスタと、前記アドレスバッフ
ァ出力のカラムアドレスをラッチしてタイミング調整を
行なうカラムアドレスレジスタと、前記ローアドレスレ
ジスタ出力のローアドレスをデコードするローアドレス
デコーダと、前記カラムアドレスレジスタ出力のカラム
アドレスをデコードするカラムアドレスデコーダと、前
記動作開始前設定信号により自ＤＲＡＭの動作モードを
設定するモードレジスタと、外部からの制御信号による
コマンドを解析・判定するコマンドデコーダと、前記コ
マンドデコーダ出力のコマンド解析・判定結果信号に応
じて自ＤＲＡＭ全体の動作を制御する制御回路、外部と
のバーストデータ転送のデータを保存する多数のメモリ
ーセルから成るメモリアレイと、前記制御回路出力の制
御信号に制御されて前記メモリアレイからの前記データ
の出力を制御するデータ出力制御回路と、前記入力クロ
ックに同期して前記データの外部と内部との受け渡しを
行うデータ入出力バッファと、前記制御回路出力の制御
信号に制御されて前記入出力バッファからの前記データ
の入力を制御するデータ入力制御回路と、を備える。
【００２３】
【発明の実施の形態】図１は本発明の一実施例のメモリ
アクセス方式を示すブロック図である。このメモリアク
セス方式は、外部から入力されるクロック信号ａの供給
を制御して自ＤＲＡＭ内部の各部へ分配・ドライブする
クロックバッファ１と、クロックバッファ１出力のクロ
ック信号の立ち上がりに同期して外部から入力されるア
ドレス信号ｃあるいは動作開始前設定信号を取り込むア
ドレスバッファ２と、外部とのバーストデータ転送時に
設定されるバースト長のアドレスを生成するバーストカ
ウンタ３と、アドレスバッファ２出力のローアドレスを
ラッチしてタイミング調整を行なうローアドレスレジス
タ４と、アドレスバッファ２出力のカラムアドレスをラ
ッチしてタイミング調整を行なうカラムアドレスレジス
タ５と、ローアドレスレジスタ４出力のローアドレスを
デコードするローアドレスデコーダ６と、カラムアドレ
スレジスタ５出力のカラムアドレスをデコードするカラ
ムアドレスデコーダ７と、自ＤＲＡＭの動作モードを設
定するモードレジスタ８と、制御信号ｄによるコマンド
を解析・判定するコマンドデコーダ９と、コマンドデコ
ーダ９出力のコマンド解析・判定結果信号に応じて自Ｄ
ＲＡＭ全体の動作を制御する制御回路１０と、データｅ
を保存する多数のメモリーセルから成るメモリアレイ１
１と、データ入力制御回路１４からのデータｅをメモリ
アレイ１１へ出力するとともにメモリアレイ１１からの
データをデータ出力制御回路１３へ出力するセンスアン
プ１２と、制御回路１０出力の制御信号に制御されてセ
ンスアンプ１２からのデータの出力を制御するデータ出
力制御回路１３と、クロックバッファ１出力のクロック
信号に同期して内部と外部のデータｅの受け渡しを行う
データ入出力バッファ１５と、制御回路１０出力の制御
信号に制御されてデータ入出力バッファ１５からのデー
タｅの入力を制御する前記データ入力制御回路１４と、
から構成される。
アクセス方式を示すブロック図である。このメモリアク
セス方式は、外部から入力されるクロック信号ａの供給
を制御して自ＤＲＡＭ内部の各部へ分配・ドライブする
クロックバッファ１と、クロックバッファ１出力のクロ
ック信号の立ち上がりに同期して外部から入力されるア
ドレス信号ｃあるいは動作開始前設定信号を取り込むア
ドレスバッファ２と、外部とのバーストデータ転送時に
設定されるバースト長のアドレスを生成するバーストカ
ウンタ３と、アドレスバッファ２出力のローアドレスを
ラッチしてタイミング調整を行なうローアドレスレジス
タ４と、アドレスバッファ２出力のカラムアドレスをラ
ッチしてタイミング調整を行なうカラムアドレスレジス
タ５と、ローアドレスレジスタ４出力のローアドレスを
デコードするローアドレスデコーダ６と、カラムアドレ
スレジスタ５出力のカラムアドレスをデコードするカラ
ムアドレスデコーダ７と、自ＤＲＡＭの動作モードを設
定するモードレジスタ８と、制御信号ｄによるコマンド
を解析・判定するコマンドデコーダ９と、コマンドデコ
ーダ９出力のコマンド解析・判定結果信号に応じて自Ｄ
ＲＡＭ全体の動作を制御する制御回路１０と、データｅ
を保存する多数のメモリーセルから成るメモリアレイ１
１と、データ入力制御回路１４からのデータｅをメモリ
アレイ１１へ出力するとともにメモリアレイ１１からの
データをデータ出力制御回路１３へ出力するセンスアン
プ１２と、制御回路１０出力の制御信号に制御されてセ
ンスアンプ１２からのデータの出力を制御するデータ出
力制御回路１３と、クロックバッファ１出力のクロック
信号に同期して内部と外部のデータｅの受け渡しを行う
データ入出力バッファ１５と、制御回路１０出力の制御
信号に制御されてデータ入出力バッファ１５からのデー
タｅの入力を制御する前記データ入力制御回路１４と、
から構成される。
【００２４】ＤＲＡＭを使用する前に通常、動作モード
をアドレス入力よりモードレジスタ８へ設定する。その
設定は、再設定または電源が切断されるまでは保持され
る。モードレジスタ８に設定されたモードは、制御回路
１０に伝達され、制御回路１０は、そのモードにもとづ
き制御信号を生成し、自ＤＲＡＭ内部の各部を制御す
る。
をアドレス入力よりモードレジスタ８へ設定する。その
設定は、再設定または電源が切断されるまでは保持され
る。モードレジスタ８に設定されたモードは、制御回路
１０に伝達され、制御回路１０は、そのモードにもとづ
き制御信号を生成し、自ＤＲＡＭ内部の各部を制御す
る。
【００２５】アドレスａ，制御信号ｄの入力に対して、
制御信号ｄはコマンドデコーダ９によってそのコマンド
の種類が解析・判定され、制御信号を制御回路１０はそ
の判定されたコマンドに応じた制御信号を生成し出力す
る。図２は、バースト長を８及びカラムアドレスストロ
ーブ（ＣＡＳ）レイテンシーを２とした条件におけるタ
イミングチャートを示したものである。
制御信号ｄはコマンドデコーダ９によってそのコマンド
の種類が解析・判定され、制御信号を制御回路１０はそ
の判定されたコマンドに応じた制御信号を生成し出力す
る。図２は、バースト長を８及びカラムアドレスストロ
ーブ（ＣＡＳ）レイテンシーを２とした条件におけるタ
イミングチャートを示したものである。
【００２６】コマンドデコーダ９で「ローアドレス設定
（ＡＣＴ）」と解釈されたときは、入力されたアドレス
ａをアドレスバッファ２でラッチして、ローアドレスレ
ジスタ４へ出力する。コマンドデコーダ９で「書き込み
（ＷＲ）」又は「読み出し（ＲＤ）」と解釈されたとき
には、入力されたアドレスａをアドレスバッファ２でラ
ッチして、カラムアドレスレジスタ５へ出力する。図２
では、ローアドレス設定（ＡＣＴ）に続き、書き込み
（ＷＲ）コマンドが入力されている。ローアドレスは、
書き込みのときに入力されるコラムアドレスとタイミン
グを合わせて、ローアドレスレジスタ４からローアドレ
スデコーダ６へ出力される。タイミング調整されたロー
アドレスとカラムアドレスは、それぞれローアドレスデ
コーダ６とカラムアドレスデコーダ７によって指定され
たメモリアレー１１中のメモリセルを選択する。
（ＡＣＴ）」と解釈されたときは、入力されたアドレス
ａをアドレスバッファ２でラッチして、ローアドレスレ
ジスタ４へ出力する。コマンドデコーダ９で「書き込み
（ＷＲ）」又は「読み出し（ＲＤ）」と解釈されたとき
には、入力されたアドレスａをアドレスバッファ２でラ
ッチして、カラムアドレスレジスタ５へ出力する。図２
では、ローアドレス設定（ＡＣＴ）に続き、書き込み
（ＷＲ）コマンドが入力されている。ローアドレスは、
書き込みのときに入力されるコラムアドレスとタイミン
グを合わせて、ローアドレスレジスタ４からローアドレ
スデコーダ６へ出力される。タイミング調整されたロー
アドレスとカラムアドレスは、それぞれローアドレスデ
コーダ６とカラムアドレスデコーダ７によって指定され
たメモリアレー１１中のメモリセルを選択する。
【００２７】書き込みコマンドとともにデータｅが入力
される場合には、制御回路１０はデータ出力制御回路１
３からの出力を禁止し、データ入出力バッファ１５を通
して入力されたデータｅをデータ入力制御回路１４が受
け付けるように制御する。そして、そのデータｅは、デ
ータ入力制御回路１４からセンスアンプ１２を通して選
択されたメモリアレー１１中のメモリセルへ保存され
る。
される場合には、制御回路１０はデータ出力制御回路１
３からの出力を禁止し、データ入出力バッファ１５を通
して入力されたデータｅをデータ入力制御回路１４が受
け付けるように制御する。そして、そのデータｅは、デ
ータ入力制御回路１４からセンスアンプ１２を通して選
択されたメモリアレー１１中のメモリセルへ保存され
る。
【００２８】バーストの第１アクセスの情報が書き込ま
れ保存された後は、バーストカウンタ３で次に保存する
メモリローケーションのアドレスを生成する。生成され
たアドレスは次のクロックでカラムアドレスレジスタ５
によってラッチされ、カラムアドレスデコーダ７へ出力
する。そのアドレスにより選択されたメモリアレイ１１
のメモリへデータ入出力バッファ１５を通して入力され
てきたデータｅを第１アクセスと同様に保存する。第３
アクセスから第８アクセスについても第１および第２ア
クセスと同様にしてメモリへ書き込むことができる。
れ保存された後は、バーストカウンタ３で次に保存する
メモリローケーションのアドレスを生成する。生成され
たアドレスは次のクロックでカラムアドレスレジスタ５
によってラッチされ、カラムアドレスデコーダ７へ出力
する。そのアドレスにより選択されたメモリアレイ１１
のメモリへデータ入出力バッファ１５を通して入力され
てきたデータｅを第１アクセスと同様に保存する。第３
アクセスから第８アクセスについても第１および第２ア
クセスと同様にしてメモリへ書き込むことができる。
【００２９】通常、図３のような書き込みサイクル中に
新たなコマンド入力があると、実行が停止するが、本実
施例では、書き込みコマンド入力から一定時間後の新た
な書き込み（ＷＲ）・読み出し（ＲＤ）およびプリチャ
ージ（ＰＲＥ）コマンド入力に対しては、そのときすで
に実行中のコマンドが実行完了後に実行される。つま
り、現在実行中に新たなコマンド入力があると、その新
たなコマンドは次の実行を予約され、次に迅速に実行す
るための準備を行なう。ただし、バーストストップ（Ｂ
ＳＴ）コマンドによりバースト転送動作を終結すること
は可能である。
新たなコマンド入力があると、実行が停止するが、本実
施例では、書き込みコマンド入力から一定時間後の新た
な書き込み（ＷＲ）・読み出し（ＲＤ）およびプリチャ
ージ（ＰＲＥ）コマンド入力に対しては、そのときすで
に実行中のコマンドが実行完了後に実行される。つま
り、現在実行中に新たなコマンド入力があると、その新
たなコマンドは次の実行を予約され、次に迅速に実行す
るための準備を行なう。ただし、バーストストップ（Ｂ
ＳＴ）コマンドによりバースト転送動作を終結すること
は可能である。
【００３０】図２では、書き込み（ＷＲ）サイクル中に
新たな読み出し（ＲＤ）コマンドが入力され、次の実行
に備え予約される。読み出しコマンドと同時に入力され
たアドレスが、カラムアドレスとしてアドレスバッファ
２に保持される。新たに入力した読み出しコマンドがコ
マンド実行されるときに、カラムアドレスレジスタ５で
ローアドレスとタイミングが調整され、カラムアドレス
デコーダ７へ出力される。そして、ローアドレスとカラ
ムアドレスにより指定されたメモリアレー１１中のメモ
リセルが選択され、保存されていた情報がセンスアンプ
１２を通じて読み出される。つまり、読み出しコマンド
に基づき制御回路１０によりデータ入力制御回路１４の
出力がハイインピーダンスに制御され、かつデータ出力
制御回路１３の出力が制御されてセンスアンプ１２の出
力データが、データ入出力バッファ１５から出力され
る。読み出し（ＲＤ）コマンドの第２アクセス以降のバ
ースト転送についても同様に処理される。
新たな読み出し（ＲＤ）コマンドが入力され、次の実行
に備え予約される。読み出しコマンドと同時に入力され
たアドレスが、カラムアドレスとしてアドレスバッファ
２に保持される。新たに入力した読み出しコマンドがコ
マンド実行されるときに、カラムアドレスレジスタ５で
ローアドレスとタイミングが調整され、カラムアドレス
デコーダ７へ出力される。そして、ローアドレスとカラ
ムアドレスにより指定されたメモリアレー１１中のメモ
リセルが選択され、保存されていた情報がセンスアンプ
１２を通じて読み出される。つまり、読み出しコマンド
に基づき制御回路１０によりデータ入力制御回路１４の
出力がハイインピーダンスに制御され、かつデータ出力
制御回路１３の出力が制御されてセンスアンプ１２の出
力データが、データ入出力バッファ１５から出力され
る。読み出し（ＲＤ）コマンドの第２アクセス以降のバ
ースト転送についても同様に処理される。
【００３１】読み出しサイクル中におけるプリチャージ
（ＰＲＥ）、およびそれに続く、ローアドレス設定（Ａ
ＣＴ）、読み出し（ＲＤ）コマンドについても上述と同
じようにように、入力されてきたコマンドの実行が予約
され、現在実行中の読み出し処理が終了するまでに実行
準備をし、先のコマンドの実行終了後、順次実行され
る。つまり、先ず、ロードアドレスレジスタ４とカラム
アドレスレジスタ５によりタイミング調整されたローア
ドレスとカラムアドレスからそれぞれローアドレスデコ
ーダ６とカラムアドレスデコーダ７によってされ指定さ
れたメモリアレー中のメモリセルを選択する。次に、コ
マンドデコーダ９からのコマンドに応じて制御回路１０
で生成された制御信号により、データ入力制御回路１４
及びデータ出力制御回路１３を制御する。コマンドが
「書き込み」であれば、データ入出力バッファ１５を通
して入力されたデータｅをメモリアレイ１１の選択され
たメモリセルへ保存する。また、コマンドが「読み出
し」であれば、メモリアレイ１１の選択されたメモリセ
ルから情報を取り出し、データ出力制御回路１３の出力
を制御することによって、センスアンプ１２を通してデ
ータ入出力バッファ１５から出力する。
（ＰＲＥ）、およびそれに続く、ローアドレス設定（Ａ
ＣＴ）、読み出し（ＲＤ）コマンドについても上述と同
じようにように、入力されてきたコマンドの実行が予約
され、現在実行中の読み出し処理が終了するまでに実行
準備をし、先のコマンドの実行終了後、順次実行され
る。つまり、先ず、ロードアドレスレジスタ４とカラム
アドレスレジスタ５によりタイミング調整されたローア
ドレスとカラムアドレスからそれぞれローアドレスデコ
ーダ６とカラムアドレスデコーダ７によってされ指定さ
れたメモリアレー中のメモリセルを選択する。次に、コ
マンドデコーダ９からのコマンドに応じて制御回路１０
で生成された制御信号により、データ入力制御回路１４
及びデータ出力制御回路１３を制御する。コマンドが
「書き込み」であれば、データ入出力バッファ１５を通
して入力されたデータｅをメモリアレイ１１の選択され
たメモリセルへ保存する。また、コマンドが「読み出
し」であれば、メモリアレイ１１の選択されたメモリセ
ルから情報を取り出し、データ出力制御回路１３の出力
を制御することによって、センスアンプ１２を通してデ
ータ入出力バッファ１５から出力する。
【００３２】このような動作は、モードレジスタ８に制
御情報を設け、これまでの一般のＤＲＡＭ動作と本発明
による一実施例のＤＲＡＭの動作を、このモードレジス
タ８に設定した制御情報により切り替えて実現する方法
も可能である。
御情報を設け、これまでの一般のＤＲＡＭ動作と本発明
による一実施例のＤＲＡＭの動作を、このモードレジス
タ８に設定した制御情報により切り替えて実現する方法
も可能である。
【００３３】このように本発明は、ダイナミックランダ
ムアクセスメモリへの書き込み・読み出し及びそれらの
制御方法および方式に関し、バースト書き込み・読み出
しサイクル中に、次に実行するコマンドを予約登録と実
行準備をして、現在の実行サイクル後に、予約登録した
コマンドを実行することによって、ローアドレスが異な
るメモリ領域にアクセスする場合に、データバスが利用
されないアイドル時間を削減し、高速なデータ転送速度
を実現する。このバーストアクセス方法により次に実行
するコマンドを現在実行サイクル中に予約するのでコマ
ンド入力範囲が広がり、入力タイミングに自由度が生ま
れる。また、メモリへの書き込み、読み出しで異なるレ
イテンシーを同じにして、書き込みから読み出しを実行
する時に、データバスが有効に使用されていないアイド
ル時間を解消するとともに、メモリのデータインターフ
ェースを容易にする。このようなアクセス方法及び方式
により連続ランダム的な書き込み・読み出しが多いアプ
リケーションおいて、効率的で高速なメモリアクセスを
提供することができる。
ムアクセスメモリへの書き込み・読み出し及びそれらの
制御方法および方式に関し、バースト書き込み・読み出
しサイクル中に、次に実行するコマンドを予約登録と実
行準備をして、現在の実行サイクル後に、予約登録した
コマンドを実行することによって、ローアドレスが異な
るメモリ領域にアクセスする場合に、データバスが利用
されないアイドル時間を削減し、高速なデータ転送速度
を実現する。このバーストアクセス方法により次に実行
するコマンドを現在実行サイクル中に予約するのでコマ
ンド入力範囲が広がり、入力タイミングに自由度が生ま
れる。また、メモリへの書き込み、読み出しで異なるレ
イテンシーを同じにして、書き込みから読み出しを実行
する時に、データバスが有効に使用されていないアイド
ル時間を解消するとともに、メモリのデータインターフ
ェースを容易にする。このようなアクセス方法及び方式
により連続ランダム的な書き込み・読み出しが多いアプ
リケーションおいて、効率的で高速なメモリアクセスを
提供することができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、ロ
ーアドレスが異なるメモリ領域にアクセスする場合に、
データバスが利用されないアイドル時間を削減して高速
なデータ転送速度を実現することができる。また、メモ
リへの書き込み・読み出しで異なるレイテンシーを同じ
にすることによって、書き込みから読み出しを実行する
時に、データバスが有効に使用されていないアイドル時
間をなくすことができるとともに、メモリへのインター
フェースを容易にすることができる。
ーアドレスが異なるメモリ領域にアクセスする場合に、
データバスが利用されないアイドル時間を削減して高速
なデータ転送速度を実現することができる。また、メモ
リへの書き込み・読み出しで異なるレイテンシーを同じ
にすることによって、書き込みから読み出しを実行する
時に、データバスが有効に使用されていないアイドル時
間をなくすことができるとともに、メモリへのインター
フェースを容易にすることができる。
【図１】本発明の一実施例を示すメモリアクセス方式を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例を示すメモリアクセス方式の
メモリアクセス動作を説明するためのタイミングチャー
トである。
メモリアクセス動作を説明するためのタイミングチャー
トである。
【図３】一般的なコマンド入力動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】従来のＤＲＡＭ構成を示すブロック図である。
【図５】従来のＤＲＡＭ構成のアクセス動作例を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
１ クロックバッファ ２ アドレスバッファ ３ バーストカウンタ ４ ローアドレスレジスタ ５ カラムアドレスレジスタ ６ ローアドレスデコーダ ７ カラムアドレスデコーダ ８ モードレジスタ ９ コマンドデコーダ １０ 制御回路 １１ メモリアレイ １２ センスアンプ １３ データ出力制御回路 １４ データ入力制御回路 １５ データ入出力バッファ
Claims (6)
- 【請求項１】 ダイナミックランダムアクセスメモリへ
の書込み・読み出し及びそれらの制御方法において、 バーストデータの前記書き込み・読み出しサイクル中
に、次に実行するコマンドを予約登録及び実行準備を行
なってローアドレスが異なるメモリ領域にアクセスし、
データバスが利用されないアイドル時間を削減すること
によってデータの転送効率を高くして高速なバーストデ
ータ転送を実現するとともに、容易なメモリのインタフ
ェースを提供することを特徴とするメモリアクセス方
法。 - 【請求項２】 ダイナミックランダムアクセスメモリへ
の書込み・読み出し及びそれらの制御方法において、 前記書き込み・読み出し処理におけるレイテンシー差を
解消して、前記書き込みから読み出しを実行するとき
に、データバスが有効に使用されていないアイドル時間
を無くすことによってデータの転送効率を高くして高速
なバーストデータ転送を実現するとともに、容易なメモ
リのインタフェースを提供することを特徴とするメモリ
アクセス方法。 - 【請求項３】 ダイナミックランダムアクセスメモリへ
の書込み・読み出し及びそれらの制御方法において、 バーストデータの前記書き込み・読み出しサイクル中
に、次に実行するコマンドを予約登録及び実行準備を行
なってローアドレスが異なるメモリ領域にアクセスし、
データバスが利用されないアイドル時間を削減して高速
なバーストデータ転送を実現する請求項１に記載の動作
と、一般的なダイナミックランダムアクセスメモリの動
作を、モードレジスタへ制御情報を設けて、その制御情
報により切り替え制御して実現することを特徴とするメ
モリアクセス方法。 - 【請求項４】 ダイナミックランダムアクセスメモリへ
の書込み・読み出し及びそれらの制御方法において、 前記書き込み・読み出し処理におけるレイテンシー差を
解消して、前記書込みから読み出しを実行するときに、
データバスが有効に使用されていないアイドル時間を無
くす請求項１に記載の動作と、一般的なダイナミックラ
ンダムアクセスメモリの動作を、モードレジスタへの設
定により切り替え制御することを特徴とするメモリアク
セス方法。 - 【請求項５】 前記ダイナミックランダムアクセスメモ
リが、同期型ダイナミックランダムアクセスメモリであ
ることを特徴とする請求項１，２，３あるいは４記載の
メモリアクセス方法。 - 【請求項６】 入力クロックに同期して外部からのアド
レス信号あるいは動作開始前設定信号を取り込むアドレ
スバッファと、外部とのバーストデータ転送時に設定さ
れるバースト長のアドレスを生成するバーストカウンタ
と、前記アドレスバッファ出力のローアドレスをラッチ
してタイミング調整を行なうローアドレスレジスタと、
前記アドレスバッファ出力のカラムアドレスをラッチし
てタイミング調整を行なうカラムアドレスレジスタと、
前記ローアドレスレジスタ出力のローアドレスをデコー
ドするローアドレスデコーダと、前記カラムアドレスレ
ジスタ出力のカラムアドレスをデコードするカラムアド
レスデコーダと、前記動作開始前設定信号により自ＤＲ
ＡＭの動作モードを設定するモードレジスタと、外部か
らの制御信号によるコマンドを解析・判定するコマンド
デコーダと、前記コマンドデコーダ出力のコマンド解析
・判定結果信号に応じて自ＤＲＡＭ全体の動作を制御す
る制御回路、外部とのバーストデータ転送のデータを保
存する多数のメモリーセルから成るメモリアレイと、前
記制御回路出力の制御信号に制御されて前記メモリアレ
イからの前記データの出力を制御するデータ出力制御回
路と、前記入力クロックに同期して前記データの外部と
内部との受け渡しを行うデータ入出力バッファと、前記
制御回路出力の制御信号に制御されて前記入出力バッフ
ァからの前記データの入力を制御するデータ入力制御回
路１４と、 を備えることを特徴とするメモリアクセス方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11207126A JP2001035158A (ja) | 1999-07-22 | 1999-07-22 | メモリアクセス方法及びメモリアクセス方式 |
| US09/618,282 US6469940B1 (en) | 1999-07-22 | 2000-07-18 | Memory access method and system for writing and reading SDRAM |
| EP00114976A EP1071095A3 (en) | 1999-07-22 | 2000-07-20 | Memory acces method and system |
| KR10-2000-0042125A KR100375895B1 (ko) | 1999-07-22 | 2000-07-22 | 메모리 액세스 방법 및 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11207126A JP2001035158A (ja) | 1999-07-22 | 1999-07-22 | メモリアクセス方法及びメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035158A true JP2001035158A (ja) | 2001-02-09 |
Family
ID=16534637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11207126A Pending JP2001035158A (ja) | 1999-07-22 | 1999-07-22 | メモリアクセス方法及びメモリアクセス方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6469940B1 (ja) |
| EP (1) | EP1071095A3 (ja) |
| JP (1) | JP2001035158A (ja) |
| KR (1) | KR100375895B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452332B1 (ko) * | 2002-10-17 | 2004-10-12 | 한국전자통신연구원 | 데이터 읽기 및 쓰기 속도 개선 방법 |
| JP2008140220A (ja) * | 2006-12-04 | 2008-06-19 | Nec Corp | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442426B1 (ko) * | 2000-12-27 | 2004-07-30 | 엘지전자 주식회사 | 메모리 제어 장치 |
| US6987822B2 (en) * | 2001-03-13 | 2006-01-17 | Micron Technology, Inc. | Circuit and method for reducing noise interference in digital differential input receivers |
| DE10219370A1 (de) * | 2002-04-30 | 2003-11-20 | Infineon Technologies Ag | Verfahren zum Lesen von Daten mit einer Datenbürstlänge BL>2 aus einer Halbleiterspeichervorrichtung |
| US6931479B2 (en) * | 2003-03-04 | 2005-08-16 | Micron Technology, Inc. | Method and apparatus for multi-functional inputs of a memory device |
| KR100592188B1 (ko) | 2003-10-20 | 2006-06-23 | (주)씨앤에스 테크놀로지 | 에스디램 엑세스를 위한 데이터 인터페이스장치 |
| CN100395696C (zh) * | 2006-08-11 | 2008-06-18 | 华为技术有限公司 | 静态存储器接口装置及其数据传输方法 |
| TWI311326B (en) * | 2006-12-01 | 2009-06-21 | Realtek Semiconductor Corp | Memory controller and signal synchronizing method thereof |
| KR101191942B1 (ko) | 2007-10-10 | 2012-10-17 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 명령 입력방법 |
| US8677100B2 (en) * | 2009-07-17 | 2014-03-18 | Macronix International Co., Ltd. | Serial memory interface for extended address space |
| US9792975B1 (en) * | 2016-06-23 | 2017-10-17 | Mediatek Inc. | Dram and access and operating method thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214298A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 誤り訂正機能を備えた半導体記憶装置 |
| JP3275554B2 (ja) * | 1994-08-09 | 2002-04-15 | ヤマハ株式会社 | 半導体記憶装置 |
| US5655105A (en) | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
| US5748551A (en) | 1995-12-29 | 1998-05-05 | Micron Technology, Inc. | Memory device with multiple internal banks and staggered command execution |
| JPH10233091A (ja) | 1997-02-21 | 1998-09-02 | Hitachi Ltd | 半導体記憶装置およびデータ処理装置 |
| JP3267259B2 (ja) | 1998-12-22 | 2002-03-18 | 日本電気株式会社 | 半導体記憶装置 |
| JP3957421B2 (ja) | 1999-02-10 | 2007-08-15 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100304705B1 (ko) * | 1999-03-03 | 2001-10-29 | 윤종용 | 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법 |
| JP2000330967A (ja) * | 1999-05-25 | 2000-11-30 | Nec Corp | 半導体記憶装置とその製造方法 |
-
1999
- 1999-07-22 JP JP11207126A patent/JP2001035158A/ja active Pending
-
2000
- 2000-07-18 US US09/618,282 patent/US6469940B1/en not_active Expired - Fee Related
- 2000-07-20 EP EP00114976A patent/EP1071095A3/en not_active Withdrawn
- 2000-07-22 KR KR10-2000-0042125A patent/KR100375895B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452332B1 (ko) * | 2002-10-17 | 2004-10-12 | 한국전자통신연구원 | 데이터 읽기 및 쓰기 속도 개선 방법 |
| JP2008140220A (ja) * | 2006-12-04 | 2008-06-19 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1071095A3 (en) | 2001-04-04 |
| KR100375895B1 (ko) | 2003-03-15 |
| US6469940B1 (en) | 2002-10-22 |
| KR20010029985A (ko) | 2001-04-16 |
| EP1071095A2 (en) | 2001-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021126 |