JP2014086431A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】並列接続されたＭＯＳトランジスタとダイオードが同一基板上に形成され、且つ半導体素子に流れる電流による内部での発熱の集中が抑制された半導体装置及びその製造方法を提供する。
【解決手段】半導体基体上に配置されたドリフト領域と、ドリフト領域の上部に埋め込まれたウェル領域と、ウェル領域の上部に埋め込まれたソース領域と、ソース領域とウェル領域を貫通し、底部がドリフト領域に達する溝の内壁に配置されたゲート絶縁膜と、溝の内部に埋め込まれたゲート電極と、ゲート電極の周囲でソース領域と電気的に接続するソース電極と、半導体基体を介してドリフト領域と電気的に接続するドレイン電極と、ゲート電極及びソース電極が配置された領域として定義されるセル領域の周囲においてドリフト領域上に配置され、ドリフト領域との間でヘテロ接合を形成するアノード電極とを備える。
【選択図】図１
【解決手段】半導体基体上に配置されたドリフト領域と、ドリフト領域の上部に埋め込まれたウェル領域と、ウェル領域の上部に埋め込まれたソース領域と、ソース領域とウェル領域を貫通し、底部がドリフト領域に達する溝の内壁に配置されたゲート絶縁膜と、溝の内部に埋め込まれたゲート電極と、ゲート電極の周囲でソース領域と電気的に接続するソース電極と、半導体基体を介してドリフト領域と電気的に接続するドレイン電極と、ゲート電極及びソース電極が配置された領域として定義されるセル領域の周囲においてドリフト領域上に配置され、ドリフト領域との間でヘテロ接合を形成するアノード電極とを備える。
【選択図】図１
Description
本発明は、複数の半導体素子を同一半導体基板上に形成した半導体装置及びその製造方法に関する。
半導体装置の面積の増大を抑制するために、同一半導体基板上に複数の半導体素子を形成する方法が採用されている。例えば、並列接続されたＭＯＳトランジスタとダイオードとを同一半導体基板に形成する方法が提案されている（例えば、特許文献１参照）。
しかしながら、ＭＯＳトランジスタとダイオードとを同一半導体基板に形成した場合に、これらの素子が隣接して配置されていると、ＭＯＳトランジスタが導通状態になって電流が流れる経路（即ち、ソース電極からドレイン電極への経路）とダイオードの順方向に流れる電流の経路（即ち、アノード電極からカソード電極への経路）が近接する。このため、ＭＯＳトランジスタの導通とダイオードの導通が交互に繰り返される使い方の場合に、電流が流れることによる発熱が内部に集中するという問題があった。
上記問題点に鑑み、本発明の目的は、並列接続されたＭＯＳトランジスタとダイオードが同一基板上に形成され、且つこれらの半導体素子に流れる電流による内部での発熱の集中が抑制された半導体装置及びその製造方法を提供することである。
本発明は、半導体基体上にそれぞれ配置された第１導電型のドリフト領域、第２導電型のウェル領域及び第１導電型のソース領域と、ソース領域とウェル領域を貫通して底部がドリフト領域に達する溝の内壁に配置されたゲート絶縁膜と、溝の内部に埋め込まれたゲート電極と、ソース領域と電気的に接続するソース電極と、半導体基体を介してドリフト領域と電気的に接続するドレイン電極と、ゲート電極及びソース電極が配置された領域として定義されるセル領域の周囲においてドリフト領域上に配置され、ドリフト領域との間でヘテロ接合を形成するアノード電極とを備える。
本発明によれば、ＭＯＳトランジスタとダイオードが分離して配置されるので、これらの半導体素子に流れる電流による内部での発熱の集中が抑制された半導体装置及びその製造方法を提供することができる。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１００は、図１に示すように、半導体基体１と、半導体基体１上に配置された第１導電型のドリフト領域２と、ドリフト領域２の上部の一部に埋め込まれた第２導電型のウェル領域３と、ウェル領域３の上部の一部に埋め込まれた第１導電型のソース領域５と、ソース領域５とウェル領域３を貫通し、底部がドリフト領域２に達する溝の内壁に配置されたゲート絶縁膜７と、溝の内部に埋め込まれたゲート電極８とを備える。ソース領域５はソース電極１３と電気的に接続され、半導体基体１はドレイン電極１４と接続されている。
本発明の第１の実施形態に係る半導体装置１００は、図１に示すように、半導体基体１と、半導体基体１上に配置された第１導電型のドリフト領域２と、ドリフト領域２の上部の一部に埋め込まれた第２導電型のウェル領域３と、ウェル領域３の上部の一部に埋め込まれた第１導電型のソース領域５と、ソース領域５とウェル領域３を貫通し、底部がドリフト領域２に達する溝の内壁に配置されたゲート絶縁膜７と、溝の内部に埋め込まれたゲート電極８とを備える。ソース領域５はソース電極１３と電気的に接続され、半導体基体１はドレイン電極１４と接続されている。
図１に示した半導体装置１００は、ゲート電極８及びソース電極１３が配置された領域として定義されるセル領域２１０の周囲においてドリフト領域２上に配置され、ドリフト領域２との間でヘテロ接合を形成するアノード電極１１を更に備える。
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。以下では、第１導電型がＮ型、第２導電型がＰ型の場合を例示的に説明する。なお、半導体基体１は高濃度のＮ型の炭化珪素（ＳｉＣ）基体であるとし、ドリフト領域２は低濃度のＮ型のＳｉＣ層であるとする。
ソース電極１３は、セル領域２１０においてソース領域５の上方に配置されている。ゲート電極８の上方に配置されたソース電極１３とゲート電極８とは、ソース領域５上及びウェル領域３上に配置された層間絶縁膜９によって絶縁分離されている。そして、ゲート電極８が埋め込まれた溝の周囲に設けられた層間絶縁膜９の開口部において、ソース領域５とソース電極１３が接続している。
ゲート電極８は、ゲート絶縁膜７を介して、ドリフト領域２、ウェル領域３及びＮ+型ソース領域５と対向している。ゲート電極８は、例えば第１導電型（Ｎ型）のポリシリコンゲート電極である。
上記のドリフト領域２、ウェル領域３、ソース領域５、ゲート電極８などによって、セル領域２１０にトレンチ構造のＭＯＳトランジスタが構成される。
図１に示すように、セル領域２１０の周囲の領域（以下において「外周領域２２０」という。）において、アノード電極１１の下部が、層間絶縁膜９、及びウェル領域３上に延伸したゲート絶縁膜７に形成された溝に埋め込まれている。そして、外周領域２２０でウェル領域３の外周を囲むドリフト領域２の上面と、アノード電極１１の下部とが接触している。これにより、アノード電極１１とドリフト領域２との間でヘテロ接合が形成され、外周領域２２０においてヘテロ接合ダイオードが構成される。
アノード電極１１としては、アノード電極１１とドリフト領域２との界面にヘテロ接合が形成されるように、例えばＰ型の半導体膜などを採用可能である。
上記のように、図１に示した半導体装置１００は、セル領域２１０にＭＯＳトランジスタが配置され、セル領域２１０の周囲の外周領域２２０にヘテロ接合ダイオードが配置された構造である。
上記のように、図１に示した半導体装置１００は、セル領域２１０にＭＯＳトランジスタが配置され、セル領域２１０の周囲の外周領域２２０にヘテロ接合ダイオードが配置された構造である。
図１に示した例では、半導体基体１の第１の主面１０１上にドリフト領域２が配置され、半導体基体１の第１の主面１０１に対向する第２の主面１０２上にドレイン電極１４が配置されている。これにより、半導体基体１を介してドリフト領域２とドレイン電極１４が電気的に接続されている。また、アノード電極１１とドリフト領域２によって構成されるヘテロ接合ダイオードのカソード電極としてもドレイン電極１４は機能する。つまり、セル領域２１０に形成されたＭＯＳトランジスタと外周領域２２０に形成されたヘテロ接合ダイオードとは、並列接続されている。
ドリフト領域２の外縁部には、半導体基体１の外縁に沿ってドリフト領域２の上部の一部に埋め込まれた周辺ガードリング４が配置されている。周辺ガードリング４により、半導体装置１の端部における電界を緩和することができる。図１に示した例では、アノード電極１１が周辺ガードリング４に接している。より具体的には、アノード電極１１の底部のうち半導体基体１の外縁側の端部が、周辺ガードリング４の内側の上面に接している。
なお、ゲート電極８にゲート端子１８０、ソース電極１３にソース端子１３０、ドレイン電極１４のドレイン端子１４０、アノード電極１１にアノード端子１１０が、それぞれ電気的に接続されている。これらの端子によって、半導体装置１００の電気的な入出力が行われる。
以下に、半導体装置１００の基本的な動作例を説明する。以下の説明では、例えばインバータなどの電力変換装置の電力変換素子として半導体装置１００が使用される場合を想定し、順方向動作ではスイッチング素子として動作し、いわゆる還流動作である逆方向動作では受動素子として動作する。
先ず、順方向動作について説明する。ソース電極１３の電位を基準としてドレイン電極１４に正の電圧を印加した状態で、ゲート電極８の電圧を変化させる。これにより、ソース電極１３とドレイン電極１４間に流れる電流を制御することができる。
具体的には、しきい値電圧以上の正の電圧をゲート電極８に印加すると、ウェル領域３とゲート絶縁膜７の界面に反転層が形成され、伝導電子が発生する。このため、ソース電極１３とドレイン電極１４間に電流が流れる。
一方、ゲート電極８に印加する電圧がしきい値電圧よりも低い場合には、反転層は形成されない。このため、ソース電極１３とドレイン電極１４間に電流は流れない。
次に、逆方向動作について説明する。ソース電極１３の電位を基準としてドレイン電極１４に負の電圧を印加した場合に、アノードがアノード電極１１であり、カソードがドリフト領域２であるヘテロ接合ダイオードに、還流電流が流れる。
即ち、ドリフト領域２からアノード電極１１に向けては伝導電子に対するエネルギー障壁がほぼないために電子電流が流れる。これに対し、アノード電極１１からドリフト領域２に向けては正孔（ホール）に対するエネルギー障壁が存在しているためにホール電流はほとんど流れない。つまり、アノード電極１１とドリフト領域２により構成されるヘテロ接合ダイオードは、多数キャリア受動素子として動作する。
なお、しきい値電圧を負の方向にシフトさせ、最大電圧までゲート電圧を印加した時のドレイン電流を大きくするために、第１導電型の半導体膜をゲート電極８に使用することが好ましい。また、逆方向耐圧を高くするために、第１導電型のドリフト領域２との間のエネルギー障壁が高くなる第２導電型の半導体膜をアノード電極１１に用いることが好ましい。
セル領域２１０には、任意の個数、形状のＭＯＳトランジスタを配置できる。例えば、図２に示すように、半導体装置１００の主面上に複数のＭＯＳトランジスタを配置し、その周囲に環状のアノード電極１１を配置してもよい。より具体的には、半導体基体１の中心領域のセル領域２１０に、マトリクス状に配置された複数のソース領域５、各ＭＯＳトランジスタのソース電極１３にそれぞれ接続するソースパッド１６、及びゲート電極８に接続するゲートパッド１５が配置されている。そして、セル領域２１０の周囲を囲んで、環状のアノード電極１１が配置されている。また、アノード電極１１の周囲には、半導体基体１の外縁部に沿って環状の周辺ガードリング４が配置されている。
以上に説明したように、本発明の第１の実施形態に係る半導体装置１００では、ＭＯＳトランジスタとヘテロ接合ダイオードとが分離して同一半導体基板上に配置される。このため、ＭＯＳトランジスタに流れる電流に起因して発熱の生じる箇所と、ヘテロ接合ダイオードに流れる電流に起因して発熱の生じる箇所を分離することができる。その結果、順方向動作にＭＯＳトランジスタが導通して電流が流れ、逆方向動作時にヘテロ接合ダイオードに電流が流れることが交互に繰り返されても、半導体装置１００によれば、半導体素子に流れる電流による内部での発熱の集中を抑制することができる。
更に、周辺ガードリング４上にアノード電極１１の外縁部を配置することにより、周辺ガードリング４のスペースを有効に活用することができる。
図３〜図１３を参照して、本発明の第１の実施形態に係る半導体装置１００の製造方法を説明する。なお、以下に述べる半導体装置１００の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
先ず、図３に示すように、Ｎ+型炭化珪素からなる半導体基体１の第１の主面１０１上に、Ｎ-型炭化珪素からなるドリフト領域２をエピタキシャル成長などにより形成する。
次に、図４に示すように、イオン注入によってドリフト領域２に第２導電型のウェル領域３及び周辺ガードリング４を選択的に形成し、更にウェル領域３に第１導電型のソース領域５を選択的に形成する。これらの領域が選択的に形成されるようにイオン注入する領域をパターニングするためには、例えば下記に示す工程のように、ドリフト領域２上方に形成したマスク材を使用する。
マスク材には、シリコン酸化膜などが用いらる。また、マスク材の堆積方法としては、熱化学気相成長（ＣＶＤ）法やプラズマＣＶＤ法などが採用可能である。堆積されたマスク材上に形成されたフォトレジスト膜をフォトリソグラフィ技術を用いてパターニングし、このフォトレジスト膜をエッチングマスクとしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチング法や、反応性イオンエッチングなどのドライエッチング法が使用される。以上により、イオン注入される領域に開口部を有するようにマスク材がパターニングされる。その後、フォトレジスト膜を酸素プラズマや硫酸などを用いて除去する。
次いで、パターニングされたマスク材をマスクにして、第２導電型不純物又は第１導電型不純物をそれぞれイオン注入し、所定の位置に第２導電型のウェル領域３や周辺ガードリング４、第１導電型のソース領域５をそれぞれ形成する。第２導電型不純物としては、アルミニウム（Ａｌ）やボロン（Ｂ）などが用いられる。第１導電型不純物としては、砒素（Ａｓ）や窒素（Ｎ）などが用いられる。なお、半導体基体１の基体温度を６００℃程度に加熱して状態でイオン注入することにより、イオン注入領域に結晶欠陥が生じるのを抑制することができる。
イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。次いで、イオン注入した不純物を熱処理によって活性化する。熱処理温度は例えば１７００℃程度である。好適には、アルゴン（Ａｒ）雰囲気中や窒素雰囲気中で熱処理が行われる。以上により、ウェル領域３、周辺ガードリング４及びソース領域５が形成される。
次に、図５に示すように、ソース領域５とウェル領域３を貫通し、底部がドリフト領域２に達する溝６を、セル領域２１０に形成する。例えば、先ずドリフト領域２の上方に図示を省略するエッチング用マスクを形成する。エッチング用マスクの材料として絶縁膜などが使用され、溝６を形成する領域に開口部が形成されるようにエッチング用マスクはパターニングされている。そして、エッチング用マスクをマスクにしてソース領域５、ウェル領域３及びドリフト領域２の一部をエッチング除去し、溝６を形成する。溝６の形成には、ドライエッチング法が採用可能である。図５に示すように、溝６の深さはウェル領域３の深さよりも深くなければならない。
次いで、図６に示すように、全面にゲート絶縁膜７を形成する。このとき、溝６の底面及び側面にもゲート絶縁膜が形成される。ゲート絶縁膜７には酸化膜などが使用され、膜厚は例えば１０ｎｍ〜１００ｎｍ程度である。
次に、図７に示すように、溝６を埋め込むようにして、ゲート絶縁膜７上に第１導電型（Ｎ型）不純物がドープされた第１半導体膜８０を成長させる。第１導電型不純物は砒素やリン（Ｐ）などが用いられる。第１半導体膜８０の成長方法としては、公知の低圧ＣＶＤ法などが用いられる。そして、図８に示すように、溝６内部にのみ第１半導体膜８０が残るように、第１半導体膜８０の上部をエッチング除去する。その後、第１半導体膜８０中の第１導電型不純物を活性化することにより、ゲート電極８が形成される。
次に、図９に示すように、全面に層間絶縁膜９を形成する。そして、ヘテロ接合ダイオードが形成される領域のゲート絶縁膜７と層間絶縁膜９をドライエッチングにより除去し、図１０に示すように、ヘテロ接合ダイオード形成用の溝１０を形成する。この溝１０を埋め込んで、図１１に示すようにアノード電極１１が形成される。例えば、第２導電型（Ｐ型）不純物がドープされた第２半導体膜を形成した後、この第２半導体膜中の第２導電型不純物を活性化してアノード電極１１を形成する。
その後、ソース電極１３がソース領域５と接する部分のゲート絶縁膜７と層間絶縁膜９をドライエッチングにより除去し、図１２に示すように、溝１２を形成する。この溝１２を埋め込むようにして、図１３に示すように、ゲート電極８の周囲でソース領域５に接続するソース電極１３がセル領域２１０内に形成される。更に、半導体基体１の第２の主面１０２上に、アノード電極１１と共に外周領域２２０においてヘテロ接合ダイオードを構成するカソード電極を兼ねるドレイン電極１４が形成される。以上により、半導体装置１００が完成する。
上記のような本発明の第１の実施形態に係る半導体装置１００の製造方法によれば、ＭＯＳトランジスタが形成されるセル領域２１０とヘテロ接合ダイオードが形成される外周領域２２０とを分離することにより、半導体素子に流れる電流による発熱の集中の抑制を可能にした半導体装置１００を提供することができる。
（第２の実施形態）
図１４に、本発明の第２の実施形態に係る半導体装置１００を示す。図１４に示した半導体装置１００は、アノード電極１１の底部がウェル領域３の底面の位置よりも深い位置でドリフト領域２に接している。つまり、図１に示した半導体装置１００のアノード電極１１よりも、図１４に示した半導体装置１００の方が膜厚が厚い。更に、図１４に示した半導体装置１００では、アノード電極１１の底部の両端部を覆うようにして、周辺ガードリング４が配置されている。つまり、図１に示した半導体装置１００では、アノード電極１１の底部において半導体基体１の外縁側の端部にのみ周辺ガードリング４が配置されているのに対し、図１４に示した半導体装置１００では、アノード電極１１の底部のセル領域２１０に近い側の端部にも周辺ガードリング４が配置されている。
図１４に、本発明の第２の実施形態に係る半導体装置１００を示す。図１４に示した半導体装置１００は、アノード電極１１の底部がウェル領域３の底面の位置よりも深い位置でドリフト領域２に接している。つまり、図１に示した半導体装置１００のアノード電極１１よりも、図１４に示した半導体装置１００の方が膜厚が厚い。更に、図１４に示した半導体装置１００では、アノード電極１１の底部の両端部を覆うようにして、周辺ガードリング４が配置されている。つまり、図１に示した半導体装置１００では、アノード電極１１の底部において半導体基体１の外縁側の端部にのみ周辺ガードリング４が配置されているのに対し、図１４に示した半導体装置１００では、アノード電極１１の底部のセル領域２１０に近い側の端部にも周辺ガードリング４が配置されている。
このため、図１４に示した半導体装置１００では、ＭＯＳトランジスタの外側の端部に周辺ガードリング４が接近する。その結果、ＭＯＳトランジスタの外部の端部における電界を、より効果的に緩和することができる。
その他の構成については、図１に示す第１の実施形態と同様であり、重複した記載を省略する。
図１４に示した半導体装置１００を製造するためには、周辺ガードリング４を深く形成し、アノード電極１１を埋め込むヘテロ接合ダイオード形成用の溝１０を図１０に示した場合よりも深く形成すればよい。
上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の半導体装置及び半導体装置の製造方法は、トランジスタとダイオードが同一半導体基板に形成される半導体装置を製造する製造業を含む電子機器産業に利用可能である。
１…半導体基体
２…ドリフト領域
３…ウェル領域
４…周辺ガードリング
５…ソース領域
６…溝
７…ゲート絶縁膜
８…ゲート電極
９…層間絶縁膜
１１…アノード電極
１３…ソース電極
１４…ドレイン電極
１５…ゲートパッド
１６…ソースパッド
１００…半導体装置
１０１…第１の主面
１０２…第２の主面
２１０…セル領域
２２０…外周領域
２…ドリフト領域
３…ウェル領域
４…周辺ガードリング
５…ソース領域
６…溝
７…ゲート絶縁膜
８…ゲート電極
９…層間絶縁膜
１１…アノード電極
１３…ソース電極
１４…ドレイン電極
１５…ゲートパッド
１６…ソースパッド
１００…半導体装置
１０１…第１の主面
１０２…第２の主面
２１０…セル領域
２２０…外周領域
Claims (5)
- 半導体基体と、
前記半導体基体上に配置された第１導電型のドリフト領域と、
前記ドリフト領域の上部の一部に埋め込まれた第２導電型のウェル領域と、
前記ウェル領域の上部の一部に埋め込まれた第１導電型のソース領域と、
前記ソース領域と前記ウェル領域を貫通し、底部が前記ドリフト領域に達する溝の内壁に配置されたゲート絶縁膜と、
前記溝の内部に埋め込まれたゲート電極と、
前記ゲート電極の周囲で前記ソース領域と電気的に接続するソース電極と、
前記半導体基体上に配置され、前記半導体基体を介して前記ドリフト領域と電気的に接続するドレイン電極と、
前記ゲート電極及び前記ソース電極が配置された領域として定義されるセル領域の周囲において前記ドリフト領域上に配置され、前記ドリフト領域との間でヘテロ接合を形成するアノード電極と
を備えることを特徴とする半導体装置。 - 前記半導体基体の外縁部に沿って、前記ドリフト領域の上部の一部に埋め込まれた環状の周辺ガードリングを更に備えることを特徴とする請求項１に記載の半導体装置。
- 前記アノード電極が前記周辺ガードリングに接していることを特徴とする請求項２に記載の半導体装置。
- 前記アノード電極の底部の前記セル領域に近い側の端部に前記周辺ガードリングが配置されていることを特徴とする請求項３に記載の半導体装置。
- 半導体基体の第１の主面上に第１導電型のドリフト領域を形成するステップと、
イオン注入により、前記ドリフト領域の上部の一部に第２導電型のウェル領域を選択的に形成するステップと、
イオン注入により、前記ウェル領域の上部の一部に第１導電型のソース領域を選択的に形成するステップと、
前記ソース領域と前記ウェル領域を貫通し、底部が前記ドリフト領域に達する溝を形成するステップと、
前記溝の内面にゲート絶縁膜を形成するステップと、
前記溝を埋め込んで第１導電型のゲート電極を形成するステップと、
前記ゲート電極の周囲で前記ソース領域上にソース電極を形成するステップと、
前記ゲート電極及び前記ソース電極が配置された領域として定義されるセル領域の周囲において、底部が前記ドリフト領域に達し、前記ドリフト領域との間でヘテロ接合を形成するアノード電極を形成するステップと、
前記半導体基体の前記第１の主面に対向する第２の主面上に、前記アノード電極と共にヘテロ接合ダイオードを構成するカソード電極を兼ねるドレイン電極を形成するステップと
を含むことを特徴とする半導体装置の製造方法。
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2012
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