JP2003133557A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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-
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 パワートランジスタ及びＳＢＤ素子を有する
半導体装置の小型化を図る。 【解決手段】 本発明の半導体装置は、半導体基板の主
面に第１および第２領域を有し、前記第１および第２領
域内にはそれぞれ複数の第１および第２導電体が形成さ
れ、前記第１領域内の隣接する第１導電体間には、第１
半導体領域と、前記第１半導体領域内にあって第１半導
体領域と逆の導電型を持つ第２半導体領域とが形成さ
れ、前記第２領域内の隣接する第２導電体間には、前記
第２半導体領域と同導電型でかつ第２半導体領域より低
濃度の第３半導体領域が形成され、前記第２領域の半導
体基板上には金属が形成され、前記第３半導体領域は、
前記金属と接触する金属接触領域を有し、前記金属は前
記第２半導体領域と電気的に接続され、前記第１領域内
の隣接する第１導電体の中心間距離は、前記第２領域内
の隣接する第２導電体の中心間距離よりも小さいことを
特徴とする半導体装置である。
半導体装置の小型化を図る。 【解決手段】 本発明の半導体装置は、半導体基板の主
面に第１および第２領域を有し、前記第１および第２領
域内にはそれぞれ複数の第１および第２導電体が形成さ
れ、前記第１領域内の隣接する第１導電体間には、第１
半導体領域と、前記第１半導体領域内にあって第１半導
体領域と逆の導電型を持つ第２半導体領域とが形成さ
れ、前記第２領域内の隣接する第２導電体間には、前記
第２半導体領域と同導電型でかつ第２半導体領域より低
濃度の第３半導体領域が形成され、前記第２領域の半導
体基板上には金属が形成され、前記第３半導体領域は、
前記金属と接触する金属接触領域を有し、前記金属は前
記第２半導体領域と電気的に接続され、前記第１領域内
の隣接する第１導電体の中心間距離は、前記第２領域内
の隣接する第２導電体の中心間距離よりも小さいことを
特徴とする半導体装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、同一の半導体基体にパワートランジスタ及び
ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔ
ｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）素子を有する半導
体装置に適用して有効な技術に関するものである。
し、特に、同一の半導体基体にパワートランジスタ及び
ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔ
ｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）素子を有する半導
体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】電力増幅回路や電源回路等のスイッチン
グ素子に使用される半導体装置として、例えばパワーＭ
ＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）と呼ばれるパワートランジスタが
知られている。パワーＭＩＳＦＥＴは、微細パターンの
ＭＩＳＦＥＴからなる複数のトランジスタセルを並列に
接続して大電力を得る構造になっている。このパワーＭ
ＩＳＦＥＴにおいては縦型や横型と呼ばれるものが知ら
れており、更に縦型においてはトレンチゲート構造と呼
ばれるものも知られている。
グ素子に使用される半導体装置として、例えばパワーＭ
ＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）と呼ばれるパワートランジスタが
知られている。パワーＭＩＳＦＥＴは、微細パターンの
ＭＩＳＦＥＴからなる複数のトランジスタセルを並列に
接続して大電力を得る構造になっている。このパワーＭ
ＩＳＦＥＴにおいては縦型や横型と呼ばれるものが知ら
れており、更に縦型においてはトレンチゲート構造と呼
ばれるものも知られている。
【０００３】ここで、ＭＩＳＦＥＴとは、チャネル形成
領域（半導体）とゲート電極との間にゲート絶縁膜（絶
縁膜）が介在された絶縁ゲート型電界効果トランジスタ
のことであり、ゲート絶縁膜が酸化シリコン膜からなる
ものは、一般的にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれている。ま
た、電流が半導体基板の厚さ方向（深さ方向）に流れる
ものを縦型、電流が半導体基板の表面方向に流れるもの
を横型と呼んでいる。また、ソース領域とドレイン領域
との間（ゲート電極下）のチャネル形成領域に電子のチ
ャネル（導電通路）ができるものをｎ型（又はｎチャネ
ル導電型）、正孔のチャネルができるものをｐ型（又は
ｐチャネル導電型）と呼んでいる。また、トレンチゲー
ト構造とは、半導体基体の一主面に設けられた溝の内部
にゲート絶縁膜を介在してゲート電極が設けられたゲー
ト構造のことである。トレンチゲート構造のパワーＭＩ
ＳＦＥＴについては、例えば特開平７−２４９７７０号
公報に記載されている。
領域（半導体）とゲート電極との間にゲート絶縁膜（絶
縁膜）が介在された絶縁ゲート型電界効果トランジスタ
のことであり、ゲート絶縁膜が酸化シリコン膜からなる
ものは、一般的にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれている。ま
た、電流が半導体基板の厚さ方向（深さ方向）に流れる
ものを縦型、電流が半導体基板の表面方向に流れるもの
を横型と呼んでいる。また、ソース領域とドレイン領域
との間（ゲート電極下）のチャネル形成領域に電子のチ
ャネル（導電通路）ができるものをｎ型（又はｎチャネ
ル導電型）、正孔のチャネルができるものをｐ型（又は
ｐチャネル導電型）と呼んでいる。また、トレンチゲー
ト構造とは、半導体基体の一主面に設けられた溝の内部
にゲート絶縁膜を介在してゲート電極が設けられたゲー
ト構造のことである。トレンチゲート構造のパワーＭＩ
ＳＦＥＴについては、例えば特開平７−２４９７７０号
公報に記載されている。
【０００４】図１９は、パワーＭＩＳＦＥＴを用いた一
般的な同期整流方式のＤＣ／ＤＣコンバータの回路図で
あり、図２０は、図１９に示すメインスイッチ用パワー
ＭＩＳＦＥＴ及び同期整流用パワーＭＩＳＦＥＴのタイ
ミングチャートである。図１９において、Ｑ１はメイン
スイッチ用パワーＭＩＳＦＥＴ、Ｑ２は同期整流用パワ
ーＭＩＳＦＥＴ、ＢＤ１及びＢＤ２はボディダイオード
素子、ＳＢＤはショットキーバリアダイオード素子であ
る。ボディダイオード素子ＢＤ１及びＢＤ２は夫々のパ
ワーＭＩＳＦＥＴに内蔵され、パワーＭＩＳＦＥＴに対
して並列に接続されている。ショットキーバリアダイオ
ード素子ＳＢＤは同期整流用パワーＭＩＳＦＥＴ−Ｑ２
に対して並列に接続されている。
般的な同期整流方式のＤＣ／ＤＣコンバータの回路図で
あり、図２０は、図１９に示すメインスイッチ用パワー
ＭＩＳＦＥＴ及び同期整流用パワーＭＩＳＦＥＴのタイ
ミングチャートである。図１９において、Ｑ１はメイン
スイッチ用パワーＭＩＳＦＥＴ、Ｑ２は同期整流用パワ
ーＭＩＳＦＥＴ、ＢＤ１及びＢＤ２はボディダイオード
素子、ＳＢＤはショットキーバリアダイオード素子であ
る。ボディダイオード素子ＢＤ１及びＢＤ２は夫々のパ
ワーＭＩＳＦＥＴに内蔵され、パワーＭＩＳＦＥＴに対
して並列に接続されている。ショットキーバリアダイオ
ード素子ＳＢＤは同期整流用パワーＭＩＳＦＥＴ−Ｑ２
に対して並列に接続されている。
【０００５】図１９に示す同期整流方式のＤＣ／ＤＣコ
ンバータでは、Ｑ１，Ｑ２の同時オンによる貫通電流を
防ぐため、図２０に示すように「Ｄｅａｄ ｔｉｍｅ」
と呼ばれる期間が設定されており、そのとき電流は図１
９に示すＢのように流れる。このときボディダイオード
ＢＤ２の順方向電圧（ＶＦ）より小さいショットキーバ
リアダイオード素子ＳＢＤを同期整流用パワーＭＩＳＦ
ＥＴＱ２に対して並列に接続することで、回路の損失を
減らすことができる。
ンバータでは、Ｑ１，Ｑ２の同時オンによる貫通電流を
防ぐため、図２０に示すように「Ｄｅａｄ ｔｉｍｅ」
と呼ばれる期間が設定されており、そのとき電流は図１
９に示すＢのように流れる。このときボディダイオード
ＢＤ２の順方向電圧（ＶＦ）より小さいショットキーバ
リアダイオード素子ＳＢＤを同期整流用パワーＭＩＳＦ
ＥＴＱ２に対して並列に接続することで、回路の損失を
減らすことができる。
【０００６】このような回路においてはショットキーバ
リアダイオード素子の使用が不可欠である。そこで、パ
ワーＭＩＳＦＥＴが搭載された半導体チップと、ショッ
トキーバリアダイオード素子が搭載された半導体チップ
とを一つの封止体で封止した半導体装置が例えば特開平
１０−１５０１４０号公報に開示されている。また、一
つの半導体基板にトレンチゲート構造のパワーＭＩＳＦ
ＥＴとショットキーバリアダイオード素子とを搭載した
半導体装置が例えば特開平１１−１５４７４８号公報に
開示されている。
リアダイオード素子の使用が不可欠である。そこで、パ
ワーＭＩＳＦＥＴが搭載された半導体チップと、ショッ
トキーバリアダイオード素子が搭載された半導体チップ
とを一つの封止体で封止した半導体装置が例えば特開平
１０−１５０１４０号公報に開示されている。また、一
つの半導体基板にトレンチゲート構造のパワーＭＩＳＦ
ＥＴとショットキーバリアダイオード素子とを搭載した
半導体装置が例えば特開平１１−１５４７４８号公報に
開示されている。
【０００７】
【発明が解決しようとする課題】パワーＭＩＳＦＥＴが
搭載された半導体チップと、ショットキーバリアダイオ
ード素子が搭載された半導体チップとを一つの封止体で
封止した半導体装置では、パワーＭＩＳＦＥＴとショッ
トキーバリアダイオード素子との電気的な接続をボンデ
ィングワイヤで行っているため、寄生インダクタンスが
増加し、ＤＣ／ＤＣコンバータ等の回路効率が悪化す
る。
搭載された半導体チップと、ショットキーバリアダイオ
ード素子が搭載された半導体チップとを一つの封止体で
封止した半導体装置では、パワーＭＩＳＦＥＴとショッ
トキーバリアダイオード素子との電気的な接続をボンデ
ィングワイヤで行っているため、寄生インダクタンスが
増加し、ＤＣ／ＤＣコンバータ等の回路効率が悪化す
る。
【０００８】一方、一つの半導体基板にトレンチゲート
構造のパワーＭＩＳＦＥＴとショットキーバリアダイオ
ード素子とを搭載した半導体装置では、パワーＭＩＳＦ
ＥＴとショットキーバリアダイオード素子とを電気的に
接続するボンディングワイヤを省略することができるた
め、寄生インダクタンスを低減できる。この結果、パワ
ーＭＩＳＦＥＴのボディダイオード素子に流れる電流の
時間を制御することができ、ＰＷＭ制御されているＤＣ
／ＤＣコンバータ動作時の「Ｄｅａｄ ｔｉｍｅ」期間
の損失を大幅に低減することができる。
構造のパワーＭＩＳＦＥＴとショットキーバリアダイオ
ード素子とを搭載した半導体装置では、パワーＭＩＳＦ
ＥＴとショットキーバリアダイオード素子とを電気的に
接続するボンディングワイヤを省略することができるた
め、寄生インダクタンスを低減できる。この結果、パワ
ーＭＩＳＦＥＴのボディダイオード素子に流れる電流の
時間を制御することができ、ＰＷＭ制御されているＤＣ
／ＤＣコンバータ動作時の「Ｄｅａｄ ｔｉｍｅ」期間
の損失を大幅に低減することができる。
【０００９】しかしながら、本発明者は、同一の半導体
基板にトレンチゲート構造のパワーＭＩＳＦＥＴとショ
ットキーバリアダイオード素子とを有する半導体装置に
ついて検討した結果、以下の問題点を見出した。
基板にトレンチゲート構造のパワーＭＩＳＦＥＴとショ
ットキーバリアダイオード素子とを有する半導体装置に
ついて検討した結果、以下の問題点を見出した。
【００１０】従来の半導体装置は、半導体基板の一主面
に溝によって規定された複数のセルを有し、複数のセル
のうちトレンチゲート構造のＭＩＳＦＥＴが形成される
トランジスタセルとショットキーバリアダイオード素子
が形成されるショットキーセルとを交互に配置した構成
になっている。また、ショットキーセルのセル幅は、ト
ランジスタセルのセル幅と同一の大きさになっている。
トランジスタセルとショットキーセルとを交互に配置し
た場合、トランジスタセルとショットキーセルとの間に
位置する溝がショットキーセルの個数に相当する分必要
となるため、半導体基体の平面サイズ、即ちチップサイ
ズが大きくなってしまう。
に溝によって規定された複数のセルを有し、複数のセル
のうちトレンチゲート構造のＭＩＳＦＥＴが形成される
トランジスタセルとショットキーバリアダイオード素子
が形成されるショットキーセルとを交互に配置した構成
になっている。また、ショットキーセルのセル幅は、ト
ランジスタセルのセル幅と同一の大きさになっている。
トランジスタセルとショットキーセルとを交互に配置し
た場合、トランジスタセルとショットキーセルとの間に
位置する溝がショットキーセルの個数に相当する分必要
となるため、半導体基体の平面サイズ、即ちチップサイ
ズが大きくなってしまう。
【００１１】同一の半導体基板にトレンチゲート構造の
パワーＭＩＳＦＥＴとショットキーバリアダイオード素
子とを有する半導体装置においては、顧客ユーザが要求
するパワーＭＩＳＦＥＴの特性、ショットキーバリアダ
イオード素子のＶＦ特性からその特性を満たすのに必要
となるパワーＭＩＳＦＥＴの面積とショットキーバリア
ダイオード素子の面積が決定されるため、パワーＭＩＳ
ＦＥＴの面積とショットキーバリアダイオード素子の面
積との割合を顧客ニーズに合わせて自由に変化させるこ
と、即ち設計の自由度を確保する必要がある。
パワーＭＩＳＦＥＴとショットキーバリアダイオード素
子とを有する半導体装置においては、顧客ユーザが要求
するパワーＭＩＳＦＥＴの特性、ショットキーバリアダ
イオード素子のＶＦ特性からその特性を満たすのに必要
となるパワーＭＩＳＦＥＴの面積とショットキーバリア
ダイオード素子の面積が決定されるため、パワーＭＩＳ
ＦＥＴの面積とショットキーバリアダイオード素子の面
積との割合を顧客ニーズに合わせて自由に変化させるこ
と、即ち設計の自由度を確保する必要がある。
【００１２】パワーＭＩＳＦＥＴがオフ状態の時、トラ
ンジスタセルとショットキーセルとの間の溝の底面部分
において、トランジスタセル側では、ドレイン領域とチ
ャネル形成領域とのｐｎ接合による空乏層が広がるた
め、ゲート絶縁膜に直接電圧が加わらない。一方、ショ
ットキーセルに隣接した溝部では、ｐｎ接合による空乏
層が形成されないため、ゲート絶縁膜に直接電圧が加わ
ってしまう。このため、パワーＭＩＳＦＥＴのゲート耐
圧が低くなる。
ンジスタセルとショットキーセルとの間の溝の底面部分
において、トランジスタセル側では、ドレイン領域とチ
ャネル形成領域とのｐｎ接合による空乏層が広がるた
め、ゲート絶縁膜に直接電圧が加わらない。一方、ショ
ットキーセルに隣接した溝部では、ｐｎ接合による空乏
層が形成されないため、ゲート絶縁膜に直接電圧が加わ
ってしまう。このため、パワーＭＩＳＦＥＴのゲート耐
圧が低くなる。
【００１３】ショットキーバリアダイオード素子は、半
導体に金属電極を接合することによって形成されるが、
この金属接合部の端部において電界が集中するため、シ
ョットキーバリアダイオード素子の耐圧が低くなる。
導体に金属電極を接合することによって形成されるが、
この金属接合部の端部において電界が集中するため、シ
ョットキーバリアダイオード素子の耐圧が低くなる。
【００１４】本発明の目的は、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置の小型化を図ることが可能な技術を
提供することにある。
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置の小型化を図ることが可能な技術を
提供することにある。
【００１５】本発明の他の目的は、同一の半導体基板に
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、設計の自由度を確保
することが可能な技術を提供することにある。
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、設計の自由度を確保
することが可能な技術を提供することにある。
【００１６】本発明の他の目的は、同一の半導体基板に
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、ショットキーバリア
ダイオード素子の耐圧を高めることが可能な技術を提供
することにある。
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、ショットキーバリア
ダイオード素子の耐圧を高めることが可能な技術を提供
することにある。
【００１７】本発明の他の目的は、同一の半導体基板に
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、パワートランジスタ
のソース／ドレイン間の耐圧を高めることが可能な技術
を提供することにある。
パワートランジスタ及びショットキーバリアダイオード
素子を有する半導体装置において、パワートランジスタ
のソース／ドレイン間の耐圧を高めることが可能な技術
を提供することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）本発明の半導体装置は、半導体基板の主面に第１
および第２領域を有し、前記第１および第２領域内には
それぞれ複数の第１および第２導電体が形成され、前記
第１領域内の隣接する第１導電体間には、第１半導体領
域と、前記第１半導体領域内にあって第１半導体領域と
逆の導電型を持つ第２半導体領域とが形成され、前記第
２領域内の隣接する第２導電体間には、前記第２半導体
領域と同導電型でかつ第２半導体領域より低濃度の第３
半導体領域が形成され、前記第２領域の半導体基板上に
は金属が形成され、前記第３半導体領域は、前記金属と
接触する金属接触領域を有し、前記金属は前記第２半導
体領域と電気的に接続され、前記第１領域内の隣接する
第１導電体の中心間距離は、前記第２領域内の隣接する
第２導電体の中心間距離よりも小さいことを特徴とする
半導体装置である。 （２）前記手段（１）に記載の半導体装置において、前
記第１および第２導電体は前記半導体基板内に形成され
た溝内に、絶縁膜を介在して形成され、前記第３半導体
領域は、前記第１領域の第１半導体領域下にも形成さ
れ、前記第１領域内においては、前記第１導電体、第２
半導体領域、第３半導体領域をそれぞれゲート、ソー
ス、ドレインとするＭＩＳＦＥＴが形成されていること
を特徴とする半導体装置である。 （３）前記手段（２）に記載の半導体装置において、前
記第２領域の隣接する第２導電体の中心間距離は、前記
半導体基板に垂直な面内における前記溝の深さよりも大
きいことを特徴とする半導体装置である。 （４）前記手段（２）に記載の半導体装置において、前
記第２領域の第３半導体領域内にあって、前記第３半導
体領域と逆の導電型を持ち、前記金属接触領域の端部、
および第２導電体を囲うように形成された第４半導体領
域を含むことを特徴とする半導体装置である。 （５）前記手段（４）に記載の半導体装置において、前
記第４半導体領域はガードリングであることを特徴とす
る半導体装置である。 （６）前記手段（４）に記載の半導体装置において、前
記第２領域内の隣接する第２導電体の中心間距離は、前
記第１領域内の隣接する第１導電体の中心間距離の２倍
より小さくないことを特徴とする半導体装置である。 （７）前記手段（１）に記載の半導体装置において、前
記第２領域の金属と第３半導体領域はショットキー接合
を形成することを特徴とする半導体装置である。 （８）前記手段（１）に記載の半導体装置において、前
記第１領域と第２領域は互いに隣接し、それぞれ複数形
成されていることを特徴とする半導体装置である。 （９）前記手段（１）に記載の半導体装置において、前
記第１領域と第２領域は隣接し、前記第１領域は複数、
前記第２領域は単数が形成されていることを特徴とする
半導体装置である。 （１０）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第２領域の半導体基板上
には金属が形成され、前記第３半導体領域は、前記金属
と接触する金属接触領域を有し、前記金属は前記第２半
導体領域と電気的に接続され、前記第２領域の第３半導
体領域内にあって、前記第３半導体領域と逆の導電型を
持ち、前記金属接触領域の端部、および第２導電体を囲
うように形成された第４半導体領域を含むことを特徴と
する半導体装置である。 （１１）前記手段（１０）に記載の半導体装置におい
て、前記第３半導体領域は、前記第１領域の第１半導体
領域下にも形成され、前記第１および第２導電体と前記
半導体基板との間には、それぞれ第１および第２絶縁膜
が形成され、前記第１領域においては、前記第１導電
体、第２半導体領域、第３半導体領域をそれぞれゲー
ト、ソース、ドレインとするＭＩＳＦＥＴが形成されて
いることを特徴とする半導体装置である。 （１２）前記手段（１１）に記載の半導体装置におい
て、前記第１および第２導電体は、前記半導体基板内に
形成された溝内に、前記第１および第２絶縁膜を介在し
て形成されることを特徴とする半導体装置である。 （１３）前記手段（１１）に記載の半導体装置におい
て、前記第２領域の金属と第３半導体領域はショットキ
ー接合を形成することを特徴とする半導体装置である。 （１４）前記手段（１１）に記載の半導体装置におい
て、前記半導体基板に垂直な面内における前記第４半導
体領域の深さは、前記第１半導体領域の深さよりも深い
ことを特徴とする半導体装置である。 （１５）前記手段（１１）に記載の半導体装置におい
て、前記第２領域の半導体基板主面上にあって、前記金
属接触領域の端面を含む領域に、前記第１および第２絶
縁膜よりも厚い第３絶縁膜が形成されていることを特徴
とする半導体装置である。 （１６）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第３半導体領域の下には
第３半導体領域と同導電型で、かつ第３半導体領域より
高濃度の第４半導体領域が形成され、前記第２領域の半
導体基板上には金属が形成され、前記金属は前記第２半
導体領域と電気的に接続され、前記第３半導体領域は、
前記金属と接触しショットキー接合を形成していること
を特徴とする半導体装置である。 （１７）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第２領域の半導体基板上
には金属が形成され、前記金属は前記第２半導体領域と
電気的に接続され、前記第３半導体領域は、前記金属と
接触しショットキー接合が形成され、前記第１領域と第
２領域は隣接し、前記半導体基板に平行な面内におい
て、第２領域は第１領域を囲うように形成されることを
特徴とする半導体装置である。 （１８）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第１および第２領域の半
導体基板上には、それぞれ第１および第２金属が形成さ
れ、前記第１金属は前記第２半導体領域と電気的に接続
され、前記第２金属は前記第３半導体領域と接触しショ
ットキー接合が形成され、前記第１金属と第２金属は電
気的に接続され、前記第１金属の仕事関数よりも前記第
２金属の仕事関数の方が大きいことを特徴とする半導体
装置である。 （１９）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第１領域の第１半導体領
域下には、前記第３半導体領域と同導電型でかつ前記第
３半導体領域より高濃度の第４半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、前記
金属は前記第２半導体領域と電気的に接続され、前記金
属は前記第３半導体領域と接触しショットキー接合が形
成されていることを特徴とする半導体装置である。 （２０）前記手段（１９）に記載の半導体装置におい
て、前記第１および第２導電体は前記半導体基板内に形
成された溝内に、絶縁膜を介在して形成され、前記第１
領域内においては、前記第１導電体、第２半導体領域、
第４半導体領域をそれぞれゲート、ソース、ドレインと
するＭＩＳＦＥＴが形成されていることを特徴とする半
導体装置である。 （２１）前記手段（１９）に記載の半導体装置におい
て、前記第２領域の第３半導体領域内にあって、前記第
３半導体領域と逆の導電型を持ち、前記ショットキー接
合部の端部を囲うように形成された第４半導体領域を含
むことを特徴とする半導体装置である。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）本発明の半導体装置は、半導体基板の主面に第１
および第２領域を有し、前記第１および第２領域内には
それぞれ複数の第１および第２導電体が形成され、前記
第１領域内の隣接する第１導電体間には、第１半導体領
域と、前記第１半導体領域内にあって第１半導体領域と
逆の導電型を持つ第２半導体領域とが形成され、前記第
２領域内の隣接する第２導電体間には、前記第２半導体
領域と同導電型でかつ第２半導体領域より低濃度の第３
半導体領域が形成され、前記第２領域の半導体基板上に
は金属が形成され、前記第３半導体領域は、前記金属と
接触する金属接触領域を有し、前記金属は前記第２半導
体領域と電気的に接続され、前記第１領域内の隣接する
第１導電体の中心間距離は、前記第２領域内の隣接する
第２導電体の中心間距離よりも小さいことを特徴とする
半導体装置である。 （２）前記手段（１）に記載の半導体装置において、前
記第１および第２導電体は前記半導体基板内に形成され
た溝内に、絶縁膜を介在して形成され、前記第３半導体
領域は、前記第１領域の第１半導体領域下にも形成さ
れ、前記第１領域内においては、前記第１導電体、第２
半導体領域、第３半導体領域をそれぞれゲート、ソー
ス、ドレインとするＭＩＳＦＥＴが形成されていること
を特徴とする半導体装置である。 （３）前記手段（２）に記載の半導体装置において、前
記第２領域の隣接する第２導電体の中心間距離は、前記
半導体基板に垂直な面内における前記溝の深さよりも大
きいことを特徴とする半導体装置である。 （４）前記手段（２）に記載の半導体装置において、前
記第２領域の第３半導体領域内にあって、前記第３半導
体領域と逆の導電型を持ち、前記金属接触領域の端部、
および第２導電体を囲うように形成された第４半導体領
域を含むことを特徴とする半導体装置である。 （５）前記手段（４）に記載の半導体装置において、前
記第４半導体領域はガードリングであることを特徴とす
る半導体装置である。 （６）前記手段（４）に記載の半導体装置において、前
記第２領域内の隣接する第２導電体の中心間距離は、前
記第１領域内の隣接する第１導電体の中心間距離の２倍
より小さくないことを特徴とする半導体装置である。 （７）前記手段（１）に記載の半導体装置において、前
記第２領域の金属と第３半導体領域はショットキー接合
を形成することを特徴とする半導体装置である。 （８）前記手段（１）に記載の半導体装置において、前
記第１領域と第２領域は互いに隣接し、それぞれ複数形
成されていることを特徴とする半導体装置である。 （９）前記手段（１）に記載の半導体装置において、前
記第１領域と第２領域は隣接し、前記第１領域は複数、
前記第２領域は単数が形成されていることを特徴とする
半導体装置である。 （１０）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第２領域の半導体基板上
には金属が形成され、前記第３半導体領域は、前記金属
と接触する金属接触領域を有し、前記金属は前記第２半
導体領域と電気的に接続され、前記第２領域の第３半導
体領域内にあって、前記第３半導体領域と逆の導電型を
持ち、前記金属接触領域の端部、および第２導電体を囲
うように形成された第４半導体領域を含むことを特徴と
する半導体装置である。 （１１）前記手段（１０）に記載の半導体装置におい
て、前記第３半導体領域は、前記第１領域の第１半導体
領域下にも形成され、前記第１および第２導電体と前記
半導体基板との間には、それぞれ第１および第２絶縁膜
が形成され、前記第１領域においては、前記第１導電
体、第２半導体領域、第３半導体領域をそれぞれゲー
ト、ソース、ドレインとするＭＩＳＦＥＴが形成されて
いることを特徴とする半導体装置である。 （１２）前記手段（１１）に記載の半導体装置におい
て、前記第１および第２導電体は、前記半導体基板内に
形成された溝内に、前記第１および第２絶縁膜を介在し
て形成されることを特徴とする半導体装置である。 （１３）前記手段（１１）に記載の半導体装置におい
て、前記第２領域の金属と第３半導体領域はショットキ
ー接合を形成することを特徴とする半導体装置である。 （１４）前記手段（１１）に記載の半導体装置におい
て、前記半導体基板に垂直な面内における前記第４半導
体領域の深さは、前記第１半導体領域の深さよりも深い
ことを特徴とする半導体装置である。 （１５）前記手段（１１）に記載の半導体装置におい
て、前記第２領域の半導体基板主面上にあって、前記金
属接触領域の端面を含む領域に、前記第１および第２絶
縁膜よりも厚い第３絶縁膜が形成されていることを特徴
とする半導体装置である。 （１６）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第３半導体領域の下には
第３半導体領域と同導電型で、かつ第３半導体領域より
高濃度の第４半導体領域が形成され、前記第２領域の半
導体基板上には金属が形成され、前記金属は前記第２半
導体領域と電気的に接続され、前記第３半導体領域は、
前記金属と接触しショットキー接合を形成していること
を特徴とする半導体装置である。 （１７）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第２領域の半導体基板上
には金属が形成され、前記金属は前記第２半導体領域と
電気的に接続され、前記第３半導体領域は、前記金属と
接触しショットキー接合が形成され、前記第１領域と第
２領域は隣接し、前記半導体基板に平行な面内におい
て、第２領域は第１領域を囲うように形成されることを
特徴とする半導体装置である。 （１８）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第１および第２領域の半
導体基板上には、それぞれ第１および第２金属が形成さ
れ、前記第１金属は前記第２半導体領域と電気的に接続
され、前記第２金属は前記第３半導体領域と接触しショ
ットキー接合が形成され、前記第１金属と第２金属は電
気的に接続され、前記第１金属の仕事関数よりも前記第
２金属の仕事関数の方が大きいことを特徴とする半導体
装置である。 （１９）本発明の半導体装置は、半導体基板の主面に第
１および第２領域を有し、前記第１および第２領域内に
はそれぞれ複数の第１および第２導電体が形成され、前
記第１領域内の隣接する第１導電体間には、第１半導体
領域と、前記第１半導体領域内にあって第１半導体領域
と逆の導電型を持つ第２半導体領域とが形成され、前記
第２領域内の隣接する第２導電体間には、前記第２半導
体領域と同導電型でかつ第２半導体領域より低濃度の第
３半導体領域が形成され、前記第１領域の第１半導体領
域下には、前記第３半導体領域と同導電型でかつ前記第
３半導体領域より高濃度の第４半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、前記
金属は前記第２半導体領域と電気的に接続され、前記金
属は前記第３半導体領域と接触しショットキー接合が形
成されていることを特徴とする半導体装置である。 （２０）前記手段（１９）に記載の半導体装置におい
て、前記第１および第２導電体は前記半導体基板内に形
成された溝内に、絶縁膜を介在して形成され、前記第１
領域内においては、前記第１導電体、第２半導体領域、
第４半導体領域をそれぞれゲート、ソース、ドレインと
するＭＩＳＦＥＴが形成されていることを特徴とする半
導体装置である。 （２１）前記手段（１９）に記載の半導体装置におい
て、前記第２領域の第３半導体領域内にあって、前記第
３半導体領域と逆の導電型を持ち、前記ショットキー接
合部の端部を囲うように形成された第４半導体領域を含
むことを特徴とする半導体装置である。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２１】（実施形態１）本実施形態では、同一の半
導体基板にトレンチゲート構造のパワーＭＩＳＦＥＴ及
びショットキーバリアダイオード素子を有する半導体装
置に本発明を適用した例について説明する。
導体基板にトレンチゲート構造のパワーＭＩＳＦＥＴ及
びショットキーバリアダイオード素子を有する半導体装
置に本発明を適用した例について説明する。
【００２２】図１は、本発明の実施形態１である半導体
装置の等価回路図であり、図２は、図１の半導体装置の
概略構成を示すチップレイアウト図であり、図３は、図
２の一部を拡大した模式的平面図であり、図４は、図３
のＡ−Ａ線に沿う模式的断面図である。
装置の等価回路図であり、図２は、図１の半導体装置の
概略構成を示すチップレイアウト図であり、図３は、図
２の一部を拡大した模式的平面図であり、図４は、図３
のＡ−Ａ線に沿う模式的断面図である。
【００２３】図１に示すように、本実施形態の半導体装
置は、パワーＭＩＳＦＥＴ−Ｑ、ボディダイオード素子
ＢＤ及びショットキーバリアダイオード素子ＳＢＤを有
する構成となっている。これらの素子（Ｑ，ＢＤ，ＳＢ
Ｄ）は同一の半導体基板に搭載され、ボディダイオード
素子ＢＤ及びショットキーバリアダイオード素子ＳＢＤ
はパワーＭＩＳＦＥＴ−Ｑに対して並列に接続されてい
る。ボディダイオード素子ＢＤ及びショットキーバリア
ダイオード素子ＳＢＤにおいて、夫々のカソード領域は
パワーＭＩＳＦＥＴ−Ｑのドレイン領域に接続され、夫
々のアノード領域はパワーＭＩＳＦＥＴ−Ｑのソース領
域に接続されている。パワーＭＩＳＦＥＴ−Ｑは、微細
パターンのＭＩＳＦＥＴからなる複数のトランジスタセ
ルを並列に接続して大電力を得る構造になっている。
置は、パワーＭＩＳＦＥＴ−Ｑ、ボディダイオード素子
ＢＤ及びショットキーバリアダイオード素子ＳＢＤを有
する構成となっている。これらの素子（Ｑ，ＢＤ，ＳＢ
Ｄ）は同一の半導体基板に搭載され、ボディダイオード
素子ＢＤ及びショットキーバリアダイオード素子ＳＢＤ
はパワーＭＩＳＦＥＴ−Ｑに対して並列に接続されてい
る。ボディダイオード素子ＢＤ及びショットキーバリア
ダイオード素子ＳＢＤにおいて、夫々のカソード領域は
パワーＭＩＳＦＥＴ−Ｑのドレイン領域に接続され、夫
々のアノード領域はパワーＭＩＳＦＥＴ−Ｑのソース領
域に接続されている。パワーＭＩＳＦＥＴ−Ｑは、微細
パターンのＭＩＳＦＥＴからなる複数のトランジスタセ
ルを並列に接続して大電力を得る構造になっている。
【００２４】本実施形態の半導体装置は、図２乃至図４
に示すように、半導体基板１を主体に構成されている。
半導体基板１としては、例えば、単結晶シリコンからな
るｎ ＋型半導体層１ａの一主面上に単結晶シリコンから
なるｎ−型半導体層１ｂが設けられた半導体基板（半導
体基体）を用いている。半導体基板１の一主面と対向す
る他の主面（裏面）には電極１６が設けられている。こ
の電極１６はドレイン電極として使用され、例えば金
（Ａｕ）を主体とする導電性材料で形成されている。
に示すように、半導体基板１を主体に構成されている。
半導体基板１としては、例えば、単結晶シリコンからな
るｎ ＋型半導体層１ａの一主面上に単結晶シリコンから
なるｎ−型半導体層１ｂが設けられた半導体基板（半導
体基体）を用いている。半導体基板１の一主面と対向す
る他の主面（裏面）には電極１６が設けられている。こ
の電極１６はドレイン電極として使用され、例えば金
（Ａｕ）を主体とする導電性材料で形成されている。
【００２５】半導体基板１の一主面の周辺部１Ｎで囲ま
れた中央部１Ｍには、溝５によって規定された複数のセ
ルからなるセルアレイ部が設けられている。複数のセル
の中から選択されたセルは、ショットキーバリアダイオ
ード素子が形成されるショットキーセル２０Ａであり、
複数のセルの中のショットキーセル２０Ａを除く他のセ
ルは、溝５の中にゲート絶縁膜６を介在して形成された
導電体をゲート電極とするＭＩＳＦＥＴが形成されるト
ランジスタセル２０Ｂである。本実施形態において、シ
ョットキーセル２０Ａ及びトランジスタセル２０Ｂを含
む複数のセルは第２の方向（Ｙ方向）に沿って延在する
ストライプ型で構成されている。また、本実施形態にお
いて、複数のセルは、第２の方向と直行する第１の方向
（Ｙ方向）に沿って、一つのショットキーセル２０Ａと
二つのトランジスタセル２０Ｂとを交互に配置した構成
となっている。
れた中央部１Ｍには、溝５によって規定された複数のセ
ルからなるセルアレイ部が設けられている。複数のセル
の中から選択されたセルは、ショットキーバリアダイオ
ード素子が形成されるショットキーセル２０Ａであり、
複数のセルの中のショットキーセル２０Ａを除く他のセ
ルは、溝５の中にゲート絶縁膜６を介在して形成された
導電体をゲート電極とするＭＩＳＦＥＴが形成されるト
ランジスタセル２０Ｂである。本実施形態において、シ
ョットキーセル２０Ａ及びトランジスタセル２０Ｂを含
む複数のセルは第２の方向（Ｙ方向）に沿って延在する
ストライプ型で構成されている。また、本実施形態にお
いて、複数のセルは、第２の方向と直行する第１の方向
（Ｙ方向）に沿って、一つのショットキーセル２０Ａと
二つのトランジスタセル２０Ｂとを交互に配置した構成
となっている。
【００２６】各トランジスタセル２０ＢのＭＩＳＦＥＴ
は、図４に示すように、主に、チャネル形成領域、ゲー
ト絶縁膜６、ゲート電極７、ソース領域及びドレイン領
域を有する構成になっている。チャネル形成領域はｎ−
型半導体層１ｂの主面に設けられたｐ−型半導体領域
（ウエル領域）４で形成されている。ゲート絶縁膜６
は、溝５の内壁に沿って形成され、例えば酸化シリコン
膜で形成されている。ゲート電極７は、溝５の中にゲー
ト絶縁膜６を介在して形成され、例えば抵抗値を低減す
る不純物が導入された多結晶シリコン膜で形成されてい
る。ソース領域はｐ −型半導体領域４の表層部にこのｐ
−型半導体領域４と接して設けられたｎ＋型半導体領域
８で形成されている。ドレイン領域はｎ−型半導体層１
ｂ及びｎ＋型半導体層１ａで形成されている。このＭＩ
ＳＦＥＴは、半導体基板１の主面から深さ方向に向かっ
て、ｎ＋型半導体領域８からなるソース領域、ｐ−型半
導体領域４からなるチャネル形成領域、ｎ−型半導体層
１ｂ及びｎ＋型半導体層１ａからなるドレイン領域が順
次配置された構成になっている。即ち、ＭＩＳＦＥＴ
は、半導体基板１の厚さ方向に電流が流れる縦型で構成
され、更に、ソース領域とドレイン領域との間（ゲート
電極下）のチャネル形成領域に電子のチャネル（導電通
路）ができるｎチャネル導電型で構成されている。
は、図４に示すように、主に、チャネル形成領域、ゲー
ト絶縁膜６、ゲート電極７、ソース領域及びドレイン領
域を有する構成になっている。チャネル形成領域はｎ−
型半導体層１ｂの主面に設けられたｐ−型半導体領域
（ウエル領域）４で形成されている。ゲート絶縁膜６
は、溝５の内壁に沿って形成され、例えば酸化シリコン
膜で形成されている。ゲート電極７は、溝５の中にゲー
ト絶縁膜６を介在して形成され、例えば抵抗値を低減す
る不純物が導入された多結晶シリコン膜で形成されてい
る。ソース領域はｐ −型半導体領域４の表層部にこのｐ
−型半導体領域４と接して設けられたｎ＋型半導体領域
８で形成されている。ドレイン領域はｎ−型半導体層１
ｂ及びｎ＋型半導体層１ａで形成されている。このＭＩ
ＳＦＥＴは、半導体基板１の主面から深さ方向に向かっ
て、ｎ＋型半導体領域８からなるソース領域、ｐ−型半
導体領域４からなるチャネル形成領域、ｎ−型半導体層
１ｂ及びｎ＋型半導体層１ａからなるドレイン領域が順
次配置された構成になっている。即ち、ＭＩＳＦＥＴ
は、半導体基板１の厚さ方向に電流が流れる縦型で構成
され、更に、ソース領域とドレイン領域との間（ゲート
電極下）のチャネル形成領域に電子のチャネル（導電通
路）ができるｎチャネル導電型で構成されている。
【００２７】ｐ−型半導体領域４の主面にはｐ＋型半導
体領域１２が設けられている。このｐ＋型半導体領域１
２は、半導体基板１の一主面から深さ方向に伸びる厚さ
がｎ ＋型半導体領域８よりも厚く形成され、ｐ−型半導
体領域４と接触している。
体領域１２が設けられている。このｐ＋型半導体領域１
２は、半導体基板１の一主面から深さ方向に伸びる厚さ
がｎ ＋型半導体領域８よりも厚く形成され、ｐ−型半導
体領域４と接触している。
【００２８】半導体基板１の主面上には、ゲート電極７
上を覆うようにして例えば酸化シリコン膜からなる層間
絶縁膜９が形成されている。層間絶縁膜９の上層には例
えばアルミニウム（Ａｌ）若しくはアルミニウム合金か
らなる電極１４及び電極１５（図２参照）が形成されて
いる。電極１４は、層間絶縁膜９に形成された接続孔１
０を通してトランジスタセル２０Ｂのｎ＋型半導体領域
８及びｐ＋型半導体領域１２と電気的に接続され、更に
層間絶縁膜９に形成された接続孔１０を通してショット
キーセル２０Ａの内部におけるｎ−型半導体層１ｂと電
気的に接続されている。電極１５は、層間絶縁膜に形成
された接続孔を通して、ゲート電極７と一体に形成され
たゲート引き出し用配線と電気的に接続されている。
上を覆うようにして例えば酸化シリコン膜からなる層間
絶縁膜９が形成されている。層間絶縁膜９の上層には例
えばアルミニウム（Ａｌ）若しくはアルミニウム合金か
らなる電極１４及び電極１５（図２参照）が形成されて
いる。電極１４は、層間絶縁膜９に形成された接続孔１
０を通してトランジスタセル２０Ｂのｎ＋型半導体領域
８及びｐ＋型半導体領域１２と電気的に接続され、更に
層間絶縁膜９に形成された接続孔１０を通してショット
キーセル２０Ａの内部におけるｎ−型半導体層１ｂと電
気的に接続されている。電極１５は、層間絶縁膜に形成
された接続孔を通して、ゲート電極７と一体に形成され
たゲート引き出し用配線と電気的に接続されている。
【００２９】各ショットキーセル２０Ａのショットキー
バリアダイオード素子は、ｎ−型半導体層１ｂと電極１
４とのショットキー接合によって形成され、ｎ−型半導
体層１ｂをカソード領域、電極１４をアノード領域とす
る構成になっている。即ち、電極１４は、ソース電極及
びアノード電極として使用されている。
バリアダイオード素子は、ｎ−型半導体層１ｂと電極１
４とのショットキー接合によって形成され、ｎ−型半導
体層１ｂをカソード領域、電極１４をアノード領域とす
る構成になっている。即ち、電極１４は、ソース電極及
びアノード電極として使用されている。
【００３０】各ショットキーセル２０Ａのセル幅（互い
に向かい合う二つの溝５の一方の中心から他方の中心ま
での距離）ｙは、トランジスタセル２０Ｂのセル幅（互
いに向かい合う二つの溝５の一方の中心から他方の中心
までの距離）ｘよりも大きく設定されている。また、各
ショットキーセル２０Ａの平面面積は、トランジスタセ
ル２０Ｂの平面面積よりも大きく設定されている。
に向かい合う二つの溝５の一方の中心から他方の中心ま
での距離）ｙは、トランジスタセル２０Ｂのセル幅（互
いに向かい合う二つの溝５の一方の中心から他方の中心
までの距離）ｘよりも大きく設定されている。また、各
ショットキーセル２０Ａの平面面積は、トランジスタセ
ル２０Ｂの平面面積よりも大きく設定されている。
【００３１】ここで、一つの半導体基板に対してショッ
トキーバリアダイオード素子ＳＢＤとパワーＭＩＳＦＥ
Ｔ−Ｑとが占有する割合を一定にした場合、トランジス
タセル２０Ｂのセル幅ｘよりもショットキーセル２０Ａ
のセル幅ｙを大きくして（２０Ｂのセル幅ｘ＜２０Ａの
セル幅）、ショットキーセル２０Ａの個数を減らすこと
によって溝５の個数を減らすことができるため、半導体
基板１の平面サイズを小さくすることができる。一方、
ショットキーセル２０Ａのセル幅ｙよりもトランジスタ
セル２０Ｂのセル幅ｘを大きくして（２０Ｂのセル幅ｘ
＞２０Ａのセル幅ｙ）、トランジスタセル２０Ｂの個数
を減らす場合においても半導体基板１の平面サイズを小
さくすることができる。しかしながら、パワーＭＩＳＦ
ＥＴ−Ｑにおいては低オン抵抗化が要求されており、低
オン抵抗化を図るためにはトランジスタセル２０Ｂのセ
ルサイズを小さくして単位面積当たりのチャネル幅を大
きくする必要がある。従って、半導体基板１の平面サイ
ズを小さくして半導体装置の小型化を図るためには、ト
ランジスタセル２０Ｂのセル幅ｘよりもショットキーセ
ル２０Ａのセル幅ｙを大きくしてショットキーセル２０
Ａの個数を減らす方が望ましい。
トキーバリアダイオード素子ＳＢＤとパワーＭＩＳＦＥ
Ｔ−Ｑとが占有する割合を一定にした場合、トランジス
タセル２０Ｂのセル幅ｘよりもショットキーセル２０Ａ
のセル幅ｙを大きくして（２０Ｂのセル幅ｘ＜２０Ａの
セル幅）、ショットキーセル２０Ａの個数を減らすこと
によって溝５の個数を減らすことができるため、半導体
基板１の平面サイズを小さくすることができる。一方、
ショットキーセル２０Ａのセル幅ｙよりもトランジスタ
セル２０Ｂのセル幅ｘを大きくして（２０Ｂのセル幅ｘ
＞２０Ａのセル幅ｙ）、トランジスタセル２０Ｂの個数
を減らす場合においても半導体基板１の平面サイズを小
さくすることができる。しかしながら、パワーＭＩＳＦ
ＥＴ−Ｑにおいては低オン抵抗化が要求されており、低
オン抵抗化を図るためにはトランジスタセル２０Ｂのセ
ルサイズを小さくして単位面積当たりのチャネル幅を大
きくする必要がある。従って、半導体基板１の平面サイ
ズを小さくして半導体装置の小型化を図るためには、ト
ランジスタセル２０Ｂのセル幅ｘよりもショットキーセ
ル２０Ａのセル幅ｙを大きくしてショットキーセル２０
Ａの個数を減らす方が望ましい。
【００３２】同一の半導体基板にトレンチゲート構造の
パワーＭＩＳＦＥＴとショットキーバリアダイオード素
子とを有する半導体装置においては、顧客ユーザが要求
するパワーＭＩＳＦＥＴ−Ｑの特性、ショットキーバリ
アダイオード素子ＳＢＤのＶＦ（順方向電圧）特性から
その特性を満たすのに必要となるパワーＭＩＳＦＥＴ−
Ｑの面積とショットキーバリアダイオード素子ＳＢＤの
面積が決定されるため、パワーＭＩＳＦＥＴ−Ｑの面積
とショットキーバリアダイオード素子ＳＢＤの面積との
割合を顧客ニーズに合わせて自由に変化させることが必
要である。パワーＭＩＳＦＥＴ−Ｑの面積とショットキ
ーバリアダイオード素子ＳＢＤの面積との割合を変化さ
せる方法としては以下に示す二つの方法が考えられる。
パワーＭＩＳＦＥＴとショットキーバリアダイオード素
子とを有する半導体装置においては、顧客ユーザが要求
するパワーＭＩＳＦＥＴ−Ｑの特性、ショットキーバリ
アダイオード素子ＳＢＤのＶＦ（順方向電圧）特性から
その特性を満たすのに必要となるパワーＭＩＳＦＥＴ−
Ｑの面積とショットキーバリアダイオード素子ＳＢＤの
面積が決定されるため、パワーＭＩＳＦＥＴ−Ｑの面積
とショットキーバリアダイオード素子ＳＢＤの面積との
割合を顧客ニーズに合わせて自由に変化させることが必
要である。パワーＭＩＳＦＥＴ−Ｑの面積とショットキ
ーバリアダイオード素子ＳＢＤの面積との割合を変化さ
せる方法としては以下に示す二つの方法が考えられる。
【００３３】第１の方法は、ショットキーセル２０Ａと
トランジスタセル２０Ｂとが交互に並んだパターンでシ
ョットキーセル２０Ａのセル幅ｙとトランジスタセル２
０Ｂのセル幅ｘとを異なる寸法に設定し、ショットキー
セル２０Ａとトランジスタセル２０Ｂとのセルサイズを
変化させてパワーＭＩＳＦＥＴ−Ｑの面積とショットキ
ーバリアダイオード素子ＳＢＤの面積との割合を変え
る。この方法においては、ショットキーセル２０Ａのセ
ルサイズとトランジスタセル２０Ｂのセルサイズとが等
しい場合、パワーＭＩＳＦＥＴ−Ｑの面積とショットキ
ーバリアダイオード素子ＳＢＤの面積との割合が等しく
なる。
トランジスタセル２０Ｂとが交互に並んだパターンでシ
ョットキーセル２０Ａのセル幅ｙとトランジスタセル２
０Ｂのセル幅ｘとを異なる寸法に設定し、ショットキー
セル２０Ａとトランジスタセル２０Ｂとのセルサイズを
変化させてパワーＭＩＳＦＥＴ−Ｑの面積とショットキ
ーバリアダイオード素子ＳＢＤの面積との割合を変え
る。この方法においては、ショットキーセル２０Ａのセ
ルサイズとトランジスタセル２０Ｂのセルサイズとが等
しい場合、パワーＭＩＳＦＥＴ−Ｑの面積とショットキ
ーバリアダイオード素子ＳＢＤの面積との割合が等しく
なる。
【００３４】第２の方法は、ショットキーセル２０Ａと
トランジスタセル２０Ｂとのセル数の比を変化させてパ
ワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイ
オード素子ＳＢＤの面積との割合を変える。
トランジスタセル２０Ｂとのセル数の比を変化させてパ
ワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイ
オード素子ＳＢＤの面積との割合を変える。
【００３５】チップのレイアウトでは、顧客ユーザが要
求するパワーＭＩＳＦＥＴ−Ｑの特性、ショットキーバ
リアダイオード素子ＳＢＤのＶＦ特性からその特性を満
たすのに必要となるパワーＭＩＳＦＥＴ−Ｑの面積とシ
ョットキーバリアダイオード素子ＳＢＤの面積とを決定
する。この時、顧客ユーザが要求するパワーＭＩＳＦＥ
Ｔ−Ｑの特性、ショットキーバリアダイオード素子ＳＢ
ＤのＶＦ特性は、設計する回路によって違うため、設計
の自由度が必要になる。
求するパワーＭＩＳＦＥＴ−Ｑの特性、ショットキーバ
リアダイオード素子ＳＢＤのＶＦ特性からその特性を満
たすのに必要となるパワーＭＩＳＦＥＴ−Ｑの面積とシ
ョットキーバリアダイオード素子ＳＢＤの面積とを決定
する。この時、顧客ユーザが要求するパワーＭＩＳＦＥ
Ｔ−Ｑの特性、ショットキーバリアダイオード素子ＳＢ
ＤのＶＦ特性は、設計する回路によって違うため、設計
の自由度が必要になる。
【００３６】そこで、前記第１の方法、若しくは前記第
２の方法を行うが、先に述べた面積効率の理由により、
ショットキーセル２０Ａはセル幅ｙを大きくして出来る
だけまとめて配置する方が望ましい。また、ショットキ
ーバリアダイオード素子ＳＢＤが必要となる同期整流用
ＭＩＳＦＥＴ−Ｑ２（図１９参照）では、低オン抵抗化
が必要とされるため、トランジスタセル２０Ｂは出来る
限り小さくする。セルサイズを小さくすると単位面積当
たりのチャネル幅（電流経路）が増えるため、オン抵抗
を低くすることができる。従って、ショットキーセル２
０Ａのセル幅ｙをトランジスタセル２０Ｂのセル幅ｘよ
りも大きくして、ショットキーセル２０Ａのセルサイズ
をトランジスタセル２０Ｂのセルサイズよりも大きくす
ることにより、同一の半導体基板１にパワートランジス
タ−Ｑ及びショットキーバリアダイオード素子ＳＢＤを
混載する半導体装置において、設計の自由度を確保する
ことができる（設計の自由度を高めることができる）。
２の方法を行うが、先に述べた面積効率の理由により、
ショットキーセル２０Ａはセル幅ｙを大きくして出来る
だけまとめて配置する方が望ましい。また、ショットキ
ーバリアダイオード素子ＳＢＤが必要となる同期整流用
ＭＩＳＦＥＴ−Ｑ２（図１９参照）では、低オン抵抗化
が必要とされるため、トランジスタセル２０Ｂは出来る
限り小さくする。セルサイズを小さくすると単位面積当
たりのチャネル幅（電流経路）が増えるため、オン抵抗
を低くすることができる。従って、ショットキーセル２
０Ａのセル幅ｙをトランジスタセル２０Ｂのセル幅ｘよ
りも大きくして、ショットキーセル２０Ａのセルサイズ
をトランジスタセル２０Ｂのセルサイズよりも大きくす
ることにより、同一の半導体基板１にパワートランジス
タ−Ｑ及びショットキーバリアダイオード素子ＳＢＤを
混載する半導体装置において、設計の自由度を確保する
ことができる（設計の自由度を高めることができる）。
【００３７】（実施形態２）図５は、本発明の実施形態
２である半導体装置の概略構成を示すチップレイアウト
図であり、図６は、図５に示す領域Ｃの部分を拡大した
模式的平面図であり、図７は、図５に示す領域Ｄの部分
を拡大した模式的断面図であり、図８は、図５のＢ−Ｂ
線に沿う模式的断面図であって、中間部分を省略した模
式的断面図であり、図９は、図５のＣ−Ｃ線に沿う模式
的断面図であって、中間部分を省略した模式的断面図で
あり、図１０は、図８の一部を拡大した模式的断面図で
あり、図１１は、図９の一部を拡大した模式的断面図で
ある。
２である半導体装置の概略構成を示すチップレイアウト
図であり、図６は、図５に示す領域Ｃの部分を拡大した
模式的平面図であり、図７は、図５に示す領域Ｄの部分
を拡大した模式的断面図であり、図８は、図５のＢ−Ｂ
線に沿う模式的断面図であって、中間部分を省略した模
式的断面図であり、図９は、図５のＣ−Ｃ線に沿う模式
的断面図であって、中間部分を省略した模式的断面図で
あり、図１０は、図８の一部を拡大した模式的断面図で
あり、図１１は、図９の一部を拡大した模式的断面図で
ある。
【００３８】本実施形態の半導体装置は、基本的に前述
の実施形態１と同様の構成になっており、以下の構成が
異なっている。
の実施形態１と同様の構成になっており、以下の構成が
異なっている。
【００３９】前述の実施形態１では複数のショットキー
セル２０Ａを並列に接続して等価的に一つのショットキ
ーバリアダイオード素子ＳＢＤを構成しているが、本実
施形態では、図５に示すように、一つのショットキーセ
ル２０Ａで一つのショットキーバリアダイオード素子Ｓ
ＢＤを構成している。また、本実施形態では、図６及び
図８に示すように、ショットキーセル２０Ａにｐ−型半
導体領域２からなるガードリングが設けられている。ま
た、本実施形態では、図７及び図９に示すように、半導
体基板１の一主面の周辺部１Ｎに、ｐ−型半導体領域
（ウエル領域）２からなるガードリングが設けられてい
る。
セル２０Ａを並列に接続して等価的に一つのショットキ
ーバリアダイオード素子ＳＢＤを構成しているが、本実
施形態では、図５に示すように、一つのショットキーセ
ル２０Ａで一つのショットキーバリアダイオード素子Ｓ
ＢＤを構成している。また、本実施形態では、図６及び
図８に示すように、ショットキーセル２０Ａにｐ−型半
導体領域２からなるガードリングが設けられている。ま
た、本実施形態では、図７及び図９に示すように、半導
体基板１の一主面の周辺部１Ｎに、ｐ−型半導体領域
（ウエル領域）２からなるガードリングが設けられてい
る。
【００４０】図５乃至図７に示すように、半導体基板１
の一主面のセルアレイ部には、複数のトランジスタセル
２０Ｂと一つのショットキーセル２０Ａが配置されてい
る。複数のトランジスタセル２０Ｂは二つのトランジス
タセル群に分割され、各トランジスタセル群のトランジ
スタセル２０Ｂは第１の方向（Ｘ方向）に沿って敷き詰
めた状態で配置されている。
の一主面のセルアレイ部には、複数のトランジスタセル
２０Ｂと一つのショットキーセル２０Ａが配置されてい
る。複数のトランジスタセル２０Ｂは二つのトランジス
タセル群に分割され、各トランジスタセル群のトランジ
スタセル２０Ｂは第１の方向（Ｘ方向）に沿って敷き詰
めた状態で配置されている。
【００４１】ショットキーセル２０Ａは二つのトランジ
スタセル群の間に配置され、この二つのトランジスタセ
ル群によって挟まれている。ショットキーセル２０Ａの
セル幅ｙはトランジスタセル２０Ｂのセル幅ｘよりも大
幅に広く設定されている。このように、トランジスタセ
ル２０Ｂのセル幅ｘよりもショットキーセル２０Ａのセ
ル幅ｙを大きくして（２０Ｂのセル幅ｘ＜２０Ａのセル
幅ｙ）、一つのショットキーバリアダイオード素子ＳＢ
Ｄを構成することにより、前述の実施形態１のように複
数のショットキーセル２０Ａで等価的に一つのショット
キーバリアダイオード素子ＳＢＤを構成する場合と比較
して溝５の個数を大幅に減らすことができるため、半導
体基板１の平面サイズを最も小さくすることができる。
即ち、ショットキーバリアダイオード素子ＳＢＤでは、
ショットキーセル２０Ａのセル幅ｙを大きくしてセル数
を少なくし、パワーＭＩＳＦＥＴ−Ｑでは、トランジス
タセル２０Ｂのセル幅ｘを小さくしてセル数を増やすこ
とにより、パワーＭＩＳＦＥＴ−Ｑの低オン抵抗化及び
半導体装置の小型化を図ることができる。
スタセル群の間に配置され、この二つのトランジスタセ
ル群によって挟まれている。ショットキーセル２０Ａの
セル幅ｙはトランジスタセル２０Ｂのセル幅ｘよりも大
幅に広く設定されている。このように、トランジスタセ
ル２０Ｂのセル幅ｘよりもショットキーセル２０Ａのセ
ル幅ｙを大きくして（２０Ｂのセル幅ｘ＜２０Ａのセル
幅ｙ）、一つのショットキーバリアダイオード素子ＳＢ
Ｄを構成することにより、前述の実施形態１のように複
数のショットキーセル２０Ａで等価的に一つのショット
キーバリアダイオード素子ＳＢＤを構成する場合と比較
して溝５の個数を大幅に減らすことができるため、半導
体基板１の平面サイズを最も小さくすることができる。
即ち、ショットキーバリアダイオード素子ＳＢＤでは、
ショットキーセル２０Ａのセル幅ｙを大きくしてセル数
を少なくし、パワーＭＩＳＦＥＴ−Ｑでは、トランジス
タセル２０Ｂのセル幅ｘを小さくしてセル数を増やすこ
とにより、パワーＭＩＳＦＥＴ−Ｑの低オン抵抗化及び
半導体装置の小型化を図ることができる。
【００４２】図６及び図７に示すように、ショットキー
セル２０Ａとトランジスタセル２０Ｂとの間に位置する
溝５、及びトランジスタセル２０Ｂ間に位置する溝５
は、第２の方向（Ｙ方向）に沿って延在し、セルアレイ
部を囲むように周辺部１Ｎに沿って延在する溝５と一体
化されている。ガードリングであるｐ−型半導体領域２
は、ショットキーセル２０Ａとトランジスタセル２０Ｂ
との間に位置する溝５、及びセルアレイ部を囲むように
して延在する溝５に沿って形成されている。
セル２０Ａとトランジスタセル２０Ｂとの間に位置する
溝５、及びトランジスタセル２０Ｂ間に位置する溝５
は、第２の方向（Ｙ方向）に沿って延在し、セルアレイ
部を囲むように周辺部１Ｎに沿って延在する溝５と一体
化されている。ガードリングであるｐ−型半導体領域２
は、ショットキーセル２０Ａとトランジスタセル２０Ｂ
との間に位置する溝５、及びセルアレイ部を囲むように
して延在する溝５に沿って形成されている。
【００４３】図８に示すように、ショットキーセル２０
Ａに設けられたｐ−型半導体領域２は、ｎ−型半導体層
１ｂに形成され、半導体基板１の一主面（ｎ−型半導体
層１ｂの一主面）から深さ方向に向かって伸びている。
ショットキーセル２０Ａにおいて、ｎ−型半導体層１ｂ
と電極１４とのショットキー接合による接合部の端部、
即ちショットキーセル２０Ａに接触するバリア金属の端
部は、ショットキーセル２０Ａに設けられたｐ−型半導
体領域２の領域で終端している。
Ａに設けられたｐ−型半導体領域２は、ｎ−型半導体層
１ｂに形成され、半導体基板１の一主面（ｎ−型半導体
層１ｂの一主面）から深さ方向に向かって伸びている。
ショットキーセル２０Ａにおいて、ｎ−型半導体層１ｂ
と電極１４とのショットキー接合による接合部の端部、
即ちショットキーセル２０Ａに接触するバリア金属の端
部は、ショットキーセル２０Ａに設けられたｐ−型半導
体領域２の領域で終端している。
【００４４】ショットキーセル２０Ａのｐ−型半導体領
域２は溝５の深さよりも深く拡散されており、ショット
キーセル２０Ａとトランジスタセル２０Ｂとの間に位置
する溝５、即ちショットキーセル２０Ａを規定する溝５
は、このｐ−型半導体領域２の中に形成されている。
域２は溝５の深さよりも深く拡散されており、ショット
キーセル２０Ａとトランジスタセル２０Ｂとの間に位置
する溝５、即ちショットキーセル２０Ａを規定する溝５
は、このｐ−型半導体領域２の中に形成されている。
【００４５】トランジスタセル２０Ｂとショットキーセ
ル２０Ａとの間に位置するゲート電極７は、ショットキ
ーセル２０Ａ側に引き出されたゲート引き出し用配線７
Ａと一体に形成されている。ショットキーセル２０Ａに
おいて、ゲート引き出し用配線７Ａとｎ−型半導体層１
ｂの主面（半導体基板１の主面）との間には、ゲート絶
縁膜６よりも膜厚が厚いフィールド絶縁膜３が形成され
ている。このフィールド絶縁膜３は、熱酸化法によって
選択的に形成されている。
ル２０Ａとの間に位置するゲート電極７は、ショットキ
ーセル２０Ａ側に引き出されたゲート引き出し用配線７
Ａと一体に形成されている。ショットキーセル２０Ａに
おいて、ゲート引き出し用配線７Ａとｎ−型半導体層１
ｂの主面（半導体基板１の主面）との間には、ゲート絶
縁膜６よりも膜厚が厚いフィールド絶縁膜３が形成され
ている。このフィールド絶縁膜３は、熱酸化法によって
選択的に形成されている。
【００４６】図９に示すように、周辺部１Ｎに設けられ
たｐ−型半導体領域２は、ｎ−型半導体層１ｂに形成さ
れ、半導体基板１の主面から深さ方向に向かって伸びて
いる。このｐ−型半導体領域２は、溝５の深さよりも深
く拡散されており、周辺部１Ｎとこの周辺部１Ｎと隣り
合うトランジスタセル２０Ｂとの間に配置された溝５
は、ｐ−型半導体領域２の中に形成されている。
たｐ−型半導体領域２は、ｎ−型半導体層１ｂに形成さ
れ、半導体基板１の主面から深さ方向に向かって伸びて
いる。このｐ−型半導体領域２は、溝５の深さよりも深
く拡散されており、周辺部１Ｎとこの周辺部１Ｎと隣り
合うトランジスタセル２０Ｂとの間に配置された溝５
は、ｐ−型半導体領域２の中に形成されている。
【００４７】パワーＭＩＳＦＥＴ−Ｑの基本的な性能で
ある耐圧（ソース／ドレイン間耐圧）は、ドレイン領域
であるｎ−型半導体層１ｂとチャネル形成領域であるｐ
−型半導体領域４とのｐｎ接合耐圧で決定される。この
ｐｎ接合耐圧は、ゲート電極及びソース領域を接地した
状態で、ドレイン領域に正の電圧を印加した時（ＢＶＤ
ＳＳ状態）に、アバランシェ降伏電流が流れるまでの電
圧で現される。
ある耐圧（ソース／ドレイン間耐圧）は、ドレイン領域
であるｎ−型半導体層１ｂとチャネル形成領域であるｐ
−型半導体領域４とのｐｎ接合耐圧で決定される。この
ｐｎ接合耐圧は、ゲート電極及びソース領域を接地した
状態で、ドレイン領域に正の電圧を印加した時（ＢＶＤ
ＳＳ状態）に、アバランシェ降伏電流が流れるまでの電
圧で現される。
【００４８】ゲート電極及びソース領域を接地し、ドレ
イン領域に正の電圧を印加してＢＶＤＳＳ状態にした
時、図１０及び図１１に示すように、ｐ−型半導体領域
２とｎ −型半導体層１ｂとのｐｎ接合及びｐ−型半導体
領域４とｎ−型半導体層１ｂとのｐｎ接合に沿って空乏
層１９が形成される。ｎ−型半導体層１ｂと電極１４と
のショットキー接合による接合部の端部（ショットキー
セル２０Ａに接触するバリア金属の端部）は、ショット
キーセル２０Ａに設けられたｐ−型半導体領域２の領域
で終端しているため、接合部の端部２５に集中する電界
が空乏層１９によって緩和されることから、ショットキ
ーバリアダイオード素子ＳＢＤの耐圧を高めることがで
きる。
イン領域に正の電圧を印加してＢＶＤＳＳ状態にした
時、図１０及び図１１に示すように、ｐ−型半導体領域
２とｎ −型半導体層１ｂとのｐｎ接合及びｐ−型半導体
領域４とｎ−型半導体層１ｂとのｐｎ接合に沿って空乏
層１９が形成される。ｎ−型半導体層１ｂと電極１４と
のショットキー接合による接合部の端部（ショットキー
セル２０Ａに接触するバリア金属の端部）は、ショット
キーセル２０Ａに設けられたｐ−型半導体領域２の領域
で終端しているため、接合部の端部２５に集中する電界
が空乏層１９によって緩和されることから、ショットキ
ーバリアダイオード素子ＳＢＤの耐圧を高めることがで
きる。
【００４９】ショットキーセル２０Ａにおいて、ｐ−型
半導体領域２上における半導体基板１の主面には厚いフ
ィールド絶縁膜３が設けられている。この部分にフィー
ルド絶縁膜３を設けることにより、ｐ−型半導体領域２
に伸びる空乏層１９の電界を弱めることができるため、
ショットキーバリアダイオード素子の高耐圧化をさらに
図ることができる。
半導体領域２上における半導体基板１の主面には厚いフ
ィールド絶縁膜３が設けられている。この部分にフィー
ルド絶縁膜３を設けることにより、ｐ−型半導体領域２
に伸びる空乏層１９の電界を弱めることができるため、
ショットキーバリアダイオード素子の高耐圧化をさらに
図ることができる。
【００５０】ショットキーセル２０Ａのｐ−型半導体領
域２は溝５の深さよりも深く拡散されており、ショット
キーセル２０Ａとトランジスタセル２０Ｂとの間に位置
する溝５、即ちショットキーセル２０Ａを規定する溝５
は、このｐ−型半導体領域２の中に形成されている。こ
のように構成することにより、ショットキーセル２０Ａ
とトランジスタセル２０Ｂとの間に位置する溝５の底面
部に空乏層が広がるため、ゲート絶縁膜６に直接電圧が
加わらなくなる。この結果、ゲート絶縁膜６に加わる電
圧を低くすることができるため、パワーＭＩＳＦＥＴ−
Ｑのゲート耐圧を高めることができる。
域２は溝５の深さよりも深く拡散されており、ショット
キーセル２０Ａとトランジスタセル２０Ｂとの間に位置
する溝５、即ちショットキーセル２０Ａを規定する溝５
は、このｐ−型半導体領域２の中に形成されている。こ
のように構成することにより、ショットキーセル２０Ａ
とトランジスタセル２０Ｂとの間に位置する溝５の底面
部に空乏層が広がるため、ゲート絶縁膜６に直接電圧が
加わらなくなる。この結果、ゲート絶縁膜６に加わる電
圧を低くすることができるため、パワーＭＩＳＦＥＴ−
Ｑのゲート耐圧を高めることができる。
【００５１】ＭＩＳＦＥＴ部は、各トランジスタセルが
均一にアバランシェ降伏するため、電流密度が高くなら
ず（局所的に電流が流れないため）破壊しにくい。一
方、周辺部１Ｎは接合の表面近傍でアバランシェ降伏す
るため、局所的に電流が流れ、破壊しやすい。よって、
ｐ−型半導体領域２をｐ−型半導体領域４よりも深くし
て（半導体領域の曲率半径を大きくして）ＭＩＳＦＥＴ
部の耐圧より周辺部の耐圧を高くする。さらに、ｐ−型
半導体領域２を溝５よりも深くすることで、より一層ゲ
ート絶縁膜６に加わる電圧を緩和でき、周辺部の耐圧を
向上することができる。
均一にアバランシェ降伏するため、電流密度が高くなら
ず（局所的に電流が流れないため）破壊しにくい。一
方、周辺部１Ｎは接合の表面近傍でアバランシェ降伏す
るため、局所的に電流が流れ、破壊しやすい。よって、
ｐ−型半導体領域２をｐ−型半導体領域４よりも深くし
て（半導体領域の曲率半径を大きくして）ＭＩＳＦＥＴ
部の耐圧より周辺部の耐圧を高くする。さらに、ｐ−型
半導体領域２を溝５よりも深くすることで、より一層ゲ
ート絶縁膜６に加わる電圧を緩和でき、周辺部の耐圧を
向上することができる。
【００５２】なお、ショットキーセル２０Ａの一対の溝
５を包囲するためには、ガードリングであるｐ−型半導
体領域２の横方向の拡散も溝５の深さｚ以上必要であ
る。
５を包囲するためには、ガードリングであるｐ−型半導
体領域２の横方向の拡散も溝５の深さｚ以上必要であ
る。
【００５３】（実施形態３）図１２は、本発明の実施形
態３である半導体装置の概略構成を示すチップレイアウ
ト図である。
態３である半導体装置の概略構成を示すチップレイアウ
ト図である。
【００５４】図１２に示すように、本実施形態の半導体
装置は、パワーＭＩＳＦＥＴのトランジスタセルが形成
されるトランジスタ素子形成部（アクティブ領域）２１
Ａをショットキーバリアダイオード素子ＳＢＤが形成さ
れるショットキー素子形成部２１Ｂで囲むようにレイア
ウトされている。このようなレイアウトにおいても、前
述の実施形態１と同様に、半導体基板１の平面サイズ
（チップサイズ）を小さくすることができる。また、半
導体装置の設計の自由度を確保することができる。
装置は、パワーＭＩＳＦＥＴのトランジスタセルが形成
されるトランジスタ素子形成部（アクティブ領域）２１
Ａをショットキーバリアダイオード素子ＳＢＤが形成さ
れるショットキー素子形成部２１Ｂで囲むようにレイア
ウトされている。このようなレイアウトにおいても、前
述の実施形態１と同様に、半導体基板１の平面サイズ
（チップサイズ）を小さくすることができる。また、半
導体装置の設計の自由度を確保することができる。
【００５５】また、ショットキーバリアダイオード素子
は、一般的に金属と半導体との界面で決まる表面デバイ
スのため、パッケージ組立時のダメージ（特にワイヤボ
ンディング時のダメージ）はできるだけ少ない方が望ま
しい。従って、本実施形態のように、パワーＭＩＳＦＥ
Ｔのトランジスタセルが形成されるトランジスタ素子形
成部２１Ａをショットキー素子形成部２１Ｂで囲むよう
にレイアウトすることにより、ショットキー素子形成部
２１Ｂにワイヤボンディングしなくても組立が可能とな
る。
は、一般的に金属と半導体との界面で決まる表面デバイ
スのため、パッケージ組立時のダメージ（特にワイヤボ
ンディング時のダメージ）はできるだけ少ない方が望ま
しい。従って、本実施形態のように、パワーＭＩＳＦＥ
Ｔのトランジスタセルが形成されるトランジスタ素子形
成部２１Ａをショットキー素子形成部２１Ｂで囲むよう
にレイアウトすることにより、ショットキー素子形成部
２１Ｂにワイヤボンディングしなくても組立が可能とな
る。
【００５６】（実施形態４）図１３は、本発明の実施形
態４である半導体装置の概略構成を示す模式的断面図で
ある。
態４である半導体装置の概略構成を示す模式的断面図で
ある。
【００５７】図１３に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態１と同様の構成となっ
ており、以下の構成が異なっている。
装置は、基本的に前述の実施形態１と同様の構成となっ
ており、以下の構成が異なっている。
【００５８】即ち、ショットキーセル２０Ａにおいて、
ｎ−型半導体層１ｂにこのｎ−型半導体層１ｂよりも高
不純物濃度のｎ＋型半導体領域２２が設けられている。
ｎ＋型半導体領域２２は、ショットキーセル２０Ａにお
ける金属半導体界面よりも深い位置に形成されている。
即ち、ショットキーセル２０Ａは、金属半導体界面より
深い領域の不純物濃度が高濃度化されている。このよう
な構成にすることにより、耐圧を確保しながら、ショッ
トキーバリアダイオード素子の寄生抵抗を低減すること
ができる。
ｎ−型半導体層１ｂにこのｎ−型半導体層１ｂよりも高
不純物濃度のｎ＋型半導体領域２２が設けられている。
ｎ＋型半導体領域２２は、ショットキーセル２０Ａにお
ける金属半導体界面よりも深い位置に形成されている。
即ち、ショットキーセル２０Ａは、金属半導体界面より
深い領域の不純物濃度が高濃度化されている。このよう
な構成にすることにより、耐圧を確保しながら、ショッ
トキーバリアダイオード素子の寄生抵抗を低減すること
ができる。
【００５９】（実施形態５）図１４は、本発明の実施形
態５である半導体装置の概略構成を示す模式的断面図で
ある。
態５である半導体装置の概略構成を示す模式的断面図で
ある。
【００６０】図１４に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態２と同様の構成となっ
ており、以下の構成が異なっている。
装置は、基本的に前述の実施形態２と同様の構成となっ
ており、以下の構成が異なっている。
【００６１】即ち、ショットキーセル２０Ａの半導体に
接合される金属とトランジスタセル２０Ｂの半導体に接
合される金属とが異なっており、トランジスタセル２０
Ｂにおける金属接合の障壁高さｑ＊ΦＢよりもショット
キーセル２０Ａにおける金属接合の障壁高さｑ＊ΦＢの
方が高くなっている。本実施形態において、ショットキ
ーセル２０Ａには例えばアルミニウム（Ａｌ）若しくは
アルミニウム合金からなる電極１４が接合され、トラン
ジスタセル２０Ｂには例えばチタンタングステン（Ｔｉ
Ｗ）からなる金属膜１３が接合されている。
接合される金属とトランジスタセル２０Ｂの半導体に接
合される金属とが異なっており、トランジスタセル２０
Ｂにおける金属接合の障壁高さｑ＊ΦＢよりもショット
キーセル２０Ａにおける金属接合の障壁高さｑ＊ΦＢの
方が高くなっている。本実施形態において、ショットキ
ーセル２０Ａには例えばアルミニウム（Ａｌ）若しくは
アルミニウム合金からなる電極１４が接合され、トラン
ジスタセル２０Ｂには例えばチタンタングステン（Ｔｉ
Ｗ）からなる金属膜１３が接合されている。
【００６２】ショットキーバリアダイオード素子内蔵の
パワーＭＩＳＦＥＴでは、数アンペアの電流を流すの
で、大面積のショットキーバリアダイオード素子が必要
とされるが、ショットキーバリアダイオード素子の面積
が大きくなるとリーク電流が懸念される。そこで、異な
る金属を用いて、トランジスタセル２０Ｂにおける金属
接合の障壁高さｑΦＢよりもショットキーセル２０Ａに
おける金属接合の障壁高さｑΦＢの方を高くすることに
より、リーク電流を低減することができる。
パワーＭＩＳＦＥＴでは、数アンペアの電流を流すの
で、大面積のショットキーバリアダイオード素子が必要
とされるが、ショットキーバリアダイオード素子の面積
が大きくなるとリーク電流が懸念される。そこで、異な
る金属を用いて、トランジスタセル２０Ｂにおける金属
接合の障壁高さｑΦＢよりもショットキーセル２０Ａに
おける金属接合の障壁高さｑΦＢの方を高くすることに
より、リーク電流を低減することができる。
【００６３】一般的に、電子にとっての障壁高さはｑ＊
ΦＢと表される。ここで、ｑ：電子の電荷量、 ΦＢ＝ΦＭ−χ ΦＭ：金属の仕事関数、χ：電子親
和力である。
ΦＢと表される。ここで、ｑ：電子の電荷量、 ΦＢ＝ΦＭ−χ ΦＭ：金属の仕事関数、χ：電子親
和力である。
【００６４】従って、トランジスタセル２０Ｂにおける
金属接合の障壁高さｑ＊ΦＢよりもショットキーセル２
０Ａにおける金属接合の障壁高さｑ＊ΦＢの方を高くす
るためには、トランジスタセル２０Ｂに接合される金属
よりも仕事関数ΦＭが高い金属をショットキーセル２０
Ａの接合に用いればよい。本実施形態において、ショッ
トキーセル２０Ａとの接合にはＡｌ若しくはＡｌ合金が
用いられ、トランジスタセル２０Ｂとの接合にはＴｉＷ
が用いられているが、Ａｌ及びＡｌ合金はＴｉＷよりも
仕事関数ΦＭが高い。
金属接合の障壁高さｑ＊ΦＢよりもショットキーセル２
０Ａにおける金属接合の障壁高さｑ＊ΦＢの方を高くす
るためには、トランジスタセル２０Ｂに接合される金属
よりも仕事関数ΦＭが高い金属をショットキーセル２０
Ａの接合に用いればよい。本実施形態において、ショッ
トキーセル２０Ａとの接合にはＡｌ若しくはＡｌ合金が
用いられ、トランジスタセル２０Ｂとの接合にはＴｉＷ
が用いられているが、Ａｌ及びＡｌ合金はＴｉＷよりも
仕事関数ΦＭが高い。
【００６５】（実施形態６）図１５は、本発明の実施形
態６である半導体装置の概略構成を示す模式的断面図で
ある。
態６である半導体装置の概略構成を示す模式的断面図で
ある。
【００６６】図１５に示すように、ショットキーセル２
０Ａのショットキーバリアダイオード素子は、ｎ−型半
導体層１ｂと電極１４とのショットキー接合によって形
成されている。トランジスタセル２０ＢのＭＩＳＦＥＴ
のドレイン領域は、ｎ−型半導体層１ｂにチャネル形成
領域であるｐ−型半導体領域４と接して設けられたｎ型
半導体領域（ウエル領域）１７及びｎ＋型半導体層１ａ
で構成されている。ｎ型半導体領域１７は、ｎ＋型半導
体基板１ａよりも低不純物濃度で形成され、ｎ −型半導
体層１ｂよりも高不純物濃度で形成されている。即ち、
ＭＩＳＦＥＴのドレイン領域は、チャネル形成領域側の
不純物濃度がｎ−型半導体層１ｂよりも高不純物濃度に
設定されている。
０Ａのショットキーバリアダイオード素子は、ｎ−型半
導体層１ｂと電極１４とのショットキー接合によって形
成されている。トランジスタセル２０ＢのＭＩＳＦＥＴ
のドレイン領域は、ｎ−型半導体層１ｂにチャネル形成
領域であるｐ−型半導体領域４と接して設けられたｎ型
半導体領域（ウエル領域）１７及びｎ＋型半導体層１ａ
で構成されている。ｎ型半導体領域１７は、ｎ＋型半導
体基板１ａよりも低不純物濃度で形成され、ｎ −型半導
体層１ｂよりも高不純物濃度で形成されている。即ち、
ＭＩＳＦＥＴのドレイン領域は、チャネル形成領域側の
不純物濃度がｎ−型半導体層１ｂよりも高不純物濃度に
設定されている。
【００６７】パワーＭＩＳＦＥＴの耐圧は、チャネル形
成領域であるｐ−型半導体領域４とドレイン領域とのｐ
ｎ接合耐圧であるから、空乏層がｐ型領域とｎ型領域の
両方に伸びる。一方ショットキーバリアダイオード素子
の耐圧は、金属とｎ型カソード領域のショットキー接合
耐圧であるから、空乏層がｎ型カソード領域にしか伸び
ない。このため、同じ不純物濃度のｎ型領域に夫々形成
してしまうと、必ずショットキーバリアダイオード素子
の耐圧の方が低くなってしまう。
成領域であるｐ−型半導体領域４とドレイン領域とのｐ
ｎ接合耐圧であるから、空乏層がｐ型領域とｎ型領域の
両方に伸びる。一方ショットキーバリアダイオード素子
の耐圧は、金属とｎ型カソード領域のショットキー接合
耐圧であるから、空乏層がｎ型カソード領域にしか伸び
ない。このため、同じ不純物濃度のｎ型領域に夫々形成
してしまうと、必ずショットキーバリアダイオード素子
の耐圧の方が低くなってしまう。
【００６８】パワーＭＩＳＦＥＴの耐圧よりもショット
キーバリアダイオード素子の耐圧が低い状態では、常に
ショットキーバリアダイオード素子で降伏することにな
るので、信頼性が低くなってしまう。パワーＭＩＳＦＥ
Ｔの方の耐圧が低い場合、バルク内のｐｎ接合で降伏す
るから特性変動が起こりにくい。一方、ショットキーバ
リアダイオード素子の方の耐圧が低い場合、ショットキ
ーバリアダイオード素子は界面デバイスであるから降伏
時に発生するキャリアによって特性変動が起こりやす
い。
キーバリアダイオード素子の耐圧が低い状態では、常に
ショットキーバリアダイオード素子で降伏することにな
るので、信頼性が低くなってしまう。パワーＭＩＳＦＥ
Ｔの方の耐圧が低い場合、バルク内のｐｎ接合で降伏す
るから特性変動が起こりにくい。一方、ショットキーバ
リアダイオード素子の方の耐圧が低い場合、ショットキ
ーバリアダイオード素子は界面デバイスであるから降伏
時に発生するキャリアによって特性変動が起こりやす
い。
【００６９】このような問題を解決するためには、ＭＩ
ＳＦＥＴのｎ型ドレイン領域よりもショットキーバリア
ダイオード素子のｎ型カソード領域の方を低不純物濃度
にすれば良い。このような構成にすることにより、パワ
ーＭＩＳＦＥＴの耐圧を低く、ショットキーバリアダイ
オード素子の耐圧を高くすることができる。
ＳＦＥＴのｎ型ドレイン領域よりもショットキーバリア
ダイオード素子のｎ型カソード領域の方を低不純物濃度
にすれば良い。このような構成にすることにより、パワ
ーＭＩＳＦＥＴの耐圧を低く、ショットキーバリアダイ
オード素子の耐圧を高くすることができる。
【００７０】なお、本実施形態では、トレンチゲート構
造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオ
ード素子を有する半導体装置に本発明を適用した例につ
いて説明したが、本発明は、プレーナ構造のパワーＭＩ
ＳＦＥＴ及びショットキーバリアダイオード素子を有す
る半導体装置や、横型二重拡散（ＬＤ：Ｌａｔｅｒａｌ
Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−ａｌ
ｉｇｎｅｄ）構造のパワーＭＩＳＦＥＴ及びショットキ
ーバリアダイオード素子を有する半導体装置に適用する
ことができる。
造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオ
ード素子を有する半導体装置に本発明を適用した例につ
いて説明したが、本発明は、プレーナ構造のパワーＭＩ
ＳＦＥＴ及びショットキーバリアダイオード素子を有す
る半導体装置や、横型二重拡散（ＬＤ：Ｌａｔｅｒａｌ
Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−ａｌ
ｉｇｎｅｄ）構造のパワーＭＩＳＦＥＴ及びショットキ
ーバリアダイオード素子を有する半導体装置に適用する
ことができる。
【００７１】（実施形態７）図１６は、本発明の実施形
態７である半導体装置の概略構成を示す模式的断面図で
ある。
態７である半導体装置の概略構成を示す模式的断面図で
ある。
【００７２】図１６に示すように、ショットキーセル２
０Ａにおけるショットキーバリアダイオード素子の金属
接合は、半導体基板１の一主面に設けられた溝１８の底
面部で行われている。隣（Ｐ）が導入されたｎ−型半導
体層１ｂは、熱酸化工程で表面に燐が偏析し、初期状態
よりも高濃度になってしまう。この偏析によって高濃度
になってしまった表面部分を掘り下げて溝１８を形成
し、この溝１８の内部の底面部において、ショットキー
セル２０Ａにおけるショットキーバリアダイオード素子
の金属接合を行うことにより、ショットキーバリアダイ
オード素子をより高耐圧化することができる。
０Ａにおけるショットキーバリアダイオード素子の金属
接合は、半導体基板１の一主面に設けられた溝１８の底
面部で行われている。隣（Ｐ）が導入されたｎ−型半導
体層１ｂは、熱酸化工程で表面に燐が偏析し、初期状態
よりも高濃度になってしまう。この偏析によって高濃度
になってしまった表面部分を掘り下げて溝１８を形成
し、この溝１８の内部の底面部において、ショットキー
セル２０Ａにおけるショットキーバリアダイオード素子
の金属接合を行うことにより、ショットキーバリアダイ
オード素子をより高耐圧化することができる。
【００７３】（実施形態８）本実施形態では、プレーナ
構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイ
オード素子を有する半導体装置に本発明を適用した例に
ついて説明する。
構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイ
オード素子を有する半導体装置に本発明を適用した例に
ついて説明する。
【００７４】図１７は、本発明の実施形態８である半導
体装置の概略構成を示す模式的断面図である。
体装置の概略構成を示す模式的断面図である。
【００７５】図１７に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態６と同様の構成になっ
ており、以下の構成が異なっている。
装置は、基本的に前述の実施形態６と同様の構成になっ
ており、以下の構成が異なっている。
【００７６】即ち、トランジスタセル２０ＢのＭＩＳＦ
ＥＴは、半導体基板１の主面（ｎ−型半導体層１ｂの主
面）上にゲート絶縁膜６を介在してゲート電極７が配置
された構造になっている。
ＥＴは、半導体基板１の主面（ｎ−型半導体層１ｂの主
面）上にゲート絶縁膜６を介在してゲート電極７が配置
された構造になっている。
【００７７】このようなプレーナ構造のパワーＭＩＳＦ
ＥＴ及びショットキーバリアダイオード素子を有する半
導体装置においても、前述の実施形態６と同様に、ＭＩ
ＳＦＥＴのｎ型ドレイン領域よりもショットキーバリア
ダイオード素子のｎ型カソード領域の方を低不純物濃度
にすることにより、前述の実施形態６と同様に、パワー
ＭＩＳＦＥＴの耐圧を低く、ショットキーバリアダイオ
ード素子の耐圧を高くすることができる。
ＥＴ及びショットキーバリアダイオード素子を有する半
導体装置においても、前述の実施形態６と同様に、ＭＩ
ＳＦＥＴのｎ型ドレイン領域よりもショットキーバリア
ダイオード素子のｎ型カソード領域の方を低不純物濃度
にすることにより、前述の実施形態６と同様に、パワー
ＭＩＳＦＥＴの耐圧を低く、ショットキーバリアダイオ
ード素子の耐圧を高くすることができる。
【００７８】（実施形態９）本実施形態では、横型二重
拡散構造のパワーＭＩＳＦＥＴ及びショットキーバリア
ダイオード素子を有する半導体装置に本発明を適用した
例について説明する。
拡散構造のパワーＭＩＳＦＥＴ及びショットキーバリア
ダイオード素子を有する半導体装置に本発明を適用した
例について説明する。
【００７９】図１８は、本発明の実施形態９である半導
体装置の概略構成を示す模式的断面図である。
体装置の概略構成を示す模式的断面図である。
【００８０】図１８に示すように、ショットキーセルの
ショットキーバリアダイオード素子は、ｎ−型半導体層
１ｂと電極２４Ａとのショットキー接合によって形成さ
れている。トランジスタセルのＭＩＳＦＥＴは、電流が
半導体基板１の表面方向に流れる横型構造になってい
る。
ショットキーバリアダイオード素子は、ｎ−型半導体層
１ｂと電極２４Ａとのショットキー接合によって形成さ
れている。トランジスタセルのＭＩＳＦＥＴは、電流が
半導体基板１の表面方向に流れる横型構造になってい
る。
【００８１】トランジスタセルのＭＩＳＦＥＴは、主
に、チャネル形成領域、ゲート絶縁膜６、ゲート電極
７、ソース領域及びドレイン領域を有する構成となって
いる。チャネル形成領域は、ｎ−型半導体層１ｂの主面
に設けられたｐ−型半導体領域４で形成されている。ゲ
ート絶縁膜６は、ｎ−型半導体層１ｂの主面上であって
チャネル形成領域と向かい合って設けられている。ゲー
ト電極７は、ｎ−型半導体層１ｂの主面上にゲート絶縁
膜６を介在して設けられている。ソース領域は、ｐ −型
半導体領域４の表層部にこのｐ−型半導体領域４と接し
て設けられたｎ＋型半導体領域８で形成されている。ド
レイン領域は、チャネル形成領域であるｐ−型半導体領
域４と接してｎ−型半導体層１ｂに設けられたｎ型半導
体領域１７と、ｎ−型半導体層１ｂの主面であって、ｐ
−型半導体領域４から離間してｎ型半導体領域１７の中
に設けられたｎ＋型半導体領域２３とで形成されてい
る。ｎ型半導体領域１７は、ｎ＋型半導体領域２３より
も低不純物濃度で形成され、ｎ−型半導体層１ｂよりも
高不純物濃度で形成されている。即ち、本実施形態のＭ
ＩＳＦＥＴにおいても、ドレイン領域のチャネル形成領
域側の不純物濃度がｎ−型半導体層１ｂよりも高不純物
濃度に設定されている。
に、チャネル形成領域、ゲート絶縁膜６、ゲート電極
７、ソース領域及びドレイン領域を有する構成となって
いる。チャネル形成領域は、ｎ−型半導体層１ｂの主面
に設けられたｐ−型半導体領域４で形成されている。ゲ
ート絶縁膜６は、ｎ−型半導体層１ｂの主面上であって
チャネル形成領域と向かい合って設けられている。ゲー
ト電極７は、ｎ−型半導体層１ｂの主面上にゲート絶縁
膜６を介在して設けられている。ソース領域は、ｐ −型
半導体領域４の表層部にこのｐ−型半導体領域４と接し
て設けられたｎ＋型半導体領域８で形成されている。ド
レイン領域は、チャネル形成領域であるｐ−型半導体領
域４と接してｎ−型半導体層１ｂに設けられたｎ型半導
体領域１７と、ｎ−型半導体層１ｂの主面であって、ｐ
−型半導体領域４から離間してｎ型半導体領域１７の中
に設けられたｎ＋型半導体領域２３とで形成されてい
る。ｎ型半導体領域１７は、ｎ＋型半導体領域２３より
も低不純物濃度で形成され、ｎ−型半導体層１ｂよりも
高不純物濃度で形成されている。即ち、本実施形態のＭ
ＩＳＦＥＴにおいても、ドレイン領域のチャネル形成領
域側の不純物濃度がｎ−型半導体層１ｂよりも高不純物
濃度に設定されている。
【００８２】ｐ−型半導体領域４の主面にはｐ＋型半導
体領域１２が設けられ、このｐ＋型半導体領域１２及び
ｎ＋型半導体領域８には層間絶縁膜９に形成された接続
孔を通してソース電極２４Ｂが電気的に接続されてい
る。即ち、トランジスタセルのＭＩＳＦＥＴは、ソース
領域とチャネル形成領域とが同一の電位に電位固定され
る。
体領域１２が設けられ、このｐ＋型半導体領域１２及び
ｎ＋型半導体領域８には層間絶縁膜９に形成された接続
孔を通してソース電極２４Ｂが電気的に接続されてい
る。即ち、トランジスタセルのＭＩＳＦＥＴは、ソース
領域とチャネル形成領域とが同一の電位に電位固定され
る。
【００８３】ｎ＋型半導体領域２３には層間絶縁膜９に
形成された接続孔を通してドレイン電極２４Ｃが電気的
に接続されている。ショットキーセルにおいて、ｎ−型
半導体層１ｂには、層間絶縁膜９に形成された接続孔を
通して電極２４Ａが電気的に接続されている。
形成された接続孔を通してドレイン電極２４Ｃが電気的
に接続されている。ショットキーセルにおいて、ｎ−型
半導体層１ｂには、層間絶縁膜９に形成された接続孔を
通して電極２４Ａが電気的に接続されている。
【００８４】ショットキーセルのショットキーバリアダ
イオード素子は、ｎ−型半導体層１ｂと電極２４Ａとの
ショットキー接合によって形成されている。一方、トラ
ンジスタセルＭＩＳＦＥＴは、ドレイン領域のチャネル
形成領域側の不純物濃度がｎ −型半導体層１ｂよりも高
不純物濃度になっている。即ち、本実施形態において
も、前述の実施形態６と同様に、ＭＩＳＦＥＴのドレイ
ン領域のチャネル形成領域側の領域よりもショットキー
バリアダイオード素子のカソード領域の方が低不純物濃
度になっているため、前述の実施形態６と同様に、パワ
ーＭＩＳＦＥＴの耐圧よりもショットキーバリアダイオ
ード素子の耐圧を高くすることができる。
イオード素子は、ｎ−型半導体層１ｂと電極２４Ａとの
ショットキー接合によって形成されている。一方、トラ
ンジスタセルＭＩＳＦＥＴは、ドレイン領域のチャネル
形成領域側の不純物濃度がｎ −型半導体層１ｂよりも高
不純物濃度になっている。即ち、本実施形態において
も、前述の実施形態６と同様に、ＭＩＳＦＥＴのドレイ
ン領域のチャネル形成領域側の領域よりもショットキー
バリアダイオード素子のカソード領域の方が低不純物濃
度になっているため、前述の実施形態６と同様に、パワ
ーＭＩＳＦＥＴの耐圧よりもショットキーバリアダイオ
ード素子の耐圧を高くすることができる。
【００８５】なお、前述の実施形態１〜５では、同一の
基板にトレンチゲート構造のパワーＭＩＳＦＥＴ及びシ
ョットキーバリアダイオード素子を混載した半導体装置
について説明したが、実施形態１〜５において実施した
本発明は、プレーナ構造のパワーＭＩＳＦＥＴ及びショ
ットキーバリアダイオード素子を有する半導体装置や、
横型二重拡散構造のパワーＭＩＳＦＥＴ及びショットキ
ーバリアダイオード素子を有する半導体装置に適用する
ことができる。
基板にトレンチゲート構造のパワーＭＩＳＦＥＴ及びシ
ョットキーバリアダイオード素子を混載した半導体装置
について説明したが、実施形態１〜５において実施した
本発明は、プレーナ構造のパワーＭＩＳＦＥＴ及びショ
ットキーバリアダイオード素子を有する半導体装置や、
横型二重拡散構造のパワーＭＩＳＦＥＴ及びショットキ
ーバリアダイオード素子を有する半導体装置に適用する
ことができる。
【００８６】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００８７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００８８】本発明によれば、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置の小型化を図ることができる。
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置の小型化を図ることができる。
【００８９】本発明によれば、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、設計の自由度を確保する
ことができる。
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、設計の自由度を確保する
ことができる。
【００９０】本発明によれば、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、ショットキーバリアダイ
オード素子の耐圧を高めることができる。
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、ショットキーバリアダイ
オード素子の耐圧を高めることができる。
【００９１】本発明によれば、同一の半導体基板にパワ
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、パワートランジスタの耐
圧（ソース／ドレイン間の耐圧）を高めることができ
る。
ートランジスタ及びショットキーバリアダイオード素子
を有する半導体装置において、パワートランジスタの耐
圧（ソース／ドレイン間の耐圧）を高めることができ
る。
【図１】本発明の実施形態１である半導体装置の等価回
路図である。
路図である。
【図２】図１の半導体装置の概略構成を示すチップレイ
アウト図である。
アウト図である。
【図３】図２の一部を拡大した模式的平面図である。
【図４】図３のＡ−Ａ線に沿う模式的断面図である。
【図５】本発明の実施形態２である半導体装置の概略構
成を示すチップレイアウト図である。
成を示すチップレイアウト図である。
【図６】図５の一部分である領域Ｃを拡大した模式的平
面図である。
面図である。
【図７】図５の一部分である領域Ｄを拡大した模式的平
面図である。
面図である。
【図８】図５のＢ−Ｂ線に沿う模式的断面図であって、
中間部分を省略した模式的断面図である。
中間部分を省略した模式的断面図である。
【図９】図５のＣ−Ｃ線に沿う模式的断面図であって、
中間部分を省略した模式的断面図である。
中間部分を省略した模式的断面図である。
【図１０】図８の一部を拡大した模式的断面図である。
【図１１】図９の一部を拡大した模式的断面図である。
【図１２】本発明の実施形態３である半導体装置の概略
構成を示すチップレイアウト図である。
構成を示すチップレイアウト図である。
【図１３】本発明の実施形態４である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図１４】本発明の実施形態５である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図１５】本発明の実施形態６である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図１６】本発明の実施形態７である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図１７】本発明の実施形態８である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図１８】本発明の実施形態９である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図１９】従来の一般的な同期整流方式のＤＣ／ＤＣコ
ンバータの回路図である。
ンバータの回路図である。
【図２０】図１９に示すメインスイッチ用パワーＭＩＳ
ＦＥＴ及び同期整流用パワーＭＩＳＦＥＴのタイミング
チャートである。
ＦＥＴ及び同期整流用パワーＭＩＳＦＥＴのタイミング
チャートである。
１…半導体基板、１ａ…ｎ＋型半導体層、１ｂ…ｎ−型
半導体層、２…ｐ−型半導体領域（ウエル領域）、３…
フィールド絶縁膜、４…ｐ−型半導体領域（ウエル領
域）、５，１８…溝、６…ゲート絶縁膜、７…ゲート電
極、８…ｎ＋型半導体領域、９…層間絶縁膜、１０，１
１…接続孔、１２…ｐ＋型半導体領域、１３…金属膜、
１４，１５，１６…電極、１７…ｎ型半導体領域、２０
Ａ…ショットキーセル、２０Ｂ…トランジスタセル、２
１Ａ…トランジスタ素子形成部、２１Ｂ…ショットキー
素子形成部、Ｑ，Ｑ１，Ｑ２…パワーＭＩＳＦＥＴ、Ｓ
ＢＤ…ショットキーバリアダイオード素子。
半導体層、２…ｐ−型半導体領域（ウエル領域）、３…
フィールド絶縁膜、４…ｐ−型半導体領域（ウエル領
域）、５，１８…溝、６…ゲート絶縁膜、７…ゲート電
極、８…ｎ＋型半導体領域、９…層間絶縁膜、１０，１
１…接続孔、１２…ｐ＋型半導体領域、１３…金属膜、
１４，１５，１６…電極、１７…ｎ型半導体領域、２０
Ａ…ショットキーセル、２０Ｂ…トランジスタセル、２
１Ａ…トランジスタ素子形成部、２１Ｂ…ショットキー
素子形成部、Ｑ，Ｑ１，Ｑ２…パワーＭＩＳＦＥＴ、Ｓ
ＢＤ…ショットキーバリアダイオード素子。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/08 １０２Ａ
29/872
(72)発明者 中沢 芳人
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 4M104 AA01 BB01 BB02 BB09 BB14
CC03 CC05 FF01 FF10 FF35
GG03 GG09 GG18 HH20
5F048 AC10 BA01 BB05 BD07 BE02
BG01 BG12 BH05
Claims (21)
- 【請求項１】半導体基板の主面に第１および第２領域を
有し、 前記第１および第２領域内にはそれぞれ複数の第１およ
び第２導電体が形成され、 前記第１領域内の隣接する第１導電体間には、第１半導
体領域と、前記第１半導体領域内にあって第１半導体領
域と逆の導電型を持つ第２半導体領域とが形成され、 前記第２領域内の隣接する第２導電体間には、前記第２
半導体領域と同導電型でかつ第２半導体領域より低濃度
の第３半導体領域が形成され、 前記第２領域の半導体基板上には金属が形成され、 前記第３半導体領域は、前記金属と接触する金属接触領
域を有し、 前記金属は前記第２半導体領域と電気的に接続され、 前記第１領域内の隣接する第１導電体の中心間距離は、
前記第２領域内の隣接する第２導電体の中心間距離より
も小さいことを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、前
記第１および第２導電体は前記半導体基板内に形成され
た溝内に、絶縁膜を介在して形成され、 前記第３半導体領域は、前記第１領域の第１半導体領域
下にも形成され、 前記第１領域内においては、前記第１導電体、第２半導
体領域、第３半導体領域をそれぞれゲート、ソース、ド
レインとするＭＩＳＦＥＴが形成されていることを特徴
とする半導体装置。 - 【請求項３】請求項２に記載の半導体装置において、 前記第２領域の隣接する第２導電体の中心間距離は、前
記半導体基板に垂直な面内における前記溝の深さよりも
大きいことを特徴とする半導体装置。 - 【請求項４】請求項２に記載の半導体装置において、 前記第２領域の第３半導体領域内にあって、前記第３半
導体領域と逆の導電型を持ち、前記金属接触領域の端
部、および第２導電体を囲うように形成された第４半導
体領域を含むことを特徴とする半導体装置。 - 【請求項５】請求項４に記載の半導体装置において、 前記第４半導体領域はガードリングであることを特徴と
する半導体装置。 - 【請求項６】請求項４に記載の半導体装置において、 前記第２領域内の隣接する第２導電体の中心間距離は、
前記第１領域内の隣接する第１導電体の中心間距離の２
倍より小さくないことを特徴とする半導体装置。 - 【請求項７】請求項１に記載の半導体装置において、 前記第２領域の金属と第３半導体領域はショットキー接
合を形成することを特徴とする半導体装置。 - 【請求項８】請求項１に記載の半導体装置において、 前記第１領域と第２領域は互いに隣接し、それぞれ複数
形成されていることを特徴とする半導体装置。 - 【請求項９】請求項１に記載の半導体装置において、 前記第１領域と第２領域は隣接し、前記第１領域は複
数、前記第２領域は単数が形成されていることを特徴と
する半導体装置。 - 【請求項１０】半導体基板の主面に第１および第２領域
を有し、 前記第１および第２領域内にはそれぞれ複数の第１およ
び第２導電体が形成され、 前記第１領域内の隣接する第１導電体間には、第１半導
体領域と、前記第１半導体領域内にあって第１半導体領
域と逆の導電型を持つ第２半導体領域とが形成され、 前記第２領域内の隣接する第２導電体間には、前記第２
半導体領域と同導電型でかつ第２半導体領域より低濃度
の第３半導体領域が形成され、 前記第２領域の半導体基板上には金属が形成され、 前記第３半導体領域は、前記金属と接触する金属接触領
域を有し、 前記金属は前記第２半導体領域と電気的に接続され、 前記第２領域の第３半導体領域内にあって、前記第３半
導体領域と逆の導電型を持ち、前記金属接触領域の端
部、および第２導電体を囲うように形成された第４半導
体領域を含むことを特徴とする半導体装置。 - 【請求項１１】請求項１０に記載の半導体装置におい
て、 前記第３半導体領域は、前記第１領域の第１半導体領域
下にも形成され、 前記第１および第２導電体と前記半導体基板との間に
は、それぞれ第１および第２絶縁膜が形成され、 前記第１領域においては、前記第１導電体、第２半導体
領域、第３半導体領域をそれぞれゲート、ソース、ドレ
インとするＭＩＳＦＥＴが形成されていることを特徴と
する半導体装置。 - 【請求項１２】請求項１１に記載の半導体装置におい
て、 前記第１および第２導電体は、前記半導体基板内に形成
された溝内に、前記第１および第２絶縁膜を介在して形
成されることを特徴とする半導体装置。 - 【請求項１３】請求項１１に記載の半導体装置におい
て、 前記第２領域の金属と第３半導体領域はショットキー接
合を形成することを特徴とする半導体装置。 - 【請求項１４】請求項１１に記載の半導体装置におい
て、 前記半導体基板に垂直な面内における前記第４半導体領
域の深さは、前記第１半導体領域の深さよりも深いこと
を特徴とする半導体装置。 - 【請求項１５】請求項１１に記載の半導体装置におい
て、 前記第２領域の半導体基板主面上にあって、前記金属接
触領域の端面を含む領域に、前記第１および第２絶縁膜
よりも厚い第３絶縁膜が形成されていることを特徴とす
る半導体装置。 - 【請求項１６】半導体基板の主面に第１および第２領域
を有し、 前記第１および第２領域内にはそれぞれ複数の第１およ
び第２導電体が形成され、 前記第１領域内の隣接する第１導電体間には、第１半導
体領域と、前記第１半導体領域内にあって第１半導体領
域と逆の導電型を持つ第２半導体領域とが形成され、 前記第２領域内の隣接する第２導電体間には、前記第２
半導体領域と同導電型でかつ第２半導体領域より低濃度
の第３半導体領域が形成され、 前記第３半導体領域の下には第３半導体領域と同導電型
で、かつ第３半導体領域より高濃度の第４半導体領域が
形成され、 前記第２領域の半導体基板上には金属が形成され、 前記金属は前記第２半導体領域と電気的に接続され、 前記第３半導体領域は、前記金属と接触しショットキー
接合を形成していることを特徴とする半導体装置。 - 【請求項１７】半導体基板の主面に第１および第２領域
を有し、 前記第１および第２領域内にはそれぞれ複数の第１およ
び第２導電体が形成され、 前記第１領域内の隣接する第１導電体間には、第１半導
体領域と、前記第１半導体領域内にあって第１半導体領
域と逆の導電型を持つ第２半導体領域とが形成され、 前記第２領域内の隣接する第２導電体間には、前記第２
半導体領域と同導電型でかつ第２半導体領域より低濃度
の第３半導体領域が形成され、 前記第２領域の半導体基板上には金属が形成され、 前記金属は前記第２半導体領域と電気的に接続され、 前記第３半導体領域は、前記金属と接触しショットキー
接合が形成され、 前記第１領域と第２領域は隣接し、前記半導体基板に平
行な面内において、第２領域は第１領域を囲うように形
成されることを特徴とする半導体装置。 - 【請求項１８】半導体基板の主面に第１および第２領域
を有し、 前記第１および第２領域内にはそれぞれ複数の第１およ
び第２導電体が形成され、 前記第１領域内の隣接する第１導電体間には、第１半導
体領域と、前記第１半導体領域内にあって第１半導体領
域と逆の導電型を持つ第２半導体領域とが形成され、 前記第２領域内の隣接する第２導電体間には、前記第２
半導体領域と同導電型でかつ第２半導体領域より低濃度
の第３半導体領域が形成され、 前記第１および第２領域の半導体基板上には、それぞれ
第１および第２金属が形成され、 前記第１金属は前記第２半導体領域と電気的に接続さ
れ、 前記第２金属は前記第３半導体領域と接触しショットキ
ー接合が形成され、 前記第１金属と第２金属は電気的に接続され、 前記第１金属の仕事関数よりも前記第２金属の仕事関数
の方が大きいことを特徴とする半導体装置。 - 【請求項１９】半導体基板の主面に第１および第２領域
を有し、 前記第１および第２領域内にはそれぞれ複数の第１およ
び第２導電体が形成され、 前記第１領域内の隣接する第１導電体間には、第１半導
体領域と、前記第１半導体領域内にあって第１半導体領
域と逆の導電型を持つ第２半導体領域とが形成され、 前記第２領域内の隣接する第２導電体間には、前記第２
半導体領域と同導電型でかつ第２半導体領域より低濃度
の第３半導体領域が形成され、 前記第１領域の第１半導体領域下には、前記第３半導体
領域と同導電型でかつ前記第３半導体領域より高濃度の
第４半導体領域が形成され、 前記第２領域の半導体基板上には金属が形成され、 前記金属は前記第２半導体領域と電気的に接続され、 前記金属は前記第３半導体領域と接触しショットキー接
合が形成されていることを特徴とする半導体装置。 - 【請求項２０】請求項１９に記載の半導体装置におい
て、 前記第１および第２導電体は前記半導体基板内に形成さ
れた溝内に、絶縁膜を介在して形成され、 前記第１領域内においては、前記第１導電体、第２半導
体領域、第４半導体領域をそれぞれゲート、ソース、ド
レインとするＭＩＳＦＥＴが形成されていることを特徴
とする半導体装置。 - 【請求項２１】請求項１９に記載の半導体装置におい
て、 前記第２領域の第３半導体領域内にあって、前記第３半
導体領域と逆の導電型を持ち、前記ショットキー接合部
の端部を囲うように形成された第４半導体領域を含むこ
とを特徴とする半導体装置。
Priority Applications (10)
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| US13/844,950 US8928071B2 (en) | 2001-10-26 | 2013-03-16 | Semiconductor device including a MOSFET and Schottky junction |
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|---|---|
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