JP2010206107A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010206107A
JP2010206107A JP2009052576A JP2009052576A JP2010206107A JP 2010206107 A JP2010206107 A JP 2010206107A JP 2009052576 A JP2009052576 A JP 2009052576A JP 2009052576 A JP2009052576 A JP 2009052576A JP 2010206107 A JP2010206107 A JP 2010206107A
Authority
JP
Japan
Prior art keywords
region
semiconductor
capacitor
diode
capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009052576A
Other languages
English (en)
Other versions
JP5476746B2 (ja
Inventor
Tetsuya Hayashi
林　　哲也
Masakatsu Hoshi
星　　正勝
Hideaki Tanaka
秀明 田中
Shigeharu Yamagami
滋春 山上
Tatsuhiro Suzuki
達広 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP2009052576A priority Critical patent/JP5476746B2/ja
Publication of JP2010206107A publication Critical patent/JP2010206107A/ja
Application granted granted Critical
Publication of JP5476746B2 publication Critical patent/JP5476746B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48111—Disposition the wire connector extending above another semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Power Conversion In General (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を抑制することが容易に可能な電力用半導体装置を提供する。
【解決手段】ユニポーラ動作をする還流ダイオードと、キャパシタと抵抗との直列接続からなり、還流ダイオードに並列接続された半導体回路とを備え、半導体回路２００は、抵抗２２０の少なくとも一部として機能する半導体基体１１と、半導体基体の上面に接して設けられた容量低下防止領域１００１と、容量低下防止領域１００１上に設けられ、キャパシタ２１０の少なくとも一部として機能するキャパシタ誘電体膜１２とを備え、容量低下防止領域１００１が、還流ダイオードに逆バイアス電圧が印加された際に半導体基体１１中への空乏層の伸張を緩和する。
【選択図】図４

Description

本発明は、電力変換用の還流ダイオードを含む半導体装置とその半導体装置を用いた電力変換装置に関する。
電力エネルギーの変換手段の１つとして、インバータ等の電力変換装置が一般に使用されている。電力変換装置は、金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のスイッチング素子や還流ダイオードなどの電力用の半導体装置を、用途や電力の大きさに応じた組み合わせで構成されている。電力変換装置には高い効率でかつ安定した動作が求められるため、その構成要素である半導体装置には、スイッチング素子及び還流ダイオードのいずれにおいても、低損失でかつ誤動作等が起こりにくい安定動作が求められる。
還流ダイオードの動作によって発生する損失は主に２つある。１つは順バイアスによって導通している際にダイオード内の電圧降下によって生じる導通損失であり、もう１つは導通状態から逆バイアスによって遮断状態に移行する際の逆回復動作時に生じる逆回復損失がある。逆回復損失は、導通状態において還流ダイオードの素子内部に遮断状態に比べて蓄積されている過剰キャリアが、遮断状態へと移行する際の消滅過程において、逆回復電流として過渡的に流れることで発生する。そのため、逆回復損失は、逆回復動作直前の過剰キャリアの量や逆回復動作時の過剰キャリアの消滅速度に依存する。
逆回復損失を低減するために、過剰キャリアの量を低減する従来技術として、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードが提案されている（例えば、特許文献１参照。）。
ショットキーバリアダイオードは、順バイアスによる導通時には多数キャリアのみで電流が流れるため、導通時に少数キャリアが蓄積するｐｎ接合ダイオードに比べて、大幅に過剰キャリアの量が小さく、その結果として逆回復損失が低減される。
しかし、ユニポーラ動作のショットキーバリアダイオードを還流ダイオードとして用いた場合、逆回復動作時に電流・電圧に振動現象が生じやすく、その対処法が確立されていないというユニポーラ動作ならではの問題があることがわかった。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすため、安定動作の阻害要因となる。
振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。
そのため振動現象を低減するために、従来から用いられているシリコンのｐｎ接合ダイオードにおいては、金（Ａｕ）や白金（Ｐｔ）を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することで、逆回復電流Ｉｒの低減と逆回復電流Ｉｒの抵抗制限による逆回復時間ｔの最適化によって、動作時の電流の遮断速度（ｄＩ/ｄｔ）を緩和し、振動現象を抑制する取り組みがなされている（例えば、非特許文献１参照。）。
一方、ユニポーラ動作をするショットキーバリアダイオードは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、逆回復電流Ｉｒの抵抗制限による逆回復時間ｔがほとんど制御できないため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。
１つは、還流ダイオードとしての導通時の導通損失と遮断時の耐圧の両立のために、素子内部の耐圧を保持するドリフト領域の振動現象に対する動作メカニズムがｐｎ接合ダイオードとは異なる点である。
一般にｐｎ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成する。そのため、ｐｎ接合ダイオードのドリフト領域の抵抗の大きさは、導通時と遮断直前の伝導度変調が解除された時とで大きく異なる。このことから、ｐｎ接合ダイオードは逆回復動作状態に素子内部の抵抗が大きくなるように動作するため、ｐｎ接合ダイオード自体に逆回復電流Ｉｒを抵抗制限する機構が働く。
それに対して、ショットキーバリアダイオードは導通時にほとんど多数キャリアのみで流れるため、導通時も遮断直前においても、素子内部のドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない。つまり、ショットキーバリアダイオード自体にはｐｎ接合ダイオードのような逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、ショットキーバリアダイオードは逆回復時においても電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。つまり、ショットキーバリアダイオードには、導通時の損失を低減しようと抵抗をより小さくしていくと、振動現象の減衰機能としては働きにくくなることから、導通時の損失と振動現象の抑制機構とにトレードオフの関係が生じる。
更に、もう１つの理由が、ショットキーバリアダイオードにおいては、遮断状態から導通状態に増加する過剰キャリアが、遮断状態のドリフト領域中に形成されている空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ/ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないためｐｎ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードには、スイッチング速度の向上による過渡損失の低減と振動現象の抑制にはトレードオフの関係が生じる。
このように、ユニポーラ動作のショットキーバリアダイオードを還流ダイオードとして用いた場合、一般的なｐｎ接合ダイオードを用いる場合に比べ、原理的に逆回復動作時に電流・電圧に振動現象が生じやすく、振動の減衰がおさまらないというユニポーラ動作ならではの問題があった。
特表平１１−５１００００号公報
篠原信一 他 著，「ライフタイムプロファイルを制御した高速ソフトリカバリーダイオード」，信学技報，１９９５年，第９５巻，Ｎｏ．１９２，ｐ．１−６
本発明の目的は、上記のような従来技術の問題を解決するためになされたものであり、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を抑制することが容易に可能な電力用半導体装置を提供することである。
本発明は、ユニポーラ動作と同等の動作をする還流ダイオードと、キャパシタと抵抗との直列接続からなり、還流ダイオードに並列接続された半導体回路とを備える。半導体回路は、抵抗の少なくとも一部として機能する半導体基体又は抵抗領域と、半導体基体又は抵抗領域に接して設けられた容量低下防止領域と、キャパシタの少なくとも一部として機能するキャパシタ誘電体膜とを備える。容量低下防止領域が、還流ダイオードに逆バイアス電圧が印加された際に半導体基体又は抵抗領域中への空乏層の伸張を緩和する。
本発明によれば、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオードに並列接続され、かつ、少なくともキャパシタ及び抵抗を有する半導体スナバとからなる半導体装置を形成することで、還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を容易に抑制することができる。
本発明の第１の実施の形態を示す回路図である。 本発明の第１の実施の形態の図１の回路図を実現する実装図である。 本発明の第１の実施の形態の図２に使用される半導体チップの断面図である。 本発明の第１の実施の形態の図２に使用される別の半導体チップの断面図である。 本発明の第１の実施の形態の図１に対応する別の回路図である。 本発明の第１の実施の形態の図１の回路を用いた電力変換装置の回路図である。 本発明の第１の実施の形態の図１の回路を用いた別の電力変換装置の回路図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の別の回路図である。 本発明の第１の実施の形態の図１の回路図を実現する別の実装図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態の図３に対応する別の断面図である。 本発明の第１の実施の形態のキャパシタ容量に対する振動現象の計算結果である。 本発明の第１の実施の形態のキャパシタ容量比の最適値を示す特製図である。 本発明の第２の実施の形態を示す回路図である。 本発明の第２の実施の形態の図２３の回路図を実現する実装図である。 本発明の第２の実施の形態の図２４に使用される半導体チップの断面図である。 本発明の第２の実施の形態の図２３の回路を用いた別の電力変換装置の回路図である。 本発明の第３の実施の形態の図２４に使用される半導体チップの断面図である。 本発明の第３の実施の形態の図２５に対応する別の断面図である。 本発明の第３の実施の形態の図２５に対応する別の断面図である。 本発明の第３の実施の形態の図２５に対応する別の断面図である。 本発明の第３の実施の形態の図２７に対応する別の断面図である。 本発明の第４の実施の形態の図１の回路図を実現する実装図である。 本発明の第４の実施の形態の図３２に使用される半導体チップの断面図である。 本発明の第４の実施の形態の図３３に対応する別の断面図である。 本発明の第４の実施の形態の図３３に対応する別の断面図である。 本発明の第４の実施の形態の図３３に対応する別の断面図である。 本発明の第４の実施の形態の図３３に対応する別の断面図である。 本発明の第４の実施の形態の図３３に対応する別の断面図である。 本発明の第５の実施の形態の図１の回路図を実現する実装図である。 本発明の第５の実施の形態の図３９に使用される半導体チップの断面図である。 本発明の第５の実施の形態の図４０に対応する別の断面図である。 本発明の第５の実施の形態の図４０に対応する別の断面図である。 本発明の第５の実施の形態の図４０に対応する別の断面図である。
次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１〜第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
図１〜図４を用いて、本発明の第１の実施の形態における半導体装置を説明する。図１は本発明の第１の実施の形態を説明する回路図、図２は図１の回路図の一例として具体化した半導体チップ（半導体回路）の実装図、図３及び図４は図２の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。
図１に示すように、本発明の第１の実施の形態に係る半導体装置は、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、キャパシタ２１０と抵抗２２０を含み、スナバ機能を有するように半導体チップで形成された半導体スナバ２００とを備える。還流ダイオード１００及び半導体スナバ２００は、共にアノード端子３００並びにカソード端子４００に接続するように並列接続されている。
なお、図１においては、半導体スナバ２００の構成として、アノード端子３００側にキャパシタ２１０が、カソード端子４００側に抵抗２２０が接続するような場合を示しているが、図５に示すように、アノード端子３００側に抵抗２２０が、カソード端子４００側にキャパシタ２１０が接続していても良い。また、キャパシタ２１０と抵抗２２０は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、例えば交互に形成されていても良い。
また、詳細は後述するが、例えばｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、このように、ユニポーラ動作と同等の特性を有するバイポーラ型ダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。
本発明の第１の実施の形態では、一例として、還流ダイオード１００と半導体スナバ２００を別の半導体チップとして形成した場合について説明する。
半導体スナバ２００の構成としては、例えばキャパシタ２１０と抵抗２２０が直列接続したいわゆるＲＣスナバの構成とした場合について説明する。また、半導体スナバ２００は、例えばシリコン（Ｓｉ）を半導体基体材料とし、かつ、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型の半導体チップからなる場合について説明する。
還流ダイオード１００としては、例えば炭化珪素（ＳｉＣ）を半導体基体材料としたショットキーバリアダイオードの場合について説明する。本発明の第１の実施の形態では、ショットキーバリアダイオードとして、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。
図２は、図１で示した還流ダイオード１００と半導体スナバ２００を含む半導体装置の実装図である。還流ダイオード１００は、例えば炭化珪素ショットキーバリアダイオードであり、半導体スナバ２００は、例えばシリコン半導体ＲＣスナバである。
図２においては、半導体パッケージの一例として、例えばセラミック板などで形成された絶縁性を有し、かつ、支持体としての機能を有する絶縁基板５００上に、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属材料からなるアノード側金属膜３１０とカソード側金属膜４１０が形成されたセラミック基板を用いた場合について説明する。
カソード側金属膜４１０上には、還流ダイオード１００と半導体スナバ２００のそれぞれの半導体チップのカソード端子４００が例えば半田やろう材等の接合材料を介して接するように配置されている。還流ダイオード１００と半導体スナバ２００のそれぞれの半導体チップのアノード端子３００は、例えばアルミワイヤやアルミリボンなどの金属配線３２０，３３０を介して、共にアノード側金属膜３１０に接続されている。
次に、図３及び図４に、還流ダイオード１００と半導体スナバ２００とをそれぞれ構成する半導体チップの断面構造図の一例を示す。
図３に示すように、還流ダイオード１００は、例えば炭化珪素（ＳｉＣ）のポリタイプが４Ｈタイプのｎ+型である基板領域（半導体基体）１上にｎ-型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みが小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域２としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２に関しても、素子構造や所要の耐圧により、不純物密度や厚みが前記範囲外となってももちろん良い。本発明の第１の実施の形態では例えば不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。
なお、本発明の第１の実施の形態では、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本発明の第１の実施の形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。また、本発明の第１の実施の形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
ドリフト領域２の基板領域１との接合面に対向する主面に接するように上部電極（表面電極）３が、更には上部電極３に対向し、かつ基板領域１と接するように下部電極（裏面電極）４が形成されている。上部電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料を含み、例えば、ショットキー障壁を形成する金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（Ｐｔ）などの材料を用いることができる。また、上部電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いて多層の構造としても良い。一方、下部電極４は基板領域１とオーミック接続するような電極材料を含む。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、下部電極４はカソード端子４００として外部電極と接続する。このように、図３に示す還流ダイオード１００は、上部電極３がアノード電極、下部電極４がカソード電極としたダイオードとして機能する。
次に図４は、半導体スナバ２００の断面構造図の一例である。図４中、例えばシリコンのｎ-型である基板領域（半導体基体）１１の表層部には、基板領域１１と同一導電型で、かつ基板領域１１よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００１が形成されており、更に容量低下防止領域１００１上には、例えばシリコン酸化膜などの誘電材料からなるキャパシタ誘電体膜１２が形成されている。本発明の第１の実施の形態では、基板領域１１は抵抗Ｒとして機能し、キャパシタ誘電体膜１２はキャパシタＣの一部（キャパシタ絶縁膜）として機能する。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みを決めることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。本発明の第１の実施の形態においては、少なくとも還流ダイオード１００に含まれる抵抗値よりも大きくなるように、例えば、抵抗率が１００Ωｃｍで厚さが３００μｍのものを用いた場合で説明する。なお、本発明の第１の実施の形態においては、基板領域１１として、単一の抵抗率で形成された場合を例示しているが、複数の抵抗率を有していても良い。
また、基板領域１１の表層部に形成した容量低下防止領域１００１は、並列接続されている還流ダイオード１００が遮断状態となるような逆バイアス電圧が印加された際に、基板領域１１への空乏層の伸張を緩和する領域として機能する。つまり、基板領域１１と比べて不純物密度が同等以上であれば、基板領域１１の不純物密度（つまり、抵抗率）に応じて、不純物密度の大きさを決めることができるが、不純物密度が大きいほどその効果は大きい。本発明の第１の実施の形態においては、容量低下防止領域１００１の不純物密度を、例えば１×１０19ｃｍ-3（抵抗率換算で１０ｍΩｃｍ前後）とした場合で説明する。
また、キャパシタ誘電体膜１２については、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、キャパシタ誘電体膜１２の破壊防止のため、還流ダイオード１００よりも高いことが望ましい。また、キャパシタＣの容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に生じる空乏層のキャパシタ容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
本発明の第１の実施の形態においては、例えば還流ダイオード１００よりも耐圧が高くなるように例えば厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、キャパシタ誘電体膜１２は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタＣとして機能する誘電材料であればどのような材料でも良いが絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。そのような材料を用いた場合には、キャパシタ誘電体膜１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として、絶縁破壊電界を１×１０9Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが１μｍの場合の単位面積１ｃｍ2当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりに窒化ケイ素（Ｓｉ３Ｎ４）を用いた場合、絶縁破壊電界を１×１０9Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の単位面積１ｃｍ2当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が静電容量が約２倍程度大きくなり、キャパシタ誘電体膜の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。更に、キャパシタ誘電体膜の材料がチタン酸バリウム（ＢａＴｉＯ３）のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。また、キャパシタ誘電体膜は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。例えば、Ｓｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。
本発明の第１の実施の形態においては、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタＣと抵抗Ｒを有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本発明の第１の実施の形態においては、その式を満たすように、小容量の半導体スナバ２００を用いたキャパシタＣと抵抗Ｒを容易に設定することができることを特徴としている。
更に、キャパシタ誘電体膜１２に接するように上部電極１３が、更には上部電極１３に対向し、かつ基板領域１１と接するように下部電極１４が形成されている。上部電極１３はアノード端子３００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いた単層、多層の構造としても良い。同様に、下部電極１４についても、カソード端子４００として外部電極と接続するように、例えば金属材料で形成されており、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いた単層、多層の構造としても良い。このように、図４に示す半導体スナバ２００は、上部電極１３が図３に示す還流ダイオード１００のアノード電極に、下部電極１４が図３に示す還流ダイオード１００のカソード電極に、接続する半導体ＲＣスナバとして機能する。
次に、本発明の第１の実施の形態の動作について詳しく説明する。
本発明の第１の実施の形態に係る半導体装置は、例えば電力エネルギの変換手段の１つとして、一般的に使用される図６に示すようなコンバータや図７に示すようなインバータ等の電力変換装置において、電源電圧（＋Ｖ）（例えば本発明の第１の実施の形態では４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する受動素子Ａ、Ｂとして使用される。本発明の第１の実施の形態に係る半導体装置の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子に対しても、スイッチング素子と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。本発明の第１の実施の形態においては、図６のコンバータ回路を一例として動作を説明する。なお、図６中のスイッチング素子Ｄは例えばＩＧＢＴで構成されている場合で説明する。
まず、スイッチング素子Ｄがオンし、スイッチング素子Ｄに電流が流れている状態においては、受動素子Ａは逆バイアス状態となり遮断状態になる。図３に示す還流ダイオード１００（ここでは、ショットキーバリアダイオード）においては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域２中には上部電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図４に示す半導体スナバ２００においては、後述するように、容量低下防止領域１００１を形成することによって、キャパシタＣとして機能するほぼキャパシタ誘電体膜１２のみが高電圧により充電された状態になっており、遮断状態を維持する。
このように、遮断状態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
次に、スイッチング素子Ｄがオフし、スイッチング素子Ｄがオフ状態に移行するのに連動して、受動素子Ａは順バイアス状態となり導通状態に移行する。図３に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、上部電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ下部電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。また、図４に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体膜１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本発明の第１の実施の形態では、キャパシタ誘電体膜１２のキャパシタ容量が還流ダイオード１００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。このとき本発明の第１の実施の形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、本発明の第１の実施の形態は、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
次に、スイッチング素子Ｄがターンオンし、スイッチング素子Ｄがオン状態に移行するのに連動して、受動素子Ａは逆バイアス状態となり遮断状態に移行する。図３に示すように、ショットキーバリアダイオードにおいては、下部電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には上部電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ａ並びにスイッチング素子Ｄに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
本発明の第１の実施の形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。
まず、一般的なシリコンで形成されたｐｎ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成するのが一般的である。そして、例えば６００Ｖクラスのｐｎ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度が１０14ｃｍ-3程度とした場合、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数１００Ａ／ｃｍ2程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、例えば６００Ｖクラスとして不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域２が全域空乏化した場合にも、上記ｐｎ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオード１００をユニポーラ動作をする素子で形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
更に、本発明の第１の実施の形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。
１つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないためｐｎ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。
もう１つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、ｐｎ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。更に、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。
これに対して、本発明の第１の実施の形態においては、還流ダイオード１００と半導体スナバ２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。さらに、本発明の第１の実施の形態においては、還流ダイオード１００に逆バイアス電圧が印加された際に、抵抗Ｒを構成する抵抗領域への空乏層の伸張を緩和する容量低下防止領域１００１が形成されているため、逆バイアス電圧による抵抗領域への空乏容量の形成を抑えることができる。そのため、例えば、誘電体からなるキャパシタ誘電体膜１２で形成されたキャパシタＣと直列に接続となる空乏容量の形成を抑えることができるため、半導体スナバ２００としてのキャパシタ容量の低下を抑えることができる。このことから、逆回復動作時に生じる電流・電圧の振動現象をさらに安定して抑制することができると共に、キャパシタ容量の低下を防止した分だけ、半導体スナバ２００を高密度化することができ、半導体スナバ２００のチップサイズを低減することができる。
すなわち、本発明の第１の実施の形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ２００中のキャパシタ誘電体膜１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、キャパシタ誘電体膜１２からなるキャパシタＣの大きさと基板領域１１の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。
本発明の第１の実施の形態においては、基板領域１１の表層部にキャパシタ誘電体膜１２に接するように形成された容量低下防止領域１００１が、基板領域１１に空乏層が形成されるのを緩和する領域として機能するため、キャパシタＣの大きさをほぼキャパシタ誘電体膜１２によって形成することができ、十分な振動現象の抑制が可能となる。
つまり、受動素子Ａが逆回復動作をする状態においては、還流ダイオード１００及び半導体スナバ２００は逆バイアス電圧が印加されるため、半導体スナバ２００においては、下部電極１４側に高い電圧が印加される状態となる。このとき、ｎ型で構成されている基板領域１１中の過剰電子は、下部電極１４側に引き寄せられることになる。このため、例えば、容量低下防止領域１００１が形成されていない場合、基板領域１１中にキャパシタ誘電体膜に接する部分から空乏層が伸張し、基板領域１１中にも空乏容量が形成される。基板領域１１は、半導体スナバ２００が充分機能するように、本発明の第１の実施の形態においては、例えば抵抗率が１００Ωｃｍと抵抗の大きい、つまり、不純物密度が小さいシリコン基板を用いているため、より空乏層が広がりやすい状態となっている。空乏層で形成される容量の場合、空乏層が広がれば広がるほどキャパシタ容量が小さくなることと、この空乏層容量はキャパシタ誘電体膜１２で構成されている誘電容量と直列接続をしていることから、半導体スナバ２００としてのキャパシタ容量は、少なくとも誘電容量のみで得られるキャパシタ容量より低下する。例えば、本発明の第１の実施の形態において、基板領域１１中に伸びる空乏層が１０μｍ伸びた場合、シリコンの比誘電率を１１．９とした場合、単位面積当たりの静電容量は約１．０μＦ程度になる。つまり、上記キャパシタ誘電体膜１２が１μｍ厚のシリコン酸化膜で形成されている場合の静電容量約３．４μＦに対して、小さい容量が形成されてしまうのに加えて、それらが直列接続しているために、合成したキャパシタ容量としては、約０．８μＦ程度とキャパシタ誘電体膜の容量に比べて約１／４の容量となってしまう。更に、空乏層が伸びれば伸びるほどキャパシタ容量は減少してしまうことになる。
一方、本発明の第１の実施の形態においては、容量低下防止領域１００１が本来空乏層が形成されやすい、キャパシタ誘電体膜１２と接する基板領域１１に形成されているため、基板領域１１への空乏層の伸びを大幅に緩和している。つまり、高い不純物密度で形成された容量低下防止領域１００１中の電子は下部電極１４側に高い電圧が印加されてもなかなか枯渇しないため、ほとんど空乏層が広がらないからである。一般的に空乏層の伸びは不純物密度の大きさに反比例するため、不純物密度が５桁大きければ、空乏層の伸びは５桁小さくなることになる。つまり、本発明の第１の実施の形態においては、ほとんど基板領域１１には空乏層が伸びないため、半導体スナバ２００はキャパシタ誘電体膜１２で形成されたキャパシタ容量として働く。このため、単位面積当たりの誘電容量をほとんど低下させることなく、十分な振動現象の抑制が可能となる。
また、空乏層が形成されても、キャパシタ誘電体膜１２で形成した容量に対して、例えば１０倍の容量を有していれば、半導体スナバ２００としてのキャパシタ容量の低下は１割程度に抑えることができる。半導体装置及び半導体プロセスの現実的な製造バラつきがやはり１割前後であることを考えると、少なくともこの程度の低下しろとなるような空乏層の伸びに抑えるのが望ましい。
いずれにしても、基板領域１１への空乏層の伸びを緩和する容量低下防止領域１００１を形成することによって、振動現象の抑制を効率的に実現できる。
以上、本発明の第１の実施の形態の動作を説明してきたが、この並列に接続された半導体スナバ２００の効果は３つある。
１つ目は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｄのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
２つ目は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
更に３つ目は、半導体スナバ２００に流れた電流を基板領域１１の抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
このように、本発明においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができるという特徴を有する。
一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるｐｎ接合ダイオードをにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、かつ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、ｐｎ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度が更に大きくなったり、また耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアは更に増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。また、抵抗Ｒに関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
本発明の第１の実施の形態においては、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。更に、本発明の第１の実施の形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
１つは、ユニポーラ動作をする還流ダイオード１００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なｐｎ接合ダイオードとの組み合わせでは得られない効果である。
もう1つは、図２に示すようにスナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００の直近に低インダクタンスで実装することができ、更に過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本発明の第１の実施の形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
更に、本発明の第１の実施の形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、半導体スナバ２００の抵抗成分を半導体基体で形成し図２に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
また、本発明の第１の実施の形態で一例としてあげたように、例えば還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。例えば、還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
なお、本発明の第１の実施の形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
また、図４に示す容量低下防止領域１００１は、半導体スナバ２００の抵抗Ｒの抵抗値調整機能も有しており、半導体スナバ２００の振動現象抑制効果を容易に、かつ、最大限に引き出すことが可能である。例えば、抵抗Ｒは基板領域１１の抵抗値でほぼ決まる構成としているが、抵抗値を変更もしくは調整する場合、面積・厚み・不純物密度（比抵抗）を変えることで対応は可能である。ただし、面積はキャパシタ容量Ｃに必要な面積に依存すること、厚みはそれ自身の厚みを変更する場合、機械加工が必要なこと、更に機械的強度が得られる範囲でのみ設定可能なこと、更に、不純物密度については基板領域１１の作成時点、つまり半導体ウェハを作成する時点で条件が定まっている必要があることなど、抵抗の微調整や変更がそれほど容易ではない。しかし、本発明の第１の実施の形態においては、容量低下防止領域１００１を形成する際に、容量低下防止領域１００１の厚みや面積を調整することで容易に抵抗Ｒの値を調整することができる。つまり、図４における容量低下防止領域１００１を、例えば基板領域１１の表層部にイオン注入法でｎ型不純物となるリンやひ素などを導入し、熱拡散によって不純物の活性化及び拡散することで形成する場合、熱拡散の条件を変えることで、容量低下防止領域１００１の厚みを制御することができる。容量低下防止領域１００１の厚みを小さくすると、抵抗領域（基板領域）１１の厚みが大きくなるので、抵抗Ｒの値は大きくなり、容量低下防止領域１００１の厚みを大きくすると、抵抗領域（基板領域）１１の厚みが小さくなるので、抵抗Ｒの値は小さくなる。
また、図８及び図９に示すように、容量低下防止領域１００１を形成する面積（図８及び図９の断面構造では幅）を変えることでも、抵抗Ｒを調整することが可能である。図８及び図９は、例えば図２で示す半導体スナバ２００のチップ構造のうち、チップ端部周辺の半導体スナバ２００の一例を示している。図８は容量低下防止領域１００１が上部電極１３の端部とほぼ同等の位置に端部が来るように形成されている場合を示している。つまり、図８中の半導体スナバ２００においては、容量低下防止領域１００１の面積をキャパシタ容量Ｃとして働く上部電極と同等とした場合を示している。図中、破線で示している部分は、逆バイアス電圧が印加された際に、基板領域１１中を流れる電子の広がりを４５度近似で示している。
一方、図９中の半導体スナバ２００においては、容量低下防止領域１００１の面積をキャパシタ容量Ｃとして働く上部電極よりも大きく形成した場合を示している。図９においては、高い不純物で形成されている容量低下防止領域１００１中は電子は横方向にも移動しやすいため、図中、破線で示す電子の流れる範囲は図８に比べてより広い範囲で流れることになる。つまり、図８に比べて低い抵抗にすることができる。このように、容量低下防止領域１００１はキャパシタＣの低下を防ぐだけでなく、抵抗Ｒの調整を容易にすることができ、製造が容易で、かつ振動現象を更に緩和しやすいという特徴を有する。
以上、本発明の第１の実施の形態における半導体スナバ２００の基本的な動作を図４及び図８、図９を用いて説明してきたが、図１０及び図１１下部電極１４と接する基板領域１１の表層部においても、容量低下防止領域１００２を形成するとなお良い。図４は図８に対応する断面図、図１１は図９に対応する断面図である。不純物密度が小さく比抵抗が大きい基板領域１１はそのまま下部電極１４と接続するとショットキー接続となってしまうので、上部電極１３側よりは影響は小さいものの、下部電極１４側に形成される基板領域１１の容量が安定しないからである。そのため、不純物濃度が高い容量低下防止領域１００２を形成し、下部電極１４とオーミック接続することで、無用な容量が下部電極１４側の基板領域１１に形成されるのを防止することができる。
以上、図４及び図８〜図１１においては、基板領域１１がｎ型で形成された場合について説明してきたが、図１２〜図１４に示すように、ｐ型で形成されていても良い。図１２は図４に対応し、図１３が図１０に対応し、図１４が図１１に対応する。基板領域１１がｐ型の場合、図１２に示すように、還流ダイオードに逆バイアス電圧が印加された際には、下部電極１４側の基板領域１１の表層部に空乏層が広がりやすくなるため、容量低下防止領域１００３は下部電極１４に接し、かつ、オーミック接続するように形成するのが望ましい。つまり、下部電極１４に高い電圧が印加される状態においては、ｐ型で構成されている基板領域１１中の過剰正孔は、上部電極１３側に引き寄せられることになるため、容量低下防止領域１００３が形成されていない場合は、下部電極１４側の基板領域１１中に空乏層が伸張するためである。図１２においては、容量低下防止領域１００３が形成されているため、逆バイアス電圧が印加されてもキャパシタ容量の低下が起こりにくい。また、図１３については、容量低下防止領域１００４によって上部電極１３側への空乏容量形成を防止し、図１４については、図１１と同様に、容量低下防止領域１００４によって上部電極１３側の抵抗Ｒの調整が容易にできる。
以上、本発明の第１の実施の形態の一例として図１〜図４をベースとして基本的な動作を説明してきたが、半導体スナバ２００としては、図１で示す単純なＲＣスナバ回路以外にも、例えば図１５に示すように、抵抗２２０に並列に接続するようにダイオード２３０を有する構成であっても良い。これは、キャパシタＣと抵抗Ｒを少なくとも有するように構成された半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。
また、実装形態の一例として示した図２のセラミック基板を用いた半導体パッケージ以外にも、例えば図１６に示すように、金属基材４２０を支持基材及びカソード端子とし、アノード端子３４０とモールド樹脂５１０からなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本発明の第１の実施の形態においては、還流ダイオード１００と半導体スナバ２００がそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、図２及び図１６はカソード端子側の下部電極４及び１４のみを半田等で実装し、アノード端子側は金属配線３２０，３３０を配線する場合を一例として挙げているが、カソード端子及びアノード端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２１０の放熱性が増すため、より高密度に実装することができる。
また、本発明の第１の実施の形態を説明するに当たって、半導体スナバ２００の構造の一例として図４を用いて基本的な動作の説明していたが、図１７〜図２０に示すように、抵抗Ｒを別の構成で形成していてももちろん良い。
図１７は、図４で示した基板領域１１からなる抵抗Ｒの主成分を、基板領域１１以外で形成した場合を示している。図１７中、図４で用いた基板領域１１の代わりに、ｎ+型の低抵抗基板で構成された低抵抗基板領域１６で形成し、抵抗Ｒの主成分をキャパシタ誘電体膜１２上に例えばｎ型の多結晶シリコンからなる抵抗領域１７で形成している。多結晶シリコンからなる抵抗領域１７は厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ２００を形成できるため、実現性の自由度をあげることが可能となる。
また、図１８においても、還流ダイオード１００に逆バイアス電圧が印加された場合に、抵抗領域１７中に空乏層が広がらないように、ｎ型で高濃度の容量低下防止領域１００５が上部電極１３側に形成されている。このように形成することで、抵抗領域１７を用いた場合においても、キャパシタＣの低下を防ぐことができる。なお、抵抗領域１７は多結晶シリコン以外でも、どのような材料を用いても良いが、抵抗領域１７をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなお良く、抵抗領域１７の製作プロセスを更に容易にする効果がある。例えば、逆回復時に還流ダイオード１００の両端にサージ電圧として１００Ｖが印加された場合、半導体スナバ２００においては、キャパシタＣには過渡電流が流れるため、概ね抵抗領域の両端に、サージ電圧と同等の１００Ｖが印加される。このとき、抵抗領域には、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。１００Ｖの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界が約０．３ＭＶ／ｃｍであるので、３μｍ程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を用いると、絶縁破壊電界が約３．６ＭＶ／ｃｍであるので、厚みを１／１０程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素のほうがシリコンよりも熱伝導率が３倍程度良いため、抵抗領域１７の放熱性を良くする効果もある。
図１８は抵抗Ｒの主成分として、図４で説明した基板領域１１と図１７で説明した抵抗領域１７を直列に接続した場合を示している。図１８においても、基板領域１１中に容量低下防止領域１００１を形成し、抵抗領域１７中に容量低下防止領域１００５を形成することで、空乏層の形成を抑えることができる。
なお、図１７及び図１８は抵抗領域１７がｎ型の多結晶シリコンで形成された場合について説明してきたが、ｐ型の多結晶シリコンで形成された場合は、図１９及び図２０に示すように、ｐ型で高濃度の容量低下防止領域１００６をキャパシタ誘電体膜１２側の抵抗領域１７中に形成すれば良い。
このように、抵抗Ｒの主成分についても、キャパシタＣの成分と直列接続するように形成されていれば、どのような領域で構成しても良い。
また、図２１及び図２２はスナバ回路に用いるキャパシタ容量Ｃの大きさによって、振動現象の抑制効果との関係とキャパシタ容量Ｃに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオードのキャパシタ容量成分Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Ｃと抵抗Ｒで構成された簡単な回路で計算できる。例えば、本計算では、効果回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗Ｒ＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードのキャパシタ容量Ｃ０は例えば１５０ｐＦとした。まず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。図２２の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図２１から、Ｃ／Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、図２２の右軸に示すように、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。なお、Ｅ０は還流ダイオードに流れる過渡電流で発生する損失である。
このことから、本発明の第１の実施の形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００の遮断状態におけるキャパシタ成分の容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記第１の実施の形態で説明したどの実施例においても得ることができる。
（第２の実施の形態）
図２３〜図２５及び図３、図４を用いて、本発明の第２の実施の形態に係る半導体装置を説明する。本発明の第２の実施の形態においては、第１の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図２３は図１に対応する本発明の第２の実施の形態を説明する回路図、図２４は図２に対応する図２３の回路図の一例として具体化した半導体チップの実装図、図２５、図３並びに図４は図２４の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。
図２３に示すように、本発明の第２の実施の形態における半導体装置は、第１の実施の形態で説明したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含むように構成された半導体スナバ２００に加え、スイッチング素子６００が、それぞれエミッタ端子３０１並びにコレクタ端子４０１に接続するように、並列接続された半導体装置である。
本発明の第２の実施の形態では、一例として、還流ダイオード１００と半導体スナバ２００とスイッチング素子６００とが別の半導体チップとして形成した場合について説明する。半導体スナバ２００の構成並びに還流ダイオード１００の構成は、例えば第１の実施の形態と同じ構成とした場合について説明する。スイッチング素子６００に関しては、例えばシリコンを半導体基体材料としたＩＧＢＴを使用した場合について説明する。なお、本発明の第２の実施の形態では、エミッタ端子３０１とコレクタ端子４０１が互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴを一例として説明する。
図２４は、図２３で示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ２００（例えばシリコン半導体ＲＣスナバ）更にはスイッチング素子６００（例えばシリコンＩＧＢＴ）からなる半導体装置について具体的な装置を示した実装図である。
図２４においては、図２と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１０上には、還流ダイオード１００、半導体スナバ２００更にはスイッチング素子６００のそれぞれの半導体チップのコレクタ端子４０１側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００、半導体スナバ２００及びスイッチング素子６００のそれぞれの半導体チップのエミッタ端子３０１側は、例えばアルミワイヤやアルミリボンなどの金属配線３２０，３３０，３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。更に、本発明の第２の実施の形態においては、スイッチング素子６００のゲート端子から金属配線７１０を介して、ゲート側金属膜７００に接続された構成となっている。
スイッチング素子６００、還流ダイオード１００及び半導体スナバ２００を構成するそれぞれの半導体チップの断面構造を示したのが、それぞれ図２５、図３及び図４に示す断面構造図である。
図２５に示すように、スイッチング素子６００は、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたｐ＋型の基板領域２１上に、ｎ型のバッファ領域２２を介して、ｎ-型のドリフト領域２３が形成された基板材料を用いた場合で説明する。基板領域２１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、例えばｎ型の不純物密度が１０13〜１０16ｃｍ-3、厚みが数１０〜数１００μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本発明の第２の実施の形態では例えば不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。バッファ領域２２はドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。本発明の第２の実施の形態では一例として、基板領域２１を支持基材とした場合を説明しているが、バッファ領域２２やドリフト領域２３を支持基材としても良い。バッファ領域２２は基板領域と２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくても良い。
ドリフト領域２３中の表層部にｐ型のウェル領域２４が、更にウェル領域２４中の表層部にｎ+型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばｎ型の多結晶シリコンからなるゲート電極２７が配設されている。更に、エミッタ領域２５並びにウェル領域２４に接するように例えばアルミ材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
図３に一例として示した還流ダイオード（ここではショットキーバリアダイオード）１００の構成は第１の実施の形態で説明したものと同様とする。
ただし、図４に示す半導体スナバ２００については、基本的な構成は第１の実施の形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子６００を考慮したキャパシタＣの設定と基板領域１１による抵抗Ｒの設定が望ましい。ただし後述するように、還流ダイオード１００に逆回復電流が流れる場合においては、並列されたスイッチング素子６００は必ず遮断状態にあるため、半導体スナバ２００のキャパシタＣ及び抵抗Ｒの設定は、第１の実施の形態で説明した場合と同じように、還流ダイオード１００とスイッチング素子の遮断時の空乏容量に応じた設定で対応可能である。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みとすることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることで対応可能である。また、キャパシタＣの容量についても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、キャパシタ誘電体膜１２の厚みや面積を変えることで対応可能である。本発明の第２の実施の形態においては、還流ダイオード１００並びにスイッチング素子６００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。本発明の第２の実施の形態においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
スイッチング素子６００が並列に接続された本発明の第２の実施の形態においても、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタＣと抵抗Ｒを有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本発明の第２の実施の形態においては、その式を満たすように、小容量の半導体スナバ２００を用いたキャパシタＣと抵抗Ｒを容易に設定することができることを特徴としている。
次に、本発明の第２の実施の形態の動作について詳しく説明する。
本発明の第２の実施の形態で説明する半導体装置の構成は、電力エネルギの変換手段の１つとして一般的な図７に示すような３相交流モータを動かす所謂インバータや、図２６に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。例えば図７に示すインバータにおいては、電源電圧（＋Ｖ）（例えば本発明の第２の実施の形態では４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｅ１と受動素子Ｂ１と、下アームを形成する並列接続されたスイッチング素子Ｅ４と受動素子Ｂ４とを、逆バイアス接続になるように直列に接続して使用される。更に、上アームを形成する並列接続されたスイッチング素子Ｅ２と受動素子Ｂ２と、下アームを形成する並列接続されたスイッチング素子Ｅ５と受動素子Ｂ５とを直列に接続し、上アームを形成する並列接続されたスイッチング素子Ｅ３と受動素子Ｂ３と、下アームを形成する並列接続されたスイッチング素子Ｅ６と受動素子Ｂ６とを直列に接続する。このように３相分が接続され、３相インバータを構成する。本発明の第２の実施の形態に係る半導体装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図７中の３相のうちの１相の動作を用いて半導体装置の動作を説明することとし、更に、一例として下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６がスイッチング動作をし、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と受動素子Ｂ１，Ｂ２，Ｂ３とが還流動作をする場合について説明する。
まず、スイッチング素子Ｅ４，Ｅ５，Ｅ６がオンし、スイッチング素子Ｅ４，Ｅ５，Ｅ６に電流が流れている状態においては、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と受動素子Ｂ１，Ｂ２，Ｂ３は逆バイアス状態となり遮断状態になる。
まず、下アームの導通状態にあるスイッチング素子Ｅ４，Ｅ５，Ｅ６に並列に接続されている受動素子Ｂ４，Ｂ５，Ｂ６においては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００である図３に示したショットキーバリアダイオードについては、その両端に印加されている電圧がスイッチング素子Ｅ４，Ｅ５，Ｅ６のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図４に示す半導体スナバ２００においては、キャパシタＣとして機能するキャパシタ誘電体膜１２が電圧が変化するときのみ動作するため、スイッチング素子Ｅ４，Ｅ５，Ｅ６のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
一方、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と受動素子Ｂ１，Ｂ２，Ｂ３についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２５に示すスイッチング素子６００であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、上部電極３と下部電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には上部電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図４に示す半導体スナバ２００においても、キャパシタＣとして機能するキャパシタ誘電体膜１２が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６が導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
次に、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６がターンオフして遮断状態に移行する場合について説明する。
例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｅ４，Ｅ５，Ｅ６がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｅ４，Ｅ５，Ｅ６の電圧上昇が起こる。
まず、下アームのターンオフするスイッチング素子Ｅ４，Ｅ５，Ｅ６に並列に接続されている受動素子Ｂ４，Ｂ５，Ｂ６については、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｅ４，Ｅ５，Ｅ６がの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図３に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域２中に上部電極３側から空乏層が広がる際に、電子が下部電極４側に過渡電流として流れ、図４に示す半導体スナバ２００においては、キャパシタ容量として働くキャパシタ誘電体膜１２が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ２００のキャパシタ誘電体膜１２のキャパシタ容量の充電作用によって、スイッチング素子Ｅ４，Ｅ５，Ｅ６のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本発明の第２の実施の形態においては、スイッチング素子６００とも並列接続することで、スイッチング素子６００自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
そして、スイッチング素子６００の電圧上昇後、電流は所定の速度で遮断する。このとき、本発明の第２の実施の形態で一例として挙げたＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６及び受動素子Ｂ４，Ｂ５，Ｂ６は定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と並列に接続されている受動素子Ｂ１，Ｂ２，Ｂ３は、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、上部電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ下部電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
また、図４に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、キャパシタ誘電体膜１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本発明の第２の実施の形態では、キャパシタ誘電体膜１２のキャパシタ容量が還流ダイオード１００及びスイッチング素子６００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。また、並列接続されているスイッチング素子Ｅ１，Ｅ２，Ｅ３についても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のｐｎ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００及びスイッチング素子６００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。
本発明の第２の実施の形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
次に、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６がターンオンし、再びスイッチング素子Ｅ４，Ｅ５，Ｅ６がオン状態に移行する動作について説明する。
例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｅ４，Ｅ５，Ｅ６がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｅ４，Ｅ５，Ｅ６に電流が流れ始める。下アームのターンオフするスイッチング素子Ｅ４，Ｅ５，Ｅ６に並列に接続されている受動素子Ｂ４，Ｂ５，Ｂ６については、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｅ４，Ｅ５，Ｅ６に電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は上部電極３側に徐々に狭まり、下部電極４側からドリフト領域２中に電子が過渡電流として流れる。また、図４に示す半導体スナバ２００においては、キャパシタ容量として働くキャパシタ誘電体膜１２が印加電圧の減少と共に放電されるため過渡電流が流れる。
この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。
一方、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と並列に接続されている受動素子Ｂ１，Ｂ２，Ｂ３は、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３に示すように、ショットキーバリアダイオードにおいては、下部電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には上部電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ１，Ｂ２，Ｂ３並びに下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６に過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
本発明の第２の実施の形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
更に、本発明の第２の実施の形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、本発明の第２の実施の形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子６００及び半導体スナバ２００中のキャパシタ誘電体膜１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、キャパシタ誘電体膜１２からなるキャパシタＣの大きさと基板領域１１の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。
本発明の第２の実施の形態においては、第１の実施の形態でも説明したように、基板領域１１の表層部にキャパシタ誘電体膜１２に接するように形成された容量低下防止領域１００１が、基板領域１１に空乏層が形成されるのを緩和する領域として機能するため、キャパシタＣの大きさをほぼキャパシタ誘電体膜１２によって形成することができ、十分な振動現象の抑制が可能となる。本発明の第２の実施の形態においても、図４に示した構造だけでなく、図８〜図２０及び図１７、図１８のいずれの構造についても、第１の実施の形態で示したのと同様の動作をし、同様の効果を得ることができる。
以上、本発明の第２の実施の形態の動作を説明してきたが、この並列に接続された半導体スナバ２００の効果は３つある。
１つ目は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
２つ目は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
更に３つ目は、半導体スナバ２００に流れた電流を基板領域１１の抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
このように、本発明の第２の実施の形態においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができるという特徴を有する。
本発明の第２の実施の形態においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域２及び２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。更に、本発明の第２の実施の形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
１つは、ユニポーラ動作をする還流ダイオード１００及びスイッチング素子６００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード１００及びスイッチング素子６００に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なｐｎ接合ダイオードとの組み合わせでは得られない効果である。
もう1つは、図２４に示すようにスナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで実装することができ、更に過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００及びスイッチング素子６００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本発明の第２の実施の形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
更に、本発明の第２の実施の形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、本発明の第１の実施の形態のように、半導体スナバ２００の抵抗成分を半導体基体で形成し図２に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
また、第１の実施の形態で例示したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
なお、本発明の第２の実施の形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
また、本発明の第２の実施の形態においても、半導体スナバ２００の構成を、第１の実施の形態で説明した図１５に対応する抵抗２２０に並列に接続するようにダイオード２３０を有する構成であっても良い。これは、キャパシタＣと抵抗Ｒを少なくとも有するように構成された半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。
また、実装形態についても、第１の実施の形態と同様に、図１６に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本発明の第２の実施の形態においては、還流ダイオード１００と半導体スナバ２００及びスイッチング素子６００とがそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、第１の実施の形態で上述したように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２１０の放熱性が増すため、より高密度に実装することができる。
また、第１の実施の形態で図２１及び図２２を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
このことから、本発明の第２の実施の形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1０分の１倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記第２の実施の形態で説明したどの実施例においても得ることができる。
（第３の実施の形態）
本発明の第３の実施の形態においては、第２の実施の形態で説明した還流ダイオード１００と半導体スナバ２００とスイッチング素子６００とが並列接続した構成において、還流ダイオード１００及びスイッチング素子６００がそれぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。図２７は図３に対応する還流ダイオード１００の一例を示し、図２８は図２５に対応するスイッチング素子６００の一例である。本発明の第３の実施の形態においても、第１の実施の形態もしくは第２の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図２７に示すように、還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域４１上にｎ-型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本発明の第３の実施の形態では例えば不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本発明の第３の実施の形態では、半導体基体が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本発明の第３の実施の形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてｐ型で不純物密度が１０19ｃｍ-3、厚みが０．５μｍとした場合で説明する。
また、本発明の第３の実施の形態においてはヘテロ半導体領域４３に接するように上部電極４４が、基板領域４１に接するように下部電極４５がそれぞれ形成されている。上部電極４４はアノード端子３０２として外部電極との接続をするために、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いて多層の構造としても良い。一方、下部電極４５は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、下部電極４５はカソード端子４０２として外部電極と接続をする。このように、図２７に示す還流ダイオード１００は、上部電極４４がアノード電極、下部電極４５がカソード電極とした縦型のダイオードとして機能する。
一方、図２８に示すように、スイッチング素子６００は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図２８中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域５１上にｎ-型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、例えばｎ型の不純物密度が１０14〜１０17ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本発明の第３の実施の形態では例えば不純物密度が２×１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。本発明の第３の実施の形態では一例として、基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としても良い。
ドリフト領域５２中の表層部にｐ型のウェル領域５３が、更にウェル領域５３中の表層部にｎ+型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極５６が配設されている。更に、ソース領域５４並びにウェル領域５３に接するように例えばアルミ材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜５８が形成されている。また、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、本説明で用いるＭＯＳＦＥＴはゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
第３の実施の形態においても、図２７で示した還流ダイオード１００と図２８で示したスイッチング素子６００とを、図４で示した半導体スナバ２００と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮したキャパシタ誘電体膜１２によるキャパシタＣの設定と、基板領域１１による抵抗Ｒの設定をすることが望ましい。第１の実施の形態及び第２の実施の形態と同様に、本発明の第３の実施の形態においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、本発明の第３の実施の形態においても、第１の実施の形態にて説明したように、容量低下防止領域１００１が形成されているため、キャパシタＣの容量はほぼキャパシタ誘電体膜１２のキャパシタ容量で決まっている。
次に、本発明の第３の実施の形態の動作について、第２の実施の形態と同様に、例えば図７に示すインバータの動作に対応させて詳しく説明する。
まず、図７中のスイッチング素子Ｅ４，Ｅ５，Ｅ６がオンし、スイッチング素子Ｅ４，Ｅ５，Ｅ６に電流が流れている状態においては、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と受動素子Ｂ１，Ｂ２，Ｂ３は逆バイアス状態となり遮断状態になる。
まず、下アームの導通状態にあるスイッチング素子Ｅ４，Ｅ５，Ｅ６は、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施の形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さくかつ不純物濃度大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。
また、下アームの導通状態にあるスイッチング素子Ｅ４，Ｅ５，Ｅ６に並列に接続されている受動素子Ｂ４，Ｂ５，Ｂ６においては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００である図２７に示したヘテロ接合ダイオードについては、その両端に印加されている電圧がスイッチング素子Ｅ４，Ｅ５，Ｅ６のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図４に示す半導体スナバ２００においては、キャパシタＣとして機能するキャパシタ誘電体膜１２が電圧が変化するときのみ動作するため、スイッチング素子Ｅ４，Ｅ５，Ｅ６のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
一方、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と受動素子Ｂ１，Ｂ２，Ｂ３についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２８に示すスイッチング素子６００であるＭＯＳＦＥＴについては、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図２７に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、上部電極４４と下部電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図４に示す半導体スナバ２００においても、キャパシタＣとして機能するキャパシタ誘電体膜１２が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６が導通状態の時には、上下アーム共に受動素子は第２の実施の形態で構成されている従来技術と同様の機能を有する。
次に、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６がターンオフして遮断状態に移行する場合について説明する。
例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｅ４，Ｅ５，Ｅ６がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｅ４，Ｅ５，Ｅ６の電圧上昇が起こる。
まず、下アームのターンオフするスイッチング素子Ｅ４，Ｅ５，Ｅ６に並列に接続されている受動素子Ｂ４，Ｂ５，Ｂ６については、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｅ４，Ｅ５，Ｅ６の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図３に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層が広がる際に、電子が下部電極４５側に過渡電流として流れ、図４に示す半導体スナバ２００においては、キャパシタ容量として働くキャパシタ誘電体膜１２が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ２００のキャパシタ誘電体膜１２のキャパシタ容量の充電作用によって、スイッチング素子Ｅ４，Ｅ５，Ｅ６のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本発明の第３の実施の形態においては、スイッチング素子６００とも並列接続することで、スイッチング素子６００自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
そして、本発明の第３の実施の形態で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２の実施の形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子６００自体のターンオフ時に振動現象が生じやすく、更に抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、本発明の第３の実施の形態においては、並列に半導体スナバ２００が形成されているため、効果的に振動現象を緩和することができる。
すなわち、本発明の第３の実施の形態においては、スイッチング素子６００の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ２００中のキャパシタ誘電体膜１２からなるキャパシタＣにも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタＣ及び抵抗Ｒによって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１１の抵抗Ｒ成分で寄生インダクタンスＬｓで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、本発明の第３の実施の形態のように、スイッチング素子６００がユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。また、スイッチング素子がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本発明の第３の実施の形態においては、スイッチング素子６００においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、更に高い効果を引き出すことができる。
そして、スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６及び受動素子Ｂ４，Ｂ５，Ｂ６は定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と並列に接続されている受動素子Ｂ１，Ｂ２，Ｂ３は、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図２７に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼ下部電極４５側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２の実施の形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが上部電極１３のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域１３の不純物濃度や厚みが制限されるのに対して、本発明の第３の実施の形態においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
また、図４に示す半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、キャパシタ誘電体膜１２に充電されていた電荷が過渡電流として放電される。本発明の第３の実施の形態では、キャパシタ誘電体膜１２のキャパシタＣとしての容量が還流ダイオード１００及びスイッチング素子６００に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子Ｅ１，Ｅ２，Ｅ３についても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のｐｎ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ２００及びスイッチング素子６００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。
次に、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６がターンオンし、再びスイッチング素子Ｅ４，Ｅ５，Ｅ６がオン状態に移行する動作について説明する。
例えば図７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｅ４，Ｅ５，Ｅ６がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｅ４，Ｅ５，Ｅ６に電流が流れ始める。下アームのターンオンするスイッチング素子Ｅ４，Ｅ５，Ｅ６に並列に接続されている受動素子Ｂ４，Ｂ５，Ｂ６については、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｅ４，Ｅ５，Ｅ６に電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図２７に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロ半導体領域４３側に徐々に狭まり、下部電極４５側からドリフト領域４２中に電子が過渡電流として流れる。また、図４に示す半導体スナバ２００においては、キャパシタ容量として働くキャパシタ誘電体膜１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。
一方、上アームのスイッチング素子Ｅ１，Ｅ２，Ｅ３と並列に接続されている受動素子Ｂ１，Ｂ２，Ｂ３は、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図２７に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、下部電極４５側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
本発明の第３の実施の形態では、第１の実施の形態及び第２の実施の形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
更に、本発明の第３の実施の形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、本発明の第３の実施の形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子６００及び半導体スナバ２００中のキャパシタ誘電体膜１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。本発明の第３の実施の形態においては、キャパシタＣの大きさを、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｅ４，Ｅ５，Ｅ６のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ２００に流れる電流を基板領域１１の抵抗Ｒ成分で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２の実施の形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００で解決することができる。
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、更に高い効果を引き出すことができる。
本発明の第３の実施の形態においても、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ２００で形成しているところが従来技術と異なる点である。
また、本発明の第３の実施の形態の構成のようにスイッチング素子もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子６００がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
このようにスイッチング素子６００はＭＯＳＦＥＴ以外にも例えば図２９及び図３０に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
図２９は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域６１上にｎ-型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。
次に図２９のスイッチング素子の動作について説明する。図２９のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地しドレイン電極６８に正電位が印加されるようにして使用する。
まず、ゲート電極６５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
次に、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図２９に示すスイッチング素子においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ２００によって導通損失と過渡損失を更に高いレベルで両立することができる。
次に本発明の第３の実施の形態において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、更にドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
また、図２９のスイッチング素子においては、例えばソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図２９のスイッチング素子においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００を図２９のスイッチング素子で共用することができる。すなわち、図２９に示すスイッチング素子では還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ２００による振動現象を更に低減することができる。また、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
以上、図２９においては、一例としてヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、一例として、ドリフト領域６２としてｎ型の炭化珪素を、ヘテロ半導体領域６３としてｐ型の多結晶シリコンを用いて説明しているが、それぞれｎ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｎ型の多結晶シリコンの如何なる組み合わせでもよい。
次に図３０は、スイッチング素子として接合型電界効果トランジスタ（ＪＦＥＴ）と呼ばれる接合型のＦＥＴを用いた場合について説明する。
図３０中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域７１上にｎ-型のドリフト領域７２が形成され、ｎ+型のソース領域７３とｐ型のゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。なお、７７は層間絶縁膜である。
図３０のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。更に、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ２００においても、例えば図９、１０などキャパシタ容量としてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
このように、スイッチング素子６００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
例えば、図３１に示すようなｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の実施例として説明してきた効果を同じように得ることができる。
例えば、図３１に示すｐｎ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図３１に示すように、還流ダイオード１００は、例えばシリコンからなるｎ+型の基板領域８１上にｎ-型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、例えばｎ型の不純物密度が１０13〜１０17ｃｍ-3、厚みが数〜数１００μｍのものを用いることができる。本発明の第３の実施の形態では例えば不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本発明の第３の実施の形態では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本発明の第３の実施の形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにｐ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように上部電極８４が、基板領域８１と接するように下部電極８５が形成されている。なお、図３１で示した還流ダイオードはｐｎ接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。
図３１に示すｐｎ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、例えば導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
しかしながら、少数キャリアのライフタイムを制御したｐｎ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図３１に示すダイオードに流れる過渡電流は図３などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ２００が無い状態だと振動現象が生じる。しかし、本発明の第３の実施の形態のように、半導体スナバ２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施の形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば炭化珪素からなるｐｎ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってｐ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でｐｎ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
なお、図３１に示した還流ダイオード１００は第１の実施の形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ２００のみの並列接続としても良い。
更に、第３に実施の形態においては、第２の実施の形態で説明した還流ダイオード１００とスイッチング素子６００が共に異なる組み合わせで説明してきたが、還流ダイオード１００とスイッチング素子６００の組み合わせはどれを組み合わせても良い。すなわち、例えば還流ダイオード１００は第２の実施の形態で説明したショットキーバリアダイオードを用いて、スイッチング素子６００は第３に実施の形態で説明したＭＯＳＦＥＴを組み合わせても良い。また、還流ダイオード１００とスイッチング素子６００とを同一チップ上に形成していても良い。
また、第１の実施の形態で図２１と図２２を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
このことから、本発明の第３の実施の形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施の形態で説明したどの実施例においても得ることができる。
（第４の実施の形態）
本発明の第４の実施の形態においては、第１の実施の形態の図１に示した回路図において、還流ダイオード１００と半導体スナバ２００が1つのチップ上に形成された場合について例示する。
図３２は図２に対応する半導体チップの実装図、図３３は図３２の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図３３に示す断面構造図においては還流ダイオード１００と半導体スナバ２００とが形成されている。本発明の第４の実施の形態においては、第１の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図３２に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵還流ダイオード８００のカソード端子４００側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵還流ダイオード８００の半導体チップのアノード端子３００側は、例えばアルミワイヤやアルミリボンなどの金属配線３２０を介して、共にアノード側金属膜３１０に接続された構成となっている。
また半導体スナバ内蔵還流ダイオード８００を構成する半導体チップの断面構造を示したのが、それぞれ図３３に示す断面構造図である。
図３３に示すように、半導体スナバ内蔵還流ダイオード８００は、右側破線の右側に形成される還流ダイオード１００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。
まず、還流ダイオード１００の部分は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域１上にｎ-型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。ドリフト領域２としては、例えばｎ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数１０μｍのものを用いることができる。本発明の第４の実施の形態では例えば不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本発明の第４の実施の形態においても、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本発明の第４の実施の形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
図３３中の右側破線の右側に形成される還流ダイオード１００の部分は、ドリフト領域２の基板領域１との接合面に対向する主面に接するように上部電極３が、更には上部電極３に対向し、かつ基板領域１と接するように下部電極４が形成されている。上部電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（Ｐｔ）などを用いることができる。また、上部電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いて多層の構造としても良い。一方、下部電極４は基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、下部電極４はカソード端子４００として外部電極と接続をする。このように、図３３に示す還流ダイオード１００は、上部電極３がアノード電極、下部電極４がカソード電極としたダイオードとして機能する。更に、図３３においては、ドリフト領域２と上部電極３との接合面の端部に、ドリフト領域２と上部電極３とそれぞれ接するように、例えばシリコン酸化膜からなるフィールド絶縁膜５が形成されている。フィールド絶縁膜５は、還流ダイオード１００を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。本発明の第４の実施の形態においては、図３３に一例としてフィールド絶縁膜５の端部の形状として、上部電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜５が形成される外周端部の構成として、例えば図３４に示すように、ドリフト領域２中の上部電極３とフィールド絶縁膜５とが接する部分に、ｐ型の電界緩和領域７を形成しても良い。更に、図３４の構成に加えて、電界緩和領域７の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
次に図３３中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜５の所定領域に接するように、基板領域１の表層部には基板領域１と同一導電型で、かつ基板領域１よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００１が形成されている。また、フィールド絶縁膜５上には、例えばｎ型の多結晶シリコンからなる抵抗領域６が形成されている。更に抵抗領域６の表層部には、抵抗領域６と同一導電型で、かつ抵抗領域６よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００５が形成されている。また、容量低下防止領域１００５上には、上部電極３が形成され、還流ダイオード１００アノード端子３００と同電位となっている。つまり、本発明の第４の実施の形態における半導体スナバ２００は、基板領域１及び抵抗領域６は抵抗Ｒとして機能し、フィールド絶縁膜５はキャパシタＣとして機能する構成となっており、第１の実施の形態における図１８に対応した構成となっている。抵抗領域６は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第１の実施の形態でも示したように、容量低下防止領域１００１及び１００５のいずれかの厚みや面積を変えることで容易に調整することが可能である。また、フィールド絶縁膜５についても、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜５の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも高いことが望ましい。また、キャパシタＣの容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。本発明の第４の実施の形態においては、第１の実施の形態で示したように、容量低下防止領域１００１及び１００５を形成することによって、フィールド酸化膜５からなる誘電容量できまるキャパシタＣの大きさを低下させずに、動作させることができるため、容易に振動現象を最適に減衰制御することができる。
本発明の第４の実施の形態においては、例えば還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように例えば厚みは１μｍとし、キャパシタＣの容量が還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜５は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタＣとして機能する誘電材料であればどのような材料でも良いが絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。そのような材料を用いた場合には、キャパシタ誘電体膜１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値として、絶縁破壊電界を１×１０9Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが1μｍの場合の単位面積１ｃｍ2当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界を１×１０9Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の単位面積１ｃｍ2当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が静電容量が約２倍程度大きくなり、キャパシタ誘電体膜の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。更に、キャパシタ誘電体膜の材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。また、キャパシタ誘電体膜は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。例えば、Ｓｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。
また、抵抗領域６の抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
このように、1チップに還流ダイオード１００と半導体スナバ２００が形成された場合にも、第１の実施の形態で説明した動作及び効果を得ることができる。
更に、本発明の第４の実施の形態においては、還流ダイオード１００と半導体スナバ２００が支持基体としての基板領域１及びドリフト領域２を共用し、かつ、電極材として上部電極３及び下部電極４を共用している。更に、還流ダイオード１００の電界緩和機能として働くフィールド絶縁膜５もキャパシタＣの機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、還流ダイオード１００及び半導体スナバ２００の上部電極３が共通の電極となり、第１の実施の形態では金属配線３２０，３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、還流ダイオード１００における振動現象を更に低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。更に、本発明の第４の実施の形態をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第１の実施の形態から第３の実施の形態を通して説明してきたように、還流ダイオード１００が遮断時及び導通時には半導体スナバ２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏容量並びに半導体スナバ２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費するべく抵抗Ｒ成分で発熱する。一方、還流ダイオード１００においては、ターンオン及びターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。つまり、還流ダイオード１００が最も発熱するのが定常の導通時となる。つまり、還流ダイオード１００と半導体スナバ２００とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、１チップ化することによって、例えば還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ２００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、還流ダイオード１００の導通性能も向上することができる。
以上のように、本発明の第４の実施の形態では、振動現象を更に抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
以上、図３３、図３４では還流ダイオード１００がショットキーバリアダイオードの場合を説明してきたが、例えば第３の実施の形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図３５は図３３に対応する断面図である。
図３５中、基板領域４１、ドリフト領域４２、ｐ型のヘテロ半導体領域４３、上部電極４４及び下部電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６がドリフト領域４２とヘテロ半導体領域４３との接合面の端部に、ドリフト領域４２とヘテロ半導体領域４３とそれぞれ接するように形成されている。更に、フィールド絶縁膜４６の所定領域上に、例えば多結晶シリコンからなる抵抗領域４７が形成されている。そして、抵抗領域４７に接するように上部電極４４が形成され、還流ダイオード１００のアノード端子３００と同電位となっている。図３５においても図３３と同様に、フィールド絶縁膜４６の端部の形状は鋭角形状でも良いし、図３４のようにｐ型の電界緩和領域が形成されていても良い。また、電界緩和領域の外周を囲むように、１本もしくは複数のガードリングが形成さえていても良い。
また、図３５の動作については、第３の実施の形態で説明した固有の効果と、本発明の第４の実施の形態で説明した１チップ化した際の効果を実現することができる。更に、図３５の特徴としては、抵抗領域４７を還流ダイオード１００のヘテロ半導体領域４３と同一材料で形成している点にある。このような構成することによって、還流ダイオード１００としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
なお、図３５においては、抵抗領域４７がヘテロ半導体領域４３と同じｐ型の多結晶シリコンで形成されている場合を例示しているため、フィールド酸化膜４６側の抵抗領域４７中に容量低下防止領域１００６が形成されている。形成される位置は異なるものの、上述する構成と同様の効果を得ることができる。
他にも図３６〜図３８に示すような構成で、還流ダイオード１００と半導体スナバ２００とを1チップ化することができる。
図３６は図３３に対して、半導体スナバ２００の抵抗Ｒ成分を低濃度ドリフト領域８で構成している点が異なっている。本発明の第４の実施の形態は、例えば基板領域１と低濃度ドリフト領域８からなる半導体材料を用いて、ドリフト領域２を不純物導入と不純物の活性化によって形成することで容易に実現できる。容量低下防止領域１００１は低濃度ドリフト領域８中のキャパシタ誘電体膜側の表層部に形成される。このような構成にすることによって、還流ダイオード１００と半導体スナバ２００を１チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。
図３７は図３３に対して、還流ダイオード１００としてショットキーバリアダイオードの代わりに図３１で示したユニポーラ動作と同等の動作を有するｐｎ接合ダイオードを構成した点が異なっている。本発明の第４の実施の形態においても、図３３と同様に、１チップ化が容易に実現でき、振動現象を更に抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
図３８は図３７に対して、半導体スナバ２００の抵抗Ｒ成分を低濃度ドリフト領域８８で構成している点が異なっている。本発明の第４の実施の形態は、例えば基板領域８１と低濃度ドリフト領域８８からなる半導体材料を用いて、ドリフト領域８２を不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオード１００と半導体スナバ２００を１チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。
以上、還流ダイオード１００と半導体スナバ２００とを１チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオード１００と半導体スナバ２００の組み合わせを入れ替えて、１チップ化してももちろん良い。また、本発明の第４の実施の形態においては、第１の実施の形態に対応する還流ダイオード１００と半導体スナバ２００のみが並列接続している場合で例示してきたが、第２の実施の形態及び第３の実施の形態で示したようなスイッチング素子８００が並列接続されるような回路においても同様に本発明の効果を発揮することができる。いずれにしても、少なくとも還流ダイオード１００と半導体スナバ２００とを１チップ化することで、振動現象を更に抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
また、第１の実施の形態で図２１と図２２を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
このことから、本発明の第４の実施の形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施の形態で説明したどの実施例においても得ることができる。
（第５の実施の形態）
本発明の第５の実施の形態においては、第２の実施の形態の図２３に示した回路図において、スイッチング素子６００と半導体スナバ２００が1つのチップ上に形成された場合について例示する。
図３９は図２４に対応する半導体チップの実装図、図４０は図２５の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図４０に示す断面構造図においてはスイッチング素子６００と半導体スナバ２００とが形成されている。本発明の第５の実施の形態においては、第２の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図３９に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵スイッチング素子９００のコレクタ端子４０１側が、還流ダイオード１００のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵スイッチング素子９００の半導体チップのエミッタ端子３０１側は、還流ダイオード１００のアノード端子と共に、例えばアルミワイヤやアルミリボンなどの金属配線３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。
また半導体スナバ内蔵スイッチング素子９００を構成する半導体チップの断面構造を示したのが図４０に示す断面構造図である。
図４０に示すように、半導体スナバ内蔵スイッチング素子９００は、右側破線の右側に形成されるスイッチング素子６００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。
まず、スイッチング素子６００の部分は、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたｐ＋型の基板領域２１上に、ｎ型のバッファ領域２２を介して、ｎ-型のドリフト領域２３が形成された基板材料で構成されている。ドリフト領域２３中の表層部にｐ型のウェル領域２４が、更にウェル領域２４中の表層部にｎ+型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばｎ型の多結晶シリコンからなるゲート電極２７が配設されている。更に、エミッタ領域２５並びにウェル領域２４に接するように例えばアルミ材料からなるエミッタ電極２８が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
更に、図４０においては、ドリフト領域２３もしくはウェル領域２４の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。本発明の第５の実施の形態においては、図４０に一例としてフィールド絶縁膜３１の端部の形状として、上部電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域２４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
次に図４０中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域に接するように、ドリフト領域２３の表層部にはドリフト領域２３と同一導電型で、かつドリフト領域２３よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００１が形成されている。また、フィールド絶縁膜５上には、例えばスイッチング素子６００のゲート絶縁膜２６や層間絶縁膜（図示省略）などを形成する際に形成される絶縁膜３２を介して、ｎ型の多結晶シリコンからなる抵抗領域３３が形成されている。なお、本発明の第５の実施の形態においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に抵抗領域３３が形成されていてももちろん良い。
更に抵抗領域３３の表層部には、抵抗領域３３と同一導電型で、かつ抵抗領域３３よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００５が形成されている。また、容量低下防止領域１００５上には、上部電極２８が形成され、スイッチング素子６００のエミッタ端子３０１と同電位となっている。つまり、本発明の第５の実施の形態における半導体スナバ２００は、ドリフト領域２３及び抵抗領域３３は抵抗Ｒとして機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタＣとして機能する構成となっており、第１の実施の形態における図１８に対応した構成となっている。抵抗領域６は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第１の実施の形態でも示したように、容量低下防止領域１００１及び１００５のいずれかの厚みや面積を変えることで容易に調整することが可能である。
また、フィールド絶縁膜３１についても、必要な耐圧並びに必要なキャパシタＣの容量の大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を満たすためのフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。また、キャパシタＣの容量については、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
本発明の第５の実施の形態においては、第１の実施の形態で示したように、容量低下防止領域１００１及び１００５を形成することによって、フィールド酸化膜５からなる誘電容量できまるキャパシタＣの大きさを低下させずに、動作させることができるため、容易に振動現象を最適に減衰制御することができる。
本発明の第５の実施の形態においては、例えばスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタＣの容量がスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタＣとして機能する誘電材料であればどのような材料でも良い。
また、抵抗領域３３の抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
このように、1チップにスイッチング素子６００と半導体スナバ２００が形成された場合にも、第１の実施の形態で説明した動作及び効果を得ることができる。
更に、本発明の第５の実施の形態においては、スイッチング素子６００と半導体スナバ２００が支持基体としての基板領域２１及びバッファ領域２２及びドリフト領域２３を共用し、かつ、電極材としてエミッタ電極２８及びコレクタ電極３０を共用している。更に、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１もキャパシタＣの機能として共用することができる。更に、更に、スイッチング素子６００のゲート電極２７として働く多結晶シリコン膜を抵抗Ｒ成分として抵抗領域３３として同様に作成することができる。更に、容量低下防止領域１００１をスイッチング素子６００のエミッタ領域２５と共用して形成が可能であり、例えば同じ深さで同時に形成することができる。
つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、スイッチング素子６００及び半導体スナバ２００のエミッタ電極２８が共通の電極となり、第２の実施の形態では金属配線３５０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスを更に低減することができるため、並列接続している還流ダイオード１００の逆回復時における振動現象を更に低減することができる。更に、本発明の第５の実施の形態を例えば図７に示すようなインバータ回路に用いた場合には、スイッチング素子６００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第２の実施の形態から第３の実施の形態を通して説明してきたように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏容量並びに半導体スナバ２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗Ｒ成分で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、それに並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ２００の部分が発熱している際にはスイッチング素子６００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、発熱による抵抗領域３３の高集積化が期待できる。
以上のように、本発明の第５の実施の形態では、振動現象を更に抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
以上、図３９、図４０ではスイッチング素子６００がＩＧＢＴの場合を説明してきたが、例えば第２の実施の形態及び第３の実施の形態で説明したさまざまなスイッチング素子６００と１チップ化した場合でも同様に容易に実現することができる。図４１〜図４３はその一例である。
図４１は図４０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、ＭＯＳＦＥＴを用いた場合を示している。なお、図４１のＭＯＳＦＥＴは例えば炭化珪素半導体基体からなる場合を示している。例えばｎ+型である基板領域５１上にｎ-型のドリフト領域５２が形成された基板材料を用いており、ドリフト領域５２中の表層部にｐ型のウェル領域５３が、更にウェル領域５３中の表層部にｎ+型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極５６が配設されている。更に、ソース領域５４並びにウェル領域５３に接するようにソース電極５７が形成され、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。
更に、図４１においては、ドリフト領域５２もしくはウェル領域５３の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。本発明の第５の実施の形態においては、図４１に一例としてフィールド絶縁膜３１の端部の形状として、上部電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域５３の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
次に図４１中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域に接するように、ドリフト領域５２の表層部にはドリフト領域５２と同一導電型で、かつドリフト領域５２よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００１が形成されている。また、フィールド絶縁膜３１上には、例えばスイッチング素子６００のゲート絶縁膜５５や層間絶縁膜（図示省略）などを形成する際に形成される絶縁膜３２を介して、ｎ型の多結晶シリコンからなる抵抗領域３３が形成されている。なお、本発明の第５の実施の形態においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に抵抗領域３３が形成されていてももちろん良い。
更に抵抗領域３３の表層部には、抵抗領域３３と同一導電型で、かつ抵抗領域３３よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００５が形成されている。また、容量低下防止領域１００５上には、ソース電極５７が形成され、スイッチング素子６００のエミッタ端子３０２と同電位となっている。つまり、本発明の第５の実施の形態における半導体スナバ２００は、ドリフト領域５２と抵抗領域３３は抵抗Ｒとして機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタＣとして機能する。抵抗領域３３は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第１の実施の形態でも示したように、容量低下防止領域１００１及び１００５のいずれかの厚みや面積を変えることで容易に調整することが可能である。
図４１の動作については、第３の実施の形態で説明した固有の効果と、本発明の第５の実施の形態で説明した１チップ化した際の効果を実現することができる。更に、図４１の特徴としては、図４０と同様に、抵抗領域３３をスイッチング素子６００のゲート電極５６と同一材料で形成している点にある。また、容量低下防止領域１００１をスイッチング素子６００のソース領域５４と共用して形成が可能であり、例えば同じ深さで同時に形成することができる。
このような構成することによって、スイッチング素子６００としてＭＯＳＦＥＴを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
図４２は図４０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、図３０で示したＪＦＥＴを用いた場合を示している。図４２中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域７１上にｎ-型のドリフト領域７２が形成され、ｎ+型のソース領域７３とｐ型のゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。
更に、図４２においては、ドリフト領域７２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。本発明の第５の実施の形態においては、図４２に一例としてフィールド絶縁膜３１の端部の形状として直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ゲート領域７４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
次に図４２中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に接するように、ドリフト領域７２の表層部にはドリフト領域７２と同一導電型で、かつドリフト領域７２よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００１が形成されている。また、フィールド絶縁膜３１上には、例えばスイッチング素子６００のや層間絶縁膜７７などを形成する際に形成される絶縁膜３２を介して、ｎ型の多結晶シリコンからなる抵抗領域３３が形成されている。なお、本発明の第５の実施の形態においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に抵抗領域３３が形成されていてももちろん良い。
更に抵抗領域３３の表層部には、抵抗領域３３と同一導電型で、かつ抵抗領域３３よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００５が形成されている。また、容量低下防止領域１００５上には、ソース電極７６が形成され、スイッチング素子６００のエミッタ端子３０２と同電位となっている。つまり、本発明の第５の実施の形態における半導体スナバ２００は、ドリフト領域７２と抵抗領域３３は抵抗Ｒとして機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタＣとして機能する。抵抗領域３３は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第１の実施の形態でも示したように、容量低下防止領域１００１及び１００５のいずれかの厚みや面積を変えることで容易に調整することが可能である。
図４２の動作についても、第３の実施の形態で説明した固有の効果に加えて、容量低下防止領域１００１をスイッチング素子６００のソース領域７３と共用して形成が可能であり、同時に形成することができる。このように、本発明の第５の実施の形態においても、１チップ化した際の効果を実現することができ、製造工程を更に簡略化し、低コストで実現することができる。
図４３は図４０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、図２９で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域６１上にｎ-型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。そして、ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域１にはドレイン電極６８が接続するように形成されている。
更に、図４３においては、ドリフト領域６２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部の電界集中を緩和するために用いられる構造である。本発明の第５の実施の形態においては、図４３に一例としてフィールド絶縁膜３１の端部の形状として、上部電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域等を形成したり、その外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
次に図４３中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域に接するように、ドリフト領域６２の表層部にはドリフト領域６２と同一導電型で、かつドリフト領域６２よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００１が形成されている。また、フィールド絶縁膜３１上に、ｎ型の多結晶シリコンからなる抵抗領域３３が形成されている。更に抵抗領域３３の表層部には、抵抗領域３３と同一導電型で、かつ抵抗領域３３よりも不純物密度が同等以上のｎ+型の容量低下防止領域１００５が形成されている。また、容量低下防止領域１００５上には、ソース電極６６が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。つまり、本発明の第５の実施の形態における半導体スナバ２００は、ドリフト領域６２と抵抗領域３３は抵抗Ｒとして機能し、フィールド絶縁膜３１はキャパシタＣとして機能する。抵抗領域３３は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。このとき、第１の実施の形態でも示したように、容量低下防止領域１００１及び１００５のいずれかの厚みや面積を変えることで容易に調整することが可能である。
図４３の動作については、第３の実施の形態で説明した固有の効果と、本発明の第５の実施の形態で説明した１チップ化した際の効果を実現することができる。更に、図４３の特徴としては、抵抗領域３３をスイッチング素子６００のヘテロ半導体領域６３と同一材料で形成している点にある。また、図４０、図３４のスイッチング素子６００の場合と同じように、抵抗領域３３をスイッチング素子６００のゲート電極６５と同一材料でも形成できる。
更に、第３の実施の形態で説明したように、本発明の第５の実施の形態においては、スイッチング素子６００をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００についても図４３で示した半導体装置で共用することができる。すなわち、本発明の第５の実施の形態においては、還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００と半導体スナバ２００とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスを更に低減することができるため、半導体スナバ２００による振動現象を更に低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズを更に低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
以上、スイッチング素子６００と半導体スナバ２００とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ２００の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域３３以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ２００のキャパシタ容量成分としても、例えばシリコン酸化膜からなるフィールド絶縁膜３１以外にも、ｐｎ接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。また、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子６００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ２００と共に１チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
また、第１の実施の形態で図２１と図２２を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃの大きさは、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０に対して、Ｃ／Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、Ｃ／Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
このことから、本発明の第５の実施の形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施の形態で説明したどの実施例においても得ることができる。

（その他の実施の形態）
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、半導体スナバ２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
また、全ての実施の形態において、還流ダイオード１００、スイッチング素子６００、半導体スナバ２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、スイッチング素子６００及び還流ダイオード１００のドリフト領域としてｎ型の場合で説明してきたが、ｐ型で構成されていてももちろん良い。
また、本発明の第１の実施の形態に係る半導体装置を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図２６に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
Ａ，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６…受動素子
Ｄ，Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，Ｅ６…スイッチング素子
１，１１，２１，４１，５１，６１，７１，８１…基板領域
２，１３，２３，４２，５２，６２，７２，８２…ドリフト領域
３，１３，２８，４４，８４…上部電極
４，１４，４５，８５…下部電極
５，３１，４６…フィールド絶縁膜（フィールド酸化膜）
６，１７，３３，４７…抵抗領域
７…電界緩和領域
８，８８…低濃度ドリフト領域
１２…キャパシタ誘電体膜
１６…低抵抗基板領域
２２…バッファ領域
２４，５３…ウェル領域
２５…エミッタ領域
２６，５５，６４…ゲート絶縁膜
２７，５６，６５，７５…ゲート電極
２８…エミッタ電極
２９，５８，６７，７７…層間絶縁膜
３０…コレクタ電極
３２…絶縁膜
４３，６３…ヘテロ半導体領域
５４，７３…ソース領域
５７，６６，７６…ソース電極
５９，６８，７８…ドレイン電極
７４…ゲート領域
８３…反対導電型領域
１００…還流ダイオード
２００…半導体スナバ（半導体回路）
２１０…キャパシタ
２１０，２２０…抵抗
２３０…ダイオード
３００，３４０…アノード端子
３０１…エミッタ端子
３０２…アノード端子（エミッタ端子）
３０２…ソース端子
３１０…アノード側金属膜
３２０，３３０，３５０…金属配線
４００，４０２…カソード端子
４０１…コレクタ端子
４０２…ドレイン端子
４１０…カソード側金属膜
４２０…金属基材
５００…絶縁基板
５１０…モールド樹脂
６００…スイッチング素子
７００…ゲート側金属膜
７１０…金属配線
８００…スイッチング素子（半導体スナバ内蔵還流ダイオード）
９００…半導体スナバ内蔵スイッチング素子
１００１，１００２，１００３，１００４，１００５，１００６…容量低下防止領域

Claims (20)

  1. ユニポーラ動作をする還流ダイオードと、
    少なくともキャパシタと抵抗からなり、前記還流ダイオードに並列接続された半導体回路とを備え、
    前記半導体回路は、
    前記抵抗の少なくとも一部として機能する半導体基体と、
    前記半導体基体の上面に接して設けられた容量低下防止領域と、
    前記容量低下防止領域上に設けられ、前記キャパシタの少なくとも一部として機能するキャパシタ誘電体膜とを備え、
    前記容量低下防止領域が、前記還流ダイオードに逆バイアス電圧が印加された際に前記半導体基体中への空乏層の伸張を緩和することを特徴とする半導体装置。
  2. ユニポーラ動作をする還流ダイオードと、
    少なくともキャパシタと抵抗からなり、前記還流ダイオードに並列接続された半導体回路とを備え、
    前記半導体回路は、
    前記抵抗の少なくとも一部として機能する半導体基体と、
    前記半導体基体上に設けられ、前記キャパシタの少なくとも一部として機能するキャパシタ誘電体膜と、
    前記半導体基体の下面に接して設けられた容量低下防止領域とを備え、
    前記容量低下防止領域が、前記還流ダイオードに逆バイアス電圧が印加された際に前記半導体基体中への空乏層の伸張を緩和することを特徴とする半導体装置。
  3. ユニポーラ動作をする還流ダイオードと、
    少なくともキャパシタと抵抗からなり、前記還流ダイオードに並列接続された半導体回路とを備え、
    前記半導体回路は、
    前記抵抗の少なくとも一部として機能する半導体基体と、
    前記半導体基体上に設けられ、前記キャパシタの少なくとも一部として機能するキャパシタ誘電体膜と、
    前記キャパシタ誘電体膜上に設けられた前記抵抗の少なくとも一部として機能する抵抗領域と、
    前記抵抗領域の上面に接して設けられた容量低下防止領域とを備え、
    前記容量低下防止領域が、前記還流ダイオードに逆バイアス電圧が印加された際に前記抵抗領域中への空乏層の伸張を緩和することを特徴とする半導体装置。
  4. ユニポーラ動作をする還流ダイオードと、
    少なくともキャパシタと抵抗からなり、前記還流ダイオードに並列接続された半導体回路とを備え、
    前記半導体回路は、
    前記抵抗の少なくとも一部として機能する半導体基体と、
    前記半導体基体上に設けられ、前記キャパシタの少なくとも一部として機能するキャパシタ誘電体膜と、
    前記キャパシタ誘電体膜上に設けられた容量低下防止領域と、
    前記容量低下防止領域の上面に接して設けられた前記抵抗の少なくとも一部として機能する抵抗領域とを備え、
    前記容量低下防止領域が、前記還流ダイオードに逆バイアス電圧が印加された際に前記抵抗領域中への空乏層の伸張を緩和することを特徴とする半導体装置。
  5. 前記容量低下防止領域が、前記半導体基体と同一導電型であり、かつ、前記半導体基体の不純物密度以上の高不純物密度であることを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記容量低下防止領域が、前記抵抗領域と同一導電型であり、かつ、前記抵抗領域の不純物密度以上の高不純物密度であることを特徴とする請求項３又は４に記載の半導体装置。
  7. 前記抵抗領域が、シリコンの絶縁破壊電界強度よりも大きな絶縁破壊電界強度を有する導電材料からなることを特徴とする請求項３、４又は６のいずれか１項に記載の半導体装置。
  8. 前記容量低下防止領域が前記キャパシタ誘電体膜に接することを特徴とする請求項１又は４に記載の半導体装置。
  9. 前記キャパシタ誘電体膜がシリコン酸化膜であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記キャパシタ誘電体膜の前記キャパシタを構成する部分の表面積に対して、前記容量低下防止領域の表面積が同等以上であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記半導体回路は、
    前記容量低下防止領域の下面に接して設けられた電極領域を更に備えることを特徴とする請求項２に記載の半導体装置。
  12. 前記電極領域と前記容量低下防止領域がオーミック接続していることを特徴とする請求項１１に記載の半導体装置。
  13. 前記還流ダイオードに並列接続されたスイッチング素子を更に備えることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
  14. 前記キャパシタは、並列接続されている前記還流ダイオード、又は前記還流ダイオードと前記スイッチング素子とが遮断状態に有するキャパシタ容量の総和に対して、１／１０倍から１０倍の範囲の値を有することを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
  15. 前記半導体回路が、前記還流ダイオードが形成されている還流ダイオードチップ内に形成されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
  16. 前記半導体回路が、前記スイッチング素子が形成されているスイッチング素子チップ内に形成されていることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置。
  17. 前記スイッチング素子が、ゲート電極、ソース電極及びドレイン電極を有する三端子素子からなり、
    前記容量低下防止領域が、前記ソース電極とオーミック接続するソース領域と同一導電型で、かつ、同じ不純物密度からなることを特徴とする請求項１６に記載の半導体装置。
  18. 前記容量低下防止領域は、前記ソース領域と同じ深さを有することを特徴とする請求項１７に記載の半導体装置。
  19. 前記スイッチング素子が、ゲート電極、エミッタ電極及びコレクタ電極を有する三端子素子からなり、
    前記容量低下防止領域が、前記エミッタ電極とオーミック接続するエミッタ領域と同一導電型で、かつ、同じ不純物密度からなることを特徴とする請求項１６に記載の半導体装置。
  20. 前記容量低下防止領域は、前記エミッタ領域と同じ深さを有することを特徴とする請求項１９に記載の半導体装置。
JP2009052576A 2009-03-05 2009-03-05 半導体装置 Active JP5476746B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009052576A JP5476746B2 (ja) 2009-03-05 2009-03-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009052576A JP5476746B2 (ja) 2009-03-05 2009-03-05 半導体装置

Publications (2)

Publication Number Publication Date
JP2010206107A true JP2010206107A (ja) 2010-09-16
JP5476746B2 JP5476746B2 (ja) 2014-04-23

Family

ID=42967275

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009052576A Active JP5476746B2 (ja) 2009-03-05 2009-03-05 半導体装置

Country Status (1)

Country Link
JP (1) JP5476746B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014086431A (ja) * 2012-10-19 2014-05-12 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2017126690A (ja) * 2016-01-15 2017-07-20 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273276A (ja) * 1994-03-28 1995-10-20 Nissan Motor Co Ltd パワー素子とスナバ素子の接続構造及びその実装構造
JPH10506231A (ja) * 1994-07-28 1998-06-16 カリフォルニア マイクロ ディヴァイシズ コーポレイション 集積ｒｃ回路網とショットキーダイオードを有する半導体デバイス
JP2004511910A (ja) * 2000-10-06 2004-04-15 ゼネラル　セミコンダクター，インク． トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273276A (ja) * 1994-03-28 1995-10-20 Nissan Motor Co Ltd パワー素子とスナバ素子の接続構造及びその実装構造
JPH10506231A (ja) * 1994-07-28 1998-06-16 カリフォルニア マイクロ ディヴァイシズ コーポレイション 集積ｒｃ回路網とショットキーダイオードを有する半導体デバイス
JP2004511910A (ja) * 2000-10-06 2004-04-15 ゼネラル　セミコンダクター，インク． トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014086431A (ja) * 2012-10-19 2014-05-12 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2017126690A (ja) * 2016-01-15 2017-07-20 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP5476746B2 (ja) 2014-04-23

Similar Documents

Publication Publication Date Title
JP5967153B2 (ja) 半導体装置
JP5453848B2 (ja) 半導体装置及び電力変換装置
JP4980126B2 (ja) フリーホイールダイオードとを有する回路装置
JP2010206012A (ja) 半導体装置
JP2009159184A (ja) フリーホイールダイオードとを有する回路装置、及び、ダイオードを用いた回路装置とそれを用いた電力変換器
WO2015099030A1 (ja) パワー回路およびパワーモジュール
US20080043500A1 (en) Snubber Circuit and Power Semiconductor Device Having Snubber Circuit
JP6652802B2 (ja) 半導体装置、および当該半導体装置を備えるインバータ装置
CN111418071A (zh) 半导体装置以及功率变换装置
JP5476747B2 (ja) 半導体装置
JP5577607B2 (ja) 半導体装置及び半導体装置の製造方法
JP5487645B2 (ja) 半導体装置及び電力変換装置
JP5808516B2 (ja) 半導体装置
JP5678407B2 (ja) 半導体装置
JP5420711B2 (ja) フリーホイールダイオードを有する回路装置
CN113632238B (zh) 半导体装置
JP5476737B2 (ja) 半導体装置
JP5572962B2 (ja) 半導体装置
JP5476746B2 (ja) 半導体装置
JP2014090179A (ja) フリーホイールダイオードを有する回路装置、回路モジュールおよび電力変換装置
JP2010200585A (ja) スイッチング回路
US11588048B2 (en) Semiconductor device with insulated gate transistor cell and rectifying junction
JP2004281462A (ja) 電力用半導体装置
JP5135666B2 (ja) 電力変換装置
JP5444758B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130910

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140127

R151 Written notification of patent or utility model registration

Ref document number: 5476746

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151