JP2009182272A - 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器 - Google Patents

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Abstract

【課題】突起構造と半導体素子の電極とを接続する構造において、突起構造と半導体素子の電極との間の接続信頼性を向上させる。
【解決手段】素子搭載用基板１０は、絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面に設けられた配線層１４と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している突起電極１６と、を備える。突起電極１６の側面には凹凸が形成され、突起電極１６の頂部面よりも側面の方が表面粗さが大きくなっている。
【選択図】図１

Description

本発明は、素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器に関する。
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体素子の、さらなる小型化が求められている。半導体素子の小型化に伴い、配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだバンプを形成し、はんだバンプと配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、基材に形成した突起構造を電極またはビアとし、基材にエポキシ樹脂などの絶縁樹脂層を介して半導体素子を実装し、突起構造に半導体素子の電極を接続する構造が知られている（特許文献１参照）。
特開２００４−１９３２９７号公報
しかしながら、一般に突起構造を構成する材料には導電性を有する銅などの金属が採用されるため、突起構造と絶縁樹脂層とでは熱膨張係数が異なる。そのため、熱処理や使用環境における温度変化によって突起構造と絶縁樹脂層の界面には熱応力が発生し、突起構造と絶縁樹脂層との間の密着性が低下してしまうおそれがあった。そして、これにより、突起構造と半導体素子の電極との間の接続信頼性が低下してしまうおそれがあった。
本発明はこうした状況に鑑みてなされたものであり、その目的は、突起構造と半導体素子の電極とを接続する構造において、突起構造と半導体素子の電極との間の接続信頼性を向上させる技術の提供にある。
上記課題を解決するために、本発明のある態様は素子搭載用基板である。この素子搭載用基板は、絶縁樹脂層と、絶縁樹脂層の一方の主表面に設けられた配線層と、配線層と電気的に接続され、配線層から絶縁樹脂層側に突出している突起電極と、を備え、突起電極の側面に凹凸が形成され、突起電極の頂部面よりも側面の方が表面粗さが大きい。
この態様によれば、上記態様の素子搭載用基板に半導体素子が積層された場合に、突起電極と半導体素子の素子電極との間の接続信頼性が向上する。
上記態様において、凹凸は、側面上の任意の２点間の直線距離に対する、２点間の凹凸の表面に沿った道のりの割合が、１．２２より大きいものであってもよい。
上記態様において、側面の表面粗さＲｍａｘは、１．０〜２．０μｍであってもよい。
上記態様において、突起電極は、圧延金属からなるものであってもよい。
本発明の他の態様は、半導体モジュールである。この半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、突起電極に対向する素子電極が設けられた半導体素子と、を備え、突起電極が絶縁樹脂層を貫通し、突起電極と前記素子電極とが電気的に接続されている。
本発明のさらに他の態様は、携帯機器である。この携帯機器は、上述したいずれかの態様の半導体モジュールを搭載している。
本発明のさらに他の態様は、素子搭載用基板の製造方法である。この素子搭載用基板の製造方法は、突起電極が突設され、圧延金属からなる金属板を準備する工程と、突起電極の側面に凹凸を形成する粗化工程と、突起電極が形成された側の金属板の主表面に絶縁樹脂層を積層する工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。
本発明のさらに他の態様もまた、素子搭載用基板の製造方法である。この素子搭載用基板の製造方法は、金属板の一方の主表面における所定の領域に金属層を形成する工程と、金属層をマスクとして、金属層が形成された側の金属板の主表面を選択的に除去して突起電極を形成する工程と、突起電極の側面に凹凸を形成する粗化工程と、突起電極が形成された側の金属板の主表面に絶縁樹脂層を積層する工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。
本発明のさらに他の態様は、半導体モジュールの製造方法である。この半導体モジュールの製造方法は、突起電極が突設され、圧延金属からなる金属板を準備する工程と、突起電極の側面に凹凸を形成する粗化工程と、金属板と、突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、突起電極が絶縁樹脂層を貫通することにより、突起電極と素子電極とを電気的に接続させる圧着工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。
本発明のさらに他の態様もまた、半導体モジュールの製造方法である。この半導体モジュールの製造方法は、金属板の一方の主表面における所定の領域に金属層を形成する工程と、金属層をマスクとして、金属層が形成された側の金属板の主表面を選択的に除去して突起電極を形成する工程と、突起電極の側面に凹凸を形成する粗化工程と、金属板と、突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、突起電極が絶縁樹脂層を貫通することにより、突起電極と素子電極とを電気的に接続させる圧着工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。
上記態様において、絶縁樹脂層は、加圧によって塑性流動を起こすものであってもよい。
本発明によれば、突起構造と半導体素子の電極とを接続する構造において、突起構造と半導体素子の電極との間の接続信頼性を向上させることができる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
図１は、実施形態１に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。
素子搭載用基板１０は、絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面に設けられた配線層１４と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している突起電極１６とを備える。
絶縁樹脂層１２は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層１２に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。また、このエポキシ系熱硬化型樹脂は、約３〜４の誘電率を有する誘電体である。
配線層１４は、絶縁樹脂層１２の一方の主表面に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。配線層１４には、絶縁樹脂層１２側に突起電極１６が突設されている。本実施例においては、配線層１４と突起電極１６とは一体的に形成されているが、特にこれに限定されない。配線層１４の絶縁樹脂層１２と反対側の主表面には、配線層１４の酸化などを防ぐための保護層１８が設けられている。保護層１８としては、ソルダーレジスト層などが挙げられる。保護層１８の所定の領域には開口部１８ａが形成されており、開口部１８ａによって配線層１４の一部が露出している。開口部１８ａが形成された位置には外部接続電極としてのはんだバンプ２０が形成され、はんだバンプ２０と配線層１４とが電気的に接続されている。はんだバンプ２０を形成する位置、すなわち開口部１８ａの形成領域は、たとえば再配線を引き回した先の端部である。
突起電極１６は平面視で丸型であり、頂部に近づくにつれて径が細くなるように形成された側面を備えている。なお、突起電極１６の形状は特に限定されず、たとえば、所定の径を有する円柱状であってもよい。また、平面視で四角形などの多角形であってもよい。また、突起電極１６は、その側面に凹凸が形成されており、突起電極１６の頂部面よりも側面の方が表面粗さが大きくなっている。ここで、側面の凹凸は、側面上の任意の２点間の直線距離に対する、２点間の凹凸の表面に沿った道のりの割合が、１．２２より大きいことが好ましい。ここで、側面の凹凸が、側面上の任意の２点間の直線距離に対する２点間の凹凸の表面に沿った道のりの割合が１．２２以下となる程度のものであった場合には、突起電極１６と絶縁樹脂層１２との間の密着性を向上させることができる所望のアンカー効果が得られにくくなる。そのため、凹凸は、２点間の距離に対する道のりの割合が１．２２より大きいことが好ましい。
また、突起電極１６の側面の表面粗さＲｍａｘは、１．０〜２．０μｍとなっている。ここで、側面の表面粗さがＲｍａｘで１．０μｍよりも小さい場合には、突起電極１６と絶縁樹脂層１２との間の密着性を向上させることができる所望のアンカー効果が得られにくく、２．０μｍよりも大きい場合には絶縁樹脂層１２が凹部内に入り込めずに、突起電極１６と絶縁樹脂層１２との間に空間ができてしまうおそれがある。そして、その空間の発達により、熱応力が生じた際に、そこから突起電極１６と絶縁樹脂層１２とが剥離しやすくなってしまう。そのため、凹凸は上記範囲内のものであることが好ましい。また所望のアンカー効果が得られる凹凸の程度は、実験によって求めることができる。
突起電極１６の表面には、たとえば電解めっき法あるいは無電解めっき法により形成された、ニッケル（Ｎｉ）／金（Ａｕ）めっき層などの金属層１７が被覆されている。なお、金属層１７は設けなくてもよい。
上述の構成を備えた素子搭載用基板１０に半導体素子５０が搭載されて半導体モジュール３０が形成される。本実施形態の半導体モジュール３０は、素子搭載用基板１０の突起電極１６と、半導体素子５０の素子電極５２とが絶縁樹脂層１２を介して電気的に接続された構造である。
半導体素子５０は、突起電極１６のそれぞれに対向する素子電極５２を有する。また、絶縁樹脂層１２に接する側の半導体素子５０の主表面には、素子電極５２が露出するように開口が設けられた素子保護層５４が積層されている。素子電極５２の表面には、Ｎｉ／Ａｕめっき層などの金属層５６が被覆されていている。なお、金属層５６は設けなくてもよい。半導体素子５０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。素子保護層５４の具体例としては、ポリイミド層が挙げられる。また、素子電極５２には、たとえばアルミニウム（Ａｌ）が用いられる。
本実施形態においては、絶縁樹脂層１２が、素子搭載用基板１０と半導体素子５０との間に設けられ、素子搭載用基板１０が絶縁樹脂層１２の一方の主表面に圧着され、半導体素子５０が他方の主表面に圧着されている。そして、突起電極１６が、絶縁樹脂層１２を貫通して、半導体素子５０に設けられた素子電極５２と電気的に接続されている。絶縁樹脂層１２は、加圧により塑性流動を起こす材料からなるため、素子搭載用基板１０、絶縁樹脂層１２および半導体素子５０がこの順で一体化された状態において、突起電極１６と素子電極５２との間に絶縁樹脂層１２の残膜が介在することが抑制され、接続信頼性の向上が図られる。また、突起電極１６および素子電極５２の表面には、それぞれ金属層１７および金属層５６が被覆されている。そのため、突起電極１６と素子電極５２とは、互いの最表面に配置された金同士が接合（金−金接合）するため、突起電極１６と素子電極５２との接続信頼性がさらに向上する。
（素子搭載用基板および半導体モジュールの製造方法）
図２（Ａ）〜（Ｇ）は、本実施形態における突起電極１６の形成方法を示す工程断面図である。
図２（Ａ）に示すように、少なくとも、突起電極１６の高さと配線層１４の厚さとの和より大きい厚さを有する金属板としての銅板１３を用意する。ここで、銅板１３は圧延銅からなるものである。
次に、図２（Ｂ）に示すように、リソグラフィ法により、銅板１３の一方の主表面に突起電極１６のパターンに合わせてレジスト７０を選択的に形成する。具体的には、ラミネーター装置を用いて銅板１３に所定膜厚のレジスト膜を貼り付け、突起電極１６のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板１３の上にレジスト７０を選択的に形成する。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板１３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
次に、図２（Ｃ）に示すように、レジスト７０をマスクとして、銅板１３に所定のパターンの突起電極１６を形成する。具体的には、レジスト７０をマスクとして銅板１３をエッチングすることにより、所定のパターンを有する突起電極１６を形成する。
次に、図２（Ｄ）に示すように、レジスト７０を剥離剤を用いて剥離した後、突起電極１６の頂部面よりも側面の方が表面粗さが大きくなるように、側面に凹凸を形成すべく突起電極１６の表面に粗化処理を施す。粗化処理としては、たとえば、ＣＺ処理（登録商標）などの薬液処理、プラズマ処理などが挙げられる。ＣＺ処理では、たとえばギ酸と塩酸の混合液などからなる薬液に銅板１３を浸漬し、突起電極１６の表面をエッチングすることで突起電極１６の表面を粗化する。本実施形態では、銅板１３が圧延銅からなるため、突起電極１６を形成する銅の結晶粒は、その長軸が突起電極１６の頂部面に平行に、短軸が突起電極１６の頂部面に略垂直となるように並んでいる。このため、突起電極１６表面の粗化処理によって、突起電極１６の側面に銅の結晶粒に応じた凹凸を形成するとともに、頂部面を略平坦に保つことができる。また、プラズマ処理の場合は、たとえば６００Ｗの高周波出力、圧力が１．５Ｐａの条件下で、銅板１３を所定時間酸素４０ｓｃｃｍ、塩素６０ｓｃｃｍからなるプラズマガス雰囲気に曝し、突起電極１６の表面をエッチングすることで突起電極１６の表面を粗化する。なお、プラズマ処理の場合には、突起電極１６の頂部面を被覆して頂部面が粗化されないようにしておく。
次に、図２（Ｅ)に示すように、リソグラフィ法により、突起電極１６の頂部面が露出するようにレジスト７１を選択的に形成する。
次に、図２（Ｆ)に示すように、突起電極１６の頂部面に、たとえば電解めっき法あるいは無電解めっき法により、ニッケル（Ｎｉ）／金（Ａｕ）めっき層などの金属層１７を形成する。前述のように、突起電極１６表面の粗化処理によっても突起電極１６の頂部面は略平坦に保たれているため、頂部面上に略平坦で厚さムラのない金属層１７を形成することができる。
次に、図２（Ｇ）に示すように、レジスト７１を剥離して除去する。以上説明した工程により、銅板１３に突起電極１６が形成される。突起電極１６における基底部の径、頂部の径、高さは、たとえばそれぞれ、５０〜１５０μｍφ、４５〜１００μｍφ、２０μｍである。また、金属層１７のＮｉ層およびＡｕ層の厚さは、たとえばそれぞれ、３．０μｍ、０．５μｍである。
図３（Ａ）〜（Ｆ）は、配線層１４の形成方法、突起電極１６と素子電極５２との接続方法を示す工程断面図である。
図３（Ａ）に示すように、突起電極１６が絶縁樹脂層１２側を向くようにして、銅板１３を絶縁樹脂層１２の一方の主表面側に配置する。また、突起電極１６に対向する素子電極５２が設けられた半導体素子５０を、絶縁樹脂層１２の他方の主表面に配置する。素子電極５２には、たとえばＮｉ／Ａｕめっき層などの金属層５６が被覆されている。絶縁樹脂層１２の厚さは突起電極１６の高さ程度であり、約２０μｍである。そして、プレス装置を用いて、銅板１３と半導体素子５０とを、絶縁樹脂層１２を介して圧着する。プレス加工時の圧力および温度は、それぞれ約５Ｍｐａおよび１８０℃である。
プレス加工により、絶縁樹脂層１２が塑性流動を起こし、突起電極１６が絶縁樹脂層１２を貫通する。そして、図３（Ｂ）に示すように、銅板１３、絶縁樹脂層１２および半導体素子５０が一体化され、突起電極１６と素子電極５２とが圧着して、突起電極１６と素子電極５２とが電気的に接続される。突起電極１６と素子電極５２とにはそれぞれ金属層１７および金属層５６が被覆されているため、突起電極１６と素子電極５２とは金−金接合する。また、突起電極１６は、その全体的な形状が先端に近づくにつれて径が細くなるような形状であるため、突起電極１６が絶縁樹脂層１２をスムースに貫通する。本実施形態では、銅板１３を絶縁樹脂層１２に圧着することで、突起電極１６が形成された側の銅板１３の主表面に絶縁樹脂層１２を積層している。
次に、図３（Ｃ）に示すように、リソグラフィ法により、絶縁樹脂層１２と反対側の銅板１３の主表面に、配線層１４のパターンに合わせてレジスト７２を選択的に形成する。
次に、図３（Ｄ）に示すように、レジスト７２をマスクとして銅板１３の主表面をエッチングして、銅板１３に所定のパターンの配線層１４を形成する。その後、レジスト７２を剥離する。本実施形態における配線層１４の厚さは約２０μｍである。
次に、図３（Ｅ）に示すように、リソグラフィー法により、はんだバンプ２０の形成位置に対応する領域に開口部１８ａを有する保護層１８を、絶縁樹脂層１２と反対側の配線層１４の主表面に形成する。
次に、図３（Ｆ）に示すように、開口部１８ａ内にはんだバンプ２０を形成する。
以上説明した製造工程により、半導体モジュール３０が形成される。また、半導体素子５０を搭載しなかった場合には、素子搭載用基板１０が得られる。
（熱衝撃試験信頼性の評価）
上述の手順により形成した半導体モジュール３０（実施例）と、突起電極の表面に粗化処理を施さなかった半導体モジュール（比較例）について、ＪＩＳ Ｃ ００２５に規定されている熱衝撃試験を行った結果を表１に示す。表１において、実施例および比較例における表面の凹凸の程度は、以下のようにして測定した。すなわち、まず突起電極の側断面のＳＥＭ（走査型電子顕微鏡）画像上で、突起電極の側面および頂部面について、それぞれ任意の１０箇所に２点間の直線距離が５μｍとなるように２点を設定した。そして、設定した２点間の突起電極表面に沿った道のりを実測した。そして、実測された道のりの値を５μｍで除して凹凸の程度を求めた。
Figure 2009182272
 熱衝撃試験を行った結果、比較例の突起電極では絶縁樹脂層１２との間の剥離が見られたのに対し、実施例の突起電極１６では絶縁樹脂層１２との間の剥離は見られなかった。
以上説明したように、本実施形態の素子搭載用基板１０は、突起電極１６の側面に粗化処理を施して凹凸を形成して、頂部面に対して側面の表面粗さを大きくしている。このため、凹凸によるアンカー効果によって、突起電極１６と絶縁樹脂層１２との間の密着性が向上する。これにより、半導体モジュール３０の製造工程や、半導体モジュール３０のプリント配線基板への実装工程、あるいは使用環境下などにおける温度変化によって熱応力が発生した場合であっても、突起電極１６と絶縁樹脂層１２との剥離を抑えることができる。
その結果、素子搭載用基板１０に半導体素子５０を積層した場合において、突起電極１６と素子電極５２との間に断線が生じにくくなり、突起電極１６と素子電極５２との間の接続信頼性が向上する。また、突起電極１６の位置決めが確実にできることからも、突起電極１６と素子電極５２との間の接続信頼性が向上する。さらに、突起電極１６表面に粗化処理を施しても突起電極１６の頂部面は平坦に保たれるため、突起電極１６と素子電極５２との間の接触性の低下を防ぐことができ、両者の接続信頼性が向上する。そして、突起電極１６と素子電極５２との間の接続信頼性が向上するため、半導体モジュール３０をプリント配線基板に実装した場合に、半導体モジュール３０のプリント配線基板への実装信頼性が向上する。
（実施形態２）
上述の実施形態１では、金属板として圧延銅からなる銅板１３を用いたが、本実施形態では金属板として圧延金属だけでなく電解金属を用いることができる点が実施形態１と異なる。以下、本実施形態について説明する。なお、突起電極１６と素子電極５２の接続方法は実施形態１と同様であり、実施形態１と同一の構成については同一の符号を付し、その説明は省略する。
図４（Ａ）〜（Ｅ）は、実施形態２における突起電極１６の形成方法を示す工程断面図である。
図４（Ａ）に示すように、少なくとも、突起電極１６の高さと配線層１４の厚さとの和より大きい厚さを有する金属板としての銅板１３を用意する。ここで、銅板１３は圧延銅あるいは電解銅からなるものである。
次に、図４（Ｂ）に示すように、リソグラフィ法により、銅板１３の一方の主表面に突起電極１６の形成予定領域に開口部７３ａを有するレジスト７３を選択的に形成する。
次に、図４（Ｃ）に示すように、開口部７３ａにおいて露出している銅板１３の表面に、たとえば電解めっき法あるいは無電解めっき法により、ニッケル（Ｎｉ）／金（Ａｕ）めっき層などの金属層１７を形成する。銅板１３の表面は、粗化処理前であるため略平坦に保たれている。そのため、銅板１３の表面に平坦で厚さムラのない金属層１７を形成することができる。
次に、図４（Ｄ）に示すように、レジスト７３を剥離する。
次に、図４（Ｅ）に示すように、金属層１７をマスクとして、銅板１３に所定のパターンの突起電極１６を形成する。続いて、突起電極１６の頂部面よりも側面の方が表面粗さが大きくなるように、側面に凹凸を形成すべく突起電極１６の表面に粗化処理を施す。ここで、銅板１３として電解銅が用いられた場合、突起電極１６を形成する銅の結晶粒は、突起電極１６の頂部面に対して垂直に並んでいる。そのため、実施形態１と同様に金属層１７を形成する前に突起電極１６表面に粗化処理を施すと、頂部面にも凹凸が形成されてしまう。その結果、平坦な金属層１７が形成されず、素子電極５２との間の接続信頼性が低下してしまう。しかしながら、本実施形態では、粗化処理前に金属層１７を形成しているため、銅板１３が電解銅からなる場合であっても、突起電極１６の頂部面を平坦に保つことができ、その結果、素子電極５２との接触面が平坦に保たれる。
以上説明した工程により、銅板１３に突起電極１６が形成される。
本実施形態によれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態では、突起電極１６表面に粗化処理を施す前に、突起電極１６の頂部面に金属層１７を形成しているため、銅板１３に電解銅を用いた場合であっても、突起電極１６の頂部面を平坦に保つことができる。そのため、銅板１３に電解銅を用いた場合であっても、突起電極１６と絶縁樹脂層１２との密着性を向上させつつ、突起電極１６と素子電極５２との接続信頼性を向上させることができる。また、金属層１７を突起電極１６形成時のマスクとして用いているため、素子搭載用基板１０の製造工程数を削減することができる。
（実施形態３）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図５は本発明の実施形態に係る半導体モジュール３０を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール３０はこうした携帯電話１１１の内部に搭載されている。
図６は図５に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール３０は、はんだバンプ２０を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール３０の裏面側（はんだバンプ２０とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
本発明の実施形態に係る素子搭載用基板１０および半導体モジュール３０によれば、半導体モジュール３０のプリント配線基板への実装信頼性が向上する。そのため、こうした半導体モジュール３０を搭載した本実施形態に係る携帯機器については、その信頼性が向上する。
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
たとえば、上述の実施形態では、素子搭載用基板の配線層は単層であったが、これに限定されず、配線層はさらに多層化したものであってもよい。また、配線層の最外面にはんだバンプが形成されているが、これに限定されない。たとえば、配線層にＭＯＳトランジスタを接着し、ＭＯＳトランジスタのソース電極、ドレイン電極およびゲート電極を配線層に電気的に接続してもよい。
また、本発明の構成は、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。
実施形態１に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。 図２（Ａ）〜（Ｇ）は、突起電極の形成方法を示す工程断面図である。 図３（Ａ）〜（Ｆ）は、配線層の形成方法、突起電極と素子電極との接続方法を示す工程断面図である。 図４（Ａ）〜（Ｅ）は、実施形態２における突起電極の形成方法を示す工程断面図である。 実施形態３に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
符号の説明
１０ 素子搭載用基板、 １２ 絶縁樹脂層、 １４ 配線層、 １６ 突起電極、 １８ 保護層、 ２０ はんだバンプ、 ３０ 半導体モジュール、 ５０ 半導体素子、 ５２ 素子電極、 ５４ 素子保護層。

Claims (11)

  1. 絶縁樹脂層と、
    前記絶縁樹脂層の一方の主表面に設けられた配線層と、
    前記配線層と電気的に接続され、前記配線層から前記絶縁樹脂層側に突出している突起電極と、を備え、
    前記突起電極の側面に凹凸が形成され、前記突起電極の頂部面よりも前記側面の方が表面粗さが大きいことを特徴とする素子搭載用基板。
  2. 前記凹凸は、前記側面上の任意の２点間の直線距離に対する、前記２点間の凹凸の表面に沿った道のりの割合が、１．２２より大きいものであることを特徴とする請求項１に記載の素子搭載用基板。
  3. 前記側面の表面粗さＲｍａｘは、１．０〜２．０μｍであることを特徴とする請求項１に記載の素子搭載用基板。
  4. 前記突起電極は、圧延金属からなることを特徴とする請求項１ないし３のいずれか１項に記載の素子搭載用基板。
  5. 請求項１ないし４のいずれか１項に記載の素子搭載用基板と、
    前記突起電極に対向する素子電極が設けられた半導体素子と、
    を備え、
    前記突起電極が前記絶縁樹脂層を貫通し、前記突起電極と前記素子電極とが電気的に接続されていることを特徴とする半導体モジュール。
  6. 請求項５に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
  7. 突起電極が突設され、圧延金属からなる金属板を準備する工程と、
    前記突起電極の側面に凹凸を形成する粗化工程と、
    前記突起電極が形成された側の前記金属板の主表面に絶縁樹脂層を積層する工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    を含むことを特徴とする素子搭載用基板の製造方法。
  8. 金属板の一方の主表面における所定の領域に金属層を形成する工程と、
    前記金属層をマスクとして、前記金属層が形成された側の前記金属板の主表面を選択的に除去して突起電極を形成する工程と、
    前記突起電極の側面に凹凸を形成する粗化工程と、
    前記突起電極が形成された側の前記金属板の主表面に絶縁樹脂層を積層する工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    を含むことを特徴とする素子搭載用基板の製造方法。
  9. 突起電極が突設され、圧延金属からなる金属板を準備する工程と、
    前記突起電極の側面に凹凸を形成する粗化工程と、
    前記金属板と、前記突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、前記突起電極が前記絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続させる圧着工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  10. 金属板の一方の主表面における所定の領域に金属層を形成する工程と、
    前記金属層をマスクとして、前記金属層が形成された側の前記金属板の主表面を選択的に除去して突起電極を形成する工程と、
    前記突起電極の側面に凹凸を形成する粗化工程と、
    前記金属板と、前記突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、前記突起電極が前記絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続させる圧着工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  11. 前記絶縁樹脂層は、加圧によって塑性流動を起こすことを特徴とする請求項９または１０に記載の半導体モジュールの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011052744A1 (ja) * 2009-10-30 2011-05-05 三洋電機株式会社 素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP2012064981A (ja) * 2011-12-27 2012-03-29 Sanyo Electric Co Ltd 素子搭載用基板、素子搭載用基板の製造方法、半導体モジュールおよび半導体モジュールの製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM362572U (en) * 2009-04-13 2009-08-01 Phytrex Technology Corp Signal convertor
KR101088792B1 (ko) * 2009-11-30 2011-12-01 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
US9825209B2 (en) * 2012-12-21 2017-11-21 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
TWM470379U (zh) * 2013-09-05 2014-01-11 Ibis Innotech Inc 陶瓷電路板及具有該陶瓷電路板的ｌｅｄ封裝模組
TWI550801B (zh) * 2013-11-13 2016-09-21 南茂科技股份有限公司 封裝結構及其製造方法
JP2016207893A (ja) * 2015-04-24 2016-12-08 イビデン株式会社 プリント配線板およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141629A (ja) * 2000-11-01 2002-05-17 North:Kk 配線回路用部材とその製造方法と多層配線回路基板と半導体集積回路装置
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
WO2007063954A1 (ja) * 2005-11-30 2007-06-07 Sanyo Electric Co., Ltd. 回路装置および回路装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3050807B2 (ja) * 1996-06-19 2000-06-12 イビデン株式会社 多層プリント配線板
KR100426883B1 (ko) 1997-03-21 2004-06-30 세이코 엡슨 가부시키가이샤 반도체장치,필름캐리어테이프및이들의제조방법
KR20080017496A (ko) * 1998-02-26 2008-02-26 이비덴 가부시키가이샤 필드 바이어 구조를 갖는 다층프린트 배선판
JP2004193297A (ja) 2002-12-11 2004-07-08 Dainippon Printing Co Ltd ウェハレベルパッケージおよびその製造方法
JP2007258207A (ja) 2006-03-20 2007-10-04 Three M Innovative Properties Co バンプ付きチップもしくはパッケージの実装方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141629A (ja) * 2000-11-01 2002-05-17 North:Kk 配線回路用部材とその製造方法と多層配線回路基板と半導体集積回路装置
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
WO2007063954A1 (ja) * 2005-11-30 2007-06-07 Sanyo Electric Co., Ltd. 回路装置および回路装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011052744A1 (ja) * 2009-10-30 2011-05-05 三洋電機株式会社 素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP2012064981A (ja) * 2011-12-27 2012-03-29 Sanyo Electric Co Ltd 素子搭載用基板、素子搭載用基板の製造方法、半導体モジュールおよび半導体モジュールの製造方法

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