JP2009158830A - 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器 - Google Patents

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resin layer
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Hajime Kobayashi
初 小林
Yasuyuki Yanase
康行 柳瀬
Yoshihisa Okayama
芳央 岡山
Yasunori Inoue
恭典 井上
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Sanyo Electric Co Ltd
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Abstract

【課題】半導体モジュールとプリント配線基板との間の接続信頼性を向上させる。
【解決手段】素子搭載用基板１０は、絶縁性の樹脂で形成された絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面Ｓ１に設けられた配線層１４と、配線層１４と電気的に接続されるとともに、配線層１４から絶縁樹脂層１２と反対側に突出し、低融点金属ボール１８を支持するための突起部１６と、を備える。配線層１４および突起部１６は一体的に形成されている。
【選択図】図１

Description

本発明は、素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器に関する。
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体素子のさらなる小型化が求められている。半導体素子の小型化に伴い、プリント配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだバンプを形成し、はんだバンプとプリント配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。また、フリップチップ実装方法を採用した構造としては、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）の構造が知られている。
このような構造に対して、半導体基板上に形成された突起電極を、下部電極と、該下部電極上に形成された上部電極とから構成し、下部電極および上部電極上に低融点金属ボールを形成した半導体装置が提案されている（特許文献１参照）。この半導体装置は、前述の構造をとることで突起電極と低融点金属ボールとの接合面積を大きくして接合強度を高め、これにより接合の信頼性の向上を図ることを目的としたものである。
特開２００１−２９１７３３号公報
しかしながら、前述の従来例の構成では、突起電極を構成する下部電極と上部電極とが別体で構成され、また、配線と突起電極とについても別体で構成されている。そのため、熱による応力が発生した場合、下部電極と上部電極との接続部、あるいは配線と突起電極との接続部においてクラックが発生し、半導体素子とプリント配線基板との接続信頼性が低下するおそれがあった。
本発明はこうした状況に鑑みてなされたものであり、その目的は、半導体モジュールとプリント配線基板との間の接続信頼性を向上させる技術の提供にある。
上記課題を解決するために、本発明のある態様は素子搭載用基板である。この素子搭載用基板は、絶縁樹脂層と、絶縁樹脂層の一方の主表面に設けられた配線層と、配線層と電気的に接続されるとともに、配線層から絶縁樹脂層とは反対側に突出し、接続用金属を支持するための突起部と、を備え、配線層および突起部は一体的に形成されている。
この態様によれば、配線層と突起部とが一体的に形成されているため、半導体モジュールとプリント配線基板との間の接続信頼性が向上する。
本発明の他の態様もまた、素子搭載用基板である。この素子搭載用基板は、絶縁樹脂層と、絶縁樹脂層の一方の主表面に設けられた配線層と、配線層と電気的に接続されるとともに、配線層から絶縁樹脂層とは反対側に突出している突起部と、配線層の、突起部の突設された領域に設けられた接続用金属と、を備え、配線層および突起部は一体的に形成されている。
この態様によれば、配線層と突起部とが一体的に形成されているため、半導体モジュールとプリント配線基板との間の接続信頼性が向上する。
上記態様において、接続用金属は、突起部の表面全体を被覆していてもよい。
上記態様において、突起部の側面に凹凸が形成されていてもよい。
上記態様において、凹凸の十点平均粗さ（Ｒｚ）は、０．５〜３．０μｍの範囲であってもよい。
上記態様において、配線層および突起部は、圧延金属からなるものであってもよい。
上記態様において、突起部の側面は、配線層の主表面から突起部の頂部に近づくにつれて径が縮小するテーパ形状であってもよい。
上記態様において、突起部に対応する領域に形成された開口部を有し、突起部が突出している側の配線層の主表面に、開口部から突起部が突出するように設けられた保護層を備え、接続用金属は、その一部が開口部の内側面に当接していてもよい。
上記態様において、接続用金属は、突起部の頂部面に形成されていてもよい。
本発明のさらに他の態様は、半導体モジュールである。この半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、素子搭載用基板に搭載された半導体素子と、を備える。
上記態様において、素子搭載用基板は、配線層と電気的に接続され、配線層から絶縁樹脂層側に突出している突起電極を有し、半導体素子は、突起電極に対向する素子電極を有し、突起電極が絶縁樹脂層を貫通し、突起電極と素子電極とが電気的に接続されていてもよい。
本発明のさらに他の態様は、携帯機器である。この携帯機器は、上述したいずれかの態様の半導体モジュールを搭載している。
本発明のさらに他の態様は、素子搭載用基板の製造方法である。この素子搭載用基板の製造方法は、絶縁樹脂層の一方の主表面に金属板を積層する工程と、絶縁樹脂層とは反対側の金属板の主表面を選択的に除去して、接続用金属を支持するための突起部を形成する工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。
本発明のさらに他の態様もまた、素子搭載用基板の製造方法である。この素子搭載用基板の製造方法は、絶縁樹脂層の一方の主表面に金属板を積層する工程と、絶縁樹脂層とは反対側の金属板の主表面を選択的に除去して突起部を形成する工程と、金属板を選択的に除去して配線層を形成する工程と、配線層の、突起部の形成された領域に接続用金属を設ける工程と、を含む。
上記態様において、突起部の側面に凹凸を形成する工程を含めてもよい。
本発明のさらに他の態様は、半導体モジュールの製造方法である。この半導体モジュールの製造方法は、一方の主表面に突起電極が突設された金属板を準備する工程と、金属板と、突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、突起電極が絶縁樹脂層を貫通することにより、突起電極と素子電極とを電気的に接続させる圧着工程と、金属板の他方の主表面を選択的に除去して突起部を形成する工程と、金属板を選択的に除去して配線層を形成する工程と、配線層の、突起部の形成された領域に接続用金属を設ける工程と、を含む。
本発明によれば、半導体モジュールとプリント配線基板との間の接続信頼性が向上する。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
図１は、実施形態１に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。
素子搭載用基板１０は、絶縁性の樹脂からなる絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面Ｓ１に設けられた配線層１４と、配線層１４と電気的に接続されるとともに、配線層１４から絶縁樹脂層１２とは反対側に突出する突起部１６とを備える。
絶縁樹脂層１２は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層１２に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下するものである。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。
配線層１４は、絶縁樹脂層１２の一方の主表面Ｓ１に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。あるいは電解銅などで形成してもよい。配線層１４には、絶縁樹脂層１２とは反対側に複数の突起部１６が一体的に突設されている。したがって、突起部１６についても配線層１４と同様の導電材料、たとえば圧延金属からなる。突起部１６の突設される位置は、たとえば再配線で引き回した先の位置である。
突起部１６は、プリント配線基板等と電気的に接続するための低融点金属ボール（たとえば、はんだボールなど）のような接続用金属を支持するためのものである。配線層１４の、突起部１６の突設された領域に低融点金属ボール１８が設けられると、低融点金属ボール１８によって突起部１６の表面全体が被覆され、低融点金属ボール１８が突起部１６によって支持された状態となる。このため、配線層１４の主表面から低融点金属ボール１８の頂点までの高さ（以下、ボール高さという）が高く保たれる。
突起部１６は、たとえば平面視で丸型であり、その側面は、配線層１４の主表面から突起部１６の頂部に近づくにつれて径が縮小するテーパ形状となっている。突起部１６の側面がテーパ形状となっていることにより、突起部１６と低融点金属ボール１８との接触面積が増加するため、ボール高さを高く保つことができる。なお、突起部１６の形状は特に限定されず、たとえば、所定の径を有する円柱状や、平面視で四角形などの多角形でもよい。また、突起部１６の側面には、所定の凹凸が形成されていてもよい。ここで、所定の凹凸とは、アンカー効果によって突起部１６と低融点金属ボール１８との接合強度を高めることができるものである。凹凸は、たとえば十点平均粗さ（Ｒｚ）で０．５〜３．０μｍ（０．５μｍ以上、３．０μｍ以下）の範囲にある凹凸である。凹凸がＲｚで０．５μｍよりも小さい場合には、突起部１６と低融点金属ボール１８との接合強度を高めることができる所望のアンカー効果が得られない。また、凹凸がＲｚで３．０μｍよりも大きい場合には、低融点金属ボール１８が凹部内に入り込めずに、低融点金属ボール１８と突起部１６との間に空間ができてしまうおそれがある。そして、これにより、熱応力が生じた際に低融点金属ボール１８が突起部１６から剥離しやすくなってしまう。そのため、凹凸は上記範囲内のものであることが好ましい。また凹凸の程度は、実験によって定めてもよい。
なお、本実施形態においては低融点金属ボール１８を突起部１６の表面全体を被覆するように設けたが、特にこれに限定されず、低融点金属ボール１８は、突起部１６の頂部面に形成してもよい。これによってもボール高さを高く保つことができる。
突起部１６の表面には、たとえば電解めっき法あるいは無電解めっき法により形成された、金（Ａｕ）／ニッケル（Ｎｉ）めっき層などの金属層が被覆されていてもよい。たとえば配線層１４および突起部１６に圧延銅を用い、低融点金属ボール１８としてはんだボールを用いた場合、銅（Ｃｕ）とはんだ中の錫（Ｓｎ）との反応により突起部１６が空洞化してしまうおそれがある。また、銅とはんだとの界面においてクラックが生じるおそれもある。突起部１６に金属層が被覆されることで、このような現象を抑制することができる。
突起部１６が突出している側の配線層１４の主表面には、配線層１４の酸化などを防ぐための保護層２０が設けられている。保護層２０としては、ソルダーレジスト層などが挙げられる。保護層２０には突起部１６に対応する領域に開口部２０ａが形成されており、保護層２０は、開口部２０ａから突起部１６が突出するように設けられている。ここで、低融点金属ボール１８は、その一部が開口部２０ａの内側面に当接している。すなわち、保護層２０の開口部２０ａの内側面と突起部１６の側面と配線層１４の表面とによって囲まれる凹部内に低融点金属ボール１８の一部が陥入する。これにより、低融点金属ボール１８の配線層１４の主表面に平行な方向への広がりが抑制されるため、ボール高さを高く保つことができる。
さらに、素子搭載用基板１０には、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している突起電極２２を有していてもよい。突起電極２２は、その全体的な形状が先端に近づくにつれて細くなるような形状となっている。
上述の構成を備えた素子搭載用基板１０に半導体素子５０が搭載されて半導体モジュール３０が形成される。本実施形態の半導体モジュール３０は、素子搭載用基板１０の突起電極２２と、半導体素子５０の素子電極５２とが絶縁樹脂層１２を介して電気的に接続された構造である。なお、半導体モジュール３０の構造については特にこれに限定されず、半導体素子５０が、素子搭載用基板１０の任意の位置に、ワイヤボンディングなどの任意の方法で実装されていてもよい。
半導体素子５０は、突起電極２２のそれぞれに対向する素子電極５２を有する。また、絶縁樹脂層１２に接する側の半導体素子５０の主表面には、素子電極５２が開口するように設けられた素子保護層５４が積層されている。半導体素子５０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。素子保護層５４の具体例としては、ポリイミド層が挙げられる。また、素子電極５２には、たとえばアルミニウム（Ａｌ）が用いられる。
本実施形態においては、絶縁樹脂層１２が、素子搭載用基板１０と半導体素子５０との間に設けられ、素子搭載用基板１０が絶縁樹脂層１２の一方の主表面Ｓ１に圧着し、半導体素子５０が他方の主表面に圧着している。そして、突起電極２２が、絶縁樹脂層１２を貫通して、半導体素子５０に設けられた素子電極５２と電気的に接続されている。絶縁樹脂層１２は、加圧により塑性流動を起こす材料からなるため、素子搭載用基板１０、絶縁樹脂層１２および半導体素子５０がこの順で一体化された状態において、突起電極２２と素子電極５２との間に絶縁樹脂層１２の残膜が介在することが抑制され、接続信頼性の向上が図られる。
（素子搭載用基板および半導体モジュールの製造方法）
図２（Ａ）〜（Ｄ）は、突起電極２２の形成方法を示す工程断面図である。
図２（Ａ）に示すように、少なくとも、突起部１６および突起電極２２の高さと配線層１４の厚さとの和より大きい厚さを有する金属板としての銅板１３を用意する。
次に、図２（Ｂ）に示すように、リソグラフィ法により、突起電極２２のパターンに合わせてレジスト７０を選択的に形成する。具体的には、ラミネーター装置を用いて銅板１３に所定膜厚のレジスト膜を貼り付け、突起電極２２のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板１３の上にレジスト７０が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板１３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
次に、図２（Ｃ）に示すように、レジスト７０をマスクとして、銅板１３に所定のパターンの突起電極２２を形成する。具体的には、レジスト７０をマスクとして銅板１３をエッチングすることにより、所定のパターンを有する突起電極２２を形成する。
次に、図２（Ｄ）に示すように、レジスト７０を剥離剤を用いて剥離する。以上説明した工程により、突起電極２２が形成される。本実施形態の突起電極２２における基底部の径、先端部の径、高さは、たとえばそれぞれ、４０μｍφ、３０μｍφ、５０μｍである。
図３（Ａ）〜（Ｆ）は、配線層１４、低融点金属ボール１８の形成方法、突起電極２２と素子電極５２との接続方法を示す工程断面図である。
図３（Ａ）に示すように、突起電極２２が絶縁樹脂層１２側を向くようにして、銅板１３を絶縁樹脂層１２の一方の主表面Ｓ１側に配置する。また、突起電極２２に対向する素子電極５２が設けられた半導体素子５０を、絶縁樹脂層１２の他方の主表面に配置する。絶縁樹脂層１２の厚さは突起電極２２の高さ程度であり、約３５μｍである。そして、プレス装置を用いて、銅板１３と半導体素子５０とを、絶縁樹脂層１２を介して圧着する。プレス加工時の圧力および温度は、それぞれ約５Ｍｐａおよび１８０℃である。
プレス加工により、絶縁樹脂層１２が塑性流動を起こし、突起電極２２が絶縁樹脂層１２を貫通する。そして、図３（Ｂ）に示すように、銅板１３、絶縁樹脂層１２および半導体素子５０が一体化され、突起電極２２と素子電極５２とが圧着して、突起電極２２と素子電極５２とが電気的に接続される。突起電極２２は、その全体的な形状が先端に近づくにつれて細くなるような形状であるため、突起電極２２が絶縁樹脂層１２をスムースに貫通する。本実施形態では、銅板１３を絶縁樹脂層１２に圧着して、絶縁樹脂層１２の一方の主表面Ｓ１に銅板１３を積層している。
次に、図３（Ｃ）に示すように、リソグラフィ法により、絶縁樹脂層１２と反対側の銅板１３の主表面に、突起部１６のパターンに合わせてレジスト（図示せず）を選択的に形成する。そして、該レジストをマスクとして銅板１３の主表面をエッチングして、銅板１３に所定のパターンの突起部１６を形成する。その後レジストを除去する。本実施形態の突起部１６における基底部の径、先端部の径、高さは、たとえばそれぞれ、１５０μｍφ、１００μｍφ、５０μｍである。
次に、図３（Ｄ）に示すように、リソグラフィ法により、突起部１６を形成した側の銅板１３の主表面に、配線層１４のパターンに合わせてレジスト（図示せず）を選択的に形成する。そして、該レジストをマスクとして銅板１３をエッチングして、銅板１３に所定のパターンの配線層１４を形成する。その後レジストを除去する。本実施形態における配線層１４の厚さは約２０μｍである。
ここで、配線層１４の形成に続いて、突起部１６の側面に、たとえば十点平均粗さ（Ｒｚ）で０．５〜３．０μｍの範囲にある所定の凹凸を形成するようにしてもよい。凹凸は、たとえば、突起部１６の表面に粗化処理を施すことにより形成することができる。粗化処理としては、たとえば、ＣＺ処理（登録商標）などの薬液処理、プラズマ処理などが挙げられる。突起部１６が圧延銅からなる場合には、突起部１６を形成する銅の結晶粒の向きが、配線層１４の主表面に平行な方向に並ぶ。このため、突起部１６表面の粗化処理によって、突起部１６の側面に容易に凹凸を形成することができる。また、突起部１６の粗化処理の際に、同時に配線層１４を粗化処理してもよい。この場合、配線層１４の側面にも凹凸が形成され、アンカー効果によって、次工程で形成する保護層２０と配線層１４との接合強度を高めることができる。
次に、図３（Ｅ）に示すように、リソグラフィー法により、突起部１６に対応する領域に開口部２０ａ形成した保護層２０を、突起部１６が突出している側の配線層１４の主表面に、開口部２０ａから突起部１６が突出するように形成する。
次に、図３（Ｆ）に示すように、配線層１４の、突起部１６の形成された領域に、たとえば、はんだ印刷法を用いて低融点金属ボール１８を形成する。具体的には、たとえば、樹脂とはんだ材をペースト状にしたはんだペーストを、スクリーンマスクにより所望の箇所に印刷し、はんだ溶融温度に加熱することで、低融点金属ボール１８を形成する。あるいは、別の方法として配線層１４側にあらかじめフラックスを塗布しておき、低融点金属ボール１８を配線層１４にマウントしてもよい。低融点金属ボール１８は、突起部１６の表面全体を被覆し、その一部が開口部２０ａの内側面に当接している。これにより、低融点金属ボール１８の配線層１４の主表面に平行な方向への広がりが抑制されるため、ボール高さを高く保つことができる。本実施形態における低融点金属ボール１８の配線層１４に平行な方向における径は約１６０〜２５０μｍであり、ボール高さはプリント配線基板に搭載した状態で約１４０μｍである。なお、スクリーンマスクの開口部を調整して、突起部１６の頂部面に低融点金属ボール１８を形成してもよい。
以上説明した製造工程により、半導体モジュール３０が形成される。また、半導体素子５０を搭載しなかった場合には、素子搭載用基板１０が得られる。
以上説明したように、本実施形態の素子搭載用基板１０は、配線層１４と突起部１６とを一体形成している。そのため、熱による応力が発生した場合であっても、配線層１４と突起部１６との間でクラックが発生する可能性は少ない。そのため、素子搭載用基板１０に半導体素子５０を搭載した半導体モジュール３０をプリント配線基板に実装した場合に、半導体モジュール３０とプリント配線基板との間の接続信頼性が向上する。また、突起部１６の側面に凹凸が形成され、突起部１６と低融点金属ボール１８との接合強度が高まるため、より接続信頼性が向上する。
さらに、突起部１６によって低融点金属ボール１８を支持しているため、ボール高さを高く保つことができる。また、低融点金属ボール１８の一部が開口部２０ａの内側面に当接して、低融点金属ボール１８の配線層１４の主表面に平行な方向への広がりが抑制されるため、ボール高さをより高く保つことができる。ボール高さが高く保たれるため、プリント配線基板に実装するための半導体モジュール３０の電極間の微細ピッチ化が可能となり、また、微細ピッチ化された構造における半導体モジュール３０のプリント配線基板への実装信頼性が向上する。
（実施形態２）
上述の実施形態１では、銅板１３と半導体素子５０との間に絶縁樹脂層１２を挟持して加圧成形した後に、突起部１６を形成したが、以下のようにして素子搭載用基板１０あるいは半導体モジュール３０を形成してもよい。以下、本実施形態について説明する。なお、突起電極２２の形成方法については、実施形態１と同様である。また、実施形態１と同一の構成については同一の符号を付し、その説明は省略する。
図４（Ａ）〜（Ｆ）は、本実施形態における、配線層１４、低融点金属ボール１８の形成方法、突起電極２２と素子電極５２との接続方法を示す工程断面図である。
図４（Ａ）に示すように、リソグラフィ法により、突起電極２２が形成された側と反対側の銅板１３の主表面に、突起部１６のパターンに合わせてレジスト（図示せず）を選択的に形成する。そして、該レジストをマスクとして銅板１３の主表面をエッチングして、銅板１３に所定のパターンの突起部１６を形成する。その後レジストを除去する。ここで、突起部１６の形成に続いて、突起部１６の側面に、実施形態１と同様にして、所定の凹凸を形成するようにしてもよい。また、同時に突起電極２２を粗化処理してもよい。この場合、突起電極２２の側面にも凹凸が形成され、アンカー効果によって、絶縁樹脂層１２と突起電極２２との接合強度を高めることができる。
次に、図４（Ｂ）に示すように、実施形態１と同様にして、銅板１３と半導体素子５０とを、絶縁樹脂層１２を介して圧着する。その結果、図４（Ｃ）に示すように、銅板１３と絶縁樹脂層１２と半導体素子５０とが一体化され、突起電極２２が絶縁樹脂層１２を貫通して、突起電極２２と素子電極５２とが電気的に接続される。
次に、図４（Ｄ）に示すように、リソグラフィ法により、突起部１６を形成した側の銅板１３の主表面に、配線層１４のパターンに合わせてレジスト（図示せず）を選択的に形成する。そして、該レジストをマスクとして銅板１３をエッチングして、銅板１３に所定のパターンの配線層１４を形成する。その後レジストを除去する。
次に、図４（Ｅ）に示すように、実施形態１と同様にして、保護層２０を突起部１６が突出している側の配線層１４の主表面に形成する。
次に、図４（Ｆ）に示すように、実施形態１と同様にして、配線層１４の、突起部１６の形成された領域に、低融点金属ボール１８を形成する。
以上説明した製造工程により、半導体モジュール３０が形成される。また、半導体素子５０を搭載しなかった場合には、素子搭載用基板１０が得られる。
本実施形態によれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態においては、突起部１６を形成した後に、銅板１３と半導体素子５０とを絶縁樹脂層１２を介して圧着している。そのため、絶縁樹脂層１２への銅板１３の圧着時に用いられる位置決め用アラインメントマークを銅板１３に形成する際に、同時に突起部１６を形成することができる。これにより、突起部１６を形成する場合の製造工程数の増加を抑えることができ、製造コストの上昇を抑えることができる。あるいは突起部１６自体をアラインメントマークとして用いることもできる。また、突起部１６を形成して厚さの薄くなった銅板１３を絶縁樹脂層１２に圧着できるため、銅板１３と絶縁樹脂層１２との間の熱膨張係数差に起因して生じる、銅板１３と絶縁樹脂層１２の剥離を抑制することができる。
（実施形態３）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図５は本発明の実施形態に係る半導体モジュール３０を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール３０はこうした携帯電話１１１の内部に搭載されている。
図６は図５に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール３０は、低融点金属ボール１８を介してプリント配線基板１２８に搭載され、こうしたプリント配線基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール３０の裏面側（低融点金属ボール１８とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
本発明の各実施形態に係る半導体モジュール３０によれば、半導体モジュール３０とプリント配線基板との間の接続信頼性が向上するため、こうした半導体モジュール３０を搭載した本実施形態に係る携帯機器については、その信頼性が向上する。
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
たとえば、上述の各実施形態では、配線層は単層であったが、これに限定されず、配線層は多層であってもよい。
また、上述の各実施形態では、本願の接続用金属の一例として低融点金属ボールを挙げたが、その形状はボール形状に限定されるものではない。また、便宜上「ボール高さ」と表現したが、同様にボール形状に限定するものではない。
さらに、本発明の構成は、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。
実施形態１に係る素子搭載用基板およびこれを用いた半導体モジュールの構成を示す概略断面図である。 突起電極の形成方法を示す工程断面図である。 配線層、低融点金属ボールの形成方法および突起電極と素子電極との接続方法を示す工程断面図である。 実施形態２に係る配線層、低融点金属ボールの形成方法および突起電極と素子電極との接続方法を示す工程断面図である。 実施形態３に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
符号の説明
１０ 素子搭載用基板、 １２ 絶縁樹脂層、 １４ 配線層、 １６ 突起部、 １８ 低融点金属ボール、 ２０ 保護層、 ２０ａ 開口部、 ２２ 突起電極、 ３０ 半導体モジュール、 ５０ 半導体素子、 ５２ 素子電極、 ５４ 素子保護層。

Claims (16)

  1. 絶縁樹脂層と、
    前記絶縁樹脂層の一方の主表面に設けられた配線層と、
    前記配線層と電気的に接続されるとともに、前記配線層から前記絶縁樹脂層とは反対側に突出し、接続用金属を支持するための突起部と、を備え、
    前記配線層および突起部は一体的に形成されていることを特徴とする素子搭載用基板。
  2. 絶縁樹脂層と、
    前記絶縁樹脂層の一方の主表面に設けられた配線層と、
    前記配線層と電気的に接続されるとともに、前記配線層から前記絶縁樹脂層とは反対側に突出している突起部と、
    前記配線層の、前記突起部の突設された領域に設けられた接続用金属と、を備え、
    前記配線層および突起部は一体的に形成されていることを特徴とする素子搭載用基板。
  3. 前記接続用金属は、前記突起部の表面全体を被覆していることを特徴とする請求項１または２に記載の素子搭載用基板。
  4. 前記突起部の側面に凹凸が形成されていることを特徴とする請求項１ないし３のいずれか１項に記載の素子搭載用基板。
  5. 前記凹凸の十点平均粗さ（Ｒｚ）は、０．５〜３．０μｍの範囲であることを特徴とする請求項４に記載の素子搭載用基板。
  6. 前記配線層および突起部は、圧延金属からなることを特徴とする請求項１ないし５のいずれか１項に記載の素子搭載用基板。
  7. 前記突起部の側面は、前記配線層の主表面から突起部の頂部に近づくにつれて径が縮小するテーパ形状であることを特徴とする請求項１ないし６のいずれか１項に記載の素子搭載用基板。
  8. 前記突起部に対応する領域に形成された開口部を有し、前記突起部が突出している側の前記配線層の主表面に、前記開口部から突起部が突出するように設けられた保護層を備え、
    前記接続用金属は、その一部が前記開口部の内側面に当接していることを特徴とする請求項２ないし７のいずれか１項に記載の素子搭載用基板。
  9. 前記接続用金属は、前記突起部の頂部面に形成されていることを特徴とする請求項２に記載の素子搭載用基板。
  10. 請求項１ないし９のいずれか１項に記載の素子搭載用基板と、
    前記素子搭載用基板に搭載された半導体素子と、
    を備えたことを特徴とする半導体モジュール。
  11. 前記素子搭載用基板は、前記配線層と電気的に接続され、前記配線層から前記絶縁樹脂層側に突出している突起電極を有し、
    前記半導体素子は、前記突起電極に対向する素子電極を有し、
    前記突起電極が前記絶縁樹脂層を貫通し、前記突起電極と前記素子電極とが電気的に接続されていることを特徴とする請求項１０に記載の半導体モジュール。
  12. 請求項１０または１１に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
  13. 絶縁樹脂層の一方の主表面に金属板を積層する工程と、
    前記絶縁樹脂層とは反対側の前記金属板の主表面を選択的に除去して、接続用金属を支持するための突起部を形成する工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    を含むことを特徴とする素子搭載用基板の製造方法。
  14. 絶縁樹脂層の一方の主表面に金属板を積層する工程と、
    前記絶縁樹脂層とは反対側の前記金属板の主表面を選択的に除去して突起部を形成する工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    前記配線層の、前記突起部の形成された領域に接続用金属を設ける工程と、
    を含むことを特徴とする素子搭載用基板の製造方法。
  15. 前記突起部の側面に凹凸を形成する工程を含むことを特徴とする請求項１３または１４に記載の素子搭載用基板の製造方法。
  16. 一方の主表面に突起電極が突設された金属板を準備する工程と、
    前記金属板と、前記突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、前記突起電極が前記絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続させる圧着工程と、
    前記金属板の他方の主表面を選択的に除去して突起部を形成する工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    前記配線層の、前記突起部の形成された領域に接続用金属を設ける工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011136363A1 (ja) * 2010-04-28 2013-07-22 三洋電機株式会社 回路装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8153905B2 (en) * 2009-02-27 2012-04-10 Ibiden Co., Ltd. Method for manufacturing printed wiring board and printed wiring board
JP5914867B2 (ja) * 2012-06-01 2016-05-11 パナソニックＩｐマネジメント株式会社 パワー半導体装置
KR20140143567A (ko) * 2013-06-07 2014-12-17 삼성전기주식회사 반도체 패키지 기판 및 반도체 패키지 기판 제조 방법
JP2020188209A (ja) * 2019-05-16 2020-11-19 イビデン株式会社 プリント配線板とプリント配線板の製造方法
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000353766A (ja) * 1999-04-06 2000-12-19 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002203925A (ja) * 2000-12-28 2002-07-19 Fujitsu Ltd 外部接続端子及び半導体装置
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2007059851A (ja) * 2005-08-26 2007-03-08 Toyota Industries Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3217089A (en) * 1962-06-01 1965-11-09 Control Data Corp Embedded printed circuit
JPH0634448B2 (ja) * 1988-07-25 1994-05-02 株式会社日立製作所 多層プリント配線板及びその製造方法
JPH02310941A (ja) * 1989-05-26 1990-12-26 Mitsui Mining & Smelting Co Ltd バンプを有するプリント回路基板およびバンプの形成方法
US6157084A (en) * 1995-03-17 2000-12-05 Nitto Denko Corporation Film carrier and semiconductor device using same
JP2751912B2 (ja) * 1996-03-28 1998-05-18 日本電気株式会社 半導体装置およびその製造方法
US6335571B1 (en) * 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US5965944A (en) * 1997-11-12 1999-10-12 International Business Machines Corporation Printed circuit boards for mounting a semiconductor integrated circuit die
US6399896B1 (en) * 2000-03-15 2002-06-04 International Business Machines Corporation Circuit package having low modulus, conformal mounting pads
JP4746847B2 (ja) * 2004-04-27 2011-08-10 三洋電機株式会社 半導体装置の製造方法
KR100664500B1 (ko) * 2005-08-09 2007-01-04 삼성전자주식회사 돌기부를 갖는 메탈 랜드를 구비하는 인쇄회로기판 및 그의제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000353766A (ja) * 1999-04-06 2000-12-19 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002203925A (ja) * 2000-12-28 2002-07-19 Fujitsu Ltd 外部接続端子及び半導体装置
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2007059851A (ja) * 2005-08-26 2007-03-08 Toyota Industries Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011136363A1 (ja) * 2010-04-28 2013-07-22 三洋電機株式会社 回路装置の製造方法
JP5830702B2 (ja) * 2010-04-28 2015-12-09 パナソニックＩｐマネジメント株式会社 回路装置の製造方法

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