JP2002246756A - 多層プリント配線板及び多層プリント配線板の製造方法 - Google Patents

多層プリント配線板及び多層プリント配線板の製造方法

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Abstract

(57)【要約】 【課題】 信頼性の高い半導体素子を内蔵する多層プリ
ント配線板の製造方法を提案する。 【解決手段】 プリント配線板１０に埋設させるＩＣチ
ップ２０の裏面にヒートシンク３０を取り付けること
で、ＩＣチップ２０に発生する熱を逃がし、プリント配
線板に反り、断線を発生させることが無くなる。ここ
で、ＩＣチップ２０上にビルドアップの層間樹脂絶縁層
５０、１５０を形成することで、ＩＣチップ２０とプリ
ント配線板との接続を適正に取ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特にＩＣチップな
どの半導体素子を内蔵する多層プリント配線板及び多層
プリント配線板の製造方法に関するのもである。
【０００２】
【従来の技術】ＩＣチップは、ワイヤーボンディング、
ＴＡＢ、フリップチップなどの実装方法によって、プリ
ント配線板との電気的接続を取っていた。ワイヤーボン
ディングは、プリント配線板にＩＣチップを接着剤によ
りダイボンディングさせて、該プリント配線板のパッド
とＩＣチップのパッドとを金線などのワイヤーで接続さ
せた後、ＩＣチップ並びにワイヤーを守るために熱硬化
性樹脂あるいは熱可塑性樹脂などの封止樹脂を施してい
た。
【０００３】ＴＡＢは、ＩＣチップのバンプとプリント
配線板のパッドとをリードと呼ばれる線を半田などによ
って一括して接続させた後、樹脂による封止を行ってい
た。フリップチップは、ＩＣチップとプリント配線板の
パッド部とをバンプを介して接続させて、バンプとの隙
間に樹脂を充填させることによって行っていた。
【０００４】しかしながら、それぞれの実装方法は、Ｉ
Ｃチップとプリント配線板の間に接続用のリード部品
（ワイヤー、リード、バンプ）を介して電気的接続を行
っている。それらの各リード部品は、切断、腐食し易
く、これにより、ＩＣチップとの接続が途絶えたり、誤
作動の原因となることがあった。また、それぞれの実装
方法は、ＩＣチップを保護するためにエポキシ樹脂等の
熱可塑性樹脂によって封止を行っているが、その樹脂を
充填する際に気泡を含有すると、気泡が起点となって、
リード部品の破壊やＩＣパッドの腐食、信頼性の低下を
招いてしまう。熱可塑性樹脂による封止は、それぞれの
部品に合わせて樹脂装填用プランジャー、金型を作成す
る必要が有り、また、熱硬化性樹脂であってもリード部
品、ソルダーレジストなどの材質などを考慮した樹脂を
選定しなくては成らないために、それぞれにおいてコス
ト的にも高くなる原因にもなった。
【０００５】一方、上述したようにＩＣチップをプリン
ト配線板（パッケージ基板）の外部に取り付けるのでは
なく、基板に半導体素子を埋め込んで、その上層に、ビ
ルドアップ層を形成させることにより電気的接続を取る
従来技術として、特開平９−３２１４０８号（ＵＳＰ５
８７５１００）、特開平１０−２５６４２９号、特開平
１１−１２６９７８号などが提案されている。
【０００６】特開平９−３２１４０８号（ＵＳＰ５８７
５１００）には、ダイパッド上に、スタッドバンプを形
成した半導体素子をプリント配線板に埋め込んで、スタ
ッドバンプ上に配線を形成して電気的接続を取ってい
た。しかしならが、該スタッドバンプはタマネギ状であ
り高さのバラツキが大きいために、層間絶縁層を形成さ
せると、平滑性が低下し、バイアホールを形成させても
未接続になりやすい。また、スタッドバンプをボンディ
ングにより一つ一つ植設しており、一括して配設するこ
とができず、生産性という点でも難点があった。
【０００７】特開平１０−２５６４２９号には、セラミ
ック基板に半導体素子を収容し、フリップチップ形態に
よって電気的接続されている構造が示されている。しか
しながら、セラミックは外形加工性が悪く、半導体素子
の納まりがよくない。また、該バンプでは、高さのバラ
ツキも大きくなった。そのために、層間絶縁層の平滑性
が損なわれ、接続が低下してしまう。
【０００８】特開平１１−１２６９７８号には、空隙の
収容部に半導体素子などの電子部品埋め込んで、導体回
路と接続して、バイアホールを介して積蔵している多層
プリント配線板が示されている。しかしながら、収容部
が空隙であるために、位置ずれを引き起こしやすく、半
導体素子のパッドとの未接続が起き易い。また、ダイパ
ッドと導体回路とを直接接続させているので、ダイパッ
ドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう
問題がある。
【０００９】また更に、半導体素子を樹脂製のプリント
配線板に埋め込むと、半導体素子に発生する熱により、
プリント配線板に反りが発生し、内部配線に断線が生
じ、信頼性が低下するという問題がある。
【００１０】
【発明が解決しようとする課題】本発明は上述した課題
を解決するためになされたものであり、その目的とする
ところは、信頼性の高い半導体素子を内蔵する多層プリ
ント配線板及び該多層プリント配線板の製造方法を提案
することを目的とする。
【００１１】
【課題を解決するための手段】本発明者は鋭意研究した
結果、プリント配線板に埋設させる半導体素子の裏面に
ヒートシンクを取り付けることで、半導体素子に発生す
る熱を逃がし、プリント配線板に反り、断線を発生させ
ることが無くなり、信頼性が得られることが分かった。
ここで、半導体素子上に樹脂でビルドアップ配線を形成
することで、半導体素子とプリント配線板との接続を適
正に取ることができる。
【００１２】なお、ヒートシンクと半導体素子とは、導
電性接着剤を介して接続することが好適である。導電性
接着剤は、熱伝導性が高く、半導体素子に発生する熱を
ヒートシンク側へ効率的に逃がすことができるからであ
る。
【００１３】また、半導体素子のダイパッド上に、トラ
ンジション層を形成させることが望ましい。そのトラン
ジション層を有する半導体素子は、プリント配線板に収
容させても、その上に、層間絶縁層を施して、バイアホ
ールを形成させても所望の大きさや形状のものが得られ
る。
【００１４】本発明で定義されるトランジション層につ
いて説明する。トランジション層は、従来のＩＣチップ
実装技術を用いることなく、半導体素子であるＩＣチッ
プとプリント配線板と直接接続を取るために設けられた
中間の仲介層を意味する。特徴としては、２層以上の金
属層で形成され、半導体素子であるＩＣチップのダイパ
ッドよりも大きくさせることにある。それによって、電
気的接続や位置合わせ性を向上させるものであり、か
つ、ダイパッドにダメージを与えることなくレーザやフ
ォトエッチングによるバイアホール加工を可能にするも
のである。そのため、プリント配線板へのＩＣチップの
埋め込み、収容、収納や接続を確実にすることができ
る。また、トランジション層上には、直接、プリント配
線板の導体層である金属を形成することを可能にする。
その導体層の一例としては、層間樹脂絶縁層のバイアホ
ールや基板上のスルーホールなどがある。
【００１５】ＩＣチップのダイパッドにトランジション
層を設ける理由を説明する。トランジション層を形成さ
せていないダイパッドのままで、フォトエッチングによ
り層間絶縁層のバイアホールを形成させた時、ダイパッ
ドのままであれば露光、現像後にパッドの表層に樹脂が
残りやすかった。それに、現像液の付着によりパッドの
変色を引き起こした。一方、レーザによりバイアホール
を形成させた場合にもダイパッドを焼損しない条件で行
うと、パッド上に樹脂残りが発生した。また、後工程
に、酸や酸化剤あるいはエッチング液に浸漬させたり、
種々のアニール工程を経ると、ＩＣチップのパッドの変
色、溶解が発生した。更に、ＩＣチップのパッドは、４
０μｍ程度の径で作られており、バイアホールはそれよ
り大きいので位置ずれの際に未接続が発生しやすい。
【００１６】これに対して、ダイパッド上に銅等からな
るトランジション層を設けることで、溶剤の使用が可能
となりパッド上の樹脂残りを防ぐことができる。また、
後工程の際に酸や酸化剤あるいはエッチング液に浸漬さ
せたり、種々のアニール工程を経てもパッドの変色、溶
解が発生しない。これにより、パッドとバイアホールと
の接続性や信頼性を向上させる。更に、ＩＣチップのパ
ッド上に４０μｍよりも大きな径のトランジション層を
介在させることで、バイアホールを確実に接続させるこ
とができる。望ましいのは、トランジション層は、バイ
アホール径と同等以上のものがよい。
【００１７】さらに、トランジション層が形成されてい
るので、半導体素子をプリント配線板に収納する前、も
しくはその後にでも半導体素子の動作や電気検査を容易
に行なえるようになった。それは、ダイパッドよりも大
きいトランジション層が形成されているので、プローブ
ピンが接触し易くなったからである。それにより、予め
製品の可否が判定することができ、生産性やコスト面で
も向上させることができる。
【００１８】故に、トランジションを形成することによ
って、半導体素子をプリント配線に収納することが好適
に行える。つまり、トランジション層を有する半導体素
子は、プリント配線板に埋め込むため半導体素子である
ともいえる。該トランジション層は、ダイパッド上に、
薄膜層を形成し、その上に厚付け層を形成して成る。少
なくとも２層以上で形成することができる。
【００１９】それぞれに多層プリント配線板だけで機能
を果たしてもいるが、場合によっては半導体装置として
のパッケージ基板としての機能させるために外部基板で
あるマザーボードやドーターボードとの接続のため、Ｂ
ＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設さ
せてもよい。また、この構成は、従来の実装方法で接続
した場合よりも配線長を短くできて、ループインダクタ
ンスも低減できる。
【００２０】本願発明に用いられるＩＣチップなどの電
子部品を内蔵させる樹脂製基板としては、エポキシ樹
脂、ＢＴ樹脂、フェノール樹脂などにガラスエポキシ樹
脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂
を含浸させたプリプレグを積層させたものなどが用いら
れるが、一般的にプリント配線板で使用されるものを用
いることができる。それ以外にも両面銅張積層板、片面
板、金属膜を有しない樹脂板、樹脂シートを用いること
ができる。ただし、３５０℃以上の温度を加えると樹脂
は、溶解、炭化をしてしまう。
【００２１】ＩＣチップの全面に蒸着、スパッタリング
などの物理的な蒸着を行い、全面に導電性の金属膜を形
成させる。その金属としては、スズ、クロム、チタン、
ニッケル、亜鉛、コバルト、金、銅などの金属を１層以
上形成させるものがよい。厚みとしては、０．００１〜
２μｍの間で形成させるのがよく、特に、０．０１〜
１．０μｍが望ましい。特に、ニッケル、クロム、チタ
ンで形成するのがよい。界面から湿分の侵入がなく、金
属密着性に優れるからである。
【００２２】該金属膜の上に、更に無電解めっき等によ
り金属膜を設けることもできる。上側の金属膜は、ニッ
ケル、銅、金、銀などの金属を１層以上形成させるもの
がよい。
【００２３】その金属膜上に、無電解あるいは電解めっ
きにより、厚付けさせる。形成されるメッキの種類とし
てはニッケル、銅、金、銀、亜鉛、鉄などがある。電気
特性、経済性、また、後程で形成されるビルドアップで
ある導体層は主に銅であることから、銅を用いることが
よい。その厚みは１〜２０μｍの範囲で行うのがよい。
それより厚くなると、エッチングの際にアンダーカット
が起こってしまい、形成されるトランジション層とバイ
アホールと界面に隙間が発生することがある。その後、
エッチングレジストを形成して、露光、現像してトラン
ジション層以外の部分の金属を露出させてエッチングを
行い、ＩＣチップのパッド上にトランジション層を形成
させる。
【００２４】また、上記トランジション層の製造方法以
外にも、ＩＣチップ及びコア基板の上に形成した金属膜
上にドライフィルムレジストを形成してトランジション
層に該当する部分を除去させて、電解めっきによって厚
付けした後、レジストを剥離してエッチング液によっ
て、同様にＩＣチップのパッド上にトランジション層を
形成させることもできる。
【００２５】また、本発明では、ＩＣチップを収容する
通孔を有するプリプレグを積層して上下から加圧する。
プリプレグからエポキシ樹脂がしみ出し、ＩＣチップの
上面を覆う。これにより、ＩＣチップと、プリプレグを
硬化してなるコア基板との上面が完全に平坦になる。こ
のため、ビルドアップ層を形成する際に、バイアホール
及び配線を適正に形成することができ、多層プリント配
線板の配線の信頼性を高めることができる。
【００２６】
【発明の実施の形態】以下、本発明の実施例について図
を参照して説明する。 Ａ．半導体素子 先ず、本発明の多層プリント配線板に収容、収納又は埋
め込む半導体素子（ＩＣチップ）の構成について、半導
体素子２０の断面を示す図３（Ａ）、及び、平面図を示
す図４（Ｂ）を参照して説明する。
【００２７】[第１実施例]図３（Ｂ）に示すように半導
体素子２０の上面には、ダイパッド２２及び配線（図示
せず）が配設されており、該ダイパッド２２及び配線の
上に、パッシベーション膜２４が被覆され、該ダイパッ
ド２２には、パッシベーション膜２４の開口が形成され
ている。ダイパッド２２の上には、主として銅からなる
トランジション層３８が形成されている。トランジショ
ン層３８は、薄膜層３３と電解めっき膜３７とからな
る。
【００２８】引き続き、図３（Ｂ）を参照して上述した
半導体素子の製造方法について、図１〜図４を参照して
説明する。
【００２９】（１）先ず、図１（Ａ）に示すシリコンウ
エハー２０Ａに、定法により配線２１及びダイパッド２
２を形成する（図１（Ｂ）及び図１（Ｂ）の平面図を示
す図４（Ａ）参照、なお、図１（Ｂ）は、図４（Ａ）の
Ｂ−Ｂ断面を表している）。 （２）次に、ダイパッド２２及び配線２１の上に、パッ
シベーション膜２４を形成し、ダイパッド２２上に開口
２４ａを設ける（図１（Ｃ））。
【００３０】（３）シリコンウエハー２０Ａに蒸着、ス
パッタリングなどの物理的な蒸着を行い、全面に導電性
の金属膜（薄膜層）３３を形成させる（図２（Ａ））。
その厚みは、０．００１〜２μｍの範囲で形成させるの
がよい。その範囲よりも下の場合は、全面に薄膜層を形
成することができない。その範囲よりも上の場合は、形
成される膜に厚みのバラツキが生じてしまう。最適な範
囲は０．０１〜１．０μｍである。形成する金属として
は、スズ、クロム、チタン、ニッケル、亜鉛、コバル
ト、金、銅の中から、選ばれるものを用いることがよ
い。それらの金属は、ダイパッドの保護膜となり、か
つ、電気特性を劣化させることがない。第１実施例で
は、薄膜層３３は、クロムにより形成される。
【００３１】（４）その後、液状レジスト、感光性レジ
スト、ドライフィルムのいずれかのレジスト層を薄膜層
３３上に形成させる。トランジション層３８を形成する
部分が描画されたマスク（図示せず）を該レジスト層上
に、載置して、露光、現像を経て、レジスト３５に非形
成部３５ａを形成させる。電解メッキを施してレジスト
層の非形成部３５ａに厚付け層（電解めっき膜）３７を
設ける（図２（Ｂ））。形成されるメッキの種類として
は銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特
性、経済性、また、後程で形成されるビルドアップであ
る導体層は主に銅であることから、銅を用いるとよく、
第１実施例では、銅を用いる。その厚みは１〜２０μｍ
の範囲で行うのがよい。
【００３２】（５）メッキレジスト３５をアルカリ溶液
等で除去した後、メッキレジスト３５下の金属膜３３を
硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅
錯体−有機酸塩等のエッチング液によって除去すること
で、ＩＣチップのパッド２２上にトランジション層３８
を形成する（図２（Ｃ））。
【００３３】（６）次に、基板にエッチング液をスプレ
イで吹きつけ、トランジション層３８の表面をエッチン
グすることにより粗化面３８αを形成する（図３（Ａ）
参照）。
【００３４】（７）最後に、トランジション層３８が形
成されたシリコンウエハー２０Ａを、ダイシングなどに
よって個片に分割して半導体素子２０を形成する（図３
（Ｂ）及び図３（Ｂ）の平面図である図４（Ｂ）参
照）。その後、必要に応じて、分割された半導体素子２
０の動作確認や電気検査を行なってもよい。半導体素子
２０は、ダイパッド２２よりも大きなトランジション層
３８が形成されているので、プローブピンが当てやす
く、検査の精度が高くなっている。
【００３５】[第２実施例]第２実施例に係る半導体素子
２０について、図７（Ｂ）を参照して説明する。図３
（Ｂ）を参照して上述した第１実施例に係る半導体素子
では、トランジション層３８が、薄膜層３３と電解めっ
き膜３７とからなる２層構造であった。これに対して、
第２実施例では、図７（Ｂ）に示すように、トランジシ
ョン層３８が、薄膜層３３と、無電解めっき膜３６と、
電解めっき膜３７とからなる３層構造として構成されて
いる。
【００３６】引き続き、図７（Ｂ）を参照して上述した
第２実施例に係る半導体素子の製造方法について、図５
〜図７を参照して説明する。
【００３７】（１）先ず、図５（Ａ）に示すシリコンウ
エハー２０Ａに、配線２１及びダイパッド２２を形成す
る（図５（Ｂ））。 （２）次に、ダイパッド２２及び配線の上に、パッシベ
ーション膜２４を形成する（図５（Ｃ））。
【００３８】（３）シリコンウエハー２０Ａに蒸着、ス
パッタリングなどの物理的な蒸着を行い、全面に導電性
の金属膜（第１薄膜層）３３を形成させる（図５
（Ｄ））。その厚みは、０．００１〜２μｍの範囲で形
成させるのがよい。その範囲よりも下の場合は、全面に
薄膜層を形成することができない。その範囲よりも上の
場合は、形成される膜に厚みのバラツキが生じてしま
う。最適な範囲は０．０１〜１．０μｍである。形成す
る金属としては、スズ、クロム、チタン、ニッケル、亜
鉛、コバルト、金、銅の中から、選ばれるものを用いる
ことがよい。それらの金属は、ダイパッドの保護膜とな
り、かつ、電気特性を劣化させることがない。第２実施
例では、第１薄膜層３３は、クロムにより形成される。
【００３９】（４）第１薄膜層３３の上に、スパッタ、
蒸着、無電解めっきによって無電解めっき層（第２薄膜
層）３６を積層する（図６（Ａ））。その厚みは、０．
０１〜５μｍが良く、特に、０．１〜３μｍが望まし
い。その場合積層できる金属は、ニッケル、銅、金、銀
の中から選ばれるものがよい。特に、銅、ニッケルのい
ずれかで形成させることがよい。銅は、廉価であること
と電気伝達性がよいからである。ニッケルは、薄膜との
密着性がよく、剥離やクラックを引き起こし難い。第２
実施例では、第２薄膜層３６を無電解銅めっきにより形
成する。なお、望ましい第１薄膜層と第２薄膜層との組
み合わせは、クロム−銅、クロム−ニッケル、チタン−
銅、チタン−ニッケルである。金属との接合性や電気伝
達性という点で他の組み合わせよりも優れる。
【００４０】（５）その後、レジスト層を第２薄膜層３
６上に形成させる。マスク（図示せず）を該レジスト層
上に載置して、露光、現像を経て、レジスト３５に非形
成部３５ａを形成させる。電解メッキを施してレジスト
層の非形成部３５ａに厚付け層（電解めっき膜）３７を
設ける（図６（Ｂ））。形成されるメッキの種類として
は銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特
性、経済性、また、後程で形成されるビルドアップであ
る導体層は主に銅であることから、銅を用いるとよく、
第２実施例では、銅を用いる。厚みは１〜２０μｍの範
囲がよい。
【００４１】（６）メッキレジスト３５をアルカリ溶液
等で除去した後、メッキレジスト３５下の無電解めっき
膜３６、金属膜３３を硫酸−過酸化水素水、塩化第二
鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング
液によって除去することで、ＩＣチップのパッド２２上
にトランジション層３８を形成する（図６（Ｃ））。
【００４２】（７）次に、基板にエッチング液をスプレ
イで吹きつけ、トランジション層３８の表面をエッチン
グすることにより粗化面３８αを形成する（図７（Ａ）
参照）。
【００４３】（８）最後に、トランジション層３８が形
成されたシリコンウエハー２０Ａを、ダイシングなどに
よって個片に分割して半導体素子２０を形成する（図７
（Ｂ））。
【００４４】[第３実施例]第３実施例に係る半導体素子
２０の製造方法について図８を参照して説明する。第３
実施例の半導体素子の構成は、図３（Ｂ）を参照して上
述した第１実施例とほぼ同様である。但し、第１実施例
では、セミアディテブ工程を用い、レジスト非形成部に
厚付け層３７を形成することでトランジション層３８を
形成した。これに対して、第３実施例では、フルアディ
テブ工程を用い、厚付け層３７を均一に形成した後、レ
ジストを設け、レジスト非形成部をエッチングで除去す
ることでトランジション層３８を形成する。
【００４５】この第３実施例の製造方法について図８を
参照して説明する。 （１）第１実施例で図２（Ｂ）を参照して上述したよう
に、シリコンウエハー２０Ａに蒸着、スパッタリングな
どの物理的な蒸着を行い、全面に導電性の金属膜３３を
形成させる（図８（Ａ））。その厚みは、０．００１〜
２μｍの範囲がよい。その範囲よりも下の場合は、全面
に薄膜層を形成することができない。その範囲よりも上
の場合は、形成される膜に厚みのバラツキが生じてしま
う。最適な範囲は０．０１〜１．０μｍで形成されるこ
とがよい。形成する金属としては、スズ、クロム、チタ
ン、ニッケル、亜鉛、コバルト、金、銅の中から、選ば
れるものを用いることがよい。それらの金属は、ダイパ
ッドの保護膜となり、かつ、電気特性を劣化させること
がない。第３実施例では、薄膜層３３は、クロムにより
形成される。
【００４６】（２）電解メッキを施して薄膜層３３の上
に厚付け層（電解めっき膜）３７を均一に設ける（図８
（Ｂ））。形成されるメッキの種類としては銅、ニッケ
ル、金、銀、亜鉛、鉄などがある。電気特性、経済性、
また、後程で形成されるビルドアップである導体層は主
に銅であることから、銅を用いるとよく、第３実施例で
は、銅を用いる。その厚みは１〜２０μｍの範囲で行う
のがよい。それより厚くなると、後述するエッチングの
際にアンダーカットが起こってしまい、形成されるトラ
ンジション層とバイアホールと界面に隙間が発生するこ
とがあるからである。
【００４７】（３）その後、レジスト層３５を厚付け層
３７上に形成させる（図８（Ｃ））。
【００４８】（４）レジスト３５の非形成部の金属膜３
３及び厚付け層３７を硫酸−過酸化水素水、塩化第二
鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング
液によって除去した後、レジスト３５を剥離すること
で、ＩＣチップのパッド２２上にトランジション層３８
を形成する（図８（Ｄ））。以降の工程は、第１実施例
と同様であるため説明を省略する。
【００４９】[第４実施例]第４実施例に係る半導体素子
２０の製造方法について、図９を参照して説明する。図
８を参照して上述した第３実施例に係る半導体素子で
は、トランジション層３８が、薄膜層３３と電解めっき
膜３７とからなる２層構造であった。これに対して、第
４実施例では、図９（Ｄ）に示すように、トランジショ
ン層３８が、薄膜層３３と、無電解めっき膜３６と、電
解めっき膜３７とからなる３層構造として構成されてい
る。
【００５０】この第４実施例の製造方法について図９を
参照して説明する。 （１）第１実施例で図６（Ａ）を参照して上述した第２
実施例と同様に、第１薄膜層３３の上に、スパッタ、蒸
着、無電解めっきによって第２薄膜層３６を積層する
（図９（Ａ））。厚みは０．０１〜５μｍが良く、特
に、０．１〜３．０μｍが望ましい。その場合積層でき
る金属は、ニッケル、銅、金、銀の中から選ばれるもの
がよい。特に、銅、ニッケルのいずれかで形成させるこ
とがよい。銅は、廉価であることと電気伝達性がよいか
らである。ニッケルは、薄膜との密着性がよく、剥離や
クラックを引き起こし難い。第４実施例では、第２薄膜
層３６を無電解銅めっきにより形成する。なお、望まし
い第１薄膜層と第２薄膜層との組み合わせは、クロム−
銅、クロム−ニッケル、チタン−銅、チタン−ニッケル
である。金属との接合性や電気伝達性という点で他の組
み合わせよりも優れる。
【００５１】（２）電解メッキを施して第２薄膜層３６
の上に厚付け層（電解めっき膜）３７を均一に設ける
（図９（Ｂ））。形成されるメッキの種類としては銅、
ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経
済性、また、後程で形成されるビルドアップである導体
層は主に銅であることから、銅を用いるとよく、第３実
施例では、銅を用いる。その厚みは１〜２０μｍの範囲
で行うのがよい。
【００５２】（３）その後、レジスト層３５を厚付け層
３７上に形成させる（図９（Ｃ））。
【００５３】（４）レジスト３５の非形成部の第１薄膜
層３３、第２薄膜層３６及び厚付け層３７を硫酸−過酸
化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機
酸塩等のエッチング液によって除去した後、レジスト３
５を剥離することで、ＩＣチップのパッド２２上にトラ
ンジション層３８を形成する（図９（Ｄ））。以降の工
程は、第１実施例と同様であるため説明を省略する。
【００５４】Ｂ．半導体素子を内蔵する多層プリント配
線板 引き続き、上述した第１〜第４実施例の半導体素子（Ｉ
Ｃチップ）２０を収納する多層プリント配線板の構成に
ついて説明する。 [第１実施例]図１５に示すように多層プリント配線板１
０は、図３（Ｂ）を参照して上述した第１実施例のＩＣ
チップ２０を載置するヒートシンク３０と、ＩＣチップ
２０を収容するコア基板３１と、ＩＣチップ２０上の層
間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。
層間樹脂絶縁層５０には、バイアホール６０および導体
回路５８が形成され、層間樹脂絶縁層１５０には、バイ
アホール１６０および導体回路１５８が形成されてい
る。
【００５５】層間樹脂絶縁層１５０の上には、ソルダー
レジスト層７０が配設されている。ソルダーレジスト層
７０の開口部７１下の導体回路１５８には、図示しない
ドータボード、マザーボード等の外部基板と接続するた
めの半田バンプ７６が設けられている。
【００５６】ヒートシンク３０は、窒化アルミニウム、
アルミナ、ムライト等のセラミック、又は、アルミニウ
ム合金、銅、隣青銅等の金属からなる。ここで、熱伝導
率の高いアルミニウム合金、又は、両面に粗化処理を施
した銅箔を用いることが好適である。本実施形態では、
コア基板３１に埋設させるＩＣチップ２０の裏面にヒー
トシンク３０を取り付けることで、ＩＣチップ２０に発
生する熱を逃がし、コア基板３１及びコア基板上に形成
される層間樹脂絶縁層５０，１５０の反りを防止し、該
層間樹脂絶縁層上のバイアホール６０，１６０、導体回
路５８，１５８に断線が生じることを無くす。これによ
り、配線の信頼性を高める。
【００５７】なお、ＩＣチップ２０は、ヒートシンク３
０に、導電性接着剤２９により取り付けられている。導
電性接着剤２９は、銅、銀、金、アルミニウム等の金属
粉を樹脂に含有させてなり、高い熱伝導性を有するた
め、ＩＣチップ２０に発生した熱を効率的にヒートシン
ク３０側へ逃がすことができる。ここでは、ＩＣチップ
２０の取り付けに導電性接着剤を用いるが、熱伝導性が
高い接着剤であれば、種々の物を用いることができる。
【００５８】本実施例の多層プリント配線板１０では、
コア基板３１にＩＣチップ２０を内蔵させて、該ＩＣチ
ップ２０のパッド２２にはトランジション層を３８を配
設させている。このため、リード部品や封止樹脂を用い
ず、ＩＣチップと多層プリント配線板（パッケージ基
板）との電気的接続を取ることができる。また、ＩＣチ
ップ部分にトランジション層３８が形成されていること
から、ＩＣチップ部分には平坦化されるので、上層の層
間絶縁層５０も平坦化されて、膜厚みも均一になる。更
に、トランジション層によって、上層のバイアホール６
０を形成する際も形状の安定性を保つことができる。
【００５９】更に、ダイパッド２２上に銅製のトランジ
ション層３８を設けることで、パッド２２上の樹脂残り
を防ぐことができ、また、後工程の際に酸や酸化剤ある
いはエッチング液に浸漬させたり、種々のアニール工程
を経てもパッド２２の変色、溶解が発生しない。これに
より、ＩＣチップのパッドとバイアホールとの接続性や
信頼性を向上させる。更に、４０μｍ径パッド２２上に
６０μｍ径以上のトランジション層３８を介在させるこ
とで、６０μｍ径のバイアホールを確実に接続させるこ
とができる。
【００６０】引き続き、図１５を参照して上述した多層
プリント配線板の製造方法について、図１０〜図１４を
参照して説明する。
【００６１】（１）窒化アルミニウム、アルミナ、ムラ
イト等のセラミック、又は、アルミニウム合金、隣青銅
等から成る板状のヒートシンク３０（図１０（Ａ））
に、導電性接着剤２９を塗布する（図１０（Ｂ））。導
電性接着剤としては、平均粒径２〜５μｍの銅粒子を含
有するペーストを用いて、厚さ１０〜２０μｍに形成し
た。
【００６２】（２）図３（Ｂ）を参照して上述した第１
実施例、第２実施例、第３実施例、又は、第４実施例の
ＩＣチップ２０を載置する（図１０（Ｃ））。
【００６３】（３）次に、ＩＣチップ２０を取り付けた
ヒートシンク３０を、ステンレス（ＳＵＳ）プレス板１
００Ａに載置する。そして、ガラスクロス等の心材にＢ
Ｔ（ビスマレイミドトリアジン）樹脂、エポキシ等の樹
脂を含浸させた未硬化のプリプレグを積層して成る厚さ
０．５mmのプリプレグ積層体３１αをヒートシンク３０
に載置する（図１１（Ａ））。プリプレグ積層体３１α
には、予めＩＣチップ２０の位置に通孔３２を設けてお
く。ここでは、心材に樹脂を含浸させたプリプレグを用
いているが、心材を備えない樹脂基板を用いることもで
きる。また、プリプレグの代わりに、種々の熱硬化性樹
脂、又は、熱硬化性樹脂と熱可塑性樹脂とを心材に含浸
させたシートを用いることができる。
【００６４】（４）ステンレス（ＳＵＳ）プレス板１０
０Ａ、１００Ｂで、上述した積層体を上下方向から加圧
する。この際に、プリプレグ３１αからエポキシ樹脂３
１βがしみ出し、通孔３２とＩＣチップ２０との間の空
間を充填すると共に、ＩＣチップ２０の上面を覆う。こ
れにより、ＩＣチップ２０と、プリプレグ積層体３１α
との上面が完全に平坦になる。（図１１（Ｂ））。この
ため、後述する工程でビルドアップ層を形成する際に、
バイアホール及び配線を適正に形成することができ、多
層プリント配線板の配線の信頼性を高めることができ
る。
【００６５】（５）この後、加熱して、プリプレグのエ
ポキシ樹脂を硬化させることで、ＩＣチップ２０を収容
するコア基板３１を形成する（図１１（Ｃ））。
【００６６】（６）上記工程を経た基板に、厚さ５０μ
ｍの熱硬化型エポキシ系樹脂シートを温度５０〜１５０
℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミ
ネートし、エポキシ系樹脂からなる層間樹脂絶縁層５０
を設ける（図１２（Ａ）参照）。真空圧着時の真空度
は、１０ｍｍＨｇである。
【００６７】（７）次に、波長１０．４μｍのＣＯ2ガ
スレーザにて、ビーム径５ｍｍ、トップハットモード、
パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショ
ットの条件で、層間樹脂絶縁層５０に直径６０μｍのバ
イアホール用開口４８を設ける（図１２（Ｂ）参照）。
クロム酸や過マンガン酸を用いて、開口４８内の樹脂残
りを除去する。ダイパッド２２上に銅製のトランジショ
ン層３８を設けることで、パッド２２上の樹脂残りを防
ぐことができ、これにより、パッド２２と後述するバイ
アホール６０との接続性や信頼性を向上させる。更に、
４０μｍ径パッド２２上に６０μｍ以上の径のトランジ
ション層３８を介在させることで、６０μｍ径のバイア
ホール用開口４８を確実に接続させることができる。な
お、ここでは、クロム酸を用いて樹脂残さを除去した
が、酸素プラズマを用いてデスミア処理を行うことも可
能である。
【００６８】（８）次に、過マンガン酸で層間樹脂絶縁
層５０の表面を粗化し、粗化面５０αを形成する（図１
２（Ｃ）参照）。
【００６９】（９）次に、粗化面５０αが形成された層
間樹脂絶縁層５０上に無電解めっき膜５２を設ける（図
１３（Ａ）参照）。無電解めっきとしては、銅、ニッケ
ルを用いることができる。その厚みとしては、０．３μ
ｍ〜１．２μｍの範囲がよい。０．３μｍ未満では、層
間樹脂絶縁層上に金属膜を形成することができないこと
がある。１．２μｍを越えると、エッチングによって金
属膜が残存してしまい、導体間の短絡を引き起こしやす
くなるからである。以下のめっき液及びめっき条件でめ
っき膜を形成させた。 〔無電解めっき水溶液〕 ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ 酒石酸 ０．２００ ｍｏｌ／ｌ 硫酸銅 ０．０３０ ｍｏｌ／ｌ ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ ＮａＯＨ ０．１００ ｍｏｌ／ｌ α、α′−ビピルジル １００ ｍｇ／ｌ ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ 〔無電解めっき条件〕３４℃の液温度で４０分間浸漬さ
せた。
【００７０】上記以外でも上述したプラズマ処理と同じ
装置を用い、Ｎｉ−Ｃｕ合金をターゲットにしたスパッ
タリングを、気圧０．６Ｐａ、温度８０℃、電力２００
Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃｕ合金５２を層
間樹脂絶縁層５０の表面に形成する。このとき、形成さ
れたＮｉ−Ｃｕ合金層５２の厚さは０．２μｍである。
【００７１】（１０）上記処理を終えた基板３０に、市
販の感光性ドライフィルムを貼り付け、フォトマスクフ
ィルムを載置して、１００ｍＪ／ｃｍ2で露光した後、
０．８％炭酸ナトリウムで現像処理し、厚さ２０μｍの
めっきレジスト５４を設ける。次に、以下の条件で電解
めっきを施して、厚さ１５μｍの電解めっき膜５６を形
成する（図１３（Ｂ）参照）。なお、電解めっき水溶液
中の添加剤は、アトテックジャパン社製のカパラシドＨ
Ｌである。
【００７２】 〔電解めっき水溶液〕 硫酸 ２．２４ ｍｏｌ／ｌ 硫酸銅 ０．２６ ｍｏｌ／ｌ 添加剤（アトテックジャパン製、カパラシドＨＬ） １９．５ ｍｌ／ｌ 〔電解めっき条件〕 電流密度 １Ａ／dm２ 時間 ６５分 温度 ２２±２℃
【００７３】（１１）めっきレジスト５４を５％ＮａＯ
Ｈで剥離除去した後、そのめっきレジスト下のめっき膜
層５２を硝酸および硫酸と過酸化水素の混合液を用いる
エッチングにて溶解除去し、めっき膜層５２と電解めっ
き膜５６からなる厚さ１６μｍの導体回路５８及びバイ
アホール６０を形成し、第二銅錯体と有機酸とを含有す
るエッチング液によって、粗化面５８α、６０αを形成
する（図１３（Ｃ）参照）。本実施例では、図１１
（Ｃ）を参照して上述したように、コア基板３１の上面
が完全に平滑に形成されているため、バイアホール６０
によりトランジション層３８に適切に接続を取ることが
できる。このため、多層プリント配線板の信頼性を高め
ることが可能となる。
【００７４】（１２）次いで、上記（６）〜（１１）の
工程を、繰り返すことにより、さらに上層の層間樹脂絶
縁層１５０及び導体回路１５８（バイアホール１６０を
含む）を形成する（図１４（Ａ）参照）。
【００７５】（１３）次に、ジエチレングリコールジメ
チルエーテル（ＤＭＤＧ）に６０重量％の濃度になるよ
うに溶解させた、クレゾールノボラック型エポキシ樹脂
（日本化薬社製）のエポキシ基５０％をアクリル化した
感光性付与のオリゴマー（分子量４０００）４６．６７
重量部、メチルエチルケトンに溶解させた８０重量％の
ビスフェノールＡ型エポキシ樹脂（油化シェル社製、商
品名：エピコート１００１）１５重量部、イミダゾール
硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）
１．６重量部、感光性モノマーである多官能アクリルモ
ノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、
同じく多価アクリルモノマー（共栄化学社製、商品名：
ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ
社製、商品名：Ｓ−６５）０．７１重量部を容器にと
り、攪拌、混合して混合組成物を調整し、この混合組成
物に対して光重量開始剤としてベンゾフェノン（関東化
学社製）２．０重量部、光増感剤としてのミヒラーケト
ン（関東化学社製）０．２重量部を加えて、粘度を２５
℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物
（有機樹脂絶縁材料）を得る。なお、粘度測定は、Ｂ型
粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの
場合はローターNo.４、６ｒｐｍの場合はローターNo.３
によった。
【００７６】（１４）次に、基板３０に、上記ソルダー
レジスト組成物を２０μｍの厚さで塗布し、７０℃で２
０分間、７０℃で３０分間の条件で乾燥処理を行った
後、ソルダーレジストレジスト開口部のパターンが描画
された厚さ５ｍｍのフォトマスクをソルダーレジスト層
７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光
し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開
口７１を形成する（図１４（Ｂ）参照）。
【００７７】（１５）次に、ソルダーレジスト層（有機
樹脂絶縁層）７０を形成した基板を、塩化ニッケル
（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム
（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム
（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無
電解ニッケルめっき液に２０分間浸漬して、開口部７１
に厚さ５μｍのニッケルめっき層７２を形成する。さら
に、その基板を、シアン化金カリウム（７．６×１０-3
ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏ
ｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ
／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ
／ｌ）を含む無電解めっき液に８０℃の条件で７．５分
間浸漬して、ニッケルめっき層７２上に厚さ０．０３μ
ｍの金めっき層７４を形成することで、導体回路１５８
に半田パッド７５を形成する（図１４（Ｃ）参照）。
【００７８】（１６）この後、ソルダーレジスト層７０
の開口部７１に、はんだペーストを印刷して、２００℃
でリフローすることにより、半田バンプ７６を形成す
る。最後に、ヒートシンク３０を、ダイシングなどによ
って個片に分割して多層プリント配線板１０を得る（図
１５参照）。
【００７９】上述した実施例では、層間樹脂絶縁層５
０、１５０に熱硬化型エポキシ系樹脂シートを用いた。
このエポキシ系樹脂には、難溶性樹脂、可溶性粒子、硬
化剤、その他の成分が含有されている。それぞれについ
て以下に説明する。
【００８０】本発明の製造方法において使用するエポキ
シ系樹脂は、酸または酸化剤に可溶性の粒子（以下、可
溶性粒子という）が酸または酸化剤に難溶性の樹脂（以
下、難溶性樹脂という）中に分散したものである。な
お、本発明で使用する「難溶性」「可溶性」という語
は、同一の酸または酸化剤からなる溶液に同一時間浸漬
した場合に、相対的に溶解速度の早いものを便宜上「可
溶性」と呼び、相対的に溶解速度の遅いものを便宜上
「難溶性」と呼ぶ。
【００８１】上記可溶性粒子としては、例えば、酸また
は酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒
子）、酸または酸化剤に可溶性の無機粒子（以下、可溶
性無機粒子）、酸または酸化剤に可溶性の金属粒子（以
下、可溶性金属粒子）等が挙げられる。これらの可溶性
粒子は、単独で用いても良いし、２種以上併用してもよ
い。
【００８２】上記可溶性粒子の形状は特に限定されず、
球状、破砕状等が挙げられる。また、上記可溶性粒子の
形状は、一様な形状であることが望ましい。均一な粗さ
の凹凸を有する粗化面を形成することができるからであ
る。
【００８３】上記可溶性粒子の平均粒径としては、０．
１〜１０μｍが望ましい。この粒径の範囲であれば、２
種類以上の異なる粒径のものを含有してもよい。すなわ
ち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均
粒径が１〜３μｍの可溶性粒子とを含有する等である。
これにより、より複雑な粗化面を形成することができ、
導体回路との密着性にも優れる。なお、本発明におい
て、可溶性粒子の粒径とは、可溶性粒子の一番長い部分
の長さである。
【００８４】上記可溶性樹脂粒子としては、熱硬化性樹
脂、熱可塑性樹脂等からなるものが挙げられ、酸あるい
は酸化剤からなる溶液に浸漬した場合に、上記難溶性樹
脂よりも溶解速度が速いものであれば特に限定されな
い。上記可溶性樹脂粒子の具体例としては、例えば、エ
ポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフ
ェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等から
なるものが挙げられ、これらの樹脂の一種からなるもの
であってもよいし、２種以上の樹脂の混合物からなるも
のであってもよい。
【００８５】また、上記可溶性樹脂粒子としては、ゴム
からなる樹脂粒子を用いることもできる。上記ゴムとし
ては、例えば、ポリブタジエンゴム、エポキシ変性、ウ
レタン変性、（メタ）アクリロニトリル変性等の各種変
性ポリブタジエンゴム、カルボキシル基を含有した（メ
タ）アクリロニトリル・ブタジエンゴム等が挙げられ
る。これらのゴムを使用することにより、可溶性樹脂粒
子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸
を用いて可溶性樹脂粒子を溶解する際には、強酸以外の
酸でも溶解することができ、酸化剤を用いて可溶性樹脂
粒子を溶解する際には、比較的酸化力の弱い過マンガン
酸塩でも溶解することができる。また、クロム酸を用い
た場合でも、低濃度で溶解することができる。そのた
め、酸や酸化剤が樹脂表面に残留することがなく、後述
するように、粗化面形成後、塩化パラジウム等の触媒を
付与する際に、触媒が付与されなたかったり、触媒が酸
化されたりすることがない。
【００８６】上記可溶性無機粒子としては、例えば、ア
ルミニウム化合物、カルシウム化合物、カリウム化合
物、マグネシウム化合物およびケイ素化合物からなる群
より選択される少なくとも一種からなる粒子等が挙げら
れる。
【００８７】上記アルミニウム化合物としては、例え
ば、アルミナ、水酸化アルミニウム等が挙げられ、上記
カルシウム化合物としては、例えば、炭酸カルシウム、
水酸化カルシウム等が挙げられ、上記カリウム化合物と
しては、炭酸カリウム等が挙げられ、上記マグネシウム
化合物としては、マグネシア、ドロマイト、塩基性炭酸
マグネシウム等が挙げられ、上記ケイ素化合物として
は、シリカ、ゼオライト等が挙げられる。これらは単独
で用いても良いし、２種以上併用してもよい。
【００８８】上記可溶性金属粒子としては、例えば、
銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、
マグネシウム、カルシウムおよびケイ素からなる群より
選択される少なくとも一種からなる粒子等が挙げられ
る。また、これらの可溶性金属粒子は、絶縁性を確保す
るために、表層が樹脂等により被覆されていてもよい。
【００８９】上記可溶性粒子を、２種以上混合して用い
る場合、混合する２種の可溶性粒子の組み合わせとして
は、樹脂粒子と無機粒子との組み合わせが望ましい。両
者とも導電性が低くいため樹脂シートの絶縁性を確保す
ることができるとともに、難溶性樹脂との間で熱膨張の
調整が図りやすく、樹脂シートからなる層間樹脂絶縁層
にクラックが発生せず、層間樹脂絶縁層と導体回路との
間で剥離が発生しないからである。
【００９０】上記難溶性樹脂としては、層間樹脂絶縁層
に酸または酸化剤を用いて粗化面を形成する際に、粗化
面の形状を保持できるものであれば特に限定されず、例
えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等
が挙げられる。また、これらの樹脂に感光性を付与した
感光性樹脂であってもよい。感光性樹脂を用いることに
より、層間樹脂絶縁層に露光、現像処理を用いてバイア
ホール用開口を形成することできる。これらのなかで
は、熱硬化性樹脂を含有しているものが望ましい。それ
により、めっき液あるいは種々の加熱処理によっても粗
化面の形状を保持することができるからである。
【００９１】上記難溶性樹脂の具体例としては、例え
ば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、
ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン
樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独
で用いてもよいし、２種以上を併用してもよい。さらに
は、１分子中に、２個以上のエポキシ基を有するエポキ
シ樹脂がより望ましい。前述の粗化面を形成することが
できるばかりでなく、耐熱性等にも優れてるため、ヒー
トサイクル条件下においても、金属層に応力の集中が発
生せず、金属層の剥離などが起きにくいからである。
【００９２】上記エポキシ樹脂としては、例えば、クレ
ゾールノボラック型エポキシ樹脂、ビスフェノールＡ型
エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェ
ノールノボラック型エポキシ樹脂、アルキルフェノール
ノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ
樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエ
ン型エポキシ樹脂、フェノール類とフェノール性水酸基
を有する芳香族アルデヒドとの縮合物のエポキシ化物、
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂
等が挙げられる。これらは、単独で用いてもよく、２種
以上を併用してもよい。それにより、耐熱性等に優れる
ものとなる。
【００９３】本発明で用いる樹脂シートにおいて、上記
可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散され
ていることが望ましい。均一な粗さの凹凸を有する粗化
面を形成することができ、樹脂シートにバイアホールや
スルーホールを形成しても、その上に形成する導体回路
の金属層の密着性を確保することができるからである。
また、粗化面を形成する表層部だけに可溶性粒子を含有
する樹脂シートを用いてもよい。それによって、樹脂シ
ートの表層部以外は酸または酸化剤にさらされることが
ないため、層間樹脂絶縁層を介した導体回路間の絶縁性
が確実に保たれる。
【００９４】上記樹脂シートにおいて、難溶性樹脂中に
分散している可溶性粒子の配合量は、樹脂シートに対し
て、３〜４０重量％が望ましい。可溶性粒子の配合量が
３重量％未満では、所望の凹凸を有する粗化面を形成す
ることができない場合があり、４０重量％を超えると、
酸または酸化剤を用いて可溶性粒子を溶解した際に、樹
脂シートの深部まで溶解してしまい、樹脂シートからな
る層間樹脂絶縁層を介した導体回路間の絶縁性を維持で
きず、短絡の原因となる場合がある。
【００９５】上記樹脂シートは、上記可溶性粒子、上記
難溶性樹脂以外に、硬化剤、その他の成分等を含有して
いることが望ましい。上記硬化剤としては、例えば、イ
ミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬
化剤、これらの硬化剤のエポキシアダクトやこれらの硬
化剤をマイクロカプセル化したもの、トリフェニルホス
フィン、テトラフェニルホスフォニウム・テトラフェニ
ルボレート等の有機ホスフィン系化合物等が挙げられ
る。
【００９６】上記硬化剤の含有量は、樹脂シートに対し
て０．０５〜１０重量％であることが望ましい。０．０
５重量％未満では、樹脂シートの硬化が不十分であるた
め、酸や酸化剤が樹脂シートに侵入する度合いが大きく
なり、樹脂シートの絶縁性が損なわれることがある。一
方、１０重量％を超えると、過剰な硬化剤成分が樹脂の
組成を変性させることがあり、信頼性の低下を招いたり
してしまうことがある。
【００９７】上記その他の成分としては、例えば、粗化
面の形成に影響しない無機化合物あるいは樹脂等のフィ
ラーが挙げられる。上記無機化合物としては、例えば、
シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂
としては、例えば、ポリイミド樹脂、ポリアクリル樹
脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラ
ニン樹脂、オレフィン系樹脂等が挙げられる。これらの
フィラーを含有させることによって、熱膨脹係数の整合
や耐熱性、耐薬品性の向上などを図り多層プリント配線
板の性能を向上させることができる。
【００９８】また、上記樹脂シートは、溶剤を含有して
いてもよい。上記溶剤としては、例えば、アセトン、メ
チルエチルケトン、シクロヘキサノン等のケトン類、酢
酸エチル、酢酸ブチル、セロソルブアセテートやトルエ
ン、キシレン等の芳香族炭化水素等が挙げられる。これ
らは単独で用いてもよいし、２種類以上併用してもよ
い。ただし、これらの層間樹脂絶縁層は、３５０℃以上
の温度を加えると溶解、炭化をしてしまう。
【００９９】[第２実施例]次に、本発明の第２実施例に
係る多層プリント配線板について、図１７を参照して説
明する。上述した第１実施例では、ＢＧＡを配設した場
合で説明した。第２実施例では、第１実施例とほぼ同様
であるが、図１７に示すように導電性接続ピン９６を介
して接続を取るＰＧＡ方式に構成されている。また、上
述した第１実施例では、バイアホールをレーザで形成し
たが、第２実施例では、フォトエッチングによりバイア
ホールを形成する。
【０１００】この第２実施例に係る多層プリント配線板
の製造方法について、図１６を参照して説明する。 （４）第１実施例と同様に、（１）〜（３）上記工程を
経た基板に、厚さ５０μｍの熱硬化型エポキシ系樹脂５
０を塗布する（図１６（Ａ）参照）。
【０１０１】（５）次に、バイアホール形成位置に対応
する黒円４９ａの描かれたフォトマスクフィルム４９を
層間樹脂絶縁層５０に載置し、露光する（図１６
（Ｂ））。
【０１０２】（６）ＤＭＴＧ液でスプレー現像し、加熱
処理を行うことで直径８５μｍのバイアホール用開口４
８を備える層間樹脂絶縁層５０を設ける（図１６（Ｃ）
参照）。
【０１０３】（７）、過マンガン酸、又は、クロム酸で
層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形
成する（図１６（Ｄ）参照）。以降の工程は、上述した
第１実施例と同様であるため、説明を省略する。
【０１０４】[第３実施例]次に、本発明の第３実施例に
係る多層プリント配線板の製造方法について説明する。
上述した第１、第２実施例では、プリプレグからコア基
板３０を形成した。これに対して、第３実施例では、プ
リプレグを硬化してなる樹脂基板をプリプレグによりヒ
ートシンク３０に固定する。
【０１０５】この第３実施例に係る多層プリント配線板
の製造方法について、図１８を参照して説明する。
【０１０６】（１）両面を粗化した銅箔３０に導電性接
着剤２９を介してＩＣチップ２０を取り付け、ステンレ
ス（ＳＵＳ）プレス板１００Ａに載置する。そして、ガ
ラスクロス等の心材にＢＴ（ビスマレイミドトリアジ
ン）樹脂、エポキシ等の樹脂を含浸させた未硬化のプリ
プレグ（０．２mm）３１αをヒートシンク３０に載置す
る。更に、プリプレグ３１αの上に、上記プリプレグを
積層し硬化させた樹脂基板（０．４mm）３１γを載置す
る（図１８（Ａ））。プリプレグ３１α、樹脂基板３１
γには、予めＩＣチップ２０の位置に通孔３２を設けて
おく。
【０１０７】（４）ステンレス（ＳＵＳ）プレス板１０
０Ａ、１００Ｂで、上述した積層体を上下方向から加圧
する。この際に、プリプレグ３１αからエポキシ樹脂３
１βがしみ出し、通孔３２とＩＣチップ２０との間の空
間を充填すると共に、ＩＣチップ２０の上面を覆う。こ
れにより、ＩＣチップ２０と、樹脂基板３１γとの上面
が完全に平坦になる。（図１８（Ｂ））。このため、後
述する工程でビルドアップ層を形成する際に、バイアホ
ール及び配線を適正に形成することができ、多層プリン
ト配線板の配線の信頼性を高めることができる。
【０１０８】（５）この後、加熱して、プリプレグのエ
ポキシ樹脂を硬化させることで、ＩＣチップ２０を収容
するコア基板３１を形成する（図１８（Ｃ））。以降の
工程は、第１実施例と同様であるため、説明を省略す
る。
【０１０９】
【発明の効果】本発明では、コア基板に埋設させるＩＣ
チップの裏面にヒートシンクを取り付けることで、ＩＣ
チップに発生する熱を逃がす。これにより、コア基板及
びコア基板上に形成される層間樹脂絶縁層の反りを防止
し、該層間樹脂絶縁層上のバイアホール、導体回路に断
線が生じることを無くすことができる。また、本発明の
上記構造により、リード部品を介さずに、ＩＣチップと
プリント配線板との接続を取ることができる。そのた
め、樹脂封止も不要となる。更に、リード部品や封止樹
脂に起因する不具合が起きないので、接続性や信頼性が
向上する。そして、ＩＣチップのパッドとプリント配線
板の導電層が直接接続されているので、電気特性も向上
させることができる。更に、従来のＩＣチップの実装方
法に比べて、ＩＣチップ〜基板〜外部基板までの配線長
も短くできて、ループインダクタンスを低減できる効果
もある。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施
例に係る半導体素子の製造工程図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施
例に係る半導体素子の製造工程図である。
【図３】（Ａ）、（Ｂ）は、本発明の第１実施例に係る
半導体素子の製造工程図である。
【図４】（Ａ）は、本発明の第１実施例に係るシリコン
ウエハーの平面図であり、（Ｂ）は、個片化された半導
体素子の平面図である。
【図５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の
第２実施例に係る半導体素子の製造工程図である。
【図６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第２実施
例に係る半導体素子の製造工程図である。
【図７】（Ａ）、（Ｂ）は、本発明の第２実施例に係る
半導体素子の製造工程図である。
【図８】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の
第３実施例に係る半導体素子の製造工程図である。
【図９】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の
第４実施例に係る半導体素子の製造工程図である。
【図１０】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実
施例に係る多層プリント配線板の製造工程図である。
【図１１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実
施例に係る多層プリント配線板の製造工程図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実
施例に係る多層プリント配線板の製造工程図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実
施例に係る多層プリント配線板の製造工程図である。
【図１４】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実
施例に係る多層プリント配線板の製造工程図である。
【図１５】本発明の第１実施例に係る多層プリント配線
板の断面図である。
【図１６】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明
の第２実施例に係る多層プリント配線板の製造工程図で
ある。
【図１７】本発明の第２実施例に係る多層プリント配線
板の断面図である。
【図１８】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第３実
施例に係る多層プリント配線板の製造工程図である。
【符号の説明】
２０ ＩＣチップ（半導体素子） ２２ ダイパッド ２４ パッシベーション膜 ３０ ヒートシンク ３１ コア基板 ３２ 通孔 ３６ 樹脂層 ３８ トランジション層 ５０ 層間樹脂絶縁層 ５８ 導体回路 ６０ バイアホール ７０ ソルダーレジスト層 ７６ 半田バンプ ９０ ドータボード ９６ 導電性接続ピン ９７ 導電性接着剤 １２０ ＩＣチップ １５０ 層間樹脂絶縁層 １５８ 導体回路 １６０ バイアホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 Ｈ０１Ｌ 23/12 Ｆ Ｎ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基板上に、層間絶縁層と導体回路が繰り
    返し積層されて、バイアホールを介して電気的接続を取
    るプリント配線板において、 前記基板に、半導体素子が収容、収納あるいは埋め込ま
    れ、 前記半導体素子の裏面には、金属又はセラミックからな
    るヒートシンクが配設されていることを特徴とする多層
    プリント配線板。
  2. 【請求項２】 前記半導体素子は、前記ヒートシンクに
    導電性接着剤を介して固定されていることを特徴とする
    請求項１の多層プリント配線板。
  3. 【請求項３】 前記半導体素子のダイパッド上に、トラ
    ンジションを設けて前記バイアホールと接続したことを
    特徴とする請求項１又は２の多層プリント配線板。
  4. 【請求項４】 少なくとも以下の（ａ）〜（ｄ）の工程
    を有することを特徴とする多層プリント配線板の製造方
    法： （ａ）金属又はセラミックからなるヒートシンクに半導
    体素子を載置する工程； （ｂ）前記半導体素子に対応する通孔を有し、未硬化樹
    脂を心材に含浸するシートを、前記ヒートシンクに載置
    する工程； （ｃ）前記シートを加圧してコア基板を形成する工程； （ｄ）前記コア基板の上面にビルドアップ層を形成する
    工程。
  5. 【請求項５】 少なくとも以下の（ａ）〜（ｅ）の工程
    を有することを特徴とする多層プリント配線板の製造方
    法： （ａ）半導体素子のダイパッド上にトランジション層を
    形成する工程； （ｂ）金属又はセラミックからなるヒートシンクに前記
    半導体素子を載置する工程； （ｃ）前記半導体素子に対応する通孔を有し、未硬化樹
    脂を心材に含浸するシートを、前記ヒートシンクに載置
    する工程； （ｄ）前記シートを加圧してコア基板を形成する工程； （ｅ）前記コア基板の上面にビルドアップ層を形成する
    工程。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100595890B1 (ko) 2004-01-27 2006-06-30 가시오게산키 가부시키가이샤 반도체장치 및 그 제조방법
KR100651076B1 (ko) * 2002-12-24 2006-11-30 가시오게산키 가부시키가이샤 반도체장치
US7183639B2 (en) 2003-01-16 2007-02-27 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
KR100699316B1 (ko) * 2004-01-27 2007-03-26 가시오게산키 가부시키가이샤 광센서모듈
WO2007043639A1 (ja) * 2005-10-14 2007-04-19 Fujikura Ltd. プリント配線基板及びプリント配線基板の製造方法
KR100716815B1 (ko) * 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
JP2007258544A (ja) * 2006-03-24 2007-10-04 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2008205124A (ja) * 2007-02-19 2008-09-04 Fujikura Ltd 電子部品内蔵型配線基板及びその製造方法
JP2008205123A (ja) * 2007-02-19 2008-09-04 Fujikura Ltd 電子部品内蔵型配線基板及びその実装部品
KR100872125B1 (ko) 2007-05-29 2008-12-05 삼성전기주식회사 반도체 패키지 및 그 제조방법
US7553698B2 (en) 2003-05-21 2009-06-30 Casio Computer Co., Ltd. Semiconductor package having semiconductor constructing body and method of manufacturing the same
US7727802B2 (en) * 2004-06-30 2010-06-01 Shinko Electric Industries Co., Ltd. Method for fabricating an electronic component embedded substrate
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
US9741647B2 (en) 2010-11-15 2017-08-22 Shinko Electric Industries Co., Ltd. Wiring substrate, semiconductor device, and method of manufacturing wiring substrate
KR20230013414A (ko) * 2021-07-19 2023-01-26 주식회사 네패스라웨 반도체 패키지
KR20230015714A (ko) * 2021-07-23 2023-01-31 주식회사 네패스라웨 반도체 패키지

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321408A (ja) * 1996-05-31 1997-12-12 Nec Corp 電子回路基板の高密度実装構造
JPH10189635A (ja) * 1998-01-07 1998-07-21 Casio Comput Co Ltd 半導体装置の接合方法
JPH10284632A (ja) * 1997-04-08 1998-10-23 Fujitsu Ltd 回路基板及びその製造方法
JPH10321634A (ja) * 1997-05-22 1998-12-04 Citizen Watch Co Ltd 突起電極の製造方法
JPH1154939A (ja) * 1997-07-31 1999-02-26 Kyocera Corp 配線基板
JPH11176977A (ja) * 1997-12-08 1999-07-02 Mitsubishi Gas Chem Co Inc 金属芯入りキャビティ型プリント配線板
JPH11233678A (ja) * 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Ｉｃパッケージの製造方法
JP2000260902A (ja) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd 配線基板
JP2000323645A (ja) * 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321408A (ja) * 1996-05-31 1997-12-12 Nec Corp 電子回路基板の高密度実装構造
JPH10284632A (ja) * 1997-04-08 1998-10-23 Fujitsu Ltd 回路基板及びその製造方法
JPH10321634A (ja) * 1997-05-22 1998-12-04 Citizen Watch Co Ltd 突起電極の製造方法
JPH1154939A (ja) * 1997-07-31 1999-02-26 Kyocera Corp 配線基板
JPH11176977A (ja) * 1997-12-08 1999-07-02 Mitsubishi Gas Chem Co Inc 金属芯入りキャビティ型プリント配線板
JPH10189635A (ja) * 1998-01-07 1998-07-21 Casio Comput Co Ltd 半導体装置の接合方法
JPH11233678A (ja) * 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Ｉｃパッケージの製造方法
JP2000260902A (ja) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd 配線基板
JP2000323645A (ja) * 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100651076B1 (ko) * 2002-12-24 2006-11-30 가시오게산키 가부시키가이샤 반도체장치
US7192805B2 (en) 2002-12-24 2007-03-20 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
USRE41369E1 (en) 2002-12-24 2010-06-08 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US7445964B2 (en) 2003-01-16 2008-11-04 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US7183639B2 (en) 2003-01-16 2007-02-27 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US7553698B2 (en) 2003-05-21 2009-06-30 Casio Computer Co., Ltd. Semiconductor package having semiconductor constructing body and method of manufacturing the same
KR100699316B1 (ko) * 2004-01-27 2007-03-26 가시오게산키 가부시키가이샤 광센서모듈
KR100595890B1 (ko) 2004-01-27 2006-06-30 가시오게산키 가부시키가이샤 반도체장치 및 그 제조방법
US7378645B2 (en) 2004-01-27 2008-05-27 Casio Computer Co., Ltd. Optical sensor module with semiconductor device for drive
US7727802B2 (en) * 2004-06-30 2010-06-01 Shinko Electric Industries Co., Ltd. Method for fabricating an electronic component embedded substrate
KR100716815B1 (ko) * 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
US7849591B2 (en) 2005-10-14 2010-12-14 Fujikura Ltd. Method of manufacturing a printed wiring board
JP4592751B2 (ja) * 2005-10-14 2010-12-08 株式会社フジクラ プリント配線基板の製造方法
JPWO2007043639A1 (ja) * 2005-10-14 2009-04-16 株式会社フジクラ プリント配線基板及びプリント配線基板の製造方法
WO2007043639A1 (ja) * 2005-10-14 2007-04-19 Fujikura Ltd. プリント配線基板及びプリント配線基板の製造方法
JP4668822B2 (ja) * 2006-03-24 2011-04-13 日本特殊陶業株式会社 配線基板の製造方法
JP2007258544A (ja) * 2006-03-24 2007-10-04 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2008205124A (ja) * 2007-02-19 2008-09-04 Fujikura Ltd 電子部品内蔵型配線基板及びその製造方法
JP2008205123A (ja) * 2007-02-19 2008-09-04 Fujikura Ltd 電子部品内蔵型配線基板及びその実装部品
KR100872125B1 (ko) 2007-05-29 2008-12-05 삼성전기주식회사 반도체 패키지 및 그 제조방법
US9741647B2 (en) 2010-11-15 2017-08-22 Shinko Electric Industries Co., Ltd. Wiring substrate, semiconductor device, and method of manufacturing wiring substrate
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
KR20230013414A (ko) * 2021-07-19 2023-01-26 주식회사 네패스라웨 반도체 패키지
KR102550141B1 (ko) * 2021-07-19 2023-07-03 네패스 하임 반도체 패키지
KR20230015714A (ko) * 2021-07-23 2023-01-31 주식회사 네패스라웨 반도체 패키지
KR102550142B1 (ko) * 2021-07-23 2023-07-03 네패스 하임 반도체 패키지

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