JP4592751B2 - プリント配線基板の製造方法 - Google Patents

プリント配線基板の製造方法 Download PDF

Info

Publication number
JP4592751B2
JP4592751B2 JP2007513563A JP2007513563A JP4592751B2 JP 4592751 B2 JP4592751 B2 JP 4592751B2 JP 2007513563 A JP2007513563 A JP 2007513563A JP 2007513563 A JP2007513563 A JP 2007513563A JP 4592751 B2 JP4592751 B2 JP 4592751B2
Authority
JP
Japan
Prior art keywords
electrode
substrate
semiconductor device
conductive paste
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007513563A
Other languages
English (en)
Other versions
JPWO2007043639A1 (ja
Inventor
誠裕 岡本
彰二 伊藤
知 中尾
孝直 鈴木
聡 奥出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Publication of JPWO2007043639A1 publication Critical patent/JPWO2007043639A1/ja
Application granted granted Critical
Publication of JP4592751B2 publication Critical patent/JP4592751B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、２層以上の配線層を有し、ＩＣまたはセンサ等の部品を内包する多層配線板に関し、特に配線層の生産性を著しく向上できるプリント配線基板の製造方法に関する。
従来、ウエハプロセスで製造される素子と外部の回路または機器とを電気的に接続し、この素子からの信号伝達及び素子ヘの給電を外部から行うため、パッケージ基板が使われている。従来のパッケージ基板には、図１に示すように、個片化されたＩＣチップ１０１を、再配線層１０２が形成されＩＣチップよりも大きな基板１０３上に搭載し、再配線層１０２とＩＣチップ１０１とを金ワイヤ１０４などで接続したものが用いられている。
また、従来、図２に示すように、ベアチップのＩＣ１０１に金属バンプ１０５を形成し、異方性導電接着剤１０６を用いて、再配線層１０２が形成された基板に実装するパッケージ方式も採用されている。
しかしながら、近年の携帯電子機器の多機能化に伴い、半導体デバイスにも、さらなる小型化が要求されており、その多くは、ＩＣの高集積化よりもパッケージの小型化に焦点が当てられている。
近年、究極の小型パッケージとして、ビルドアップ法のみで構成されるウエハレベル・チップスケールパッケージ（以下、「ＷＬＣＳＰ」という。）が開発されている。このＷＬＣＳＰは、図３に示すように、シリコンウエハ１０１を土台として、ＩＣ１０１上に、直接配線（再配線層１０２）をビルドアップ法で形成するものであり、パッケージサイズがチップサイズと等しくなる最小のパッケージである。
しかし、実装基板の端子ピッチのルールによってパッケージ上に配置できる端子数が制限されるため、ＷＬＣＳＰの適用は、ピン数の少ない素子に限定される。このようなＷＬＣＳＰにおける制約を拡大する技術として、チップ内蔵基板が提案されている。このチップ内蔵基板は、基板上に載置されたＩＣチップをビルドアップ技術のみで再配線層を構築する。
前述のチップ内蔵基板のように、コアを有さずにビルドアップ法のみで形成される配線板は、ウエハプロセス技術で作製された微細配線を有する素子を接続するため基板として適している。しかし、その作製プロセスのコストは、一般的なプリント基板、すなわち、銅箔をエッチングして回路を作製し接着によって多層化するものに比べ極めて高いものになっている。また、チップ内蔵基板における加工は、必要な配線層の数だけシリーズに行う必要があるため、作製に要する期間が長くなり、また、歩留まりも、工程数の分だけ累積されるため、低くなりがちである。
また、ポリイミドをベースとしてこれらの配線を積層して多層化した多層基板においては、同一層内の配線を高精細化することは可能であるが、層間の接続は、機械的な位置合わせ精度に依存する。そのため、このような多層基板において、層間接続部には、層間のアライメント誤差を考慮した設計が必要となり、ビア（貫通電極）のピッチに制約が生じる。
本発明は、容易な工程により作製でき、また、コストの上昇や歩留まりの低下を招来することがなく、高精細な部品を実装した多層のプリント配線基板の製造方法を提供することにある。
前述のように、チップ内蔵基板のような構造のビルドアップ法のみで形成される配線板は、工程が多く高価である。一方、チップ実装できるプリント基板は、同一層内での微細化はできるものの、多層化する際には、アライメントの精度に依存するため、高精細なものは困難である。
そこで、本発明の製造方法に係るプリント配線基板は、以下の構成のいずれか一を有することにより、容易な工程で、高精細な部品を実装した多層のプリント配線基板を提供することができるものである。
〔構成１〕
接着性を有する絶縁基材及びこの絶縁基材の一方の面に形成された導電層からなる少なくとも一の配線付き基材と、この配線付き基材の導電層に接続され絶縁基材を貫通してこの絶縁基材の他方の面に臨んでいる導電性ペーストからなる貫通電極と、半導体基板に形成された電極に接続された再配線部を有する半導体装置とを備え、半導体装置は、再配線部を貫通電極に接続させ、配線付き基材の絶縁基材中に埋め込まれており、半導体装置の再配線部と配線付き基材とは、再配線層を構成していることを特徴とするプリント配線基板。
本構成を有することにより、容易な工程で、高精細な部品を実装した多層配線板を提供できる。
〔構成２〕
絶縁基材及びこの絶縁基材の一方の面に形成された導電層からなる少なくとも一の配線付き基材と、この絶縁基材の他方の面に形成された接着層と、配線付き基材の導電層に接続され絶縁基材及び接着層を貫通してこの絶縁基材の他方の面に臨んでいる導電性ペーストからなる貫通電極と、半導体基板に形成された電極に接続された再配線部を有する半導体装置とを備え、半導体装置は、再配線部を貫通電極に接続させ、接着層中に埋め込まれており、半導体装置の再配線部と配線付き基材とは、再配線層を構成していることを特徴とするプリント配線基板。
本構成を有することにより、容易な工程で、高精細な部品を実装した多層配線板を提供できる。
〔構成３〕
上記〔構成１〕、または、上記〔構成２〕を有するプリント配線基板において、半導体装置を介して配線付き基材に対向する支持基板を備え、配線付き基材と支持基板との間には、半導体装置の設置領域を除く領域にスペーサが配置されていることを特徴とするものである。
本構成を有することにより、スペーサ及び支持基板が配置されているので、絶縁基材、あるいは、接着層の流動を抑えることができ、反りを少なくすることができる。
また、本発明の製造方法に係るプリント配線基板は、以下の構成を有することにより、容易な工程で、高精細な部品を実装した多層のプリント配線基板を製造することができるものである。
〔構成４〕
接着性を有する絶縁基材及びこの絶縁基材の一方の面に形成された導電層からなる少なくとも一の配線付き基材と、この配線付き基材の導電層に接続され絶縁基材を貫通してこの絶縁基材の他方の面に臨んでいる導電性ペーストからなる貫通電極と、半導体基板に形成された電極に接続された再配線部を有する半導体装置とを備え、半導体装置は、再配線部を貫通電極に接続させ、配線付き基材の絶縁基材中に埋め込まれており、半導体装置の再配線部の反対側の面に接着層を介して支持基板が配置されており、半導体装置の再配線部と配線付き基材とは、再配線層を構成しているプリント配線基板。
本構成を有することにより、容易な工程で、高精細な部品を実装した多層配線板を提供できる。また、支持基板が配置されていることにより、絶縁基材、あるいは、接着層の流動を抑えることができ、反りを少なくすることができる。
〔構成５〕
絶縁基材及びこの絶縁基材の一方の面に形成された導電層からなる少なくとも一の配線付き基材と、この絶縁基材の他方の面に形成された接着層と、配線付き基材の導電層に接続され絶縁基材及び接着層を貫通してこの絶縁基材の他方の面に臨んでいる導電性ペーストからなる貫通電極と、半導体基板に形成された電極に接続された再配線部を有する半導体装置とを備え、半導体装置は、再配線部を貫通電極に接続させ、接着層中に埋め込まれており、半導体装置の再配線部の反対側の面に接着層を介して支持基板が配置されており、半導体装置の再配線部と配線付き基材とは、再配線層を構成していることを特徴とするプリント配線基板。
本構成を有することにより、容易な工程で、高精細な部品を実装した多層配線板を提供できる。また、支持基板が配置されていることにより、絶縁基材、あるいは、接着層の流動を抑えることができ、反りを少なくすることができる。
〔構成６〕
接着性を有する絶縁基材及びこの絶縁基材の一方の面に形成された導電層からなる少なくとも一の配線付き基材と、この配線付き基材の導電層に接続され絶縁基材を貫通してこの絶縁基材の他方の面に臨んでいる導電性ペーストからなる貫通電極と、半導体基板に形成された電極に接続された再配線部を有する半導体装置とを備え、半導体装置は、再配線部を貫通電極に接続させ、配線付き基材の絶縁基材中に埋め込まれており、半導体装置の再配線部の反対側の面に少なくとも一部に熱伝導率が０．４Ｗ／ｍ・Ｋ以上の導熱性材料を含む接着層を介して支持基板が配置されており、半導体装置の再配線部と配線付き基材とは、再配線層を構成していることを特徴とするプリント配線基板。
本構成を有することにより、容易な工程で、高精細な部品を実装した多層配線板を提供できる。また、支持基板が配置されていることにより、絶縁基材、あるいは、接着層の流動を抑えることができ、反りを少なくすることができる。
〔構成７〕
絶縁基材及びこの絶縁基材の一方の面に形成された導電層からなる少なくとも一の配線付き基材と、この絶縁基材の他方の面に形成された接着層と、配線付き基材の導電層に接続され絶縁基材及び接着層を貫通してこの絶縁基材の他方の面に臨んでいる導電性ペーストからなる貫通電極と、半導体基板に形成された電極に接続された再配線部を有する半導体装置とを備え、半導体装置は、再配線部を貫通電極に接続させ、接着層中に埋め込まれており、半導体装置の再配線部の反対側の面に少なくとも一部に熱伝導率が０．４Ｗ／ｍ・Ｋ以上の導熱性材料を含む接着層を介して支持基板が配置されており、半導体装置の再配線部と配線付き基材とは、再配線層を構成していることを特徴とするプリント配線基板。
本構成を有することにより、容易な工程で、高精細な部品を実装した多層配線板を提供できる。また、支持基板が配置されていることにより、絶縁基材、あるいは、接着層の流動を抑えることができ、反りを少なくすることができる。
〔構成８〕
上記〔構成４〕乃至上記〔構成７〕のいずれかの構成を有するプリント配線基板において、配線付き基材と支持基板との間には、半導体装置の設置領域を除く領域にスペーサが配置されていることを特徴とするものである。
本構成を有することにより、絶縁基材、あるいは、接着層の流動を抑えることができ、反りを少なくすることができる。
〔構成９〕
上記〔構成１〕乃至上記〔構成８〕のいずれか一を有するプリント配線基板において、配線付き基材を複数枚有しており、これら配線付き基材の導電層同士間を接続する貫通電極を備え、これら配線付き基材の導電層同士間を接続する貫通電極と、一の配線付き基材の導電層及び半導体装置の再配線部間を接続する貫通電極とは、同一の材料からなることを特徴とするものである。
本構成を有することにより、配線付き基材同士の層間接続で使用する貫通電極と、半導体装置との接続を行う貫通電極とが同一材料からなるので、製造が容易となる。
〔構成１０〕
絶縁基材及びこの絶縁基材の一方の面に形成された導電層からなる少なくとも一の第１の配線付き基材と、前記第１の配線付き基材の前記導電層に接続され、前記絶縁基材を貫通してこの絶縁基材の他方の面に臨んでいる導電性ペーストからなる第１の貫通電極と、絶縁基材及びこの絶縁基材の他方の面に形成された導電層からなる少なくとも一の第２の配線付き基材と、前記第２の配線付き基材の前記導電層に接続され、この第２の配線付き基材の絶縁基材を貫通して、前記第１の配線付き基材の前記導電層に電気的に接続される第２の貫通電極と、半導体基板に形成された電極に接続された再配線部を有する半導体装置とを備え、前記半導体装置は、前記第１の配線付き基材及び前記第２の配線付き基材の間に位置し、前記再配線部を前記第１の貫通電極に接続させており、前記半導体装置の再配線部と前記第１の配線付き基材とは、再配線層を構成していることを特徴とするプリント配線基板。
本構成を有することにより、半導体装置を挟む第１と第２の配線付き基材に端子を配置することができ、実装密度を高めることができる。
また、本発明に係るプリント配線基板の製造方法は、以下の構成を有することにより、容易な工程で、高精細な部品を実装した多層のプリント配線基板を製造することができる
〔構成１１〕
本発明は、プリント配線基板の製造方法であって、一方の面に導電層が形成され熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる絶縁基材にビアホールを形成しこのビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を貫通電極に対して位置合わせしこの半導体装置を絶縁基材に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、絶縁基材同士の接着及び絶縁基材と半導体装置との接着並びに貫通電極をなす導電性ペーストの硬化を単一工程としての加熱プレスによって行う工程とを有することを特徴とするものである。
〔構成１２〕
本発明は、プリント配線基板の製造方法であって、一方の面に導電層が形成され他方の面が接着層となされた絶縁基材にビアホールを形成しこのビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を貫通電極に対して位置合わせしこの半導体装置を絶縁基材の接着層に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、絶縁基材同士の接着及び絶縁基材と半導体装置との接着並びに貫通電極をなす導電性ペーストの硬化を単一工程としての加熱プレスによって行う工程とを有することを特徴とするものである。
〔構成１３〕
本発明は、プリント配線基板の製造方法であって、一方の面に導電層が形成され熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる絶縁基材にビアホールを形成しこのビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を貫通電極に対して位置合わせし接着層が形成された支持基板を該接着層を半導体装置の再配線部の反対側の面に接触させて配置しこの半導体装置を絶縁基材に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、絶縁基材と半導体装置との接着並びに貫通電極をなす導電性ペーストの硬化を単一工程としての加熱プレスによって行う工程とを有することを特徴とするものである。
〔構成１４〕
本発明は、プリント配線基板の製造方法であって、一方の面に導電層が形成され他方の面が接着層となされた絶縁基材にビアホールを形成しこのビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を貫通電極に対して位置合わせし接着層が形成された支持基板を該接着層を半導体装置の再配線部の反対側の面に接触させて配置しこの半導体装置を絶縁基材の接着層に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、絶縁基材と半導体装置との接着並びに貫通電極をなす導電性ペーストの硬化を単一工程としての加熱プレスによって行う工程とを有することを特徴とするものである。
〔構成１５〕
本発明は、プリント配線基板の製造方法であって、一方の面に導電層が形成され熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる絶縁基材にビアホールを形成しこのビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を貫通電極に対して位置合わせし少なくとも一部に熱伝導率が０．４Ｗ／ｍ・Ｋ以上の導熱性材料を含む接着層が形成された支持基板を該接着層を半導体装置の再配線部の反対側の面に接触させて配置しこの半導体装置を絶縁基材の接着層に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、絶縁基材と半導体装置との接着並びに貫通電極をなす導電性ペーストの硬化を単一工程としての加熱プレスによって行う工程とを有することを特徴とするものである。
〔構成１６〕
本発明は、プリント配線基板の製造方法であって、一方の面に導電層が形成され他方の面が接着層となされた絶縁基材にビアホールを形成しこのビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を貫通電極に対して位置合わせし少なくとも一部に熱伝導率が０．４Ｗ／ｍ・Ｋ以上の導熱性材料を含む接着層が形成された支持基板を該接着層を半導体装置の再配線部の反対側の面に接触させて配置しこの半導体装置を絶縁基材の接着層に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、絶縁基材と半導体装置との接着並びに貫通電極をなす導電性ペーストの硬化を単一工程としての加熱プレスによって行う工程とを有することを特徴とするものである。
なお、〔構成１１〕乃至〔構成１６〕において、前記絶縁基材が複数設けられる場合、これら絶縁基材同士の接着は前記単一工程としての加熱プレスにおいて行われることが好ましい。
〔構成１７〕
本発明は、プリント配線基板の製造方法であって、一方の面に導電層が形成された第１の絶縁基材にビアホールを形成し、このビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を、前記貫通電極に対して位置合わせし、この半導体装置を層間接着材を介して前記第１の絶縁基材に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、他方の面に導電層が形成された第２の絶縁基材にビアホールを形成し、このビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、前記第２の絶縁基材を前記第１の絶縁基材に対して層間接着材を介して積層させ、これら各絶縁基材間に前記半導体装置を挟み込むとともに、これら各絶縁基材の貫通電極同士を当接させる工程と、前記層間接着材による接着及び前記貫通電極となる導電性ペーストの硬化を、単一工程としての加熱プレスによって同時に行う工程と、を有することを特徴とするものである。
図１は、従来のプリント配線基板の構成を示す断面図である。 図２は、従来の他のプリント配線基板の構成を示す断面図である。 図３は、従来のさらに他のプリント配線基板の構成を示す断面図である。 図４は、本発明の第１の実施の形態に係るプリント配線基板の構成を示す断面図である。 図５（ａ）〜（ｆ）は、本発明の第１の実施の形態に係るプリント配線基板の製造方法を示す工程断面図である。 図６（ａ）〜（ｄ）は、本発明の第１の実施の形態に係るプリント配線基板に内蔵されるＩＣチップの製造方法を示す工程断面図である。 図７（ａ）〜（ｃ）は、本発明の第１の実施の形態に係るプリント配線基板１Ａの製造方法における各工程（後半の工程）を示す工程断面図である。 図８は、本発明の第２の実施の形態に係るプリント配線基板の構成を示す断面図である。 図９は、本発明の第３の実施の形態に係るプリント配線基板の構成を示す断面図である。 図１０は、本発明の第４の実施の形態に係るプリント配線基板の構成を示す断面図である。 図１１（ａ）〜（ｃ）は、本発明の第４の実施の形態に係るプリント配線基板の製造方法の各工程（後半の工程）を示す断面図である。 図１２（ａ）〜（ｃ）は、本発明の第４の実施の形態に係るプリント配線基板に内蔵されるＩＣチップの製造方法を示す工程断面図である。 図１３は、本発明の第５の実施の形態に係るプリント配線基板の構成を示す断面図である。 図１４は、本発明の第６の実施の形態に係るプリント配線基板の構成を示す断面図である。 図１５は、本発明の第７の実施の形態に係るプリント配線基板の構成を示す断面図である。 図１６（ａ）〜（ｃ）は、本発明の第７の実施の形態に係るプリント配線基板の製造方法の各工程（後半の工程）を示す断面図である。 図１７は、本発明の第８の実施の形態に係るプリント配線基板の構成を示す断面図である。 図１８は、本発明の第１の参考例に係るプリント配線基板の構成を示す断面図である。 図１９は、本発明の第９の実施の形態に係るプリント配線基板の構成を示している。 図２０（ａ）〜（ｆ）は、本発明の第９の実施の形態に係るプリント配線基板の製造方法における各工程（前半の工程）を示す断面図である。 図２１（ａ）〜（ｄ）は、本発明の第９の実施の形態第２の配線付き基材の作製例を示す断面図である。 図２２（ａ）〜（ｄ）は、本発明の第９の実施の形態に係るプリント配線基板の製造方法における各工程（後半の工程）を示す断面図である。 図２３は、本発明の第２の参考例に係るプリント配線基板の構成を示す断面図である。 図２４は、本発明の第１０の実施の形態に係るプリント配線基板の構成を示す断面図である。 図２５（ａ）〜（ｆ）は、本発明の第３の参考例に係るプリント配線基板の製造方法を示す工程断面図である。 図２６（ａ）および（ｂ）は、本発明の第３の参考例に係るプリント配線基板の製造方法を示す工程断面図である。 図２７（ａ）および（ｂ）は、本発明の第３の参考例に係るプリント配線基板の製造方法を示す工程断面図である。 図２８は、本発明の第１１の実施の形態に係るプリント配線基板を示す断面図である。 図２９（ａ）および（ｂ）は、本発明の第１１の実施の形態に係るプリント配線基板の製造方法を示す工程断面図である。 図３０（ａ）〜（ｄ）は、本発明の第１１の実施の形態に係るケーブル配線板の製造方法を示す工程断面図である。 図３１は、本発明の第１１の実施の形態のプリント配線基板の変形例を示す断面図である。 図３２は、本発明の他の実施の形態を示すプリント配線基板の構成を示す断面図である。 図３３は、本発明の他の実施の形態を示すプリント配線基板の構成を示す断面図である。
以下、本発明を実施するための最良の形態について図面を参照して説明する。
〔第１の実施の形態〕
図４は、本発明の第１の実施の形態に係るプリント配線基板１Ａの構成を示す断面図である。
本発明に係るプリント配線基板（多層配線板）１Ａは、図４に示すように、再配線層の一部となる再配線部を構成する導体層（ＩＣ再配線層）１５が形成され、支持基板２上に設置された半導体装置であるＩＣチップ３上に、予め個別に作製された配線付き基材４Ａ，４Ｂを積層し、一括で多層化することにより大略構成されている。
ＩＣチップ３に形成された導体層１５と、配線付き基材４Ａとは、それぞれの層間導通用パッドが導電性ペーストからなる貫通電極５Ａによって接続されており、再配線部を構成している。また、ＩＣチップ３は、配線付き基材４Ａに含まれる絶縁基材中に埋め込まれている。
図５（ａ）〜（ｆ）は、本実施の形態に係るプリント配線基板１Ａの製造方法における各工程（前半の工程）を示す断面図である。
以下、図５を用いて、このプリント配線基板の製造方法について説明する。
〔１〕
図５（ａ）に示すように、ポリイミド樹脂フィルムからなる絶縁層７Ａの片面に導電層となる銅箔８が設けてある片面銅張板（以下、ＣＣＬ（Copper Clad Laminate）という。）に、フォトリソグラフィーにより図示しないエッチングレジストを形成した後に、塩化第二鉄を主成分とするエッチャントを用いて、化学エッチングにより、図５中の（ｂ）に示すように、回路パターン８Ａを形成する。
本実施の形態では、絶縁層７Ａの厚さが２５μｍ、銅箔８の厚さが１２μｍのＣＣＬを使用した。なお、ＣＣＬとしては、銅箔８にポリイミドワニスを塗布してワニスを硬化させた、いわゆるキャスティング法により作製されたものを使用してもよい。また、この他に、ＣＣＬとしては、ポリイミド樹脂フィルム上にシード層をスパッタし、めっきにより銅を成長させたＣＣＬや、圧延または電解銅箔とポリイミド樹脂フィルムとを接着剤によって貼りあわせたＣＣＬを使用することができる。
また、絶縁層７Ａは、必ずしもポリイミド樹脂フィルムでなくともよく、液晶ポリマーなどのプラスチックフィルムを使用することもできる。また、銅のエッチャントは、塩化第二鉄を主成分とするものに限らず、塩化第二銅を主成分とするエッチャントを用いてもよい。
〔２〕
図５（ｃ）に示すように、上記〔１〕の工程を経たＣＣＬの、回路パターン８Ａとは反対側の面に、層間接着材９Ａ及び樹脂フィルム１０を加熱圧着により貼り合わせる。層間接着材９Ａとしては、２５μｍ厚のエポキシ系熱硬化性フィルム接着材を使用し、樹脂フィルム１０は、２５μｍ厚のポリイミドフィルムを使用した。加熱圧着には真空ラミネータを用い、減圧下の雰囲気中にて、層間接着材９の硬化温度以下の温度で、０．３ＭＰａの圧力でプレスして貼り合わせた。絶縁層７Ａ及び層間接着材９Ａは、接着性を有する絶縁基材を構成する。なお、絶縁層７Ａとして、それ自身が熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる接着性を有するものを用いれば、層間接着材９を貼り合わせる必要はない。
ここで使用する層間接着材９Ａは、エポキシ系の熱硬化性フィルム接着材に限定されることはなく、アクリル系などの接着材も使用できるし、熱可塑性ポリイミドなどに代表される熱可塑性接着材であってもよい。また、層間接着材９Ａは、必ずしもフィルム状でなくともよく、ワニス状の樹脂を塗布して用いてもよい。樹脂フィルム１０は、ポリイミドの他に、ＰＥＴ（ポリエチレンテレフタレート：poly ethylene terephthalate）やＰＥＮ（ポリエチレンナフタレート：poly ethylene naphthalate）などのプラスチックフィルムを使用することも可能であり、また、ＵＶ（紫外線）照射によって接着や剥離が可能なフィルムを使用することもできる。
〔３〕
次に、図５（ｄ）に示すように、前述の絶縁層７Ａ、層間接着材９Ａ及び樹脂フィルム１０に、ＹＡＧレーザを用いて、直径１００μｍのビアホール１１を成形するとともに、銅箔８には、直径３０μｍ程度の小孔１２を開ロする。そして、ＣＦ４及びＯ２混合ガスによるプラズマデスミア処理を施した後に、図５（ｅ）に示すように、スクリーン印刷法により、ビアホール１１及び小孔１２に導電性ペーストを充填して貫通電極５Ａとした後、樹脂フィルム１０を剥離する。このとき、印刷充填した導電性ペーストからなる貫通電極５Ａの先端は、剥離した樹脂フィルム１０の厚さ分だけ、層間接着材９Ａの表面より突出し、突起を形成している。
なお、ビアホール１１及び小孔１２の形成のために使用するレーザは、ＹＡＧレーザの他に、炭酸ガスレーザ、エキシマレーザなどを使用することもできる。また、ドリル加工や化学的なエッチングによって、ビアホール１１及び小孔１２を形成してもよい。プラズマデスミア処理は、使用するガスの種類が、ＣＦ４及びＯ２の混合ガスに限定されることはなく、Ａｒなど、その他の不活性ガスを使用することもできる。また、このようなドライ処理ではなく、薬液を用いたウェットデスミア処理でもよい。貫通電極５をなす導電性ペーストは、ニッケル、銀、銅から選択される少なくとも１種類の低電気抵抗の金属粒子と、錫、ビスマス、インジウム、鉛から選択される少なくとも１種類の低融点金属粒子とを含み、エポキシ樹脂を主成分とするバインダ成分を混合したペーストを用いたが、これに限定されるものではない。
〔４〕
図６は、ＩＣチップの作製例を示す断面図である。
次に、図６を用いてＩＣチップの作製例を示す。図６（ａ）に示すように、例えば、各チップ領域内に、パッド１３Ａが形成され、シリコンウエハでなる半導体基板１３の表面に、液状の感光性ポリイミド前駆体をスピンコートし、フォトリソグラフィー技術を用いて、パッド１３Ａ上にコンタクトホール１４Ａを形成する。そして、図６中の（ｂ）に示すように、焼成し、絶縁層１４を形成する。
次に、図６（ｃ）に示すように、セミアデイテイブ法を用いて、コンタクトホール内および絶縁層１４上に、再配線部となる導体層１５を形成する。プロービングにより検査を行った後、図６（ｄ）に示すように、ダイシングによってＩＣチップ３を個片化する。
なお、本実施の形態では、絶縁層１４の材料として感光性ポリイミド前駆体を用いたが、他の材料として、ベンゾシクロブテン（ＢＣＢ）や、ポリべンゾオキサゾール（ＰＢＯ）などを用いることができる。また、感光性樹脂は必ずしもスピンコートによって塗布されなくともよく、カーテンコートやスクリーン印刷、スプレーコートなどを行ってもよい。さらに、感光性樹脂は、液状のものに限定されることはなく、フィルム状の樹脂を半導体基板１３にラミネートしてもよい。また、一般的にＩＣチップの表面を被覆、保護している酸化珪素、または、窒化珪素等の無機絶縁皮膜上に、直接導体層１５を形成することもできる。このようにして作製されたＩＣチップ３の回路には、通常の導電用回路の他に、インダクタ、キャパシタ、抵抗などの機能を付与させることも可能である。
〔５〕
そして、図５（ｆ）に示すように、上記〔３〕の工程で作製した基材に、上記した〔４〕の工程で作製したＩＣチップ３を、半導体チップ用マウンタで位置合わせして、層間接着材９Ａ及び貫通電極５Ａをなす導電性ペーストの硬化温度以下で加熱し、仮留めを行う。
〔６〕
図７（ａ）〜（ｃ）は、本発明の第１の実施の形態に係るプリント配線基板１Ａの製造方法における各工程（後半の工程）を示す断面図である。
次に、図７（ａ）に示すように、上記〔５〕の工程で形成した配線付き基材４Ａの回路パターン８Ａが形成された側に、前述の〔１〕乃至〔３〕の工程と同様の工程により作製された配線付き基材４Ｂを、図示しないパターンを利用して位置合わせする。配線付き基材４Ｂは、上記〔５〕の工程で形成した配線付き基材４Ａと同様に、絶縁層７Ｂ、層間接着剤９Ｂ、貫通電極５Ｂ、回路パターン８Ｂを有している。なお、配線付き基材４Ｂに設けられた回路パターン８Ｂ及び貫通電極５Ｂは、配線付き基材４Ａと組み付けたときに所望の再配線（ＩＣチップ上のパッドから実装基板へ実装可能なように設けられた配線層）を構成するように設定されている。
また、配線付き基材４Ａの回路パターン８Ａが形成された側の反対側には、ＩＣチップ３を避けた領域に、４０μｍ厚の樹脂フィルム１６の片面に２５μｍ厚の接着材１７が張り合わされたスペーサ１８を配置している。さらに、ＩＣチップ３の下層側には、ＩＣチップ３を介して配線付き基材４Ａに対向する支持基板２として、１００μｍ厚の銅箔を配置して積層させた。
スペーサ１８は、積層したときにＩＣチップ３と重なる部位には、予め、ＩＣチップ３の面積よりもやや大きな開口１９が形成してある。なお、スペーサ１８の材料は、樹脂フィルム１６については上記〔１〕の工程で作製した配線付き基材４Ａの絶縁層７Ａと同じ樹脂を使用することが望ましいが、他の樹脂や金属などを使用してもよい。接着材１７は、上記〔２〕の工程で作製した配線付き基材４Ａの層間接着材９Ａと同じ材料を使用することが望ましいが、他の材料を使用することも可能である。また、チップサイズに対して、最上層の基板上の配線間隔をそれほど広げない場合には、このスペーサ１８を省略してもよい。
支持基板２は、銅箔に限定されることはなく、他の金属板や樹脂板を使用することができるが、ＩＣチップ３の主構成物であるシリコンと膨張係数が近く、放熱特性に優れる物質であることが望ましく、例えば、モリブデンや、インバー合金を銅によって両側から挟み込んだ金属板などを使用することもできる。
〔７〕
そして、上記〔６〕の工程で作製した積層体を、真空キュアプレス機を用いて、１ｋＰａ以下の減圧雰囲気中で加熱圧着し、図７（ｂ）に示すように、一括で多層化する。このとき、層間接着材９Ａ，９Ｂの硬化（絶縁基材同士の接着及び絶縁基材とＩＣチップ３との接着）と同時に、貫通電極５Ａ，５Ｂをなす導電性ペーストの硬化が行われる。なお、ここで「硬化」とは、熱硬化（架橋反応）のみならず、加熱により軟化した材料が冷えて硬化する場合も含んでいる。
図７（ａ）、（ｂ）に示すように、層間接着材９Ａ、または、接着性を有する絶縁層７Ａは、加熱圧着時にフローして、ＩＣチップ３と絶縁層７Ａ、支持基板２、スペーサ１８の相互の間に生じた隙間を充填する。これにより、ＩＣチップ３は、配線基板内に固着・封入される。また、ＩＣチップ３に接触する接着材の適度な弾性により、ＩＣチップ３に対して周囲の材料から及ぼされる熱応力などを緩和する作用が生じる。
ここで、再配線層の一部となる配線付き基材４Ａ，４Ｂとして、予め回路形成がなされた片面ＣＣＬを用い、また、層間接続に印刷充填した導電性ペーストによる貫通電極５Ａ，５Ｂを使用することにより、全ての工程においてめっき工程を排除することができ、従来のビルドアップ方式に比べて、生産時間を大幅に短縮することができる。さらに、各層を構成する基材は、予め作製されているため、各工程で発生する不良品をその都度排除することができ、歩留まりの累積を避けることが可能となる。層間接続用の導電性ペーストには、例えば、特開２０００−４９４６０号公報に記載されているように、層間接着材の硬化温度程度の低温で合金化する組成のものを適用することで、導電性ペースト内の金属粒子同士、また、銅の接続パッドと導電性ペースト内の金属粒子とが拡散接合し、バルクの金属やめっきによる層間接続と同等の接続信頼性を確保することができる。
〔８〕
そして、図７（ｃ）に示すように、上記〔７〕の工程で作製した多層板に、ソルダレジスト２０及びはんだバンプ２１を形成した。ソルダレジスト２０は、液状の感光性樹脂をスクリーン印刷し、パターンを露光した後に現像し形成した。はんだバンプ２１は、はんだペーストをパターン印刷し、リフローすることにより、ボール状に形成した。以上の工程により、本実施の形態に係るプリント配線基板（多層配線板）１Ａが得られる。
〔第２の実施の形態〕
図８は、本発明の第２の実施の形態に係るプリント配線基板１Ｂの構成を示す断面図である。
なお、以下の各実施の形態において、上記した第１の実施の形態に係るプリント配線基板１Ａと同じ部材には同一の符号を付してその説明を省略する。
本実施の形態に係るプリント配線基板１Ｂは、図８に示すように、絶縁層７Ａに貼り合わせられる層間接着材９Ａの厚さが、ＩＣチップ３を十分に埋め込める厚さである場合には、第１の実施の形態の上記〔５〕の工程において記述したスペーサ１８を省略することができる。
〔第３の実施の形態〕
図９は、本発明の第３の実施の形態に係るプリント配線基板１Ｃの構成を示す断面図である。
また、本実施の形態に係るプリント配線基板１Ｃにおいては、図９に示すように、ＩＣチップ３の上方に、配線付き基材４Ａを１層だけ積層させて再配線層を構成させている。本実施の形態では配線付き基材４Ａの配線パターン８Ａの上にバンプ２１を形成している。なお、本実施の形態は、配線付き基材４Ａが１層であるが、３層以上の複数であってもよい。なお、支持基板２は、第１の実施の形態の〔７〕の工程において、一括積層後に、除去することとしてもよい。
〔第４の実施の形態〕
図１０は、本発明の第４の実施の形態に係るプリント配線基板１Ｄの構成を示す断面図である。
この実施の形態に係るプリント配線基板（多層配線板）１Ｄは、図１０に示すように、再配線部の一部となる導体層１５が形成され、支持基板２上に接着材２ａを介して搭載された半導体装置であるＩＣチップ３上に、予め個別に作製された配線付き基材４Ａを積層し、一括で多層化することにより構成されている。
ＩＣチップ３に形成された導体層１５と、配線付き基材４Ａとは、上述した第１の実施の形態と同様に、それぞれの層間導通用パッドが導電性ペーストからなる貫通電極５Ａによって接続されており、再配線層を構成している。また、ＩＣチップ３は、配線付き基材４Ａに含まれる絶縁基材（接着材）中に埋め込まれている。
このプリント配線基板１Ｄの製造方法における前半の工程は、図５に示した第１の実施の形態における前半の工程と同様である。
また、この実施の形態において、ＩＣチップ３は、図６に示した第１の実施の形態におけるＩＣチップ３と同様に作製される。このＩＣチップ３は、図５（ｆ）に示すように、半導体チップ用マウンタで位置合わせし、層間接着材９Ａ及び貫通電極５Ａをなす導電性ペーストの硬化温度以下で加熱し、仮留めを行う。
図１１（ａ）〜（ｃ）は、本発明の第４の実施の形態に係るプリント配線基板層１Ｄの製造方法の各工程（後半の工程）を示す断面図である。
この実施の形態においては、図１１（ａ）に示すように、前半の工程を終えた配線付き基材４Ａの回路パターン８Ａが形成された側に、前述した工程と同様の工程により作製された配線付き基材４Ａを、図示しないパターンを利用して位置合わせする。また、配線付き基材４Ａの回路パターン８Ａが形成された側の反対側には、４０μｍ厚の樹脂フィルム１６の片面に２５μｍ厚の接着材１７が張り合わされたスペーサ１８を配置する。さらに、ＩＣチップ３の下層側には、ＩＣチップ３の導体層１５の反対側の面に接着層を介して配置される支持基板２として、２５μｍ厚のポリイミドフィルムに２５μｍ厚の接着材２ａを貼り合わせた基材を配置して積層させた。
スペーサ１８において、積層したときにＩＣチップ３と重なる部位には、予め、ＩＣチップ３の面積よりもやや大きな開口１９が形成してある。なお、スペーサ１８の材料は、樹脂フィルム１６については絶縁層７Ａと同じ樹脂を使用することが望ましいが、他の樹脂や金属などを使用してもよい。接着材１７は、層間接着材９Ａと同じ材料を使用することが望ましいが、他の材料を使用することも可能である。また、チップサイズに対して基板上の配線をそれほど広げない場合には、このスペーサ１８は不要である。
支持基板２は、２５μｍ厚のポリイミドフィルムに２５μｍ厚の接着材２ａを貼り合わせた基材に限定されることはなく、他の樹脂板や金属板を使用することができるが、ＩＣチップ３の主構成物であるシリコンと膨張係数が近く、放熱特性に優れる物質であることが望ましく、例えば、モリブデンや、インバー合金を銅によって両側から挟み込んだ金属板などに接着材を貼り合わせた基材を使用することもできる。
次に、図１１（ｂ）に示すように、これまでの工程で作製した積層体を、真空キュアプレス機を用いて、１ｋＰａ以下の減圧雰囲気中で加熱圧着し、一括で多層化する。このとき、層間接着材９Ａ及び接着材２ａの硬化（絶縁層７Ａ，７Ｂ同士の接着及び絶縁層７ＡとＩＣチップ３との接着）と同時に、貫通電極５Ａ，５Ｂをなす導電性ペーストの硬化が行われる。なお、ここで「硬化」とは、熱硬化（架橋反応）のみならず、加熱により軟化した材料が冷えて硬化する場合も含んでいる。
層間接着材９Ａ及び接着材２ａ、または、接着性を有する絶縁層７Ａは、加熱圧着時にフローして、ＩＣチップ３と絶縁層７Ａ、支持基板２、または、スペーサ１８との間に生じた隙間を充填する（図１１（ａ）及び（ｂ））。これにより、ＩＣチップ３は、配線基板内に固着・封入される。また、ＩＣチップ３に接触する接着材２ａの適度な弾性により、ＩＣチップ３に対して周囲の材料から及ぼされる熱応力などを緩和する作用が生じる。
ここで、再配線層の一部となる配線付き基材４Ａ，４Ｂとして、予め回路形成がなされた片面ＣＣＬを用い、また、層間接続に印刷充填した導電性ペーストによる貫通電極５Ａ，５Ｂを使用することにより、全ての工程においてめっき工程を排除することができ、従来のビルドアップ方式に比べて、生産時間を大幅に短縮することができる。さらに、各層を構成する基材は、予め作製されているため、各工程で発生する不良品をその都度排除することができ、歩留まりの累積を避けることが可能となる。層間接続用の導電性ペーストには、例えば、特開２０００−４９４６０号公報に記載されているように、層間接着材の硬化温度程度の低温で合金化する組成のものを適用することで、導電性ペースト内の金属粒子同士、また、銅の接続パッドと導電性ペースト内の金属粒子とが拡散接合し、バルクの金属やめっきによる層間接続と同等の接続信頼性を確保することができる。
そして、図１１（ｃ）に示すように、これまでの工程で作製した多層板に、ソルダレジスト２０及びはんだバンプ２１を形成した。ソルダレジスト２０は、液状の感光性樹脂をスクリーン印刷し、パターンを露光した後に現像し形成した。はんだバンプ２１は、はんだペーストをパターン印刷し、リフローすることにより、ボール状に形成した。以上の工程により、本実施の形態に係るプリント配線基板（多層配線板）１Ｄが得られる。
このように、支持基板２とＩＣチップ３の裏面との間に接着材が存在することにより、ＩＣチップ３と支持基板２との密着力を向上させることができる。また、本発明における多層板を後の工程においてキュアプレスした結果、裏面にも接着層がない構造に比較して、基板全体の平坦性が向上した。
なお、ＩＣチップ３としては、例えば図１２（ａ）〜（ｃ）に示すように、半導体基板１３の表面に被覆された第１の絶縁層１４Ａ上に、めっきによって形成された導体層１５を有し、この導体層１５でなる回路部１５Ａが第２の絶縁層１４Ｂで被覆されている構成であることが好ましい。
図１２（ａ）に示すＩＣチップ３は、導電層１５のうち、回路部１５Ａを第２の絶縁層１４Ｂで全面的に覆い、ランド部となる部分の周縁のみを第２の絶縁層１４Ｂで覆ってランド部をほぼ露出させた構成である。図１２（ｂ）に示すＩＣチップ３は、ランド部となる導電層１５の周縁を覆わずに導電層１５の接続面積を大きく設定したものである。また、図１２（ｃ）はランド部となる導電層１５の側壁部も露出するように第２の絶縁層１４Ｂで囲んだものであり、貫通電極５Ａを構成する導電性ペーストが導電層１５の側壁部まで回り込むことにより、貫通電極５Ａと導電層１５との接続抵抗を小さくできるという利点がある。
このような構造のＩＣチップ３では、貫通電極と接続した後に導電層１５の露出を防ぐことができるため、導電層１５の腐蝕を防止できる。また、配線付き基材４Ａの貫通電極５ＡとＩＣチップ３を位置決めして仮留めする場合に、ＩＣチップ３の位置精度の問題から導電性ペースト（貫通電極５Ａ）の突起がＩＣチップ３のランド部間を通る回路部１５Ａに接触する虞があるが、このように回路部１５Ａを第２の絶縁層１４Ｂで覆うことで接触を防止できる。このような接触は、ＩＣチップ３上の配線ルールが細かくなるほど顕著となる。また、導電性ペーストの突起は、ＩＣチップ３を位置決めする熱圧着工程において、押し潰されて面内方向に少なからず広がるが、回路部１５Ａが第２の絶縁層１４Ｂで覆われていることで接触を防止できる。従って、このような構造のＩＣチップ３とすることにより、ランド部と回路部との間が短い場合でも、貫通電極５Ａを細くして回路部１５Ａに及ばないようにする必要がなくなり、ビア径を拡大したり、ＩＣチップ３上の配線ルールを微細にしたり、ビアピッチを小さくすることが可能となる。
本実施の形態は、図１２（ａ）〜（ｃ）に示したように、ＩＣチップ３を第１の絶縁層１４Ａ、導電層１５、第２の絶縁層１４Ｂを有する構造とすることにより、第２の絶縁層１４Ｂで導電層１５を保護する効果がある。
〔第５の実施の形態〕
図１３は、本発明の第５の実施の形態に係るプリント配線基板１Ｅの構成を示す断面図である。
本実施の形態に係るプリント配線基板１Ｅは、上述の第４の実施の形態において、スペーサ１８を省略した例である。この実施の形態では、絶縁層７Ａに貼り合わせる層間絶縁材９Ａの厚さをＩＣチップ３を十分に埋める厚さに設定している。本実施の形態におけるその他の構成は、上述した第４の実施の形態と同様であるため、説明を省略する。
〔第６の実施の形態〕
図１４は、本発明の第６の実施の形態に係るプリント配線基板１Ｆの構成を示す断面図である。
また、本実施の形態に係るプリント配線基板１Ｆにおいては、上述の第４の実施の形態において、ＩＣチップ３の上方に配線付き基材４Ａを１層のみ積層させて再配線層の一部としている。なお、配線付き基材は３層以上の複数であってもよい。
〔第７の実施の形態〕
図１５は、本発明の第７の実施の形態に係るプリント配線基板１Ｇの構成を示す断面図である。
この実施の形態におけプリント配線基板（多層配線板）１Ｇは、図１５に示すように、ＩＣチップ３上に再配線部となる導体層１５が形成され、支持基板２上に導熱性材料２ｂを介して設置された半導体装置であるＩＣチップ３上に、予め個別に作製された配線付き基材４Ａを積層し、一括で多層化することにより構成されている。
ＩＣチップ３に形成された導体層１５と、配線付き基材４Ａ，４Ｂとは、上述した第１の実施の形態におけると同様に、それぞれの層間導通用パッドが導電性ペーストからなる貫通電極５Ａ，５Ｂによって接続されており、再配線層を構成している。また、ＩＣチップ３は、配線付き基材４Ａに含まれる絶縁基材中に埋め込まれている。
このプリント配線基板１Ｇの製造方法における前半の工程は、図５に示した第１の実施の形態における前半の工程と同様であるため、説明を省略する。
この実施の形態において、ＩＣチップ３は、図６に示した第１の実施の形態におけるＩＣチップと同様に作製される。このＩＣチップ３は、図５（ｆ）に示したように、半導体チップ用マウンタで位置合わせし、層間接着材９及び貫通電極５Ａをなす導電性ペーストの硬化温度以下で加熱し、仮留めを行う。
図１６（ａ）〜（ｃ）は、本発明の第７の実施の形態に係るプリント配線基板１Ｇの製造方法の各工程（後半の工程）を示す断面図である。
この実施の形態においては、次に、図１６（ａ）に示すように、前半の工程を終えた配線付き基材４Ａの回路パターン８Ａが形成された側に、前述した工程と同様の工程により作製された配線付き基材４Ｂを、図示しないパターンを利用して位置合わせする。また、配線付き基材４Ａの回路パターン８Ａが形成された側の反対側には、４０μｍ厚の樹脂フィルム１６の片面に２５μｍ厚の接着材１７が張り合わされたスペーサ１８を配置する。さらに、ＩＣチップ３の下層側には、ＩＣチップ３の導体層１５の反対側の面に接着層を介して配置される支持基板２として、１００μｍ厚の銅箔に２５μｍ厚の接着材２ａを貼り合わせた基材を配置して積層させた。なお、このスペーサ１８には、積層したときにＩＣチップ３と重なる部位には、予め、ＩＣチップ３の面積よりもやや大きな開口１９が形成してある。なお、スペーサ１８の材料は、樹脂フィルム１６については絶縁層７Ａと同じ樹脂を使用することが望ましいが、他の樹脂や金属などを使用してもよい。接着材１７は、層間接着材９と同じ材料を使用することが望ましいが、他の材料を使用することも可能である。また、チップサイズに対して基板上の配線をそれほど広げない場合には、このスペーサ１８は不要である。
支持基板２上に貼り合わせる接着材２ａの一部には、図１６（ａ）に示すように、ＩＣチップ３の下面が接触する領域の一部、または、全体に、導熱性材料２ｂを配置した。この導熱性材料２ｂとしては、接着材の中に熱伝導性の高い無機フィラーを含有させた、いわゆる導熱性接着剤を使用することができる。本発明においては、熱伝導率０．５Ｗ／ｍ・Ｋの導熱性接着材を用いた。
支持基板２は、１００μｍの銅箔に２５μｍ厚の接着材２ａを貼り合わせた基材に限定されることはなく、他の金属板や樹脂板を使用することができるが、ＩＣチップ３の主構成物であるシリコンと膨張係数が近く、放熱特性に優れる物質であることが望ましく、例えば、モリブデンや、インバー合金を銅によって両側から挟み込んだ金属板などの一部に導熱性材料を含む接着材を貼り合わせた基材を使用することもできる。
本実施の形態に係るプリント配線基板１Ｇにおいては、支持基板２とＩＣチップ３の下面との間の少なくとも一部に、導熱性材料２ｂが存在することにより、ＩＣチップ３において発生した熱を効率よく基板の外部へと逃がすことができるため、高速演算処理などを行うＩＣチップや、大電流を扱うＩＣチップなど、発熱性の高いＩＣチップを使用することができる。
次に、図１６（ｂ）に示すように、これまでの工程で作製した積層体を、真空キュアプレス機を用いて、１ｋＰａ以下の減圧雰囲気中で加熱圧着し、一括で多層化する。このとき、層間接着材９Ａ，９Ｂ及び接着材２ａの硬化（絶縁層同士の接着及び絶縁層とＩＣチップ３との接着）と同時に、貫通電極５Ａ，５Ｂをなす導電性ペーストの硬化が行われる。なお、ここで「硬化」とは、熱硬化（架橋反応）のみならず、加熱により軟化した材料が冷えて硬化する場合も含んでいる。
層間接着材９Ａ，９Ｂ及び接着材２ａ、または、接着性を有する絶縁層７は、加熱圧着時にフローして、ＩＣチップ３と絶縁層、支持基板２、または、スペーサ１８との間に生じた隙間を充填する（図１６（ａ）及び（ｂ））。これにより、ＩＣチップ３は、配線基板内に固着・封止される。また、ＩＣチップ３に接触する接着材の適度な弾性により、ＩＣチップ３に対して周囲の材料から及ぼされる熱応力などを緩和する作用が生じる。
ここで、再配線層の一部となる配線付き基材４Ａ，４Ｂとして、予め回路形成がなされた片面ＣＣＬを用い、また、層間接続に印刷充填した導電性ペーストによる貫通電極５Ａ，５Ｂを使用することにより、全ての工程においてめっき工程を排除することができ、従来のビルドアップ方式に比べて、生産時間を大幅に短縮することができる。さらに、各層を構成する基材は、予め作製されているため、各工程で発生する不良品をその都度排除することができ、歩留まりの累積を避けることが可能となる。層間接続用の導電性ペーストには、例えば、特開２０００−４９４６０号公報に記載されているように、層間接着材の硬化温度程度の低温で合金化する組成のものを適用することで、導電性ペースト内の金属粒子同士、また、銅の接続パッドと導電性ペースト内の金属粒子とが拡散接合し、バルクの金属やめっきによる層間接続と同等の接続信頼性を確保することができる。
そして、図１６（ｃ）に示すように、これまでの工程で作製した多層板に、ソルダレジスト２０及びはんだバンプ２１を形成した。ソルダレジスト２０は、液状の感光性樹脂をスクリーン印刷し、パターンを露光した後に現像し形成した。はんだバンプ２１は、はんだペーストをパターン印刷し、リフローすることにより、ボール状に形成した。以上の工程により、本発明に係るプリント配線基板（多層配線板）１Ｇが得られる。
〔第８の実施の形態〕
図１７は、本発明の第８の実施の形態に係るプリント配線基板１Ｈの構成を示す断面図である。
本実施の形態に係るプリント配線基板１Ｈにおいて、導熱性材料２ｂは、ＩＣチップ３と支持基板２との間のみに存在する必要はなく、図１７に示すように、層間接着材の全てを導熱性材料２ｂからなる導熱性接着材で構成することとしてもよい。
〔第１の参考例〕
図１８は、本発明の第１の参考例に係るプリント配線基板１Ｉの構成を示す断面図である。
本参考例においては、導熱性材料２ｂが、製造工程の途中において支持基板２に貼り合わせられている必要はなく、図１５に示すように、ＩＣチップ３の下面に貼り合わせられているようにしてもよい。
なお、この場合には、ＩＣチップ３の製造方法としては、図６（ａ）に示すダイシング前のウエハの裏面に導熱性材料２ｂを貼り合わせ、その後に個片化することにより、回路の反対面に導熱性材料２ｂが貼り合わされたＩＣチップ３を容易に得ることができる。
〔第９の実施の形態〕
図１９は、本発明の第９の実施の形態に係るプリント配線基板３０の構成を示している。
本実施の形態に係るプリント配線基板（多層配線板）３０は、図１９に示すように、再配線層の一部となる導体層１５が形成された半導体装置であるＩＣチップ３ａ上を、予め個別に作製された第１の配線付き基材３３上に設置し、また、この第１の配線付き基材３３と予め個別に作製された第２の配線付き基材３４とによってＩＣチップ３ａを挟み込み、一括で多層化することにより構成されている。
ＩＣチップ３ａに形成された導体層１５と、第１の配線付き基材３３とは、それぞれの層間導通用パッドが導電性ペーストからなる第１の貫通電極４４によって接続されており、再配線層を構成している。また、ＩＣチップ３ａは、第１の配線付き基材３３の層間接着材３５に埋め込まれている。
また、第２配線付基材３４は、貫通電極等を介し、ＩＣチップ３ａと接続され、さらに第２の配線付き基材３４上には、パッド部３６を介して、別のＩＣチップ３ｂ（半導体装置）を接続することができる。
図２０は、本実施の形態に係るプリント配線基板３０の製造方法における各工程（前半の工程）を示す断面図である。
以下、図２０を用いて、このプリント配線基板の製造方法について説明する。
〔１Ａ〕
まず、第１の配線付き基材３３を作製する。すなわち、図２０（ａ）に示すように、ポリイミド樹脂フィルムからなる絶縁層３８の片面に導電層となる銅箔３９が設けてあるＣＣＬに、フォトリソグラフィーによりエッチングレジストを形成した後に、塩化第二鉄を主成分とするエッチャントを用いて、化学エッチングにより、図２０（ｂ）に示すように、回路パターン３９Ａを形成する。
ＣＣＬとしては、２５μｍ厚のポリイミド樹脂フィルムからなる絶縁層３８に、１２μｍ厚の銅箔３９が張り合わされているものを使用した。なお、このＣＣＬには、銅箔８にポイリミドワニスを塗布してワニスを硬化させた、いわゆるキャスティング法により作製されたＣＣＬを使用することもできる。また、ボリイミド樹脂フィルム上にシード層をスパッタし、めっきにより銅を成長させたＣＣＬや、圧延または電解銅箔とポリイミド樹脂フィルムとを接着剤によって張り合わせＣＣＬを使用することができる。
また、絶縁層３８は、必ずしもポリイミド樹脂フィルムでなくともよく、液晶ポリマーなどのプラスチックフィルムを使用することもできる。また、銅のエッチャントは、塩化第二鉄を主成分とするものに限らず、塩化第二銅を主成分とするエッチャントを用いてもよい。
〔２Ａ〕
図２０（ｃ）に示すように、上記〔１Ａ〕の工程を経たＣＣＬの、回路パターンとは反対側の面に、層間接着材４０及び樹脂フィルム４１を加熱圧着により張り合わせる。層間接着材４０には、２５μｍ厚のエポキシ系熱硬化性フィルム接着材を使用し、樹脂フィルム４１には、２５μｍ厚のポリイミドフィルムを使用した。加熱圧着には真空ラミネータを用い、減圧下の雰囲気中にて、層間接着材４０の硬化温度以下の温度で、０．３ＭＰａの圧力でプレスして張り合わせた。絶縁層３８及び層間接着材４０は、接着性を有する絶縁基材を構成する。なお、絶縁層３８として、熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる接着性を有するものを用いれば、層間接着材４０を張り合わせる必要はない。
ここで使用する層間接着材４０は、エポキシ系の熱硬化性フィルム接着材に限定されることはなく、アクリル系などの接着材も使用できるし、熱可塑性ポリイミドなどに代表される熱可塑性接着材であってもよい。また、層間接着材４０は、必ずしもフィルム状でなくともよく、ワニス状の樹脂を塗布して用いてもよい。樹脂フィルム４１は、ポリイミドの他に、ＰＥＴ（ポリエチレンテレフタレート：poly ethylene terephthalate）やＰＥＮ（ポリエチレンナフタレート：poly ethylene naphthalate）などのプラスチックフィルムを使用することも可能であり、また、ＵＶ（紫外線）照射によって接着や剥離が可能なフィルムを使用することもできる。
〔３Ａ〕
次に、図２０（ｄ）に示すように、前述の絶縁層３８、層間接着材４０及び樹脂フィルム４１に、ＹＡＧレーザを用いて、直径１００μｍのビアホール４２を成形するとともに、回路パターン３９Ａには、直径３０μｍ程度の小孔４３を開ロする。そして、ＣＦ４及びＯ２混合ガスによるプラズマデスミア処理を施した後に、図２０（ｅ）に示すように、スクリーン印刷法により、ビアホール４２及び小孔４３に導電性ペーストを充填して第１の貫通電極４４とし、樹脂フィルム４１を剥離する。このとき、印刷充填した導電性ペーストからなる第１の貫通電極４４の先端は、剥離した樹脂フィルム４１の厚さ分だけ、層間接着材４０の表面より突出し、突起を形成している。
なお、ビアホール４２及び小孔４３の形成のために使用するレーザは、ＹＡＧレーザの他に、炭酸ガスレーザ、エキシマレーザなどを使用することもできる。また、ドリル加工や化学的なエッチングによって、ビアホール４２及び小孔４３を形成してもよい。プラズマデスミア処理は、使用するガスの種類が、ＣＦ４及びＯ２の混合ガスに限定されることはなく、Ａｒなど、その他の不活性ガスを使用することもできる。また、ドライ処理ではなく、薬液を用いたウェットデスミア処理でもよい。第１の貫通電極４４をなす導電性ペーストは、本実施の形態では、ニッケル、銀、銅から選択される少なくとも１種類の低電気抵抗の金属粒子と、錫、ビスマス、インジウム、鉛から選択される少なくとも１種類の低融点金属粒子とを含み、エポキシ樹脂を主成分とするパインダ成分を混合したペーストを用いた。
〔４Ａ〕
ＩＣチップ３ａは、上述した第１の実施の形態を示す図６と同様の方法で作製する。
〔５Ａ〕
そして、図２０（ｆ）に示すように、上記〔３Ａ〕の工程で作製した第１の配線付き基材３３に、上記〔４Ａ〕の工程で作製したＩＣチップ３ａを、半導体チップ用マウンタで位置合わせして、層間接着材４０及び第１の貫通電極４４をなす導電性ペーストの硬化温度以下で加熱し、仮留めを行う。
〔６Ａ〕
図２１は、第２の配線付き基材３４の作製例を示す断面図である。
まず、図２１（ａ）に示すように、ポリイミド樹脂フィルムからなる絶縁層４５の両面に導電層となる銅箔４６が設けてある両面ＣＣＬに、上記〔１Ａ〕の工程と同様に、フォトリソグラフィーによりエッチングレジストを形成した後に、塩化第二鉄を主成分とするエッチャントを用いて、化学エッチングにより、図２１（ｂ）に示すように、回路パターン４６Ａを形成する。
ここで、ＣＣＬとしては、２５μｍ厚のポリイミド樹脂フィルムからなる絶縁層４５に、１２μｍ厚の銅箔４６が両面に張り合わされているものを使用した。このＣＣＬには、いわゆるキャスティング法により作製されたＣＣＬを使用することもできる。また、ボリイミド樹脂フィルム上にシード層をスパッタし、めっきにより銅を成長させたＣＣＬや、圧延または電解銅箔とポリイミド樹脂フィルムとを接着剤によって張り合わせたＣＣＬを使用することができる。また、絶縁層４５は、液晶ポリマーなどのプラスチックフィルムを使用することもできる。また、銅のエッチャントは、塩化第二鉄を主成分とするものに限らず、塩化第二銅を主成分とするエッチャントを用いてもよい。
図２１（ｃ）に示すように、絶縁層４５及び一方の面の回路パターン４６Ａに、ＹＡＧレーザを用いて、直径１００μｍのビアホール４７を成形するとともに、他方の面の回路パターン４６Ａには、直径３０μｍ程度の小孔４８を開ロする。そして、ＣＦ４及びＯ２混合ガスによるプラズマデスミア処理を施した後に、図２１（ｄ）に示すように、スクリーン印刷法により、ビアホール４７及び小孔４８に導電性ペーストを充填して第２の貫通電極４９とする。
なお、ビアホール４７及び小孔４８の形成のために使用するレーザは、炭酸ガスレーザ、エキシマレーザなどを使用することもできる。また、ドリル加工や化学的なエッチングによって、ビアホール４７及び小孔４８を形成してもよい。プラズマデスミア処理においては、Ａｒなど、その他の不活性ガスを使用することもでき、また、ウェットデスミア処理でもよい。
第２の貫通電極４９をなす導電性ペーストは、第１の貫通電極４４と同様に、ニッケル、銀、銅から選択される少なくとも１種類の低電気抵抗の金属粒子と、錫、ビスマス、インジウム、鉛から選択される少なくとも１種類の低融点金属粒子とを含み、エポキシ樹脂を主成分とするパインダ成分を混合したペーストを用いた。
〔７Ａ〕
図２２は、本実施の形態に係るプリント配線基板３０の製造方法における各工程（後半の工程）を示す断面図である。
図２２（ａ）に示すように、上記〔５Ａ〕の工程を経た第１の配線付き基材３３のＩＣチップ３ａが仮留めされた側（回路パターン３９Ａが設けてある側の反対側）に、４０μｍ厚の樹脂フィルム５１の片面に２５μｍ厚の層間接着材５２が張り合わされた第３の配線基材５３を図示しないパターンを用いて位置合わせして配置する。この第３の配線基材５３は、前述の〔１Ａ〕乃至〔３Ａ〕の工程と同様の工程により作製されたものである。この第３の配線基材５３において、積層したときにＩＣチップ３ａと重なる部位には、予め、ＩＣチップ３ａの面積よりもやや大きな開口５４が形成してある。このとき、ＩＣチップ３ａの上面と、第３の配線基材５３の層間接着材５２の表面とは、略同一平面上に位置している。また、本実施の形態では、第３の配線付き基材５３に第３の貫通電極５６が、上記第１及び第２の貫通電極４４，４９と重なり合う位置に設けられている。このように、貫通電極４４，５６，４９が重なり合う構造であるため、プリント配線基板３０の強度や剛性を向上させることができる。
なお、第３の配線基材５３の材料は、樹脂フィルム５１が上記〔１Ａ〕の工程で作製した基材の絶縁層３８と同じ樹脂を使用することが望ましいが、他の樹脂や金属などを使用してもよい。層間接着材５２は、上記〔２Ａ〕の工程で作製した基材の層間接着材４０と同じ材料を使用することが望ましいが、他の材料を使用することも可能である。また、チップサイズに対して基板上の配線をそれほど広げない場合には、この第３の配線基材５３は不要である。また、この第３の配線基材５３は、導体層となる銅箔５５が設けてある配線付き基板となっているが、この銅箔５５を設けずに、単なる基材としてもよい。
そして、ＩＣチップ３ａの上層側には、第２の配線付き基材３４を、図示しないパターンを用いて位置合わせして積層させる。
〔８Ａ〕
そして、図２２（ｂ）に示すように、上記〔７Ａ〕の工程で作製した積層体を、真空キュアプレス機を用いて、１ｋＰａ以下の減圧雰囲気中で加熱圧着し、一括で多層化する。このとき、層間接着材４０の硬化（絶縁基材同士の接着及び絶縁基材とＩＣチップ３ａとの接着）と同時に、第１の貫通電極４４をなす導電性ペースト及び第２の貫通電極４７をなす導電性ペーストの硬化が行われる。なお、ここで「硬化」とは、熱硬化（架橋反応）のみならず、加熱により軟化した材料が冷えて硬化する場合も含んでいる。
層間接着材４０、または、接着性を有する絶縁層３８は、加熱圧着時にフローして、ＩＣチップ３ａと絶縁基材、または、第３の配線基材５３との間に生じた隙間を充填する（図２２（ａ）及び（ｂ））。これにより、ＩＣチップ３ａは、配線基板内に固着・封入される。また、ＩＣチップ３ａに接触する接着材の適度な弾性により、ＩＣチップ３ａに対して周囲の材料から及ぼされる熱応力などを緩和する作用が生じる。
ここで、再配線層の一部となる第１の配線付き基材３３として、予め回路形成がなされた片面ＣＣＬを用い、また、層間接続に印刷充填した導電性ペーストによる第１の貫通電極４４を使用することにより、全ての工程においてめっき工程を排除することができ、従来のビルドアップ方式に比べて、生産時間を大幅に短縮することができる。さらに、各層を構成する基材は、予め作製されているため、各工程で発生する不良品をその都度排除することができ、歩留まりの累積を避けることが可能となる。層間接続用の導電性ペーストには、例えば、特開２０００−４９４６０号公報に記載されているように、層間接着材の硬化温度程度の低温で合金化する組成のものを適用することで、導電性ペースト内の金属粒子同士、また、銅の接続パッドと導電性ペースト内の金属粒子とが拡散接合し、バルクの金属やめっきによる層間接続と同等の接続信頼性を確保することができる。
〔９Ａ〕
そして、図２２（ｃ）及び（ｄ）に示すように、上記〔８Ａ〕の工程で作製した多層板に、ソルダレジスト２０及びはんだバンプ２１を形成した。ソルダレジスト２０は、液状の感光性樹脂をスクリーン印刷し、パターンを露光した後に現像し形成した。はんだバンプ２１は、はんだペーストをパターン印刷し、リフローすることにより、ボール状に形成した。以上の工程により、本発明に係るプリント配線基板（多層配線板）３０が得られる。
〔１０Ａ〕
さらに、図２２（ｄ）に示すように、上述のように構成されたプリント配線基板（多層配線板）３０の片面には、再配線層が形成されたＩＣチップ３ｂ等を実装することができる。
本実施の形態の構造を用いることにより、多層配線板上に実装したチップからの配線は、略々垂直に引き落とされるため、従来の多層配線板に比較して、配線引き落としのためにパッケージ面積を大きくすることなく、ＩＣチップを三次元的に積層することができる。また、各層間は、再配線層に内包された導電ペーストビアによって接続されているため、パッケージを積層させてはんだバンプによって接続させる従来の多層配線板に比較して、パッケージを薄くすることができる。
〔第２の参考例〕
図２３は、本発明の第２の参考例に係るプリント配線基板３０Ａの構成を示す断面図である。なお、本参考例は、上述の第９の実施の形態に対して、第２配線付き基材３４が異なる。
すなわち、本参考例に係るプリント配線基板３０Ａにおける第２の配線付き基材３４は、図２３に示すように、めっきビア４９Ａによってビアホールが充填されたフィルドビアを使用したものである。上記第９の実施の形態においては、第２の配線付き基材３４の配線部（回路パターン４６Ａ）と第２の貫通電極４９との電気的な接続が、配線部（回路パターン４６Ａ）の回路厚みと第２の貫通電極４９の径から決定される面積での接触のみで接続していたが、本参考例においては、めっきビア４９Ａが第２の貫通電極４９と回路パターン４６Ａとが一体となったものであるため、基板全体の電気的な接続信頼性がさらに向上する。
〔第１０の実施の形態〕
図２４は、本発明の第１０の実施の形態に係るプリント配線基板３０Ｂの構成を示す断面図である。
本実施の形態に係るプリント配線基板３０Ｂは、図２４に示すように、第１の配線付き基材３３及びＩＣチップ３ａを、複数段にわたって積層させたものである。プリント配線基板３０Ｂは、同一平面内（同一の第１の配線付き基材３３上）に複数のＩＣチップ３ａを配置して構成している。
本実施の形態では、複数のＩＣチップ３ａをプリント配線基板３０Ｂ内に封止でき、実装密度を向上させることができる。
〔第３の参考例〕
次に、本発明の第３の参考例に係るプリント配線基板３０Ｃについて説明する。図２５〜図２７は、プリント配線基板３０Ｃの製造方法を示している。
まず、図２５（ａ）に示すように、例えばポリイミド樹脂フィルムでなる絶縁層６１の一方の面に、例えば１２μｍの厚さの銅箔６２が貼り合わされたＣＣＬを用意する。なお、本参考例では、絶縁層６１に銅箔６２が貼り合わされたＣＣＬを用いたが、銅箔６２にポリイミドワニスを塗布してワニスを硬化させた、所謂キャスティング法により作製されたＣＣＬを使用することもできる。また、ボリイミド樹脂フィルム上にシード層をスパッタし、めっきにより銅を成長させたＣＣＬや、圧延または電解銅箔とポリイミド樹脂フィルムとを接着剤によって張り合わせたＣＣＬを使用することができる。また、絶縁層６１は、液晶ポリマーなどのプラスチックフィルムを使用することもできる。また、銅のエッチャントは、塩化第二鉄を主成分とするものに限らず、塩化第二銅を主成分とするエッチャントを用いてもよい。
次いで、銅箔６２上に、フォトリソグラフィー技術を用いて図示しないエッチングレジストをパターニングした後、例えば塩化第二鉄を主成分とするエッチャントを用いて、ウエットエッチングにより回路パターン６２Ａを形成する。その後、図２５（ｂ）に示すように、エッチングレジストを除去する。
その後、図２５（ｃ）に示すように、絶縁層６１における回路パターン６２Ａと反対側の面に、層間接着材６３及び樹脂フィルム６４を加熱圧着により貼り合わせる。層間接着材６３としては、２５μｍ厚のエポキシ系熱硬化性フィルム接着材を使用した。樹脂フィルム１０は、２５μｍ厚のポリイミドフィルムを使用した。加熱圧着には真空ラミネータを用い、減圧下の雰囲気中にて、層間接着材６２の硬化温度以下の温度で、０．３ＭＰａの圧力でプレスして貼り合わせた。なお、使用する層間接着材６３は、エポキシ系の熱硬化性フィルム接着材に限定されることはなく、アクリル系などの接着材も使用できるし、熱可塑性ポリイミドなどに代表される熱可塑性接着材であってもよい。また、層間接着材６３は、必ずしもフィルム状でなくともよく、ワニス状の樹脂を塗布して用いてもよい。樹脂フィルム６４は、ポリイミドの他に、ＰＥＴやＰＥＮなどのプラスチックフィルムを使用することも可能であり、また、ＵＶ照射によって接着や剥離が可能なフィルムを使用することもできる。
次に、図２５（ｄ）に示すように、回路パターン６２Ａ、層間接着材６３及び樹脂フィルム６４に、ＹＡＧレーザを用いて、直径１００μｍのビアホール６５を成形するとともに、回路パターン６２Ａには、直径３０μｍ程度の小孔６６を開ロする。そして、ＣＦ４及びＯ２混合ガスによるプラズマデスミア処理を施した後に、図２５（ｅ）に示すように、スクリーン印刷法により、ビアホール６５及び小孔６６に導電性ペーストを充填して貫通電極６７とした後、樹脂フィルム６４を剥離する。このとき、印刷充填した導電性ペーストからなる貫通電極６７の先端は、剥離した樹脂フィルム６４の厚さ分だけ、層間接着材６３の表面より突出し、突起を形成している。このようにして、第１の配線付き基材６８が作製できる。
次に、図２５（ｆ）に示すように、第１の配線付き基材６８に、ＩＣチップ３ａを半導体チップマウンタで位置合わせし、接着材および導電性ペーストの硬化温度以下で加熱して仮留めする。
次いで、図２６（ａ）に示すように、第１の配線付き基材６８の層間接着材６３側に、順次、第２の配線付き基材６９と、両面配線付き基材７０と、第３の配線付き基材７１とを、図示しないパターンを利用して位置合わせ、加熱することで仮留めする。
なお、第２の配線付き基材６９は、ＩＣチップ３の外形から５０μｍのクリアランスを持つように開口７２が形成されている。この第２の配線付き基材６９は、絶縁層７６の一方の面に回路パターン７７が形成され、他方の面に層間接着材７８が設けられ、貫通電極７８を備えている。
両面配線付き基材７０は、ポリイミドでなる絶縁層７３の両面に回路パターン７４が形成され、これら回路パターン７４同士が絶縁層７３を挟んで重なる部分に貫通孔が形成され、この貫通孔内壁および両方の回路パターン７４に亘ってめっきを施してスルーホール７５が形成されている。なお、この両面配線付き基材７０は、穴の開いていない銅箔の裏面とめっきによって導通を得る所謂レーザービアタイプのものや、めっきによってではなく導電性ペーストによって導通を得るものなど、あらゆる両面配線付き基材を適用できる。また、ＩＣチップ３ａの厚さに応じて、第１の配線付き基材６８と同様の方法で作製された配線付き基材の枚数を増減させることができる。
また、第３の配線付き基材７１も第１の配線付き基材６８と同様な方法で作製でき、絶縁層７９の一方の面に回路パターン８０が形成され、他方の面に層間接着材８１が設けられ、貫通電極８２を備えている。
次に、図２６（ａ）に示すような積層体を、真空キュアプレス機を用いて、１ｋＰａ以下の減圧雰囲気中で一括で加熱圧着する。このとき、各層間接着材６３，７７，８１の硬化（絶縁基材同士の接着及び絶縁基材とＩＣチップ３ａとの接着）と同時に、各貫通電極６７，７５，８２をなす導電性ペーストの硬化が行われる。
図２６（ｂ）に示すように、層間接着材は、加熱圧着時にフローして、ＩＣチップ３ａと周囲の部材との間に生じた隙間を充填する。また、スルーホール７５内にも層間接着材が充填される。これにより、ＩＣチップ３ａは、配線基板内に固着・封入される。また、ＩＣチップ３ａに接触する層間接着材の適度な弾性により、ＩＣチップ３ａに対して周囲の材料から及ぼされる熱応力などを緩和する作用が生じる。
次に、図２７（ａ）に示すように、第１の配線付き基材６８および第３の配線付き基材７１の外側の回路パターン６２Ａ，８０の所望の部分が露出するようにソルダーレジスト８３を形成する。このソルダーレジスト８３は、液状の感光性樹脂をスクリーン印刷し、パターンを露光した後に現像して形成する。
そして、図２７（ｂ）に示すように、第１の配線付き基材６８の外側に形成したソルダーレジスト８３の上にＩＣチップ３ｂを搭載して、ＩＣチップ３ｂのパッド部８４と回路パターン６２Ａとをボンディングワイヤ８５で接続する。また、第３の配線付き基材７１の外側の回路パターン８０がソルダーレジスト８３から露出した箇所にはんだバンプ２１を形成する。このはんだバンプ２１は、はんだペーストをパターン印刷し、リフローすることでボール状に形成される。はんだバンプ２１は、第３の配線付き基材７１の底面全域配置することが可能である。このようにして、本実施の形態に係るプリント配線基板３０Ｃの製造が完了する。
図２７（ｂ）に示すように、本参考例に係るプリント配線基板３０Ｃは、ＩＣチップ３ａが層間接着材で包囲された構成であり、最外層となる第１の配線付き基材６８と、第３の配線付き基材７１の外側面に、回路パターン６２Ａ、８０が設けられている。
このプリント配線基板３０Ｃは、ＩＣチップ３ａが内部に封止されると共に、表面にも電子部品を実装できる。また、本参考例のプリント配線基板３０Ｃでは、加熱する環境試験において空隙内の空気が膨脹する力で層間が剥離してしまうといった問題を解決できる。
〔第１１の実施の形態〕
図２８は、本発明の第１１の実施の形態に係るプリント配線基板３０Ｄを示す断面図である。
このプリント配線基板３０Ｄは、再配線層の一部が形成されたＩＣチップ３ａ上に、予め個別に作製された第１の配線付き基材６８と、可撓性を有するケーブル配線板８７と、第２の配線付き基材７１を積層して、一括で多層化することで作製できる。また、プリント配線基板３０Ｄの第１の配線付き基材６８上には、コネクタ８６が接続、固定されている。このコネクタ８６は、リードフレームでなる端子部８６Ａが、第１の配線付き基材６８の回路パターン６２Ａにはんだ９４ではんだ付けされている。さらに、ＩＣチップ３ａは層間接着材でほぼ全表面が覆われた構成ある。さらに、プリント配線基板３０Ｄの中間層には、ケーブル配線板８７の端部が結合するように設けられている。ＩＣチップ３ａは、ケーブル配線板８７に形成された開口部９２内に配置されている。
以下、プリント配線基板３０Ｄの製造方法を図２９を用いて説明する。
第１の配線付き基材６８の作製方法は、上述の第３の参考例における第１の配線付き基材６８の作製方法と同様であるため、説明を省略する。図２９（ａ）に示すように、この第１の配線付き基材６８に対して、ＩＣチップ３ａを半導体チップマウンタで位置合わせする共に、第２の配線付き基材７９を第１の配線付き基材６８に対して位置合わせして、接着材および導電性ペーストの硬化温度以下で加熱して仮留めを行う。
なお、ケーブル配線板８７は、スペーサとケーブルとの機能を備えるものであり、図３０（ａ）〜（ｄ）に示す工程を経て作製できる。
まず、図３０（ａ）に示すように、例えばポリイミド樹脂フィルムからなる絶縁層８７の両面に銅箔８９が設けてあるＣＣＬを用意する。次に、銅箔８９上に、フォトリソグラフィー技術を用いて図示しないエッチングレジストをパターニングした後、例えば塩化第二鉄を主成分とするエッチャントを用いて、ウエットエッチングにより回路パターン８９Ａを形成し、エッチングレジストを除去する（図３０（ｂ）参照）。図３０（ｃ）に示すように、ＹＡＧレーザを用いて、絶縁層８７の所定の位置に、例えば直径１００μｍのビアホール９０と絶縁層８７の一方の面側に形成された回路パターン８９に小孔９１を開口する。その後、ＩＣチップ３ａの面積よりもやや大きい開口部９２を形成する。次に、プラズマデスミア処理を施した後、図３０（ｄ）に示すように、ビアホール９０に導電性ペーストを充填して貫通電極９３を形成する。
図２９（ａ）に示す仮留めした積層体を、真空キュアプレス機を用いて、１ｋＰａ以下の減圧雰囲気中で一括で加熱圧着する。このとき、各層間接着材６３，８１の硬化（絶縁基材同士の接着及び絶縁基材とＩＣチップ３ａとの接着）と同時に、各貫通電極６７，８２をなす導電性ペーストの硬化が行われる。
図２９（ｂ）に示すように、層間接着材は、加熱圧着時にフローして、ケーブル配線板８７の開口部９２内やＩＣチップ３ａと周囲の部材との間に生じた隙間を充填する。これにより、ＩＣチップ３ａは、配線基板内に固着・封入される。また、ＩＣチップ３ａに接触する層間接着材の適度な弾性により、ＩＣチップ３ａに対して周囲の材料から及ぼされる熱応力などを緩和する作用が生じる。
なお、本実施の形態のプリント配線基板３０Ｄは、可撓性を有するケーブル配線板８７の一部が多層化された構造（部分多層配線板と称する）となっている。従来の部分多層配線板としては、可撓性を有するケーブル配線板の一部に、例えばガラス繊維にエポキシ樹脂を含浸させた、所謂ガラスエポキシ基板を積層し、スルーホールを開口してめっきにより層間導通をとるものがある。このような配線板は、可撓部（フレキシブル）と硬質部（リジッド）とを備えるため、リジッドフレックス基板（Ｒ−Ｆ基板）と呼ばれることもある。
このようなリジッドフレックス基板における部分多層部は、別のケーブル配線板を接続するためのコネクタや、信号のフィルタ用ＩＣなどの表面実装部品（以下、ＳＭＴと称する）を実装するために形成されるが、めっきスルーホールを形成したり、コネクタやＩＣなどのＳＭＴ部品を実装するために、一定の面積が必要であった。そのため、配線板の小型化や小面積化には限界があり、ひいては電子部品全体の小型化を妨げていた。本実施の形態に係るプリント配線基板３０Ｄは、従来の多層部表面に実装されていたＩＣチップを基板内部に埋め込んでおり、また、層間導通に配線板内層の任意の箇所に埋設できる導電性ペーストビアを採用しているため、従来のリジッドフレックス基板に比べて多層部に高密度実装が可能になる。したがって、その結果として部分多層部の面積を小さくすることが可能である。
図３１は、本実施の形態の変形例であり、層間接着材で接合されない領域にある、プリント配線基板３０Ｄを構成する全ての層が可撓性を有する軟質の材料で形成された構成でもよい。
以上、各実施の形態について説明したが、本発明においては、全ての製造工程においてめっき工程を排除することが可能であり、従来のパッケージ基板に比べて、生産時間を大幅に短縮することができる。さらに、各層を構成する基材は予め作製されるため、各工程で発生する不良品をその都度排除でき、歩留まりの累積を避けることが可能となる。
また、本発明においては、層間接続用の導電性ペーストとして、層間接着材の硬化温度程度の低温で合金化する組成のものを適用することで、ペースト内の金属粒子同士、また、銅の接続パッドの金属粒子及びペーストの金属粒子が拡散接合し、バルクの金属やめっきによる層間接続と同等の接続信頼性を確保することができる。
さらに、本発明においては、支持基板が配置されていることにより、絶縁基材、あるいは、接着層の流動を抑えることができ、反りを少なくすることができる。
すなわち、本発明は、容易な工程により作製でき、また、コストの上昇や歩留まりの低下を招来することがなく、高精細な部品を実装した多層のプリント配線基板を提供することができ、また、このようなプリント配線基板の製造方法を提供することができるものである。
〔その他の実施の形態〕
以上、本発明の各実施の形態について説明したが、上述した実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上述の各実施の形態では、例えば、図５（ａ）〜（ｆ）に示したように、ＣＣＬを加工して形成したビアホール１１と小孔１２に導電性ペーストを充填して貫通電極５Ａでなる突起を形成して、この突起とＩＣチップ３の導体層１５とを接続するように構成したが、図３２および図３３に示すように、ビアランド上に導電性ペーストを設け、この導電性ペーストでＩＣチップ３の導体層１５と配線付き基材４Ｂの回路パターン（ビアランドを含む）８Ｂとを導通させる構成としてもよい。
図３２に示したプリント配線基板は、配線付き基材４Ｃ、４Ａ、４Ｂを積層すると共に、貫通電極５Ｂを設けたビアホールに臨む小孔９６を有する回路パターン（ビアランド）８Ｂと回路パターン８Ｄの上に導電性ペースト９５を介してＩＣチップ３が接続されている。ここで、ビアホール内の導電性ペーストと回路パターン８Ｂ上の導電性ペースト９５は、回路パターン８Ｂ上の小孔９６で互いに混合もしくは界面なく一体化して硬化している。導電性ペーストがバインダーとしての樹脂を含有する場合は、小孔９６を介してビアホール内の導電性ペーストと、回路パターン８Ｂ上の導電性ペースト９５とが混合した状態となるが、金属粒の拡散接合によって導通をとるものである場合には、小孔９６の上下の導電性組成物中の金属が相互に拡散接合された状態となる。
図３３に示したプリント配線基板は、ＩＣチップ３の導体層１５を配線付き基材８Ｂの回路パターン（ビアランド）８Ｂ上に導電性ペースト９５を介して接続し、この配線付き基材８Ｂの上に配線付き基材４Ｄを積層したものであり、ＩＣチップ３が内蔵された構造である。配線付き基材４Ｄには、貫通電極５Ｄが設けられている。なお、回路パターン８Ｄには小孔が形成されていない。また、配線付き基材４Ｃ上に形成された回路パターン８Ｃにも小孔が形成されていない。配線付き基材４Ｂと配線付き基材４Ｄとは、貫通電極５Ｂ、５Ｄが回路パターン８Ｂに形成された小孔９６を介して一体化している。図３３に示した実施の形態では、貫通電極５Ｂ、５Ｄが１本の柱状に一体化した構造であり、貫通電極５Ｂ、５Ｄ同士が混合もしくは金属拡散接合して界面を形成しない状態で連続して形成されるため、高い接続信頼性を有する。同様に、ＩＣチップ３の導体層１５と回路パターン（ビアランド）８Ｂとの接続も高い接続信頼性を有する。また、貫通電極同士が小孔を介して上下に一体化するため、プリント配線基板の機械強度も高めることができる。
図３２および図３３に示したプリント配線基板は、上述した各実施の形態と同様に、配線付き基材を積層するという簡便な工程により電子部品を高い接続信頼性をもって接合、搭載することができる。
本発明に係るプリント配線基板は、携帯電話、携帯電子機器、家電製品、医療機器など各種の電子機器の製造分野で利用することが可能である。

Claims (9)

  1. 一方の面に導電層が形成され熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる絶縁基材にビアホールを形成し、当該ビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、
    半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を、前記貫通電極に対して位置合わせし、前記半導体装置を前記絶縁基材に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、
    前記絶縁基材と前記半導体装置との接着並びに前記貫通電極をなす導電性ペーストの硬化を、単一工程としての加熱プレスによって行う工程と、
    を有することを特徴とするプリント配線基板の製造方法。
  2. 一方の面に導電層が形成され他方の面が接着層となされた絶縁基材にビアホールを形成し、当該ビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、
    半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を、前記貫通電極に対して位置合わせし、前記半導体装置を前記絶縁基材の前記接着層に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、
    前記絶縁基材と前記半導体装置との接着並びに前記貫通電極をなす導電性ペーストの硬化を、単一工程としての加熱プレスによって行う工程と、
    を有することを特徴とするプリント配線基板の製造方法。
  3. 一方の面に導電層が形成され熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる絶縁基材にビアホールを形成し、このビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、
    半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を、前記貫通電極に対して位置合わせし、接着層が形成された支持基板を、当該接着層を前記半導体装置の前記再配線部の反対側の面に接触させて配置し、前記半導体装置を前記絶縁基材に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、
    前記絶縁基材と前記半導体装置との接着並びに前記貫通電極をなす導電性ペーストの硬化を、単一工程としての加熱プレスによって行う工程と、
    を有することを特徴とするプリント配線基板の製造方法。
  4. 一方の面に導電層が形成され他方の面が接着層となされた絶縁基材にビアホールを形成し、このビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、
    半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を、前記貫通電極に対して位置合わせし、接着層が形成された支持基板を、当該接着層を前記半導体装置の前記再配線部の反対側の面に接触させて配置し、この半導体装置を前記絶縁基材の接着層に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、
    前記絶縁基材と前記半導体装置との接着並びに前記貫通電極をなす導電性ペーストの硬化を、単一工程としての加熱プレスによって行う工程と、
    を有することを特徴とするプリント配線基板の製造方法。
  5. 一方の面に導電層が形成され熱可塑性を有する樹脂または半硬化状態の熱硬化樹脂からなる絶縁基材にビアホールを形成し、このビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、
    半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を、前記貫通電極に対して位置合わせし、少なくとも一部に熱伝導率が０．４Ｗ／ｍ・Ｋ以上の導熱性材料を含む接着層が形成された支持基板を、当該接着層を前記半導体装置の前記再配線部の反対側の面に接触させて配置し、前記半導体装置を前記絶縁基材に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、
    前記絶縁基材と前記半導体装置との接着、並びに、前記貫通電極をなす導電性ペーストの硬化を、単一工程としての加熱プレスによって行う工程と、
    を有することを特徴とするプリント配線基板の製造方法。
  6. 一方の面に導電層が形成され他方の面が接着層となされた絶縁基材にビアホールを形成し、このビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、
    半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を、前記貫通電極に対して位置合わせし、少なくとも一部に熱伝導率が０．４Ｗ／ｍ・Ｋ以上の導熱性材料を含む接着層が形成された支持基板を、当該接着層を前記半導体装置の前記再配線部の反対側の面に接触させて配置し、この半導体装置を前記絶縁基材の接着層に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、
    前記絶縁基材と前記半導体装置との接着、並びに、前記貫通電極をなす導電性ペーストの硬化を、単一工程としての加熱プレスによって行う工程と
    を有することを特徴とするプリント配線基板の製造方法。
  7. 前記絶縁基材が複数設けられる場合、これら絶縁基材同士の接着は前記単一工程としての加熱プレスにおいて行われることを特徴とする請求項１乃至６に記載のプリント配線基板の製造方法。
  8. 一方の面に導電層が形成された第１の絶縁基材にビアホールを形成し、このビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、
    半導体基板に形成された電極に接続された再配線部を有する半導体装置の当該再配線部を、前記貫通電極に対して位置合わせし、この半導体装置を層間接着材を介して前記第１の絶縁基材に対して前記導電性ペーストの硬化温度以下の熱圧着により仮留めする工程と、
    他方の面に導電層が形成された第２の絶縁基材にビアホールを形成し、このビアホールに導電性ペーストを印刷充填して貫通電極とする工程と、
    前記第２の絶縁基材を前記第１の絶縁基材に対して層間接着材を介して積層させ、これら各絶縁基材間に前記半導体装置を挟み込むとともに、これら各絶縁基材の貫通電極同士を当接させる工程と、
    前記層間接着材による接着及び前記貫通電極となる導電性ペーストの硬化を、単一工程としての加熱プレスによって同時に行う工程と、
    を有することを特徴とするプリント配線基板の製造方法。
  9. 前記第２の絶縁基材を前記第１の絶縁基材に対して層間接着材を介して積層させる工程において、
    前記半導体装置の設置領域を除く領域に、前記半導体装置と略同一の厚さを有する第３の絶縁基材を配置し、前記第１の絶縁基材及び前記第２の絶縁基材の間に、前記半導体装置とともに、前記第３の絶縁基材を挟み込むことを特徴とする請求項７記載のプリント配線基板の製造方法。
JP2007513563A 2005-10-14 2006-10-13 プリント配線基板の製造方法 Active JP4592751B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2005300324 2005-10-14
JP2005300324 2005-10-14
JP2006047538 2006-02-23
JP2006047538 2006-02-23
JP2006125728 2006-04-28
JP2006125728 2006-04-28
PCT/JP2006/320437 WO2007043639A1 (ja) 2005-10-14 2006-10-13 プリント配線基板及びプリント配線基板の製造方法

Publications (2)

Publication Number Publication Date
JPWO2007043639A1 JPWO2007043639A1 (ja) 2009-04-16
JP4592751B2 true JP4592751B2 (ja) 2010-12-08

Family

ID=37942860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007513563A Active JP4592751B2 (ja) 2005-10-14 2006-10-13 プリント配線基板の製造方法

Country Status (7)

Country Link
US (1) US7849591B2 (ja)
EP (1) EP1951015A4 (ja)
JP (1) JP4592751B2 (ja)
KR (1) KR100987688B1 (ja)
CN (1) CN101288351B (ja)
TW (1) TWI415542B (ja)
WO (1) WO2007043639A1 (ja)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4849926B2 (ja) * 2006-03-27 2012-01-11 富士通株式会社 半導体装置及び半導体装置の製造方法
US8669480B2 (en) * 2007-05-17 2014-03-11 Ibiden Co., Ltd. Wiring board and method of manufacturing wiring board
US8648263B2 (en) * 2007-05-17 2014-02-11 Ibiden Co., Ltd. Wiring board and method of manufacturing wiring board
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
JP5075504B2 (ja) * 2007-06-29 2012-11-21 京セラクリスタルデバイス株式会社 圧電発振器
US7605460B1 (en) * 2008-02-08 2009-10-20 Xilinx, Inc. Method and apparatus for a power distribution system
JP5003528B2 (ja) * 2008-02-25 2012-08-15 パナソニック株式会社 電子部品モジュールの製造方法
KR101059970B1 (ko) 2008-03-26 2011-08-26 가부시키가이샤후지쿠라 전자부품 실장용 기판 및 그 제조방법과 전자 회로 부품
US8278142B2 (en) * 2008-05-22 2012-10-02 Texas Instruments Incorporated Combined metallic bonding and molding for electronic assemblies including void-reduced underfill
JP2010087499A (ja) * 2008-09-30 2010-04-15 Ibiden Co Ltd コンデンサ装置の製造方法
JP5266009B2 (ja) * 2008-10-14 2013-08-21 株式会社フジクラ 部品内蔵形回路配線基板
JP5285385B2 (ja) * 2008-10-15 2013-09-11 株式会社フジクラ 積層配線基板の製造方法
FI122216B (fi) * 2009-01-05 2011-10-14 Imbera Electronics Oy Rigid-flex moduuli
TWI460844B (zh) * 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
TWM362572U (en) * 2009-04-13 2009-08-01 Phytrex Technology Corp Signal convertor
KR101060842B1 (ko) * 2010-01-07 2011-08-31 삼성전기주식회사 반도체 패키지의 제조 방법
KR101124110B1 (ko) * 2010-02-16 2012-03-21 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
KR20120036446A (ko) * 2010-10-08 2012-04-18 삼성전자주식회사 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법
US8642897B2 (en) * 2010-10-12 2014-02-04 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5693977B2 (ja) * 2011-01-11 2015-04-01 新光電気工業株式会社 配線基板及びその製造方法
US8844125B2 (en) 2011-01-14 2014-09-30 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask and related devices
CN102244061A (zh) * 2011-07-18 2011-11-16 江阴长电先进封装有限公司 Low-k芯片封装结构
US10817043B2 (en) 2011-07-26 2020-10-27 Nvidia Corporation System and method for entering and exiting sleep mode in a graphics subsystem
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
CN103187312A (zh) * 2011-12-28 2013-07-03 中国科学院上海微系统与信息技术研究所 圆片级封装结构中的重布线层的制备方法及形成的结构
US9111847B2 (en) * 2012-06-15 2015-08-18 Infineon Technologies Ag Method for manufacturing a chip package, a method for manufacturing a wafer level package, a chip package and a wafer level package
JP5716972B2 (ja) * 2013-02-05 2015-05-13 株式会社デンソー 電子部品の放熱構造およびその製造方法
JP5708903B2 (ja) * 2013-02-14 2015-04-30 株式会社村田製作所 回路基板およびその製造方法
US10425724B2 (en) 2014-03-13 2019-09-24 Starkey Laboratories, Inc. Interposer stack inside a substrate for a hearing assistance device
KR101943176B1 (ko) * 2014-05-16 2019-01-28 후지필름 가부시키가이샤 터치 패널 및 그 제조 방법
US20150351218A1 (en) * 2014-05-27 2015-12-03 Fujikura Ltd. Component built-in board and method of manufacturing the same, and mounting body
US9826646B2 (en) * 2014-05-27 2017-11-21 Fujikura Ltd. Component built-in board and method of manufacturing the same, and mounting body
KR102373809B1 (ko) * 2014-07-02 2022-03-14 삼성전기주식회사 패키지 구조체 및 그 제조 방법
CN113690209A (zh) * 2015-01-13 2021-11-23 迪睿合株式会社 多层基板
TWI608398B (zh) * 2015-02-27 2017-12-11 Fujikura Ltd Wiring body, wiring board, wiring structure, and touch detector
JP6690356B2 (ja) * 2016-03-29 2020-04-28 味の素株式会社 熱硬化性樹脂組成物
JP6652443B2 (ja) * 2016-05-06 2020-02-26 株式会社日本マイクロニクス 多層配線基板及びこれを用いたプローブカード
CN106024657A (zh) * 2016-06-24 2016-10-12 南通富士通微电子股份有限公司 一种嵌入式封装结构
WO2018116799A1 (ja) * 2016-12-21 2018-06-28 株式会社村田製作所 電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュール
JP6866778B2 (ja) * 2017-06-12 2021-04-28 富士通株式会社 パッケージ基板及びパッケージ基板の製造方法
US10867924B2 (en) 2017-07-06 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with redistribution structure and pre-made substrate on opposing sides for dual-side metal routing
US11277924B2 (en) 2017-08-04 2022-03-15 Fujikura Ltd. Method for manufacturing multilayer printed wiring board and multilayer printed wiring board
JP6818163B2 (ja) * 2017-12-15 2021-01-20 アルプスアルパイン株式会社 センサ装置とその製造方法及び車両用シート
US11049839B2 (en) * 2018-01-24 2021-06-29 Kulicke And Soffa Industries, Inc. Bonding tools for bonding machines, bonding machines for bonding semiconductor elements, and related methods
CN114050113A (zh) * 2018-08-06 2022-02-15 中芯集成电路（宁波）有限公司 封装方法
KR102550329B1 (ko) * 2018-09-28 2023-07-05 가부시키가이샤 무라타 세이사쿠쇼 접속 전극 및 접속 전극의 제조 방법
WO2020103147A1 (zh) * 2018-11-23 2020-05-28 北京比特大陆科技有限公司 芯片散热结构、芯片结构、电路板和超算设备
KR102294984B1 (ko) * 2019-02-27 2021-08-30 주식회사 네패스 반도체 패키지 및 반도체 패키지 제조 방법
KR20220160967A (ko) * 2021-05-28 2022-12-06 (주)티에스이 이종 재질의 다층 회로기판 및 그 제조 방법
KR102537710B1 (ko) * 2021-05-28 2023-05-31 (주)티에스이 일괄 접합 방식의 다층 회로기판 및 그 제조 방법
TWI808614B (zh) * 2022-01-17 2023-07-11 大陸商廣東則成科技有限公司 軟硬複合板的製程
WO2024210095A1 (ja) * 2023-04-04 2024-10-10 株式会社フジクラ 部品内蔵基板の製造方法、及び、部品内蔵基板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326438A (ja) * 1993-05-13 1994-11-25 Nitto Denko Corp 単層配線ユニットおよび多層回路配線板ならびにその製法
JP2001044641A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 半導体素子内蔵配線基板およびその製造方法
JP2002246756A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
JP2002270712A (ja) * 2001-03-14 2002-09-20 Sony Corp 半導体素子内蔵多層配線基板と半導体素子内蔵装置、およびそれらの製造方法
JP2003017859A (ja) * 2001-07-04 2003-01-17 Denso Corp プリント基板の製造方法およびその製造方法によって形成されるプリント基板
JP2004152963A (ja) * 2002-10-30 2004-05-27 Denso Corp 電子回路と外部部品との接続方法
JP2004266094A (ja) * 2003-02-28 2004-09-24 Fujikura Ltd 多層配線基板、多層配線基板用基材およびその製造方法
JP2005150344A (ja) * 2003-11-14 2005-06-09 Casio Comput Co Ltd 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4544989A (en) * 1980-06-30 1985-10-01 Sharp Kabushiki Kaisha Thin assembly for wiring substrate
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
JP3187373B2 (ja) 1998-07-31 2001-07-11 京セラ株式会社 配線基板
JP2000101245A (ja) * 1998-09-24 2000-04-07 Ngk Spark Plug Co Ltd 積層樹脂配線基板及びその製造方法
US6288905B1 (en) * 1999-04-15 2001-09-11 Amerasia International Technology Inc. Contact module, as for a smart card, and method for making same
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP4392157B2 (ja) * 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP3996521B2 (ja) 2002-02-22 2007-10-24 株式会社フジクラ 多層配線基板用基材の製造方法
EP1542519A4 (en) * 2002-07-31 2010-01-06 Sony Corp METHOD FOR PCB CONSTRUCTION WITH AN INTEGRATED EQUIPMENT AND PCB WITH INTEGRATED EQUIPMENT AND METHOD FOR PRODUCING A PRINTED PCB AND PRINTED PCB
JP3888267B2 (ja) 2002-08-30 2007-02-28 カシオ計算機株式会社 半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326438A (ja) * 1993-05-13 1994-11-25 Nitto Denko Corp 単層配線ユニットおよび多層回路配線板ならびにその製法
JP2001044641A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 半導体素子内蔵配線基板およびその製造方法
JP2002246756A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
JP2002270712A (ja) * 2001-03-14 2002-09-20 Sony Corp 半導体素子内蔵多層配線基板と半導体素子内蔵装置、およびそれらの製造方法
JP2003017859A (ja) * 2001-07-04 2003-01-17 Denso Corp プリント基板の製造方法およびその製造方法によって形成されるプリント基板
JP2004152963A (ja) * 2002-10-30 2004-05-27 Denso Corp 電子回路と外部部品との接続方法
JP2004266094A (ja) * 2003-02-28 2004-09-24 Fujikura Ltd 多層配線基板、多層配線基板用基材およびその製造方法
JP2005150344A (ja) * 2003-11-14 2005-06-09 Casio Comput Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN101288351A (zh) 2008-10-15
TWI415542B (zh) 2013-11-11
KR100987688B1 (ko) 2010-10-13
EP1951015A1 (en) 2008-07-30
US7849591B2 (en) 2010-12-14
WO2007043639A1 (ja) 2007-04-19
CN101288351B (zh) 2011-04-20
KR20080056016A (ko) 2008-06-19
TW200806137A (en) 2008-01-16
JPWO2007043639A1 (ja) 2009-04-16
EP1951015A4 (en) 2011-03-23
WO2007043639A9 (ja) 2007-05-31
US20090154132A1 (en) 2009-06-18

Similar Documents

Publication Publication Date Title
JP4592751B2 (ja) プリント配線基板の製造方法
JP5018826B2 (ja) 電子デバイスおよびその製造方法
US20150003020A1 (en) Electronic component-embedded printed circuit board having cooling member
TWI512926B (zh) 電路板層疊封裝結構及其製作方法
US7619317B2 (en) Carrier structure for semiconductor chip and method for manufacturing the same
JP5526276B1 (ja) 部品内蔵基板及びその製造方法並びに実装体
JP2011258772A (ja) 配線基板及びその製造方法並びに半導体装置
JP4950743B2 (ja) 積層配線基板及びその製造方法
JP5007164B2 (ja) 多層配線板及び多層配線板製造方法
JP2009016377A (ja) 多層配線板及び多層配線板製造方法
JP5238182B2 (ja) 積層配線基板の製造方法
JP2009146940A (ja) 積層配線基板及びその製造方法
JP4324732B2 (ja) 半導体装置の製造方法
JP5285385B2 (ja) 積層配線基板の製造方法
JP5491991B2 (ja) 積層配線基板及びその製造方法
JP5075424B2 (ja) 電子部品内蔵型配線基板の製造方法
JP6315681B2 (ja) 部品内蔵基板及びその製造方法並びに実装体
JP5880036B2 (ja) 電子部品内蔵基板及びその製造方法と積層型電子部品内蔵基板
JP6062884B2 (ja) 部品内蔵基板及びその製造方法並びに実装体
JP2004014651A (ja) 配線基板、それを用いた半導体装置及び配線基板の製造方法
TWI420989B (zh) 印刷電路板及其製造方法
JP2006310543A (ja) 配線基板及びその製造方法、半導体回路素子付き配線基板
JP2005235881A (ja) 半導体装置およびその製造方法
JP2017201674A (ja) プリント配線板およびその製造方法
JP2013062424A (ja) 半導体装置の製造方法およびその方法により製造された半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100419

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100907

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100914

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130924

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4592751

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130924

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250