JP4854847B2 - 多層プリント配線板および多層プリント配線板の製造方法 - Google Patents

多層プリント配線板および多層プリント配線板の製造方法 Download PDF

Info

Publication number
JP4854847B2
JP4854847B2 JP2000388459A JP2000388459A JP4854847B2 JP 4854847 B2 JP4854847 B2 JP 4854847B2 JP 2000388459 A JP2000388459 A JP 2000388459A JP 2000388459 A JP2000388459 A JP 2000388459A JP 4854847 B2 JP4854847 B2 JP 4854847B2
Authority
JP
Japan
Prior art keywords
layer
resin
die pad
printed wiring
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000388459A
Other languages
English (en)
Other versions
JP2002050874A (ja
Inventor
一 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2000388459A priority Critical patent/JP4854847B2/ja
Publication of JP2002050874A publication Critical patent/JP2002050874A/ja
Application granted granted Critical
Publication of JP4854847B2 publication Critical patent/JP4854847B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01012Magnesium [Mg]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01025Manganese [Mn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、多層プリント配線板に関し、特にICチップなどの電子部品を内蔵する多層プリント配線板及び多層プリント配線板の製造方法に関するものである。
【0002】
【従来の技術】
ICチップは、ワイヤーボンディング、TAB、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にICチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとICチップのパッドとを金線などのワイヤーで接続させた後、ICチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
TABは、ICチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ICチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
【0003】
【発明が解決しようとする課題】
しかしながら、それぞれの実装方法は、ICチップとプリント配線板の間に接続用のリード部品(ワイヤー、リード、バンプ)を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ICチップとの接続が途絶えたり、誤作動の原因となることがあった。
また、それぞれの実装方法は、ICチップを保護するためにエポキシ樹脂等の熱可塑性樹脂によって封止を行っているが、その樹脂を充填する際に気泡が含有すると、気泡が起点となって、リード部品の破壊やICパッドの腐食、信頼性の低下を招いてしまう。熱可塑性樹脂による封止は、それぞれの部品に合わせて樹脂装填用プランジャー、金型を作成する必要が有り、また、熱硬化性樹脂であってもリード部品、ソルダーレジストなどの材質などを考慮した樹脂を選定しなくては成らないために、それぞれにおいてコスト的にも高くなる原因にもなった。
【0004】
係る課題に対応するため、本発明者は鋭意研究した結果、樹脂絶縁性基板に開口部、通孔やザグリ部を設けてICチップなどの電子部品を予め内蔵させて、層間絶縁層を積層し、該ICチップのパッド上に、フォトエッチングあるいはレーザにより、ビアを設けて、導電層である導体回路を形成させた後、更に、層間絶縁層と導電層を繰り返して設け、多層プリント配線板を形成することによって、封止樹脂を用いず、リードレス、バンプレスによってICチップとの電気的接続を取ることができる構造を案出した。
【0005】
しかし、ICチップのパッドは、一般的にアルミニウムなどで製造されており、製造工程において酸化し、表面に酸化被膜が形成されている。このため、表面に形成された酸化被膜により、パッドの接続抵抗が上昇してしまい、ICチップへ適切な電気的接続を得ることができないことが判明した。また、ダイパッドの上に酸化膜が残存すると、パッドと仲介層の密着性が不十分となり信頼性を満足させることができないことが分かった。
【0006】
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、ICチップにリードレスで適切に電気的接続を取りることができる多層プリント配線板及び多層プリント配線板の製造方法を提案することを目的とする。
【0007】
【課題を解決するための手段】
上記した目的を達成するため、請求項1の多層プリント配線板の製造方法では、少なくとも以下(a)〜(e)の工程を備えることを技術的特徴とする:
(a)前記基板に電子部品を収容する工程;
(b)前記電子部品のダイパッドの表面の被膜を除去する工程;
(c)前記ダイパッド上に、平坦な上面を有し、最下層の層間絶縁層のバイアホールと接続させるための前記ダイパッドの径よりも径の大きな仲介層を、電解めっきによって形成する工程;
(d)前記基板上に、層間絶縁層を形成する工程;
(e)前記層間絶縁層に、導体回路及び仲介層に接続するバイアホールを形成する工程。
【0008】
請求項1では、基板内にICチップを収容するため、リードレスでICチップとの電気的接続を取ることができる。さらに、ICチップなどの電子部品のダイパッドの接続面に酸化被膜除去処理を施すため、ダイパッドの電気抵抗を下げ、導電性を高めることが可能となる。また、ICチップ部分に仲介層を設けることにより、ICチップ部分が平坦化されるので、上層の層間絶縁層も平坦化されて、膜厚みも均一になる。そのうえ、上層のバイアホールを形成する際も、形状の安定性を保つことができる。皮膜は完全に除去することが望ましい。
【0009】
請求項2では、酸化被膜を逆スパッタ、プラズマ処理のいずれかで完全に除去することによりICチップのダイパッドの導電性を高めることが可能となる。
逆スパッタを行う場合は、スパッタリングガスとしてアルゴンなどの不活性ガスを用い、ダイパッド表面の酸化被膜に逆スパッタリングを行い、酸化被膜を完全に除去させる。プラズマ処理で行う場合は、基板を真空状態にした装置内に入れ、酸素、あるいは、窒素、炭酸ガス、四フッ化炭素中でプラズマを放出させて、ダイパッド表面の酸化被膜を除去させる。
【0010】
請求項3では、被膜除去と、仲介層の最下層の形成とを、連続的に非酸素雰囲気中で行うため、パッド表面に酸化皮膜が再び形成されることがなく、ICチップのダイパッドと仲介層との間の導電性と密着性を高めることが可能となる。
【0011】
請求項4の多層プリント配線板は、基板上に層間絶縁層と導体層とが繰り返し形成され、該層間絶縁層には、バイアホールが形成され、該バイアホールを介して電気的接続される多層プリント配線板において、
前記基板には、電子部品が内蔵され、
前記電子部品のダイパッド上には、平坦な上面を有し、最下層の層間絶縁層のバイアホールと接続させるための前記ダイパッドの径よりも径の大きな仲介層が、電解めっきによって形成され、
前記ダイパッドの表面の被膜が除去されていることを技術的特徴とする。
【0012】
請求項4では、基板内にICチップを収容するため、リードレスでICチップとの電気的接続を取ることができる。さらに、ICチップなどの電子部品のダイパッドの接続面に酸化被膜除去処理を施すため、ダイパッドの電気抵抗を下げ、導電性を高めることが可能となる。また、ICチップ部分に仲介層を設けることにより、ICチップ部分が平坦化されるので、上層の層間絶縁層も平坦化されて、膜厚みも均一である。そのうえ、上層のバイアホールを形成する際も、形状の安定性を保つことができる。皮膜は完全に除去した方がよい。
【0013】
ICチップのパッドに仲介層を設ける理由は、次の通りである。第1にダイパッドがファインかつ小サイズになると、ビアを形成する際のアライメントが困難になるので、仲介層を設けてアライメントをし易くする。仲介層を設ければ、ダイパッドピッチ150μm以下、パッドサイズ20μm以下でもビルドアップ層が安定して形成できる。仲介層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のビアを形成させると、ビア径がダイパッド径よりも大きいと、ビア底残査除去、層間樹脂絶縁層表面粗化処理として行うデスミア処理時に、ダイパッド表面の保護層であるポリイミド層を溶解、損傷する。一方、レーザの場合、ビア径がダイパッド径より大きいときには、ダイパッド及びパシベーション、ポリミド層(ICの保護膜)がレーザによって破壊される。更に、ICチップのパッドが非常に小さく、ビア径がダイパッドサイズより大きくなると、フォトエッチング法でも、レーザ法でも位置合わせが非常に困難であり、ダイパッドとビアとの接続不良が多発する。
【0014】
これに対して、ダイパッド上にダイパッドの径よりも径の大きな仲介層を設けることで、ダイパッドピッチ150μm以下、パッドサイズ20μm以下になってもダイパッド上にビアを確実に接続させることができ、パッドとビアとの接続性や信頼性を向上させる。更に、ICチップのパッド上により大きな径の仲介層を介在させることで、デスミヤ、めっき工程などの後工程の際に、酸やエッチング液に浸漬させたり、種々のアニール工程を経ても、ダイパッド及びICの保護膜(パシベーション、ポリミド層)を溶解、損傷する危険がなくなる。
【0015】
本発明で定義される仲介層について説明する。
仲介層は、従来のICチップ実装技術を用いることなく、半導体素子であるICチップとプリント配線板と直接接続を取るために設けられた中間の層を意味する。特徴としては、2層以上の金属層で形成され、半導体素子であるICチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、プリント配線板へのICチップの埋め込み、収容、収納や接続を確実にすることができる。また、仲介層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【0016】
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体装置としてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、BGA、半田バンプやPGA(導電性接続ピン)を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。
【0017】
本願発明に用いられるICチップなどの電子部品を内蔵させる樹脂製基板としては、エポキシ樹脂、BT樹脂、フェノール樹脂などにガラスエポキシ樹脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂を含浸させたプリプレグを積層させたものなどが用いられるが、一般的にプリント配線板で使用されるものを用いることができる。それ以外にも両面銅張積層板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。
【0018】
ICチップを内蔵させたコア基板の全面に蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などの金属を1層以上形成させるものがよい。厚みとしては、0.001〜2.0μmの間で形成させるのがよい。特に、0.01〜1.0μmが望ましい。
【0019】
また、セミアディティブプロセスで仲介層を形成する場合には、ICチップ及びコア基板の上に形成した金属膜上にドライフィルムレジストを形成して仲介層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様にICチップのパッド上に仲介層を形成させることもできる。
【0020】
一方、サブトラプロセスで仲介層を形成する場合には、金属膜上に、無電解あるいは電解めっきにより、厚付けさせる。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いることがよい。その厚みは1〜20μmの範囲で行うのがよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とビアと界面に隙間が発生することがある。その後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ICチップのパッド上に仲介層を形成させる。
【0021】
【発明の実施の形態】
以下、本発明の実施例について図を参照して説明する。
先ず、本発明の第1実施例に係る多層プリント配線板の構成について、多層プリント配線板10の断面を示す図6を参照して説明する。
【0022】
図6に示すように多層プリント配線板10は、ICチップ20を収容するコア基板30と、層間樹脂絶縁層50、層間樹脂絶縁層150とからなる。層間樹脂絶縁層50には、ビア60および導体回路58が形成され、層間樹脂絶縁層150には、ビア160および導体回路158が形成されている。
【0023】
ICチップ20には、IC保護膜(パッシベーション+ポリイミド)22が被覆され、該IC保護膜22の開口内に入出力端子を構成するアルミニウム製のダイパッド24が配設されている。ダイパッド24の表面には、酸化被膜26が形成されている。ダイパッド24上には、仲介層38が形成され、ダイパッド24と仲介層38との接触面の酸化被膜26は除去されている。
【0024】
層間樹脂絶縁層150の上には、ソルダーレジスト層70が配設されている。ソルダーレジスト層70の開口部71下の導体回路158には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ76、又は、図示しない導電性接続ピンが設けられている。
【0025】
本実施例の多層プリント配線板10では、コア基板30にICチップ20を予め内蔵させて、ICチップ20のダイパッド24には仲介層38を配設させている。このため、ビアを形成する際のアライメントが行い易く、ダイパッドピッチ150μm以下、パッドサイズ20μm以下でもビルドアップ層が安定して形成できる。仲介層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のビアを形成させると、ビア径がダイパッド径よりも大きいと、ビア底残査除去、層間樹脂絶縁層表面粗化処理として行うデスミア処理時にダイパッド表面の保護層であるポリイミド層を溶解、損傷する。一方、レーザの場合、ビア径がダイパッド径より大きいときには、ダイパッド及びパシベーション、ポリミド層(ICの保護膜)がレーザによって破壊される。更に、ICチップのパッドが非常に小さく、ビア径がダイパッドサイズより大きくなると、フォトエッチング法でも、レーザ法でも位置合わせが非常に困難であり、ダイパッドとビアとの接続不良が多発する。
【0026】
これに対して、ダイパッド24上に仲介層38を設けることで、ダイパッドピッチ150μm以下、パッドサイズ20μm以下になってもダイパッド24上にビア60を確実に接続させることができ、パッド24とビア60との接続性や信頼性を向上させる。更に、ICチップのパッド上により大きな径の仲介層を介在させることで、デスミヤ、めっき工程などの後工程の際に、酸やエッチング液に浸漬させたり、種々のアニール工程を経ても、ダイパッド及びICの保護膜(パシベーション、ポリミド層)を溶解、損傷する危険がなくなる。
【0027】
また、アルミニウム製のダイパッド24の表面に形成された酸化被膜26が、ダイパッド24と仲介層38との接触面において、後述する酸化被膜除去処理により除去されているため、ダイパッド24の電気抵抗を下げ、導電性を高めることが可能となる。
【0028】
引き続き、図6を参照して上述した多層プリント配線板の製造方法について、図1〜図7を参照して説明する。
【0029】
(1)先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板(コア基板)30を出発材料とする(図1(A)参照)。次に、コア基板30の片面に、ザグリ加工でICチップ収容用の凹部32を形成する(図1(B)参照)。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【0030】
(2)その後、凹部32に、印刷機を用いて接着材料34を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ICチップ20を接着材料34上に載置する。ICチップ20には、IC保護膜(パッシベーション+ポリイミド)22が被覆され、IC保護膜22の開口内に入出力端子を構成するダイパッド24が配設されている。また、ダイパッド24の表面は酸化被膜26に覆われている(図1(C)参照)。ここで、ICチップ20のダイパッド24部分を拡大した説明図を図7(A)に示す。
【0031】
(3)そして、ICチップ20の上面を押す、もしくは叩いて凹部32内に完全に収容させる(図1(D)参照)。これにより、コア基板30を平滑にすることができる。
【0032】
(4)次に、ICチップ20を収容させたコア基板30を真空状態にしたスパッタリング装置内に入れ、スパッタリングガスとして不活性ガスであるアルゴンを用い、ダイパッド24表面の露出している酸化被膜26をターゲットにして逆スパッタリングを行い、露出した酸化被膜26を除去させる(図2(A)参照)。ここで、ICチップ20のダイパッド24部分を拡大した説明図を図7(B)に示す。これにより、ダイパッド24の電気抵抗を下げ、導電性を高めることが可能となり、仲介層との密着性が向上する。ここでは、酸化被膜除去処理として逆スパッタを用いたが、逆スパッタ以外にもプラズマ処理を用いることもできる。プラズマ処理で行う場合は、基板を真空状態にした装置内に入れ、酸素、あるいは、窒素、炭酸ガス、四フッ化炭素中でプラズマを放出させて、ダイパッド表面の酸化被膜を除去させる。更に、逆スパッタ、プラズマ処理以外にも、ダイパッド表面を酸により処理し、酸化被膜を除去することも可能である。酸化被膜除去処理には、燐酸を用いることが好適である。ここでは、酸化皮膜を除去しているが、ダイパッドに防錆用の窒化膜等の皮膜が形成されている際にも、電気導電性を高めるため除去処理を行うことが好適である。
【0033】
(5)その後、連続的に同じ装置を用い、ICチップを酸素雰囲気に晒すことなく、コア基板30の全面にCr及びCuをターゲットにしたスパッタリングを行い、全面に導電性の金属膜33を形成させる(図2(B)参照)。金属膜33としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などの金属を1層以上形成させるものがよい。特に、ニッケル、クロム、チタンで形成するのがよい。界面から湿分の侵入がなく、金属密着性に優れるからである。厚みとしては、0.001〜2.0μmの間で形成させるのがよい。特に、0.01〜1.0μmが望ましい。クロムの厚みは、スパッタ層にクラックが入らず、かつ銅スパッタ層との密着が十分とれる厚みにする。本実施例では、被膜除去と、仲介層の最下層(金属膜)33の形成とを、同一の装置で連続して非酸素雰囲気中で行うため、パッド表面に酸化皮膜が再び形成されることがなく、ICチップのダイパッド24と仲介層38との間の導電性を高めることが可能となる。
【0034】
金属膜33上に、無電解めっきにより、無電解めっき膜36を形成させてもよい(図2(C)参照)。形成されるメッキの種類としては銅、ニッケル、金、銀、などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよい。その厚みは0.01〜5.0μmの範囲で行うのがよい。特に、0.1〜3μmが望ましい。なお、望ましい第1薄膜層と第2薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【0035】
(6)その後、レジストを塗布、あるいは、感光性フィルムをラミネートし、露光、現像してICチップ20のパッドの上部に開口を設けるようにメッキレジスト35を設け、電解めっき膜37を設ける(図2(D)参照)。電解めっき膜37の厚みは1〜20μm程度がよい。電解めっき膜は、ニッケル、銅、金、銀、亜鉛、鉄で形成できる。メッキレジスト35を除去した後、メッキレジスト35下の無電解めっき膜36、金属膜33をエッチングで除去することで、ICチップのパッド24上に仲介層38を形成する(図3(A)参照)。また、ICチップ20のダイパッド24部分を拡大した説明図を図7(C)に示す。
ここでは、メッキレジストにより仲介層38を形成したが、無電解めっき膜36の上に電解めっき膜37を均一に形成した後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ICチップ20のダイパッド24上に仲介層38を形成させることも可能である。この場合、電解めっき膜37の厚みは1〜20μmの範囲がよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とビアとの界面に隙間が発生することがあるからである。
【0036】
(7)次に、基板にエッチング液をスプレイで吹きつけ、仲介層38の表面をエッチングすることにより粗化面38αを形成する(図3(B)参照)。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【0037】
(8)上記工程を経た基板に、厚さ30〜50μmの熱硬化型シクロオレフィン系樹脂シートを温度50〜150℃まで昇温しながら圧力5kg/cm2で真空圧着ラミネートし、シクロオレフィン系樹脂からなる層間樹脂絶縁層50を設ける(図3(C)参照)。真空圧着時の真空度は、10mmHgである。または、液状絶縁樹脂をスピンコートなどによって塗布し、絶縁層を形成してもよい。
【0038】
(9)次に、CO2ガスレーザにて層間樹脂絶縁層50にビア用開口48を設ける(図3(D)参照)。その後、クロム酸を用いて開口48内の樹脂残りを除去する。ダイパッド24上に銅製の仲介層38を設けることで、ビアを形成する際のアライメントをし易くし、ダイパッド24上にビアを確実に接続させ、パッドとビアとの接続性や信頼性を向上させる。これにより、ビルドアップ層が安定して形成できる。ICチップのパッド上により大きな径の仲介層を介在させることで、ビア底残査除去、層間樹脂絶縁層表面粗化処理として行うデスミア処理時、めっき工程などの後工程の際に、酸やエッチング液に浸漬させたり、種々のアニール工程を経ても、ダイパッド24及びICの保護膜(パシベーション、ポリミド層)22を溶解、損傷する危険がなくなる。なお、ここでは、過マンガン酸を用いて樹脂残さを除去したが、酸素プラズマを用いてデスミア処理を行うことも可能である。
【0039】
(10)次に、クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層50の粗化面50αを設ける(図4(A)参照)。該粗化面50αは、0.1〜5μmの範囲で形成されることがよい。その一例として、過マンガン酸ナトリウム溶液50g/l、温度60℃中に5〜25分間浸漬させることによって、2〜3μmの粗化面50αを設ける。上記以外には、日本真空技術株式会社製のSV−4540を用いてプラズマ処理を行い、層間樹脂絶縁層50の表面に粗化面50αを形成することもできる。この際、不活性ガスとしてはアルゴンガスを使用し、電力200W、ガス圧0.6Pa、温度70℃の条件で、2分間プラズマ処理を実施する。
【0040】
(9)粗化面50αが形成された層間樹脂絶縁層50上に、金属層52を設ける(図4(B)参照)。金属層52は、無電解めっきによって形成させる。予め層間樹脂絶縁層50の表層にパラジウムなどの触媒を付与させて、無電解めっき液に5〜60分間浸漬させることにより、0.1〜5μmの範囲でめっき膜である金属層52を設ける。その一例として、
〔無電解めっき水溶液〕
NiSO4 0.003 mol/l
酒石酸 0.200 mol/l
硫酸銅 0.030 mol/l
HCHO 0.050 mol/l
NaOH 0.100 mol/l
α、α′−ビピルジル 100 mg/l
ポリエチレングリコール(PEG) 0.10 g/l
34℃の液温度で40分間浸漬させた。
上記以外でも上述したプラズマ処理と同じ装置を用い、内部のアルゴンガスを交換した後、Ni及びCuをターゲットにしたスパッタリングを、気圧0.6Pa、温度80℃、電力200W、時間5分間の条件で行い、Ni/Cu金属層52を層間樹脂絶縁層50の表面に形成することもできる。このとき、形成されるNi/Cu金属層52の厚さは0.2μmである。
【0041】
(12)上記処理を終えた基板30に、市販の感光性ドライフィルムを貼り付け、クロムガラスマスクを載置して、40mJ/cm2で露光した後、0.8%炭酸ナトリウムで現像処理し、厚さ25μmのめっきレジスト54を設ける。次に、以下の条件で電解めっきを施して、厚さ18μmの電解めっき膜56を形成する(図4(C)参照)。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドHLである。
【0042】
Figure 0004854847
【0043】
(13)めっきレジスト54を5%NaOHで剥離除去した後、そのめっきレジスト下の無電解めっき膜52を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、無電解めっき膜52と電解めっき膜56からなる厚さ16μmの導体回路58及びビア60を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面58α、60αを形成する(図4(D)参照)。
【0044】
(14)次いで、上記(8)〜(13)の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層150及び導体回路158(ビア160を含む)を形成する(図5(A)参照)。
【0045】
(15)次に、ジエチレングリコールジメチルエーテル(DMDG)に60重量%の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂(日本化薬社製)のエポキシ基50%をアクリル化した感光性付与のオリゴマー(分子量4000)46.67重量部、メチルエチルケトンに溶解させた80重量%のビスフェノールA型エポキシ樹脂(油化シェル社製、商品名:エピコート1001)15重量部、イミダゾール硬化剤(四国化成社製、商品名:2E4MZ−CN)1.6重量部、感光性モノマーである多官能アクリルモノマー(共栄化学社製、商品名:R604)3重量部、同じく多価アクリルモノマー(共栄化学社製、商品名:DPE6A)1.5重量部、分散系消泡剤(サンノプコ社製、商品名:S−65)0.71重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン(関東化学社製)2.0重量部、光増感剤としてのミヒラーケトン(関東化学社製)0.2重量部を加えて、粘度を25℃で2.0Pa・sに調整したソルダーレジスト組成物(有機樹脂絶縁材料)を得る。
なお、粘度測定は、B型粘度計(東京計器社製、DVL−B型)で60rpmの場合はローターNo.4、6rpmの場合はローターNo.3によった。
【0046】
(16)次に、基板30に、上記ソルダーレジスト組成物を20μmの厚さで塗布し、70℃で20分間、70℃で30分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層70に密着させて1000mJ/cm2の紫外線で露光し、DMTG溶液で現像処理し、ランド径620μm、開口径460μmの開口71を形成する(図5(B)参照)。
【0047】
(17)次に、ソルダーレジスト層(有機樹脂絶縁層)70を形成した基板を、塩化ニッケル(2.3×10-1mol/l)、次亞リン酸ナトリウム(2.8×10-1mol/l)、クエン酸ナトリウム(1.6×10-1mol/l)を含むpH=4.5の無電解ニッケルめっき液に20分間浸漬して、開口部71に厚さ5μmのニッケルめっき層72を形成する。さらに、その基板を、シアン化金カリウム(7.6×10-3mol/l)、塩化アンモニウム(1.9×10-1mol/l)、クエン酸ナトリウム(1.2×10-1mol/l)、次亜リン酸ナトリウム(1.7×10-1mol/l)を含む無電解めっき液に80℃の条件で7.5分間浸漬して、ニッケルめっき層72上に厚さ0.03μmの金めっき層74を形成することで、導体回路158に半田パッド75を形成する(図5(C)参照)。
【0048】
(18)この後、ソルダーレジスト層70の開口部71に、はんだペーストを印刷して、200℃でリフローすることにより、半田バンプ76を形成する。これにより、ICチップ20を内蔵し、半田バンプ76を有する多層プリント配線板10を得ることができる(図6参照)。なお、半田ペーストを印刷して導電性接続ピンを配置することもできる。
【0049】
上述した実施例では、層間樹脂絶縁層50、150に熱硬化型シクロオレフィン系樹脂シートを用いた。この代わりに、層間樹脂絶縁層50にエポキシ系樹脂を用いることができる。このエポキシ系樹脂には、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【0050】
本発明の製造方法において使用し得るエポキシ系樹脂は、酸または酸化剤に可溶性の粒子(以下、可溶性粒子という)が酸または酸化剤に難溶性の樹脂(以下、難溶性樹脂という)中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【0051】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子(以下、可溶性樹脂粒子)、酸または酸化剤に可溶性の無機粒子(以下、可溶性無機粒子)、酸または酸化剤に可溶性の金属粒子(以下、可溶性金属粒子)等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、2種以上併用してもよい。
【0052】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【0053】
上記可溶性粒子の平均粒径としては、0.1〜10μmが望ましい。この粒径の範囲であれば、2種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が0.1〜0.5μmの可溶性粒子と平均粒径が1〜3μmの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【0054】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、2種以上の樹脂の混合物からなるものであってもよい。
【0055】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、(メタ)アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した(メタ)アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【0056】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【0057】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、2種以上併用してもよい。
【0058】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【0059】
上記可溶性粒子を、2種以上混合して用いる場合、混合する2種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【0060】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてビア用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【0061】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、2種以上を併用してもよい。熱硬化性樹脂、熱可塑性樹脂、それらの複合体であってもよい。
さらには、1分子中に、2個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【0062】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールF型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、2種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【0063】
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにビアやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【0064】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、3〜40重量%が望ましい。可溶性粒子の配合量が3重量%未満では、所望の凹凸を有する粗化面を形成することができない場合があり、40重量%を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【0065】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【0066】
上記硬化剤の含有量は、樹脂フィルムに対して0.05〜10重量%であることが望ましい。0.05重量%未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、10重量%を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【0067】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【0068】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、2種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、350℃以上の温度を加えると溶解、炭化をしてしまう。
【0069】
上記樹脂フィルムを張り付けた後、レーザで開口させて、層間樹脂絶縁層にビアを開口させる。その後、酸あるいは酸化剤に浸漬させて、層間樹脂絶縁層に粗化層を形成する。酸としては、硫酸、リン酸、塩酸、蟻酸などの強酸を用いることができ、酸化剤としてはクロム酸、クロム硫酸、過マンガン塩酸などを用いることができる。それにより、可溶性粒子を溶解あるいは脱落させることによって層間樹脂絶縁層の表面に粗化層を形成させる。その粗化層の形成された層間樹脂絶縁層に、Pbなどの触媒を付与させた後、無電解めっきを施す。無電解めっき膜上にレジストを施して露光、現像を経てめっきレジストの非形成部を形成させる。該非形成部に電解めっきを施してレジストを剥離、エッチングによって層間樹脂絶縁層上の無電解めっき膜を除去してビアと導体回路を形成させた。
【0070】
引き続き、本発明の第2実施例に係る多層プリント配線板について、図8及び図9を参照して説明する。図8は、多層プリント配線板110の断面を示し、図9は、ダイパッド24部分を拡大して示す図であって、図9(A)は、酸化被膜除去処理される前の状態を示す図、図9(B)は、酸化膜除去処理後の状態を示す図、図9(C)は、ダイパッド24上に仲介層38を形成した後を示す図である。
上述した第1実施例では、BGAを配設した場合で説明した。第2実施例では、第1実施例とほぼ同様であるが、図8に示すように導電性接続ピン96を介して接続を取るPGA方式に構成されている。
【0071】
第2実施例の製造方法では、図9(B)に示すようにダイパッド24の酸化被膜26の一部分を逆スパッタ、プラズマ処理、酸処理のいずれかの酸化膜除去処理を施して除去する。その後、図9(C)に示すようにダイパッド24上に、金属膜33及び無電解めっき膜36、電解めっき膜37からなる仲介層38を形成させる。これにより、第1実施例と同様にダイパッド26の電気抵抗を下げ、導電性を高めることが可能となる。
【0072】
(比較例)
皮膜除去を行わない以外は、実施例と同じように仲介層を形成して多層プリント配線板を得た。
【0073】
試験結果
実施例と比較例の多層プリント配線板を1)断面状態、2)抵抗測定値、3)信頼性試験後の断面状態、4)抵抗測定値の計4項目について評価を行った結果を図10中の図表に示す。
1)断面状態
仲介層を形成した後、断面を切断して、パッド上の酸化膜の有無について、顕微鏡(×100)で観察した。
2)抵抗測定値
仲介層形成後に、接続抵抗を測定した。測定した数値は、20カ所を測定した平均である。
3)信頼性試験後の断面状態
多層プリント配線板形成後に、ヒートサイクル試験((130℃/3分)+(−60℃/3分)を1サイクルとして1000サイクル実施した)終了後に、断面を切断して、パッド上の酸化皮膜の有無、及び、仲介層の剥離の有無について、顕微鏡(×100)で観察した。
4)信頼性試験後の抵抗測定値
多層プリント配線板形成後に、ヒートサイクル試験((130℃/3分)+(−60℃/3分)を1サイクルとして1000サイクル実施した)終了後に、接続抵抗を測定した。測定した数値は、20カ所を測定した平均である。
【0074】
図10中の図表に示すように、実施例の多層プリント配線板は、酸化膜もなく、接続抵抗値も小さいので、電気的な接続に問題を生じることがなかった。また、信頼性試験後も劣化が少なかった。ちなみに、ヒートサイクル試験を2000サイクル繰り返した後も、それほど抵抗値の増加は見られなかった。
【0075】
比較例は、酸化膜が残り、接続抵抗値も大きい。場合によって全く電気的接続が取れない箇所も見受けられた。信頼性試験後は更にその傾向が顕著に現れた。
【0076】
【発明の効果】
本発明の構造により、封止樹脂を用いず、リードレスによってICチップとの電気的接続を取ることができる。さらにICチップなどの電子部品のダイパッドの接続面に酸化被膜除去処理を施すため、ダイパッドの電気抵抗を下げ、導電性を高め、仲介層との密着性を高めることが可能となる。
【図面の簡単な説明】
【図1】 (A)、(B)、(C)、(D)は、本発明の第1実施例に係る多層プリント配線板の製造工程図である。
【図2】 (A)、(B)、(C)、(D)は、本発明の第1実施例に係る多層プリント配線板の製造工程図である。
【図3】 (A)、(B)、(C)、(D)は、本発明の第1実施例に係る多層プリント配線板の製造工程図である。
【図4】 (A)、(B)、(C)、(D)は、本発明の第1実施例に係る多層プリント配線板の製造工程図である。
【図5】 (A)、(B)、(C)は、本発明の第1実施例に係る多層プリント配線板の製造工程図である。
【図6】 本発明の第1実施例に係る多層プリント配線板の断面図である。
【図7】 (A)は、図1(C)に示すダイパッド部分を拡大して示す説明図であり、(B)は、図2(A)に示すダイパッド部分を拡大して示す説明図であり、(C)は、図3(A)に示すダイパッド部分を拡大して示す説明図である。
【図8】 本発明の第2実施例に係る多層プリント配線板の断面図である。
【図9】 図9は、本発明の第2実施例に係るダイパッド部分を拡大して示す図であって、(A)は、酸化被膜除去処理される前の状態を示す図、(B)は、酸化膜除去処理後の状態を示す図、(C)は、ダイパッド上に仲介層を形成した後を示す図である。
【図10】 実施例と比較例の多層プリント配線板を1)断面状態、2)抵抗測定値、3)信頼性試験後の断面状態、4)抵抗測定値の計4項目について評価を行った結果を示す図表である。
【符号の説明】
20 ICチップ(電子部品)
22 IC保護膜
24 ダイパッド
26 酸化被膜
30 コア基板
32 凹部
38 仲介
50 層間樹脂絶縁層
58 導体回路
60 ビア
70 ソルダーレジスト層
76 半田バンプ(端子)
96 導電性接続ピン(端子)
150 層間樹脂絶縁層
158 導体回路
160 ビア

Claims (4)

  1. 基板上に層間絶縁層と導体層とを繰り返し形成し、該層間絶縁層にバイアホールを形成し、該バイアホールを介して電気的接続させる多層プリント配線板の製造方法であって、少なくとも以下(a)〜(e)の工程を備えることを特徴とする多層プリント配線板の製造方法:
    (a)前記基板に電子部品を収容する工程;
    (b)前記電子部品のダイパッドの表面の被膜を除去する工程;
    (c)前記ダイパッド上に、平坦な上面を有し、最下層の層間絶縁層のバイアホールと接続させるための前記ダイパッドの径よりも径の大きな仲介層を、電解めっきによって形成する工程;
    (d)前記基板上に、層間絶縁層を形成する工程;
    (e)前記層間絶縁層に、導体回路及び仲介層に接続するバイアホールを形成する工程。
  2. 前記被膜除去を、逆スパッタ、プラズマ処理のいずれかで行うことを特徴とする請求項1に記載の多層プリント配線板の製造方法。
  3. 前記被膜除去と、仲介層の最下層の形成とを、非酸素雰囲気中で行うことを特徴とする請求項2の多層プリント配線板の製造方法。
  4. 基板上に層間絶縁層と導体層とが繰り返し形成され、該層間絶縁層には、バイアホールが形成され、該バイアホールを介して電気的接続される多層プリント配線板において、
    前記基板には、電子部品が内蔵され、
    前記電子部品のダイパッド上には、平坦な上面を有し、最下層の層間絶縁層のバイアホールと接続させるための前記ダイパッドの径よりも径の大きな仲介層が、電解めっきによって形成され、
    前記ダイパッドの表面の被膜が除去されていることを特徴とする多層プリント配線板。
JP2000388459A 2000-02-25 2000-12-21 多層プリント配線板および多層プリント配線板の製造方法 Expired - Lifetime JP4854847B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000388459A JP4854847B2 (ja) 2000-02-25 2000-12-21 多層プリント配線板および多層プリント配線板の製造方法

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2000-49121 2000-02-25
JP2000049121 2000-02-25
JP2000049121 2000-02-25
JP2000152973 2000-05-24
JP2000152973 2000-05-24
JP2000-152973 2000-05-24
JP2000388459A JP4854847B2 (ja) 2000-02-25 2000-12-21 多層プリント配線板および多層プリント配線板の製造方法

Publications (2)

Publication Number Publication Date
JP2002050874A JP2002050874A (ja) 2002-02-15
JP4854847B2 true JP4854847B2 (ja) 2012-01-18

Family

ID=27342481

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000388459A Expired - Lifetime JP4854847B2 (ja) 2000-02-25 2000-12-21 多層プリント配線板および多層プリント配線板の製造方法

Country Status (1)

Country Link
JP (1) JP4854847B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP4535002B2 (ja) 2005-09-28 2010-09-01 Tdk株式会社 半導体ic内蔵基板及びその製造方法
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
EP1962569A1 (en) 2005-12-16 2008-08-27 Ibiden Co., Ltd. Multilayer printed wiring plate, and method for fabricating the same
EP2136610A4 (en) 2008-01-25 2011-07-13 Ibiden Co Ltd MULTILAYER CONDUCTOR PLATE AND METHOD FOR THE PRODUCTION THEREOF
JPWO2010134511A1 (ja) * 2009-05-20 2012-11-12 日本電気株式会社 半導体装置及び半導体装置の製造方法
US20150245548A1 (en) * 2014-02-26 2015-08-27 Sparton Corporation Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2842378B2 (ja) * 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
JPH10321634A (ja) * 1997-05-22 1998-12-04 Citizen Watch Co Ltd 突起電極の製造方法
JPH11145174A (ja) * 1997-11-10 1999-05-28 Sony Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2002050874A (ja) 2002-02-15

Similar Documents

Publication Publication Date Title
JP4854845B2 (ja) 多層プリント配線板
JP4270769B2 (ja) 多層プリント配線板の製造方法
WO2001063991A1 (fr) Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche
JP4108285B2 (ja) 多層プリント配線板の製造方法
JP4869488B2 (ja) 多層プリント配線板の製造方法
JP4248157B2 (ja) 多層プリント配線板
JP4771608B2 (ja) プリント配線板
JP4137389B2 (ja) 半導体素子を内蔵する多層プリント配線板の製造方法
JP4243922B2 (ja) 多層プリント配線板
JP4931283B2 (ja) プリント配線板及びプリント配線板の製造方法
JP4601158B2 (ja) 多層プリント配線板およびその製造方法
JP4957638B2 (ja) 多層プリント配線板及び多層プリント配線板の製造方法
JP4854846B2 (ja) 多層プリント配線板の製造方法
JP4854847B2 (ja) 多層プリント配線板および多層プリント配線板の製造方法
JP4475836B2 (ja) 半導体素子の製造方法
JP4934900B2 (ja) 多層プリント配線板の製造方法
JP4618919B2 (ja) 半導体素子を内蔵する多層プリント配線板の製造方法
JP4108270B2 (ja) 多層プリント配線板およびその製造方法
JP4049554B2 (ja) 多層プリント配線板および多層プリント配線板の製造方法
JP4033639B2 (ja) 多層プリント配線板
JP4549366B2 (ja) 多層プリント配線板
JP4722961B2 (ja) 半導体素子を内蔵する多層プリント配線板の製造方法
JP4458716B2 (ja) 多層プリント配線板および多層プリント配線板の製造方法
JP4785268B2 (ja) 半導体素子を内蔵した多層プリント配線板
JP4749563B2 (ja) 多層プリント配線板および多層プリント配線板の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050901

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100810

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110311

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111025

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111026

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141104

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4854847

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term