DE1549054C3

DE1549054C3 - Circuit arrangement for the control of addressed controllable memories

Info

Publication number: DE1549054C3
Application number: DE19671549054
Authority: DE
Inventors: Herbert Dr.-Ing. 8000 Muenchen Stegmeier
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1967-10-13
Filing date: 1967-10-13
Publication date: 1973-11-15
Also published as: DE1549054A1; DE1549054B2; NL6814021A

Description

In nachrichtenverarbeitenden Anlagen, insbesondere Fernsprechvermittlungsanlagen, ist die ordnungsgemäße Arbeitsweise der ganzen Anlage von der ordnungsgemäßen Funktion einer Vielzahl von Bau- bzw. Funktionsgruppen abhängig, die oft in nur schwer überschaubarer Weise miteinander verknüpft sind. Um bei einem etwaigen fehlerhaften Arbeiten der Anlage bzw.. von Anlageteilen gezielt Abhilfe schaffen zu können, ist es zweckmäßig, die einzelnen Bau- bzw. Funktionsgruppen mehr oder weniger individuell auf ein ordnungsgemäßes Arbeiten zu überwachen. Wesentliche Bestandteile solcher nachrichtenverarbeitender Anlagen, insbesondere neuerer Fernsprechvermittlungsanlagen, in denen allgemein eine Tendenz zur Verwendung von zentralen Steuereinrichtungen zu beobachten ist, sind Speicher, in die für den Betrieb der Anlage erforderliche Informationen, insbesondere über den jeweiligen Betriebszustand der betreffenden Anlage einschließlich der von ihr bedienten Einrichtungen eingeschrieben - und bei Bedarf ausgelesen — werden. Die Erfindung betrifft nunIn message processing systems, especially telephone exchanges, the proper Operation of the whole plant from the proper functioning of a variety of Construction or functional groups, which are often linked to one another in a way that is difficult to understand are. In order to provide targeted remedial action in the event of any faulty work in the system or parts of the system To be able to create, it is expedient to make the individual building or functional groups more or less individually to monitor for proper work. Essential components of such message processing Systems, especially newer telephone exchanges, in which generally a A tendency towards the use of central control facilities is observed, memories are in which for information required for the operation of the system, in particular about the respective operating status of the relevant facility including the facilities it operates - and if necessary read out - to be. The invention now relates to

die Überwachung eines speziellen Betriebsvorganges bei solchen Speichern, nämlich die Überwachung der Ansteuerung von adressiert ansteuerbaren Speichern/ Gemäß der Erfindung ist eine Schaltungsanordnung zur Ansteuerung von adressiert ansteuerbaren Speiehern mit Hilfe eines keine Aufspaltung einer Leitung in zwei Leitungen, über deren eine das auf der genannten Leitung jeweils auftretende Signal direkt und über deren andere das auf der genannten Leitung jeweils auftretende Signal negiert weitergegeben wird, enthaltenden Decodiernetzwerks, dem die einzelnen Binärzeichen einer Ansteueradresse geliefert werden, dadurch gekennzeichnet, daß diese Binärzeichen zur Überwachung der Ansteuerung des Speichers gegen einfache Fehler über in an sich bekannter Weise paarweise jeweils ein Binärzeichen übertragende Leitungen, von denen je nach dem jeweils übertragenen Binärzeichen jeweils die eine oder die andere Leitung des betreffenden Leitungspaares markiert ist, an dasthe monitoring of a special operating process in such memories, namely the monitoring of the Control of addressed controllable memories / According to the invention is a circuit arrangement for the control of addressed controllable storage tanks with the help of a no splitting of a line in two lines, via one of which the signal occurring on the line mentioned is direct and via the other of which the signal appearing on the specified line is passed on negated, containing decoding network to which the individual binary characters of a control address are supplied, characterized in that these binary characters for monitoring the control of the memory against simple errors via lines that each transmit a binary character in pairs, in a manner known per se, of which one or the other line, depending on the binary character transmitted of the line pair concerned is marked to which

Decodiernetzwerk geliefert werden, von dessen Ausgängen her die jeweils individuell eine Reihe von Speicherzellen ansteuernden Ausgänge von Ansteuerenergiequellen gesteuert werden, mit denen jeweils ein Dreibereichsschwellwertschalter verbunden ist, der bei individuell je Ansteuerkoordinatenrichtung vorgesehener Ansteuerenergiequelle bei Entnahme einer der Ansteuerung von keiner oder mindestens von zwei Speicherreihen entsprechenden Leistung ein erstes Signal als Fehlersignal und nur bei Entnahme einer der Ansteuerung gerade einer Speicherreihe entsprechenden Leistung ein zweites Signal abgibt und bei einer für alle Ansteuerkoordinatenrichtungen gemeinsamen Ansteuerenergiequelle nur bei Entnahme einer der Ansteuerung einer Speicherreihe je Koordinatenrichtung entsprechenden Leistung das zweite Signal und bei Entnahme einer der Ansteuerung einer kleineren oder größeren Anzahl von Speicherreihen entsprechenden Leistung das erste Signal abgibt.Decoding network are supplied from its outputs forth the outputs of control energy sources which individually control a row of memory cells are controlled, each of which is connected to a three-range threshold switch is that of the individual control energy source provided for each control coordinate direction upon removal a power corresponding to the control of none or at least two memory rows a first signal as an error signal and only when one of the controls is removed from a memory row corresponding power emits a second signal and with one for all control coordinate directions common control energy source only when removing one of the control of a storage row the second signal for each coordinate direction and one of the Control of a smaller or larger number of storage rows corresponding to the first Emits signal.

Die Erfindung gestattet es, mit relativ geringem Aufwand eine wirkungsvolle Überwachung einer Speicheransteuerung vornehmen zu können. Die Erfindung bringt es mit sich, daß im Zuge der Adressendecodierung, bei der Speicheransteuerung, im Speicherblock oder in den zugehörigen Abschlußwiderständen auftretende einfache Fehler (Unterbrechung oder Kurzschluß von Drähten; Verfälschung eines Binärzeichens) nur entweder zu einer Ansteuerung überhaupt keiner Speicherzelle oder zur gleichzeitigen Ansteuerung zweier Speicherzellen des Speicherblocks führen können und damit in jedem Falle die Abgabe eines Fehlersignals durch einen die betreffende Ansteuerenergiequelle überwachenden Dreibereichsschwellwertschalter zur Folge haben. Dabei kann in weiterer Ausgestaltung der Erfindung der Schwellwertschalter bereits eine noch keine Informationsänderung in den angesteuerten Speicherzellen bewirkende Speichervoransteuerung überwachen, womit erreicht wird, daß eine etwaige gleichzeitige Ansteuerung zweier Speicherzellen sich auch nicht nur vorübergehend in unerwünschter Weise auswirken kann; eine fehlerhafte Ansteuerung allein eines anderen Speicherplatzes, als er durch die gelieferte Adresse bezeichnet ist, wird, wie sich aus dem zuvor Gesagten ergibt, bei der Schaltungsanordnung gemäß der Erfindung bereits von vornherein vermieden.The invention allows effective monitoring of a memory control with relatively little effort to be able to make. The invention brings with it that in the course of Address decoding, for memory control, in the memory block or in the associated terminating resistors Occurring simple errors (interruption or short circuit of wires; falsification of a binary character) only either to control no memory cell at all or to simultaneous control of two memory cells of the memory block can lead and thus in each In the event that an error signal is emitted by someone who monitors the relevant control energy source Have three-range threshold switches. In a further embodiment of the invention the threshold switch has not yet changed any information in the activated memory cells monitor causing memory pre-control, which is achieved that a possible simultaneous Activation of two memory cells does not only have an undesirable effect temporarily can; a faulty control of a different memory location than the one provided by the address provided is, as is evident from what has been said above, in the circuit arrangement according to the invention already avoided from the start.

Die Überwachung der eigentlichen .Speicheransteuerung durch den Dreibereichsschwellwertschalter, d. h. die Überprüfung der jeweils entnommenen Ansteuerungsleistung, wird sich nach den jeweiligen Verhältnissen bei der Speicheransteuerung richten. Wird der Speicherblock mit eingeprägter Spannung angesteuert, so kann der Schwellwertschalter durch die Amplitude des am Ausgang der betreffenden Ansteuerenergiequelle fließenden Stromes gesteuert werden. Wird der Speicherblock mit eingeprägtem Strom angesteuert, so kann der Schwellwertschalter durch die Amplitude der am Ausgang der betreffenden Ansteuerenergiequelle auftretenden Spannung gesteuert werden.The monitoring of the actual storage control by the three-range threshold switch, d. H. the review of the respectively removed Control power, will depend on the respective conditions in the memory control. If the memory block is controlled with impressed voltage, the threshold switch can through the amplitude of the current flowing at the output of the relevant control energy source is controlled will. If the memory block is controlled with impressed current, the threshold switch by the amplitude of the voltage occurring at the output of the relevant control energy source being controlled.

Um die Sicherheit in der Ansteuerung einer gewünschten Speicherzelle eines adressiert ansteuerbaren Speichers noch zu erhöhen, ist es zweckmäßig, daß in weiterer Ausgestaltung der Erfindung die jeweilige Ansteueradresse von einem Adressenregister überwacht geliefert wird. Dies kann dadurch geschehen, daß ein mit dem Adressenregister über eine erste Leitung verbundener Adressengeber über eine zweite Leitung mit einem zweiten Adressenregister verbunden ist und an die Ausgänge beider Adressenregister die beiden Eingänge eines Vergleichers angeschlossen sind, der bei Nichtübereinstimmung der in den beiden Adressenregistern jeweils stehenden Adressen ein Fehlersignal abgibt. Ein solches Vorgehen ermöglicht eine in hohem Maße wirksame Überwachung der vom Adressenregister jeweils gelieferten AnsteueradresseIn order to ensure the security in the control of a desired memory cell of an addressable controllable To increase the memory, it is expedient that, in a further embodiment of the invention, the respective Control address is supplied monitored by an address register. This can be done by that an address generator connected to the address register via a first line via a second Line is connected to a second address register and to the outputs of both address registers the two inputs of a comparator are connected, which in the event of a mismatch in the two Address register outputs an error signal. Such an approach enables a highly effective monitoring of the control address supplied by the address register

ίο gegen beliebige Fehler. Genügt es, die vom Adressenregister jeweils gelieferte Ansteueradresse auf einfache Fehler (ein Binärzeichen der Ansteueradresse ist z. B. auf Grund einer Leitungsunterbrechung oder eines Kurzschlusses verfälscht) zu überwachen, so kann nach einer anderen Modifikation der Schaltungsanordnung gemäß der Erfindung mit dem Ausgang des Adressenregisters eine Paritätsprüfschaltung verbunden sein.ίο against any errors. Is it enough that from the address register each delivered control address for simple errors (a binary character of the control address is z. B. falsified due to a line interruption or a short circuit), so can according to another modification of the circuit arrangement according to the invention with the output the address register must be connected to a parity check circuit.

Es sei an dieser Stelle bemerkt, daß es an sich bekannt ist (siehe Proc. IRE, 1949, Seiten 139 bis 147), mehrere Binärzeichen umfassende Eingangsinformationen in ein Decodiernetzwerk einzugeben, das keine Aufspaltung einer Leitung in zwei Leitungen, über deren eine das auf der genannten Leitung jeweils auftretende Signal direkt und über deren andere das auf der genannten Leitung jeweils auftretende Signal negiert weitergegeben wird, enthält. Ferner ist es (aus der USA.-Patentschrift 3 290 511) bekannt, zwecks Erhöhung der Arbeitsgeschwindigkeit von Asynchron-Rechenmaschinen bei verminderter Anfälligkeit für Störimpulse eine sogenannte Doppelleitungs-Logik anzuwenden und Binärzeichen 0 und L durch die Kombination der jeweils einen von zwei möglichen Werten aufweisenden Potentiale zweier Leitungen darzustellen und dabei zwischen »0«, »L«, »nichts« und »unzulässiger Zustand« zu unterscheiden. Weiterhin ist (aus der deutschen Auslegeschrift 1186 516) eine Schaltungsanordnung für Fernsprechvermittlungsanlagen zur Fehlererkennung in Verbindungseinrichtungen mit koordinatenmäßig in Zeilen und Spalten angeordneten Kreuzpunktrelais, deren Erregerspulen koinzident über je eine durch einen Markierschalter vorbereitete Zeilen- und je eine Spaltensteuerleitung einen Durchschalteimpuls erhalten, bei denen die Zeilen- und die Spaltensteuerleitungen über individuelle Entkopplungsdioden an einen allen Zeilen bzw. Spalten gemeinsamen, in Sperrichtung der Entkopplungsdioden über einen Widerstand vorgespannten Eingang je einer spannurigsempfindlichen, also Potentialsprungauswerter ausgebildeten Prüfeinrichtung angeschaltet sind, bekannt, bei der zur Verhinderung von Doppelbelegungen jeder Erregerspule der Durchschalteimpuls erst dann zugeführt wird, wenn ein zeitlich begrenzter und daher keine Durchschaltung bewirkender Vorimpuls über die jeweils betätigten Markierschalter an nur je eine einzige Zeilensteuerleitung und an nur eine einzige Spaltensteuerleitung gelangt ist und dadurch an den Eingängen der Prüfeinrichtungen dementsprechend vorgeschriebene Potentialsprünge (auf 0) erzeugt hat. Die mit der Schaltungsanordnung gemäß der Erfindung erzielte Überwachung der Ansteuerung von adressiert ansteuerbaren Speichern ist bei den bekannten Schaltungsanordnungen nicht gegeben.It should be noted at this point that it is known per se (see Proc. IRE, 1949, pages 139 to 147) to enter input information comprising a plurality of binary characters into a decoding network that does not allow a line to be split into two lines, one of which has the the signal occurring in each case on said line directly and via the other of which the signal occurring in each case on said line is passed on negated. It is also known (from US Pat. No. 3,290,511) to use so-called double-line logic and binary characters 0 and L by combining one of two possible values in order to increase the operating speed of asynchronous calculating machines with reduced susceptibility to interference pulses showing potentials of two lines and distinguishing between "0", "L", "nothing" and "impermissible state". Furthermore (from the German Auslegeschrift 1186 516) there is a circuit arrangement for telephone exchanges for error detection in connection devices with cross-point relays arranged in coordinates in rows and columns, the excitation coils of which receive a switching pulse coincidentally via one row and one column control line each prepared by a marker switch Row and column control lines are connected via individual decoupling diodes to an input which is common to all rows or columns and which is biased in the reverse direction of the decoupling diodes via a resistor, each of a voltage-sensitive, so potential jump evaluator designed test device, known, in which to prevent double assignments of each excitation coil, the switching pulse first is then supplied when a time-limited and therefore no through-effecting pre-pulse via the respective activated marker switch to only one egg nzige row control line and has reached only a single column control line and has thus generated corresponding prescribed potential jumps (to 0) at the inputs of the test devices. The monitoring of the control of addressed controllable memories achieved with the circuit arrangement according to the invention is not given in the known circuit arrangements.

Die Erfindung wird an Hand der anliegenden Zeichnungen näher erläutert. Fig. 1 zeigt eine Schaltungsanordnung gemäß der Erfindung im Zusammenhang mit einem Magnetkernspeicher KS. Die Ma-The invention is explained in more detail with reference to the accompanying drawings. Fig. 1 shows a circuit arrangement according to the invention in connection with a magnetic core memory KS. The MA-

gnetkerne K sind jeweils von einer der Ansteuerung des betreffenden Kernes dienenden Spaltenleitung und Zeilenleitung sowie von einer das Einschreiben von Binärzeichen bestimmenden Inhibitleitung / und einer ausgelesene Zeichen führenden Leseleitung L durchzogen. Die wie die in F i g. 1 dargestellten Kerne jeweils von ein und derselben Spaltenleitung, im Beispiel der Spaltenleitung y, und von ein und derselben Zeilenleitung, im Beispiel der Zeilenleitung x, durchzogenen Kerne K bilden eine zu speichernde Information, ein Wort, aufnehmende Speicherzelle. Soll in die Speicherzelle ein Wort eingeschrieben werden, so erhalten die betreffende Spaltenleitung (y) und die betreffende Zeilenleitung (x) einen Schreibimpuls jeweils von der halben Einschreibamplitude; auf Grund dieser beiden sich überlagernden Schreibimpulse werden diejenigen Magnetkerne, in die ein Zeichen L einzuschreiben ist, in den L-Zustand ummagnetisiert, während diejenigen Kerne, in die ein Zeichen 0 einzuschreiben ist, unter dem Einfluß eines dann jeweils auf der zugehörigen Inhibitleitung auftretenden, den Schreibimpulsen entgegenwirkenden Inhibitimpulses im O-Zustand verbleiben. Zum Auslesen des in der Speicherzelle gespeicherten Wortes erhalten die betreffende Spaltenleitung (y) und die betreffende Zeilenleitung (x) einen Leseimpuls j eweils von der halben Ausleseamplitude; auf Grund der beiden sich überlagernden Impulse werden diejenigen Kerne, in die ein Zeichen L eingespeichert worden war, wieder in den O-Zustand ummagnetisiert, wobei auf Grund der Ummagnetisierung auf den zugehörigen Leseleitungen entsprechende Impulse auftreten.Gnetkerne K are each traversed by a column line and row line serving to control the relevant core as well as by an inhibit line determining the writing of binary characters and a reading line L carrying characters that have been read out. Those like those in Fig. 1 each of one and the same column line, in the example of the column line y, and of one and the same row line, in the example of the row line x, solid cores K form an information to be stored, a word, receiving memory cell. If a word is to be written into the memory cell, the relevant column line (y) and the relevant row line (x) each receive a write pulse of half the write amplitude; As a result of these two overlapping write pulses, those magnetic cores in which a character L is to be written are magnetized to the L state, while those cores in which a character 0 is to be written under the influence of an then occurring on the associated inhibit line, the inhibit pulse counteracting the write pulses remain in the 0 state. To read out the word stored in the memory cell, the relevant column line (y) and the relevant row line ( x) receive a read pulse each of half the readout amplitude; Due to the two superimposed pulses, those cores in which a character L was stored are remagnetized again into the O-state, with corresponding pulses occurring on the associated read lines due to the reversal of magnetization.

Die dem Kernspeicher KS zuzuführenden Schreibbzw. Leseimpulse werden in der Schaltungsanordnung nach Fig. 1 von individuell je Ansteuerkoordinatenrichtung vorgesehenen Ansteuerenergiequellen QX und QY geliefert; die erwähnten Zeilen- bzw. Spaltenleitungen, wie die Leitungen χ und y, stellen dabei gewissermaßen Ausgänge der Ansteuerenergiequellen QX und QY dar, über die jeweils individuell eine Zeile bzw. Spalte von Speicherzellen angesteuert wird. Um welche Zeile und Spalte und damit um welche Speicherzelle es sich dabei handelt, gibt die zu diesem Zweck ausgegebene Ansteueradresse der betreffenden Speicherzelle an. In Fig. 1 ist angedeutet, daß diese Ansteueradresse von einem in der Zeichnung nicht weiter dargestellten Adressengeber her in ein Adressenregister RegX übertragen wird, das die betreffende Ansteueradresse überwacht an ein Decodiernetzwerk liefert, das auf die betreffende Ansteueradresse hin den jeweils in Frage kommenden Ausgang der beiden Ansteuerenergiequellen QX und QY, d. h. die in Frage kommende Zeilenleitung χ und die in Frage kommende Spaltenleitung y, für die von den Ansteuerenergiequellen QX und QY gerade zu liefernden Schreib- oder Leseimpulse entriegelt. Die Lieferung der jeweiligen Ansteueradresse vom Adressenregister Regl her an das Decodiernetzwerk wird dabei in der in Fig. 1 dargestellten Schaltungsanordnung dadurch überwacht, daß der wähnte, in Fig. 1 nicht weiter dargestellte Adressengeber mit dem Adressenregister Regl über eine erste Leitung und mit einem zweiten Adressenregister Regl über eine zweite Leitung verbunden ist und an die Ausgänge der beiden Adressenregister die beiden Eingänge eines Vergleichers V angeschlossen sind, der bei Nichtübereinstimmung der in den beiden Adressenregistern Regl und Regl jeweils stehenden --. Adressen an seinem Ausgang A ein Fehlersignal abgibt. The write or to be fed to the core memory KS. In the circuit arrangement according to FIG. 1, read pulses are supplied by control energy sources QX and QY provided individually for each control coordinate direction; the mentioned row or column lines, like the lines χ and y, represent to a certain extent outputs of the control energy sources QX and QY, via which a row or column of memory cells is controlled individually. Which row and column and thus which memory cell it is concerned with is indicated by the drive address of the relevant memory cell which is output for this purpose. In Fig. 1 it is indicated that this control address is transferred from an address generator, not shown in the drawing, into an address register RegX, which monitors the control address in question and supplies a decoding network which, in response to the control address in question, sends the output in question both drive energy sources QX and QY, ie the row line χ in question and the column line y in question, unlocked for the write or read pulses to be delivered by the drive energy sources QX and QY. The delivery of the respective control address from the address register Regl to the decoding network is monitored in the circuit arrangement shown in FIG. 1 in that the mentioned address generator, not shown in FIG. 1, is connected to the address register Regl via a first line and a second address register Regl is connected via a second line and the two inputs of a comparator V are connected to the outputs of the two address registers, which in the event of a mismatch between the two address registers Regl and Regl -. Addresses at its output A emits an error signal.

Zur weiteren Ansteuerung des Speichers KS und dessen Überwachung gegen einfache Fehler werden die einzelnen Binärzeichen einer in das Adressenregister Regl übertragenen Ansteueradresse über die Ausgangsleitungen LA des Adressenregisters Regl an das erwähnte, in bestimmter Weise ausgebildete Decodiernetzwerk geliefert; die Ausgangsleitungen LA übertragen dabei paarweise jeweils ein Binärzeichen in der Weise, daß je nach dem jeweils übertragenen Binärzeichen (0 oder L) jeweils die eine oder die andere Leitung des betreffenden Leitungspaares markiert ist, d.h., auf den einen Leitungen der Aus-To further control the memory KS and its monitoring to simple error, the individual binary digits of the address register are supplied to a transmitted into the address register Regl Ansteueradresse via the output lines LA Regl to the mentioned, formed in a particular manner decoding network; the output lines LA transmit a binary character in pairs in such a way that, depending on the respective transmitted binary character (0 or L), one or the other line of the respective line pair is marked, that is, on the one line of the output

^J5 gangsleitungspaare wird die betreffende Ansteueradresse in gewöhnlicher Binärdarstellung geliefert und auf den anderen Leitungen der Ausgangsleitungspaare wird die betreffende Ansteueradresse negiert geliefert. Das Decodiernetzwerk umfaßt in der Schaltungsanordnung nach Fig. 1 die einzelnen Decoder DV und XDIa, XDIb, XDl sowie YDIa, YDIb, YDl und die zwischen diesen einzelnen Decodern verlauf enden Verbindungsleitungsbündel LV, LXIa, LXIb, LYIa, LYIb. Die Decodierung einer Ansteueradresse geht hier also in mehreren Stufen vor sich, wobei der Decoder DV zunächst eine Vordecodierung vornimmt, auf Grund welcher dann über die Decoder XDIa und XDIb bzw. YDIa und YDIb die Decodiermatrizen XDl und YDl jeweils in zwei Koordinatenrichtungen angesteuert werden, um ihrerseits die Ansteuerung der jeweils gewünschten Speicherzelle des Kernspeichers KS von den beiden Ansteuerenergiequellen QXund QY herzu ermöglichen. Das Decodiernetzwerk ist nun so ausgebildet, daß in ihm jede Aufspaltung einer Leitung in zwei Leitungen, über deren eine das auf der genannten Leitung jeweils auftretende Signal direkt und über deren andere das auf der genannten Leitung jeweils auftretende Signal negiert weitergegeben wird, vermieden ist, d. h. daß im Decodiernetzwerk nicht aus einem zugleich beibehaltenen Binärzeichen durch einfache Negation auch das andere Binärzeichen, gewonnen wird. Wenn also auf einer bestimmten Stufe des Decodiervorganges neben dem Nichtauftreten oder Auftreten des einen von zwei Binärzeichen das Auftreten oder Nichtauftreten des anderen der beiden Binärzeichen für weitere Stufen von Decodierungen bestimmend sein soll, wird das genannte andere der beiden Binärzeichen nicht durch Negation des genannten einen der beiden Binärzeichen aus diesem gewonnen; vielmehr werden beide Binärzeichen auf beim überwachten Adressenregister Regl beginnenden, getrennten Wegen des Decodiernetzwerks gewonnen. Die Erfindung macht sich nun den Umstand, daß mit der angegebenen Art und Weise der Lieferung von anzusteuernden Speicherzellen eines adressiert ansteuerbaren Speichers angebenden Ansteueradressen an ein Decodiernetzwerk der angegebenen Art einfache Fehler, die innerhalb des Decodiernetzwerks oder auch im Speicherblock selbst auftreten, sich stets in einer Ansteuerung überhaupt keiner oder in einer gleichzeitigen Ansteuerung zweier Speicherzellen auswirken, für die Überwachung der Speicheransteuerung zunutze, indem mit den Ansteuerenergiequellen, deren jeweils individuell eine Reihe- von Speicherzellen ansteuernde Ausgänge von dem Decodiernetzwerk her nach Maßgabe der diesem jeweils gelieferten Ansteueradresse gesteuert werden, jeweils ^J 5 output line pairs, the relevant control address is supplied in the usual binary representation and the relevant control address is supplied negated on the other lines of the output line pairs. In the circuit arrangement according to FIG. 1, the decoding network comprises the individual decoders DV and XDIa, XDIb, XDl and YDIa, YDIb, YDl and the trunk groups LV, LXIa, LXIb, LYIa, LYIb running between these individual decoders. The decoding of a control address takes place in several stages, with the decoder DV first performing a predecoding, on the basis of which the decoding matrices XDI and YDI are controlled in two coordinate directions via the decoders XDIa and XDIb or YDIa and YDIb in turn, enable the desired memory cell of the core memory KS to be controlled from the two control energy sources QX and QY. The decoding network is now designed in such a way that any splitting of a line into two lines, via one of which the signal occurring on said line is passed on directly and via the other of which the signal occurring on said line is negated, is avoided, ie that in the decoding network the other binary character is not obtained from a binary character that is also retained by simple negation. So if at a certain stage of the decoding process, in addition to the non-occurrence or occurrence of one of two binary characters, the occurrence or non-occurrence of the other of the two binary characters is to be decisive for further stages of decoding, the said other of the two binary characters is not caused by negation of said one of the two binary characters obtained from this; rather, both binary characters are obtained on separate paths of the decoding network beginning at the monitored address register Regl. The invention now makes the fact that with the specified manner of delivery of addressable memory cells of an addressed addressable addressable memory indicating control addresses to a decoding network of the specified type, simple errors that occur within the decoding network or in the memory block itself are always in a Control has no effect at all or in a simultaneous control of two memory cells, for the monitoring of the memory control by using the control energy sources, whose outputs individually controlling a row of memory cells are controlled by the decoding network according to the control address supplied to it in each case

ein Dreibereichsschwellwertschalter verbunden ist, _... der bei individuell je Ansteuerkoordinatenrichtung vorgesehener Ansteuerenergiequelle bei Entnahme einer der Ansteuerung von 0 oder mindestens 2 Speicherreihen entsprechenden Leistung ein erstes Signal als Fehlersignal und nur bei Entnahme einer der Ansteuerung gerade einer Speicherreihe entsprechenden Leistung ein zweites Signal abgibt. In der in Fig. 1 dargestellten Schaltungsanordnung gemäß der Erfindung ist in dieser Weise mit der für die Ansteuerung in Zeilenrichtung vorgesehenen Ansteuerenergiequelle QX ein Schwellwertschalter ÜX verbunden und mit der für die Ansteuerung in Spaltenrichtung vorgesehene Ansteuerenergiequelle QY ein Schwellwertschalter ÜY, wobei in Fig. 1 angedeutet ist, daß diese beiden Schwellwertschalter jeweils an ihrem Ausgang α gegebenenfalls das Fehlersignal abgeben. Ein solcher mit dem Ausgang einer für eine Ansteuerungskoordinatenrichtung vorgesehenen Ansteuerenergiequelle QX, QY verbundener Dreibereichsschwellwertschalter kann in einer Weise ausgebildet sein, wie es die Fig. 2 im einzelnen zeigt. Mit dem Ausgang der hier mit Q bezeichneten Ansteuerenergiequelle sind hier ein bei Abgabe einer der Ansteuerungsleistung für mindestens eine Speicherreihe nicht ausreichenden Leistung ein erstes Signal, im übrigen ein zweites Signal abgebender Schwellwertschalter SU und ein bei Abgabe einer der Ansteuerangsleistung für höchstens eine Speicherreihe nicht entsprechenden Leistung das erste Signal, im übrigen das zweite Signal abgebender Schwellwertschalter SO verbunden, die ausgangsseitig über ein ODER-Gatter OG zusammengefaßt sind, an dessen Ausgang α gegebenenfalls das genannte erste Signal als Fehlersignal auftritt. Die beiden Schwellwertschalter SU oder SO der Schaltungsanordnung nach F i g. 2 weisen zwei · entgegengesetzt vorgespannte Richtleiter RLU bzw. RLO auf, deren Zuleitungen im entgegengesetzten Sinne durch einen von der Ausgangsleitung der Ansteuerenergiequelle Q durchzogenen Magnetkern M geführt sind. Je nachdem, ob die Stromamplitude eines von der hier als Spannungsquelle aufgefaßten Ansteuerenergiequelle Q abgegebenen Schreib- oder Leseimpulses der Ansteuerung zweier (oder mehr) Reihen von Speicherzellen des Kernspeichers KS oder der Ansteuerung gerade einer Reihe von Speicherzellen oder aber der Ansteuerung überhaupt keiner Reihe von Speicherzellen entspricht, gibt der eine Schwellwertschalter SO, keiner der beiden Schwellwertschalter oder der andere Schwellwertschalter SU ein Signal ab, das über das ODER-Gatter OG an dessen Ausgang α als Fehlersignal ausgegeben wird, so daß daraufhin entsprechende Fehlerbeseitigungsmaßnahmen eingeleitet werden können. Wie bereits erwähnt, können die Schwellwertschalter auch in der angegebenen Weise bereits eine noch keine Informationsänderung in den angesteuerten Speicherzellen bewirkende Speichervoransteuerung überwachen, wobei dann bfei der Vorspannung der Richtleiter RLU und RLO die bei einer solchen Speichervoransteuerung zwecks Vermeidung von Informationsänderungen entsprechend geringere Stromamplitude des jeweiligen Ansteuerungsimpulses zu berücksichtigen ist.a three-range threshold value switch is connected, _... which, in the case of a control energy source provided individually for each control coordinate direction, emits a first signal as an error signal when a power corresponding to the control of 0 or at least 2 memory rows is withdrawn and a second signal only when a power corresponding to the control of a memory row is withdrawn . In the circuit arrangement according to the invention shown in FIG. 1, a threshold value switch UX is connected to the control energy source QX provided for control in the row direction and a threshold value switch UY is connected to the control energy source QY provided for control in the column direction, which is indicated in FIG is that these two threshold switches each emit the error signal at their output α, if necessary. Such a three-range threshold value switch, which is connected to the output of a control energy source QX, QY provided for a control coordinate direction, can be designed in a manner as shown in detail in FIG. 2. With the output of the control energy source designated here with Q, a first signal is a first signal when one of the control power for at least one memory row is not sufficient, and a threshold switch SU that emits a second signal, and a power that does not correspond to the control power for at most one memory row when a power is output said first signal, connected to the rest of the second signal donating threshold value SO, the output side are combined via an OR gate OG, α at the output thereof optionally said first signal as an error signal occurs. The two threshold switches SU or SO of the circuit arrangement according to FIG. 2 · have two oppositely biased isolator RLU or RLO, their supply lines are guided in the opposite direction by a traversed by the output line of the driving power Q magnetic core M. Depending on whether the current amplitude of a write or read pulse emitted by the control energy source Q , which is understood here as a voltage source, is used to control two (or more) rows of memory cells of the core memory KS or to control a row of memory cells or to control no row of memory cells at all one threshold switch SO, neither of the two threshold switches or the other threshold switch SU emits a signal which is output as an error signal via the OR gate OG at its output α , so that appropriate troubleshooting measures can then be initiated. As already mentioned, the threshold switches can also monitor a memory pre-control that has not yet caused any information change in the activated memory cells, in which case the current amplitude of the respective control pulse, which is correspondingly lower with such a memory pre-control in order to avoid changes in information, is then used for the bias of the directional conductors RLU and RLO is to be considered.

Ist in Abweichung von den in F i g. 1 angedeuteten Verhältnissen für alle Ansteuerkoordinatenrichtungen des Kernspeichers KS eine gemeinsame Ansteuerenergiequelle vorgesehen, so ist die Vorspannung der Richtleiter so zu bemessen, daß nur bei Auftreten einer der Ansteuerung einer Speicherreihe je Koordinatenrichtung entsprechenden Stromamplitude das zweite Signal und bei Auftreten einer der Ansteuerung einer kleineren oder größeren Anzahl von Speicherreihen entsprechenden, dementsprechend kleineren oder größeren Stromamplitude das als Fehlersignal wirkende erste Signal abgegeben wird.In deviation from the in F i g. 1 a common control energy source is provided for all control coordinate directions of the core memory KS , the bias voltage of the directional conductors is to be dimensioned in such a way that only when a current amplitude corresponding to the control of a memory row per coordinate direction occurs, the second signal and when one of the control occurs a smaller or larger one Number of memory rows corresponding, correspondingly smaller or larger current amplitude, the first signal acting as an error signal is emitted.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

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Claims

Patent claims:

1. Circuit arrangement for the control of addressed controllable memories, with the help of a no splitting of a line into two lines, over one of which the signal occurring on said line is passed on directly and through the other of which the signal occurring on said line is passed on negated Decoding network, to which the individual binary characters of a control address are supplied, characterized in that these binary characters for monitoring the control of the memory ( KS) against simple errors via lines (LA) which each transmit a binary character in pairs in a manner known per se, of which depending on the each transmitted binary character (0 or L) each one or the other line of the respective line pair is marked, to the decoding network (DV, LV, XDl, LXl, XD2, YDl, LYl, YD2) are delivered, from whose outputs the respective outputs (x, y) of A individually controlling a number of memory cells Control energy sources ( QX, QY * \ are controlled, with each of which a three-range threshold value switch (ÜX, ÜY) is connected, which, if a control energy source (QX, QY) is provided individually for each control coordinate, when a power corresponding to the control of none or at least two memory rows is withdrawn first signal as an error signal and only emits a second signal when a power corresponding to the control of a memory row is withdrawn and, in the case of a control energy source common to all control coordinate directions, the second signal only when a power corresponding to the control of a memory row per coordinate direction is withdrawn and a smaller one when a control is withdrawn or a larger number of memories corresponding power emits the first signal.

2. Circuit arrangement according to Claim 1, characterized in that the respective control address is supplied monitored by an address register (Reg).

3. Circuit arrangement according to claim 2, characterized in that the output of the Address register is connected to a parity check circuit.

4. Circuit arrangement according to claim 2, characterized in that an address generator connected to the address register (Regl) via a first line is connected via a second line to a second address register (Regl) and to the outputs of both address registers (Regl, Reg2) the two Inputs of a comparator ( V) are connected, which outputs an error signal if the addresses in the two address registers (Regl, Regl) do not match.

5. Circuit arrangement according to one of claims 1 to 4, characterized in that with the output of a control energy source provided for a control coordinate direction ( QX, Q [Y in FIG. 1; Q in FIG. 2) a not when outputting a the control of at least one memory row corresponding power a first signal, otherwise a second signal-emitting threshold value switch (SU) and a power corresponding to the control of more than one memory row the first signal, otherwise the second signal-emitting threshold switch (5O) connected which are combined on the output side via an OR gate (OG), at whose output (q) said first signal occurs as an error signal.

6. Circuit arrangement according to claim 5, characterized in that the two threshold switches have two oppositely biased directional conductors (RLU, RLO) , the leads of which are guided in opposite directions through a magnetic core (M) through which the output line of the control energy source (Q) passes.

7. Circuit arrangement according to Claim 1 to 6, characterized in that the threshold switch ¹ already monitors a memory pre-control which has not yet caused any change in information in the controlled memory cells.