Schaltungsanordnung zur adressierten Ansteuerung eines Speichers
In nachrichtenverarbeitenden Anlagen, insbesondere Fensprechvermittlungs anlagen, ist die ordnungsgemässe Arbeitsweise der ganzen Anlage von der ordnungsgemässen Funktion einer Vielzahl von Bau- bzw. Funktionsgruppen abhängig, die oft in nur schwer überschau- barer Weise miteinander verknüpft sind. Um bei einem etwaigen fehlerhaften Arbeiten der Anlage bzw. von Anlageteilen gezielt Abhilfe schaffen zu können, ist es zweckmässig, die einzelnen Bau- bzw. Funktionsgruppen mehr oder weniger individuell auf ein ordnungsgemässes Arbeiten zu überwachen.
Wesentliche Bestandteile solcher nachrichtenverarbeitender Anlagen, insbesondere neuerer Fernsprechvermittlungsanlagen, in denen allgemein eine Tendenz zur Verwendung von zentralen Steuereinrichtungen zu beobachten ist, sind Speicher, in die für den Betrieb der Anlage erforderliche Informationen, insbesondere über den jeweiligen Betriebszustand der betreffenden Anlage einschliesslich der von ihr bedienten Einrichtungen eingeschrieben - und bei Bedarf ausgelesen - werden. Die Erfindung bezieht sich nun auf die Überwachung eines speziellen Betriebsvorganges bei solchen Speichern, nämlich die Über- wachung der Ansteuerung von adressiert ansteuerbaren Speichern.
Gemäss der Erfindung ist eine Schaltungsanordnung zur adressierten Ansteuerung eines Speichers dadurch gekennzeichnet, dass zur Überwachung einer fehlerhaften Ansteuerung des Speichers, verursacht durch Unter brechung oder Kurzschluss von Drähten, die einzelnen Binärzeichen einer Ansteueradresse über paarweise jeweils ein Binärzeichen übertragende Leitungen, von denen je nach dem jeweils übertragenen Binärzeichen jeweils die eine oder die andere Leitung des betreffenden Leitungspaares markiert ist, an ein Decodiernetzwerk geliefert werden, das frei ist von Aufspaltungen einer Leitung in zwei Leitungen, über deren eine das auf der genannten Leitung jeweils auftretende Signal direkt und über deren andere das auf der genannten Leitung jeweils auftretende Signal negiert weitergegeben wird,
und von dessen Ausgängen her die jeweils individuell eine Reihe von Speicherzellen ansteuernden Ausgänge mindestens einer Ansteuerenergiequelle gesteuert werden, mit der jeweils eine Dreibereichsschwellwertschaltung verbunden ist, die bei individuell je Ansteuerkoordinatenrichtung vorgesehener Ansteuerenergiequelle bei Entnahme einer der Ansteuefung von keiner oder mindestens zwei Speicherreihen entsprechenden Leistung ein erstes Signal als Fehlersignal und nur bei Entnahme einer der Ansteuerung gerade einer Speicherreihe entsprechenden Leistung ein zweites Signal abgibt oder bei einer für alle Ansteuerkoordinatenrichtungen gemeinsamen Ansteuerenergiequelle nur bei Entnahme einer der Ansteuerung einer Speicherreihe je Koordinatenrichtung entsprechenden Leistung das zweite Signal und bei Entnahme einer der
Ansteuerung einer kleineren oder grösseren Anzahl von Speicherreihen entsprechenden Leistung das erste Signal als Fehlersignal abgibt.
Die Erfindung gestattet es, mit relativ geringem Aufwand eine wirkungsvolle Überwachung einer Speicheransteuerung vornehmen zu können. Die Erfindung bringt es mit sich, dass im Zuge der Adressendecodierung, bei der Speicheransteuerung, im Speicherblock oder in den zugehörigen Abschlusswiderständen auftretende Fehler erster Ordnung (Unterbrechung oder Kurzschluss von Drähten; Verfälschung eines Binärzeichens) nur entweder zu einer Ansteuerung überhaupt keiner Speicherzelle oder zur gleichzeitigen Ansteuerung zweier Speicherzellen des Speicherblocks führen können und damit in jedem Falle die Abgabe eines Fehlersignals durch einen die betreffende Ansteuerenergiequelle überwachen den Dreibereichsschwellwertschalter zur Folge haben.
Dabei kann in weiterer Ausgestaltung der Erfindung die Schweliwertschaltung bereits eine noch keine Informationsänderung in den angesteuerten Speicherzellen bewirkende Speichervoransteuerung überwachen, womit erreicht wird, dass eine etwaige gleichzeitige Ansteuerung zweier Speicherzellen sich auch nicht nur vorübergehend in unerwünschter Weise auswirken kann; eine fehlerhafte Ansteuerung allein eines anderen Spei cherplatzes, als er durch die gelieferte Adresse bezeichnet ist, wird, wie sich aus dem zuvor Gesagten ergibt, bei der weiter ausgestalteten Schaltungsanordnung bereits von vorherein vermieden.
Die Überwachung der eigentlichen Speicheransteuerung durch die Dreibereicflsschwellwertschaltung, d.h. die Überprüfung der jeweils entnommenen Ansteuerungsleistung, wird sich nach den jeweiligen Verhältnissen bei der Speicheransteuerung richten. Wird der Speicherblock mit eingeprägter Spannung angesteuert, so kann die Schweliwertschaltung durch die Amplitude des am Ausgang der betreffenden Ansteuerenergiequelle fliessenden Stromes gesteuert werden. Wird der Speicherblock mit eingeprägtem Strom angesteuert, so kann die Schwellwertschaltung durch die Amplitude der am Ausgang der betreffenden Ansteuerenergiequelle auftretenden Spannung gesteuert werden.
Um die Sicherheit in der Ansteuerung einer gewünschten Speicherzelle eines adressiert ansteuerbaren Speichers noch zu erhöhen, ist es zweckmässig, dass in weiterer Ausgestaltung der Erfindung die jeweilige Ansteueradresse von einem Adressenregister überwacht geliefert wird. Dies kann dadurch geschehen, dass ein mit dem Adressenregister über eine erste Leitung verbundener Adressengeber über eine zweite Leitung mit einem zweiten Adressenregister verbunden ist und an die Ausgänge beider Adressenregister die beiden Eingänge eines Vergleichers angeschlossen sind, der bei Nicht übereinstimmung der in den beiden Adressenregistern jeweils stehenden Adressen ein Fehlersignal abgibt. Ein solches Vorgehen ermöglicht eine in hohem Masse wirksame Überwachung der vom Adressenregister jeweils gelieferten Ansteueradresse gegen beliebige Fehler.
Genügt es, die vom Adressenregister jeweils gelieferte Ansteueradresse auf Fehler erster Ordnung (ein Binärzeichen der Ansteueradresse ist z. B. aufgrund einer Leitungsunterbrechung oder eines Kurzschlusses verfälscht) zu überwachen, so kann nach einer anderen Modifikation der Schaltungsanordnung gemäss der Erfindung mit dem Ausgang des Adressenregisters eine Paritätsprüfschaltung verbunden sein.
Es sei an dieser Stelle bemerkt, dass es an sich bekannt ist (siehe Proc. IRE, 1949, Seiten 139 mehrere Binärzeichen umfassende Eingangsinformationen in ein Decodiernetzwerk einzugeben, dass keine Aufspaltung einer Leitung in zwei Leitungen, über deren eine das auf der genannten Leitung jeweils auftretende Signal direkt und über deren andere das auf der genannten Leitung jeweils auftretende Signal negiert weitergegeben wird, enthält.
Ferner ist es (aus der US Patentschrift 3 290 511) bekannt, zwecks Erhöhung der Arbeitsgeschwindigkeit von Asynchron-Rechenmaschinen bei verminderter Anfälligkeit für Störimpulse eine sogenannte Doppelleitungs-Logik anzuwenden und Binärzeichen 0 und L durch die Kombination der jeweils einen von zwei möglichen Werten aufweisenden Potentiale zweier Leitungen darzustellen und dabei zwischen O , L , nichts und unzulässiger Zustand zu unterscheiden.
Weiterhin ist (aus der DAS 1 186 516) eine Schaltungsanordnung für Fernsprechvermittlungsanlagen zur Fehlererkennung in Verbindungseinrichtun- gen mit koordinatenmässig in Zeilen und Spalten angeordneten Kreuzpunktrelais, deren Erregerspulen koinzident über je eine durch einen Markierschalter vorbereitete Zeilen- und je eine Spaitensteuerleitung einen Durchschalteimpuls erhalten, bei denen die Zeilen- und die Spaltensteuerleitungen über individuelle Entkopplungsdioden an einen allen Zeilen bzw.
Spalten gemeinsamen, in Sperrichtung der Entkopliungsdioden über einen Widerstand vorgespannten Eingang je einer spannungs empfindlichen, als Potentialsprungauswerter ausgebildeten Prüfeinrichtung angeschaltet sind, bekannt, bei der zur Verhinderung von Doppelbelegungen jeder Erregerspule der Durchschalteimpuls erst dann zugeführt wird, wenn ein zeitlich begrenzter und daher keine Durchschaltung bewirkender Vorimpuls über die jeweils betätigten Markierschalter an nur je eine einzige Zeilensteuerleitung und an nur eine einzige SpaltenS steuerleitung gelangt ist und dadurch an den Eingängen der Prüfeinrichtungen dementsprechend vorgeschriebene Potentialsprünge (auf 0) erzeugt hat.
Da mit der Schaltungsanordnung gemäss der Erfindung erzielte Überwachung der Ansteuerung von adressiert ansteuerbaren Speichern ist bei den bekannten Schaltungsanord- nungen nicht gegeben.
Die Erfindung wird anhand der anliegenden Zeichnungen beispielsweise näher erläutert. Figur 1 zeigt eine Schaltungsanordnung gemäss der Erfindung im Zusam menliang mit einem Magnetkernspeicher KS. Die Magnetkerne K sind jeweils von einer der Ansteuerung des betreffenden Kernes dienenden Spaltenleitung und Zei lenleftun# sowie von einer das Einschreiben von Binärzeichen bestimmenden Inhibitleitung I und einer ausgelesene Zeichen führenden Leseleitung L durchzogen.
Die wie die in Figur 1 dargestellten Kerne jeweils von ein und derselben Spaltenleitung, im Beispiel der Spaltenleitung y, und von ein und derselben Zeilenleitung, im Beispiel der Zeilenleitung x, durchzogenen Kerne K bilden eine eine zu speichernde Information, ein Wort, aufnehmende Speicherzelle.
Soll in die Speicherzelle ein Wort eingeschrieben werden, so erhalten die betreffende Spaltenleitung (y) und die betreffende Zeilenleitung (x) einen Schreibimpuls jeweils von der halben Einschreibamplitude; aufgrund dieser beiden sich überlagernden Schreibimpulse werden diejenigen Ma gnetkerne, in die ein Zeichen L einzuschreiben ist, in den L-Zustand ummagnetisiert, während diejenigen Kerne, in die ein Zeichen 0 einzuschreiben ist, unter dem Einfluss eines dann jeweils auf der zugehörigen Inhibit- leitung auftretenden, den Schreibimpulsen entgegenwirkenden Inhibitimpulses im O-Zustatd verbleiben.
Zum Auslesen des in der Speicherzelle gespeicherten Wortes erhalten die betreffende Spaltenleitung (y) und die betreffende Zeilenleitung (x) einen Leseimpuls jeweils von der halben Ausleseamplitude; aufgrund der beiden sich übeilagernden Impulse werden diejenigen Kerne, in die ein Zeichen L eingespeichert worden war, wieder in den O-Zustand ummagnetisiert, wobei aufgrund der Ummagnetisierung auf 'den zugehörigen Leseleitungen entsprechende Impulse auftreten.
Die dem Kernspeicher KS zuzuführenden Schreibbzw. Leseimpulse werden in der Schaltungsanordnung nach Fig. 1 von individuell je Ansteuerkoordinatenrichtung vorgesehenen Ansteuerenergiequellen QX und QY geliefert; die erwähnten Zeilen- bzw. Spaltenleitungen, wie die Leitungen x und y, stellen dabei gewissermassen Ausgänge der Ansteuerenergiequellen QX und QY dar, über die jeweils individuell eine Zeile bzw. Spalte von Speicherzellen angesteuert wird. Um welche Zeile und Spalte und damit um welche Speicherzelle es sich dabei handelt, gibt die zu ¯diesem Zweck ausgegebene Ansteueradresse wider betreffenden Speicherzelle an.
In Fig. 1 ist angedeutet, dass diese Ansteueradresse von einem in der Zeichnung nicht weiter dargestellten Adressengeber her in ein Adressenregister Regl übertragen wird, das die betreffende Ansteueradresse überwacht an ein Decodiernetzwerk liefert, das auf die betreffende Ansteueradresse hin den jeweils infragekommenden Ausgang der beiden Ansteuerenergiequellen QX und QY, d. h. die infragekommende Zeilenleitung x und die infragekommende Spaltenleitung y, für die von den Ansteuerenergiequellen QX und QY gerade zu liefernden Schreiboder Leseimpulse entriegelt.
Die Lieferung der jeweiligen Ansteueradresse vom Adressenregister Regl her an das Decodiernetzwerk wird dabei in der in Fig. 1 dargestellten Schaltungsanordnung dadurch überwacht, dass der erwähnte, in Fig. 1 nicht weiter dargestellte Adressengeber mit dem Adressenregister Reg1 über eine erste Leitung und mit einem zweiten Adressenregister Reg2 über eine zweite Leitung verbunden ist und an die Ausgänge der beiden Adressenregister die beiden Eingänge eines Vergleichers V angeschlossen sind, der bei Nichtübereinstimmung der in den beiden Adressenregistern Regl und Reg2 jeweils stehenden Adressen an seinem Ausgang A ein Fehlersignal abgibt.
Zur weiteren Ansteuerung des Speichers KS und deren Überwachung gegen Fehler erster Ordnung werden die einzelnen Binärzeichen einer in das Adressen register Regl übertragenen Ansteueradresse über die Ausgangsleitungen LA des Adressenregisters Reg1 an das erwähnte, in bestimmter Weise ausgebildete Decodiernetzwerk geliefert;
die Ausgangsleitungen LA übertragen dabei paarweise jeweils ein Binärzeichen in der Weise, dass je nach dem jeweils übertragenen Binärzeichen (0 oder L), jeweils die eine oder die andere Leitung des betreffenden Leitungspaares markiert ist, d. h. auf den ein'en Leitungen der Ausgangsleitungspaare wird die betreffende Ansteueradresse in gewöhnlicher Binärdarstellung geliefert und auf den anderen Leitungen der Ausgangsleitungspaare wird die betreffende Ansteueradresse negiert geliefert. Das Decodiernetzwerk umfasst in der Schaltungsanordnung nach Fig. 1 die einzelnen Decoder DV und XDla, XDlb, XD2 sowie YDla, YD1b, YD2 und die zwischen diesen einzelnen Decodern verlaufenden Verbindungsleitungen LV, LXla, LXlb, LYla, LYlb.
Die Decodierung einer Ansteueradresse geht hier also in mehreren Stufen vor sich, wobei der Decoder DV zunächst eine Vordecodierung vornimmt, aufgrund derer dann über die Decoder XDla und XDlb bzw. YDla und YD1b die Decodiermatrizen XD2 und YD2 jeweils in zwei Koordinatenrichtungen angesteuert werden, um ihrerseits die Ansteuerung der jeweils gewünschten Speicherzelle des Kernspeichers KS von den beiden Ansteuerenergiequellen QX und QY her zu ermöglichen.
Das Decodiernetzwerk ist nun so ausgebildet, dass in ihm jede Aufspaltung einer Leitung in zwei Leitungen, über deren eine das auf der genannten Leitung jeweils auftretende Signal direkt und über deren andere das auf der genannten Leitung jeweils auftretende Signal negiert weitergegeben wird, vermieden ist, d. h.
dass im Decodiernetzwerk nicht aus einem zugleich beibehaltenen Binärzeichen durch einfache Negation auch das andere Binärzeichen gewonnen wird. Wenn also auf einer bestimmten Stufe des Decooiervoiganges neben dem Wichtauftreten oder Auftreten des einen von zwei Binärzeichen das Auftreten oder Wichtauftreten des anderen der beiden Binärzeichen für weitere Stufen von Decodierungen bestimmend sein soll, wird das genannte andere der beiden Binärzeichen nicht durch Negation des genannten einen der beiden Binärzeichen aus diesem gewonnen; vielmehr werden beide Binärzeichen auf beim überwachten Adressenregister Regl beginnenden, getrennten Wegen des DecoÅaiernetzwerks gewonnen.
Die Erfindung macht sich nun den Umstand, dass mit der angegebenen Art und Weise der Lieferung von anzusteuernden Speicherzellen eines adressiert ansteuerbaren Speichers angegetoenden Ansteueradressen an ein Decodierne.zwerk der angegebenen Art Fehler erster Ordnung, die innerhalb des Decodiernetzwerks oder auch im Speicherblock selbst auftreten, sich stets in einer Ansteuerung überhaupt keiner oder in einer gleichzeitigen Ansteuerung zweier Speicherzellen auswirken, für die Überwachung der Speicheransteuerung zunutze, indem mit den Ansteuerenergiequellen, deren jeweils individuell eine Reihe von Speicherzellen ansteuernde Ausgänge von dem Decodiernetzwerk her nach Massgabe der diesem jeweils gelieferten Ansteueradresse gesteuert werden, jeweils ein Dreibereichsschwellwertschalter verbunden ist,
der bei individuell je Ansteuerkoordinatenrichtung vorgesehener Ansteuerenergiequelle bei Entnahme einer der Ansteuerung von 0 oder mindestens 2 Speicherreihen entsprechenden Leistung ein erstes Signal als Fehlersignal und nur bei Entnahme einer der Ansteuerung gerade einer Speicherreihe entsprechenden Leistung ein zweites Signal abgibt. In der in Fig. 1 dargestellten Schaltungsanordnung gemäss der Erfindung ist. in dieser Weise mit der für die Ansteuerung in Zeilenrichtung vorgesehenen Ansteuerenergiequelle QX ein Schwellwertschalter ÜX verbunden und mit der für die Ansteuerung in Spalteinrichtung vorgesehene Ansteuerenergiequelle QY ein Schwellwertschalter ÜY, wobei in Fig. 1 angedeutet ist. dass diese beiden Schwellwertschalter jeweils an ihrem Ausgang a gegebenenfalls das Fehlersignal abgeben.
Ein solcher mit dem Ausgang einer für eine An steuerungskoordinatennchtung vorgesehenen Ansteuerenergiequelle QX, QY verbundener Dreibereichsschwellwertschalter kann in einer Weise ausgebildet sein, wie es die Fig. 2 im einzelnen zeigt. Mit dem Ausgang der hier mit Q bezeichneten Ansteuerenergiequelle sind hier ein bei Abgabe einer nicht der Ansteuerung mindestens einer Speicherreihe entsprechenden Leistung ein erstes Signal, im übrigen ein zweites Signal abgebender Schwellwertschalter SU und ein bei Abgabe einer nicht der Ansteuerung höchstens einer Speicherreihe entsprechenden Leistung das erste Signal. im übrigen das zweite Signal abgebender Schwellwertschalter SO verbunden, die ausgangsseitig über ein ODER-Gatter OG zusammengefasst sind, an dessen Ausgang a gegebenenfalls das genannte erste Signal als Fehlersignal auftritt.
Die beiden Schwellwertschalter SU oder SO der Schaltungsanordnung nach Fig. 2 weisen zwei entgegengesetzt vorgespannte Richtleiter RLU bzw. RLO auf, deren Zuleitungen im entgegengesetzten Sinne durch einen von der Ausgangsleitung der Ansteuerenergiequelle Q durchzogenen Magnetkern M geführt sind. Je nachdem, ob die Stromamplitude eines von der hier als Spannungsquelle aufgefassten Ansteuerenergiequelle Q abgegebenen Schreib- oder Leseimpulse der Ansteuerung zweier (oder mehr) Reihen von Speicherzellen des Kernspeichers KS oder der Ansteuerung gerade einer Reihe von Speicherzellen oder aber der Ansteuerung überhaupt keiner Reihe von Speicherzellen entspricht, gibt der eine Schwellwertschalter SO, keiner der beiden Schwellwertschalter oder der andere Schwellewertschalter SU ein Signal ab,
das über das ODER-Gatter OG an dessen Ausgang a als Fehlersignal ausgegeben wird, so dass daraufhin entsprechende Feh lerbeseitignngsmassnahmen eingeleitet werden können.
Wie bereits erwähnt, können die Schwellwertschalter auch in der angegebenen Weise bereits eine noch keine Informationsänderung in den angesteuerten Speicherzellen bewirkende Speichervoransteuerung überwachen, wobei dann bei der Vorspannung der Richtleiter RLU und RLO die bei einer solchen Speichervoransteuerung zwecks Vermeidung von Informationsänderungen entsprechend geringere Stromamplitude des jeweiligen Ansteuerungsimpulses zu berücksichtigen ist.
Ist in Abweichung von den in Fig. 1 angedeuteten Verhältnissen für alle Ansteuerkoordinatenrichtungen des Kernspeichers KS eine gemeinsame Ansteuerenergiequelle vorgesehen, so ist die Vorspannung der Richtleiter so zu bemessen, dass nur bei Auftreten einer der Ansteuerung einer Speicherreihe je Koordinatenrichtung entsprechenden Stromamplitude das zweite Signal und bei Auftreten einer der Ansteuerung einer kleineren oder grösseren Anzahl von Speicherreihen entsprechenden, dementsprechend kleineren oder grösseren Stromamplitude das als Fehlersignal wirkende erste Signal abgegeben wird.
Circuit arrangement for addressed control of a memory
In message processing systems, especially telecommunication systems, the proper functioning of the entire system depends on the proper functioning of a large number of structural or functional groups, which are often linked to one another in a difficult to understand way. In order to be able to provide targeted remedial action in the event of any faulty work of the system or of system parts, it is advisable to monitor the individual construction or function groups more or less individually for proper work.
Essential components of such message-processing systems, in particular newer telephone exchange systems, in which a general tendency towards the use of central control devices can be observed, are memories in which the information required for the operation of the system, in particular about the current operating status of the system in question, including that operated by it Facilities can be registered - and read out if necessary. The invention now relates to the monitoring of a special operating process in such memories, namely the monitoring of the control of addressable controllable memories.
According to the invention, a circuit arrangement for addressed control of a memory is characterized in that, for monitoring faulty control of the memory caused by interruption or short-circuiting of wires, the individual binary characters of a control address are transmitted via pairs of lines that transmit a binary character, of which depending on the The binary characters transmitted in each case one or the other line of the line pair in question is marked, are supplied to a decoding network that is free from splitting a line into two lines, one of which is the signal occurring on the respective line directly and the other of the any signal occurring on the specified line is passed on negated,
and from its outputs the outputs of at least one control energy source that individually control a row of memory cells are controlled, with each of which a three-range threshold value circuit is connected, which, in the case of a control energy source provided individually for each control coordinate direction, a first when a power corresponding to the control of none or at least two memory rows is removed Signal as an error signal and only emits a second signal when a power corresponding to the control of a memory row is withdrawn or, in the case of a control energy source common to all control coordinate directions, only when a power corresponding to the control of a memory row per coordinate direction is withdrawn the second signal and when one of the
Control of a smaller or larger number of memory rows corresponding power emits the first signal as an error signal.
The invention makes it possible to carry out effective monitoring of a memory control with relatively little effort. The invention means that in the course of address decoding, memory control, in the memory block or in the associated terminating resistors, errors of the first order (interruption or short circuit of wires; falsification of a binary character) either result in no memory cell being controlled or at the same time Can lead control of two memory cells of the memory block and thus in each case result in the output of an error signal by monitoring the control energy source in question, the three-range threshold value switch.
In a further embodiment of the invention, the threshold circuit can already monitor a memory pre-control that does not yet cause any information change in the activated memory cells, which means that a possible simultaneous activation of two memory cells can have an undesirable effect, even temporarily; a faulty control of only a different memory location than that designated by the supplied address is avoided from the outset, as is evident from what has been said above, in the further developed circuit arrangement.
The monitoring of the actual memory control by the three-range threshold circuit, i.e. the checking of the control power taken in each case will be based on the respective conditions in the storage control. If the memory block is controlled with an impressed voltage, the threshold value circuit can be controlled by the amplitude of the current flowing at the output of the relevant control energy source. If the memory block is controlled with impressed current, then the threshold value circuit can be controlled by the amplitude of the voltage occurring at the output of the relevant control energy source.
In order to further increase the security in the control of a desired memory cell of an addressable, controllable memory, it is expedient in a further embodiment of the invention that the respective control address is supplied in a monitored manner by an address register. This can be done in that an address generator connected to the address register via a first line is connected to a second address register via a second line and the two inputs of a comparator are connected to the outputs of both address registers, which in the event of a mismatch in the two address registers outputs an error signal. Such a procedure enables a highly effective monitoring of the control address supplied by the address register against any errors.
If it is sufficient to monitor the control address supplied by the address register for errors of the first order (a binary character of the control address is falsified e.g. due to a line interruption or a short circuit), after another modification of the circuit arrangement according to the invention, the output of the address register a parity check circuit can be connected.
It should be noted at this point that it is known per se (see Proc. IRE, 1949, page 139 to enter input information comprising several binary characters into a decoding network that no line is split into two lines, one of which is the one on the named line occurring signal directly and via the other of which the signal occurring on the line mentioned is passed on negated.
It is also known (from US Pat. No. 3,290,511) to use what is known as double-line logic and binary characters 0 and L by combining the potentials each having one of two possible values in order to increase the operating speed of asynchronous calculating machines with reduced susceptibility to interference pulses two lines and distinguish between O, L, nothing and impermissible state.
Furthermore (from DAS 1 186 516) there is a circuit arrangement for telephone exchanges for error detection in connection devices with cross-point relays arranged in coordinates in rows and columns, the excitation coils of which receive a switching pulse coincidentally via a line control line and a line control line each prepared by a marker switch where the row and column control lines are connected to one of the rows or the other via individual decoupling diodes.
Columns common, in the reverse direction of the decoupling diodes via a resistor biased input each a voltage-sensitive, designed as a potential jump evaluator are connected, known, in which to prevent double occupancy of each excitation coil, the switch-on pulse is only fed when a time-limited and therefore no through-connection The pre-pulse has reached only a single row control line and only a single column control line via the respective activated marker switch and has thus generated prescribed potential jumps (to 0) at the inputs of the test devices.
The monitoring of the activation of memories that can be addressed in an addressable manner, achieved with the circuit arrangement according to the invention, is not given in the known circuit arrangements.
The invention is explained in more detail with reference to the accompanying drawings, for example. Figure 1 shows a circuit arrangement according to the invention in conjunction with a magnetic core memory KS. The magnetic cores K are each traversed by a column line and row line serving to control the core concerned, as well as by an inhibit line I, which determines the writing of binary characters, and a read line L carrying the characters that have been read out.
The cores K, like the cores shown in FIG. 1, each with one and the same column line, in the example column line y, and one and the same row line, in the example row line x, crossed cores K form a memory cell containing information to be stored, a word.
If a word is to be written into the memory cell, the relevant column line (y) and the relevant row line (x) each receive a write pulse of half the write amplitude; Due to these two superimposed write pulses, those magnetic cores in which a character L is to be written are reversed to the L state, while those cores in which a character 0 is to be written under the influence of one then in each case on the associated inhibit line occurring inhibit pulse counteracting the write pulses remain in the 0 state.
To read out the word stored in the memory cell, the relevant column line (y) and the relevant row line (x) each receive a read pulse of half the readout amplitude; Because of the two superimposed pulses, those cores in which a character L was stored are remagnetized again into the O state, with corresponding pulses occurring on the associated read lines due to the remagnetization.
The write or to be fed to the core memory KS. In the circuit arrangement according to FIG. 1, read pulses are supplied by control energy sources QX and QY provided individually for each control coordinate direction; the mentioned row and column lines, like the lines x and y, represent to a certain extent outputs of the control energy sources QX and QY, via which a row or column of memory cells is controlled individually. Which row and column and thus which memory cell is involved is indicated by the control address output for this purpose for the memory cell concerned.
In Fig. 1 it is indicated that this control address is transferred from an address generator, not shown in the drawing, into an address register Regl, which monitors the control address in question and supplies a decoding network which, in response to the control address in question, sends the relevant output of the two control energy sources QX and QY, i.e. H. the row line x and the column line y in question are unlocked for the write or read pulses to be delivered by the control energy sources QX and QY.
The delivery of the respective control address from the address register Regl to the decoding network is monitored in the circuit arrangement shown in FIG. 1 in that the address generator mentioned, not shown in FIG. 1, is connected to the address register Reg1 via a first line and a second address register Reg2 is connected via a second line and the two inputs of a comparator V are connected to the outputs of the two address registers, which outputs an error signal at its output A if the addresses in the two address registers Regl and Reg2 do not match.
To further control the memory KS and monitor it against errors of the first order, the individual binary characters of a control address transferred to the address register Regl are supplied via the output lines LA of the address register Reg1 to the decoding network mentioned, designed in a certain way;
the output lines LA transmit a binary character in pairs in such a way that, depending on the respective transmitted binary character (0 or L), one or the other line of the respective line pair is marked, d. H. On one of the lines of the output line pairs, the relevant control address is supplied in the usual binary representation and on the other lines of the output line pairs, the relevant control address is supplied negated. In the circuit arrangement according to FIG. 1, the decoding network comprises the individual decoders DV and XDla, XDlb, XD2 and YDla, YD1b, YD2 and the connecting lines LV, LXla, LXlb, LYla, LYlb running between these individual decoders.
The decoding of a control address takes place here in several stages, with the decoder DV first performing a pre-decoding, based on which the decoding matrices XD2 and YD2 are controlled in two coordinate directions via the decoders XDla and XDlb or YDla and YD1b to enable the respective desired memory cell of the core memory KS from the two control energy sources QX and QY.
The decoding network is now designed in such a way that it avoids any splitting of a line into two lines, via one of which the signal occurring on the specified line is passed directly and via the other the signal occurring on the specified line is passed on negated, i.e. . H.
that in the decoding network the other binary character is not obtained from a binary character that is also retained by simple negation. So if at a certain stage of the decoding process, in addition to the occurrence or occurrence of one of two binary characters, the occurrence or occurrence of the other of the two binary characters is to be decisive for further stages of decoding, the said other of the two binary characters will not become the two binary characters obtained from this; rather, both binary characters are obtained on separate paths of the decoy network starting at the monitored address register Regl.
The invention now makes the circumstance that with the specified manner of delivering memory cells to be controlled in an addressed addressable memory to a decoding network of the type specified, first order errors that occur within the decoding network or in the memory block itself arise always have no effect at all in one control or in a simultaneous control of two memory cells, for monitoring the memory control by using the control energy sources, the outputs of which individually control a row of memory cells are controlled by the decoding network according to the control address supplied to it, a three-range threshold switch is connected in each case,
the control energy source provided individually for each control coordinate direction emits a first signal as an error signal when a power corresponding to the control of 0 or at least 2 memory rows is withdrawn and a second signal only when a power corresponding to the control of a memory row is withdrawn. In the circuit arrangement shown in FIG. 1 according to the invention. In this way, a threshold switch ÜX is connected to the control energy source QX provided for control in the line direction, and a threshold switch ÜY is connected to the control energy source QY provided for control in the gap device, which is indicated in FIG. that these two threshold switches each emit the error signal at their output a, if necessary.
Such a three-range threshold value switch connected to the output of a control energy source QX, QY provided for a control coordinate system can be designed in a manner as shown in detail in FIG. 2. With the output of the control energy source designated here by Q, a threshold value switch SU that emits a second signal when output does not correspond to the activation of at least one memory row is a first signal, and a power output that does not correspond to activation of at most one memory row is the first Signal. Otherwise, the threshold switches SO emitting the second signal are connected, which are combined on the output side via an OR gate OG, at whose output a the mentioned first signal may appear as an error signal.
The two threshold value switches SU or SO of the circuit arrangement according to FIG. 2 have two oppositely biased directional conductors RLU or RLO, the leads of which are led in opposite directions through a magnetic core M through which the output line of the control energy source Q passes. Depending on whether the current amplitude of a write or read pulse emitted by the control energy source Q, which is understood here as a voltage source, controls two (or more) rows of memory cells in the core memory KS or controls just one row of memory cells or does not control any row of memory cells at all corresponds, one threshold switch SO, neither of the two threshold switches or the other threshold switch SU emits a signal,
which is output via the OR gate OG at its output a as an error signal, so that appropriate error elimination measures can then be initiated.
As already mentioned, the threshold switches can also monitor a memory pre-control that does not yet cause any information change in the activated memory cells, in which case the current amplitude of the respective control pulse, which is correspondingly lower with such a memory pre-control in order to avoid information changes, is then used when the directional conductors RLU and RLO are biased is to be considered.
If, in deviation from the relationships indicated in FIG. 1, a common control energy source is provided for all control coordinate directions of the core memory KS, then the bias voltage of the directional conductors is to be dimensioned so that the second signal is only generated when a current amplitude corresponding to the control of a memory row per coordinate direction occurs and at If a current amplitude corresponding to the activation of a smaller or larger number of memory rows and correspondingly smaller or larger current amplitude occurs, the first signal acting as an error signal is emitted.