CN1210792C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1210792C
CN1210792C CNB021602913A CN02160291A CN1210792C CN 1210792 C CN1210792 C CN 1210792C CN B021602913 A CNB021602913 A CN B021602913A CN 02160291 A CN02160291 A CN 02160291A CN 1210792 C CN1210792 C CN 1210792C
Authority
CN
China
Prior art keywords
electrode
film
semiconductor device
projected electrode
projected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021602913A
Other languages
English (en)
Other versions
CN1419285A (zh
Inventor
松尾美惠
宫田雅弘
江泽弘和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001259310A external-priority patent/JP3735547B2/ja
Priority claimed from JP2001298252A external-priority patent/JP2003100805A/ja
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1419285A publication Critical patent/CN1419285A/zh
Application granted granted Critical
Publication of CN1210792C publication Critical patent/CN1210792C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7565—Means for transporting the components to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75743—Suction holding means
    • H01L2224/75745—Suction holding means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75753—Means for optical alignment, e.g. sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件，包括：在基板上所形成的第一电极；所述第一电极上的凹型形状的下突起金属膜；以及埋设在所述下突起金属膜的凹型形状内部的，侧面和底面由所述下突起金属膜围绕的突起电极。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及在电极上通过下突起金属膜而设置突起电极的半导体器件以及这种半导体器件的制造方法。而且，本发明涉及接合基板间、半导体基板间或者基板与半导体基板之间的半导体器件及其制造方法。
背景技术
随着构筑半导体器件的半导体芯片的高集成化和高性能化，半导体芯片的外部连接电极(键合焊盘)与安装半导体芯片的布线基板的电极之间的连接方法存在多样化的倾向。特别是，随着IC芯片、LSI芯片等半导体芯片的高集成化，电路工作速度的高速化、高散热化、多端子化(多管脚化)的要求越发强烈，预计近年来高端半导体芯片的外部连接电极数(端子数)超过数千。
另一方面，从系统侧，要求半导体器件的小型化、轻量化、多功能化等，根据这样的要求，半导体芯片的高安装密度化是必须的。而且，根据高性能化的要求，研究在半导体器件上采用多芯片构造和三维安装构造。
在多端子化上，采用利用突起电极的倒装芯片(FC)方式和带自动键合(TAB)方式是有利的。FC方式是这样的方式：在半导体芯片的外部连接电极、布线基板的电极的至少一方上形成突起电极，接合突起电极与任一个电极之间或者突起电极相互之间。例如，在高端的超多端子的半导体芯片中，首先，在半导体芯片的表面(电路搭载表面)上方格状地排列多个焊锡突起电极。通过使该半导体芯片的表面对着布线基板的表面的FC方式，在布线基板的表面上搭载半导体芯片。接着，进行焊锡回流，使焊锡突起电极与布线基板的电极之间被接合，而完成半导体芯片向布线基板上的安装。
TAB方式是：首先，在半导体芯片的外部连接电极上形成金(Au)突起电极，形成在布线基板的电极上层叠铜(Cu)并且在Cu上层叠锡(Sn)的Sn/Cu突起电极。进行半导体芯片上的突起电极与布线基板的引线的位置对准，接着，一起通过热压接使Au突起电极与Sn/Cu突起电极之间被接合，完成半导体芯片向布线基板上的安装。
这样的微小突起电极一般通过电镀而形成。在图15(A)至图15(D)中表示了Au突起电极的制造方法。
(1)首先，准备半导体晶片100(参照图15(A))。该半导体晶片100处于切割工序前的状态，并且，处于细分为半导体芯片前的状态。在半导体晶片100中，在每个半导体芯片形成区域中，在电路搭载面上配置外部连接电极(键合焊盘)101。在外部连接电极101的上层形成钝化膜102。在钝化膜102中，在外部连接电极101的位置上形成开口部102H。接着，在该钝化膜102上的突起电极形成区域中形成具有开口部103H的聚酰亚胺类树脂膜103。
(2)如图15(A)所示的那样，包含在聚酰亚胺类树脂膜103上、钝化膜102上、开口部103H的内壁上、开口部102H的内壁上、从开口部103H和开口部102H露出的外部连接电极101上的整个表面上，形成下突起金属(UBM)膜110。UBM膜110通过溅射法、电镀法的等成膜方法来形成，对该UBM膜110至少要求以下功能：
(a)确保外部连接电极101与突起电极(图15(B)所示的Au突起电极112)之间的电气导通的功能；
(b)确保外部连接电极101与突起电极之间的紧密连接性的功能；
(c)防止外部连接电极101与突起电极之间的热扩散，作为不会发生导通不良和紧密连接性变差的阻挡膜的功能；
(d)当电解电镀时能够作为供电层而使用的功能。
由于这样的多功能被要求，而在UBM膜110上采用两层或者三层的层叠膜构连例如，在UBM膜110上，从外部连接电极101侧向着突起电极侧，使用依次层叠钛(Ti)膜、镍(Ni)膜、铅(Pb)膜的层叠膜和依次层叠铬(Cr)膜、Cu膜、Au膜的层叠膜。而且，在该UBM膜110上需要几百nm至几μm的厚度。
(3)接着，使用光刻技术，在UBM膜110上涂敷光致抗蚀剂膜，进行曝光、显影，由此，从光致抗蚀剂膜形成突起电极形成用掩模111(参照图15(B))。该突起电极形成用掩模111在外部连接电极101上设置UBM膜110的表面露出的开口部111H。
(4)通过电解电镀法，向UBM膜110供电，如图15(B)所示的那样，在突起电极形成用掩模111的开口部111H内部，在UBM膜110上形成Au突起电极112。
(5)然后，如图15(C)所示的那样，剥离突起电极形成用掩模111。
(6)接着，如图15(D)所示的那样，使用Au突起电极112作为腐蚀掩模，通过腐蚀除去Au突起电极112下以外的不必要的UBM膜110。例如，当在UBM膜110上使用Ti膜、Ni膜及Pd膜的层叠膜的情况下，通过使用硝酸、盐酸、醋酸的混合水溶液的湿腐蚀，来腐蚀Pd膜和Ni膜，然后，通过使用氟酸水溶液的湿腐蚀，来腐蚀Ti膜。
在图16(A)至图16(E)中表示铅(Pb)-Sn、银(Ag)-Sn等焊锡突起电极的制造方法。
(1)与上述Au突起电极112的制造方法相同，首先，准备半导体晶片100(参照图16(A))。在该半导体晶片100中，在每个半导体芯片形成区域中，在电路搭载面上配置外部连接电极101。在外部连接电极101的上层依次形成具有开口部102H的钝化膜102、具有开口部103H的聚酰亚胺类树脂膜103。
(2)如图16(A)所示的那样，至少在包含外部连接电极101上的半导体晶片100上的整个表面上形成UBM膜110。在此，UBM膜110与Au突起电极112的情况相同，通过层叠构造而形成，但是，为了防止在焊锡突起电极(图16(B)所示的标号122)中包含的Sn向外部连接电极101的扩散，而形成比Au突起电极112时厚的膜厚。
(3)接着，使用光刻技术，在UBM膜110上形成突起电极形成用掩模121(参照图16(B))。该突起电极形成用掩模121在外部连接电极101上设有UBM膜110的表面露出的开口部121H。
(4)通过电解电镀法，向UBM膜110供电，如图16(B)所示的那样，在突起电极形成用掩模121的开口部121H内部，在UBM膜110上形成焊锡突起电极122。
(5)然后，如图16(C)所示的那样，剥离突起电极形成用掩模121。
(6)如图16(D)所示的那样，使用焊锡突起电极122作为腐蚀掩模，通过腐蚀除去焊锡突起电极122下以外的不必要的UBM膜110。UBM膜110的腐蚀与上述相同通过湿腐蚀来进行。
(7)接着，如图16(E)所示的那样，进行焊锡回流，形成球形的焊锡突起电极122B。
发明内容
在上述那样的设有Au突起电极112和焊锡突起电极122的半导体器件中，未考虑以下几点：
(1)在Au突起电极112的制造方法中，在UBM膜110的不需要部分的除去中使用湿腐蚀。湿腐蚀的腐蚀方向基本上是等方向的，因此，如图17用虚线围住所示的那样，在Au突起电极112之下产生了基蚀110U。例如，在8英寸直径的半导体晶片100的情况下，基蚀量在一侧达到了10μm的程度。因此，在20μm以下直径的Au突起电极112中，Au突起电极112之下的UBM膜110通过基蚀被去掉，因此，不能在外部连接电极101与Au突起电极112之间形成接合部。这样的现象在焊锡突起电极122的制造方法中是同样的。
(2)即，难于制造细微的Au突起电极112或者焊锡突起电极122。其结果，难于实现半导体器件的电路工作速度的高速化、高发热化、多端子化。而且，难于实现半导体器件的小型化、轻量化、多功能化。
(3)而且，通过UBM膜110的基蚀110U，Au突起电极112或者焊锡突起电极122与外部连接电极101之间的接合部的机械强度降低。因此，通过由温度循环产生的应力，在接合部上发生裂纹或者产生接合部的断裂，因此，有损于半导体器件的可靠性。
(4)在UBM膜110的不需要部分的除去中，考虑利用各向异性腐蚀例如反应性离子腐蚀(RIE)等干腐蚀。但是，在UBM膜110上层叠干腐蚀难于进行的材料，在强行进行干腐蚀的情况下，腐蚀时间增大，制造成本非常高。
另一方面，使用上述那样的焊锡突起电极122来接合窄间距的电极，存在限度。焊锡突起电极在通过焊锡回流而一度被熔融之后，被凝固，来进行电极间的接合。因此，接合后的焊锡突起电极的形状难于进行控制，在相邻的电极侧，焊锡突起电极容易发生膨胀，因此，发生相邻电极间的短路，成为连接不良发生的原因。
因此，近年来，存在在半导体器件中采用不通过焊锡突起电极来接合电极间的方法的倾向。如图18所示的那样，在半导体芯片200的外部连接电极201与半导体芯片210的外部连接电极211之间不通过焊锡突起电极来接合。在接合中使用在压缩外部连接电极201和211的方向上移动的负荷。在负荷施加前，所接合的半导体芯片200和210的平行度(距x-y平面的斜率)被调节，进行外部连接电极201和211相互的使x方向、y方向、以z轴为中心的旋转角θ的偏移相一致的位置对准。
而且，当外部连接电极201和211的处理为例如Cu等容易生成氧化物、硫化物等化合物的金属时，怎样不生成这样的化合物来使外部连接电极201和211之间接触或者除去化合物来使外部连接电极201和211之间的新生面相互接触成为为了进行良好的接合的重要的技术课题。
作为解决这样的技术课题的第一接合方法，具有在氢还原气氛中进行电极的彼此接合的方法。在该第一接合方法中，需要这样的接合装置：把还原气氛调节到预定压力上，来调节半导体芯片200和210的平行度，在μm级上调节外部连接电极201和211的位置对准，控制接合加权，能够进行用于还原反应的加热。在还原反应中需要例如450℃的加热。
在这样的第一接合方法中，接合装置成为大规模的，引起了接合装置的制造成本的上升。结果，使用这样的接合装置所制造的半导体器件的制造成本上升。
而且，作为第二接合方法，是这样的方法：在大致常温并且超高真空中，在外部连接电极201和211上进行离子照射，除去氧化物和有机物，然后，接合外部连接电极201与211之间。在第二接合方法中，能够进行抽真空，进行离子照射，与第一接合方法的情况相同，需要这样的接合装置：调节半导体芯片200和210的平行度，在μm级上调节外部连接电极201和211的位置对准，控制接合加权。
在这样的第二接合方法中，接合装置成为大规模的，引起了接合装置的制造成本的上升。结果，使用这样的接合装置所制造的半导体器件的制造成本上升。
为了解决上述课题，本发明的第一方案是：一种半导体器件，包括：
在基板上所形成的第一电极；
所述第一电极上的凹型形状的下突起金属膜；以及
埋设在所述下突起金属膜的凹型形状内部的，侧面和底面由所述下突起金属膜围绕的突起电极。
本发明的第二方案是：一种半导体器件的制造方法，包括下列工序：
形成在电极上具有开口部的绝缘膜；
在所述绝缘膜上、所述开口部内壁上以及所述开口部内的所述电极上形成下突起金属膜；
在所述下突起金属膜上形成突起电极膜，以便于至少埋设所述开口部；
除去所述开口部之外的突起电极膜及下突起金属膜，形成由所述开口部内壁上以及所述开口部内的所述电极上的下突起金属膜围绕周围的突起电极；以及
在膜厚方向上除去所述绝缘膜的至少表面的一部分。
本发明的第三方案是：一种半导体器件的制造方法，包括以下工序：
形成具有第一电极的第一基板；
形成具有第二电极的第二基板；
在所述第一电极、第二电极的至少一方的表面上附着活性化前的溶剂；
使所述第二电极通过所述溶剂而与所述第一电极相接触，在压缩所述第一电极和第二电极的方向上加压；以及
在所述第一电极与第二电极之间的接合之前，在未到达所述第一电极和第二电极的较低一方的熔点温度的温度下，使所述溶剂活性化。
本发明的第四方案是：一种半导体器件的制造方法，包括以下工序：
形成具有第一电极的第一基板；
形成具有第二电极的第二基板；
在所述第一电极、第二电极的至少一方的表面上，附着具有热固化性质和在低于热固化温度的温度下进行活性化的性质的活性化前的溶剂；
使所述第二电极通过所述溶剂而与所述第一电极相接触，在压缩所述第一电极和第二电极的方向上加压；
在所述第一电极与第二电极之间的接合之前，在未到达所述第一电极和第二电极的较低一方的熔点温度的温度下，使所述溶剂活性化；以及
在所述第一电极和第二电极之间被接合之后，使溶剂热固化。
根据本发明能够得到以下效果：
(1)能够提供这样的半导体器件：能够实现细微的突起电极，并且能够实现高集成化、电路工作速度的高速化以及多端子化。
(2)提供这样的半导体器件：能够提高电极与突起电极之间的连接部的电气可靠性、机械可靠性的至少一方。
(3)能够提供这样的半导体器件的制造方法：能够制造细微的突起电极。
(4)能够提供这样的半导体器件的制造方法：能够提高制造上的成品率。
(5)能够提供这样的半导体器件的制造方法：能够减少制造工序数量。
(6)由于在电极之间插入通过活性化而除去了金属氧化物等的溶剂，进行加压来接合电极之间，因此，在接合处理中不需要危险的气体的处理和真空装置，能够构筑简易的半导体生产线。而且，由于能够在金属未熔融的情况下接合电极之间，因此，能够减少接合不良的发生。
附图说明
图1是表示本发明的第一实施例所涉及的半导体器件的半导体芯片及突起电极的基本构造的主要部分断面构造图；
图2(A)至图2(E)是包含本发明的第一实施例所涉及的突起电极的制造方法的半导体器件的制造工序断面图；
图3是本发明的第一实施例所涉及的第一构造的半导体器件的简要断面构造图；
图4是图3所示的第一构造的半导体器件的主要部分放大断面构造图；
图5(A)至图5(E)是图3和图4所示的第一构造的半导体器件的插入物的制造工序断面图；
图6是本发明的第一实施例所涉及的第二构造的半导体器件的简要断面构造图；
图7是图6所示的第二构造的半导体器件的主要部分放大断面构造图；
图8(A)至图8(D)是包含本发明的第二实施例所涉及的突起电极的制造方法的半导体器件的制造工序断面图；
图9(A)至图9(E)是包含本发明的第三实施例所涉及的突起电极的制造方法的半导体器件的制造二序断面图；
图10是本发明的第四实施例所涉及的半导体制造系统的简要构成图；
图11是表示本发明的第四实施例所涉及的半导体器件的制造方法的流程图；
图12是表示本发明的第四实施例所涉及的半导体器件的构成图；
图13是表示本发明的第五实施例所涉及的半导体器件的构成图；
图14是表示本发明的第五实施例所涉及的半导体器件的制造方法的流程图；
图15(A)至图15(D)是说明本发明的现有技术所涉及的Au突起电极的制造方法的制造工序断面图；
图16(A)至图16(E)是说明本发明的现有技术所涉及的焊锡突起电极的制造方法的制造工序断面图；
图17是本发明的现有技术所涉及的半导体器件的主要部分放大断面图；
图18是本发明的现有技术所涉及的半导体器件的接合工序断面图。
具体实施方式
下面参照附图来说明本发明的实施例所涉及的半导体器件及该半导体器件的制造方法。在以下的图面记载中，相同或相似的部分使用相同或相似的标号。但是，应当注意：图面是模式的，厚度与平面尺寸的关系、各层的厚度的比例等与现实不同。这样，具体的厚度和尺寸应当参照以下的说明来判断。而且，当然，附图相互之间包含相互的尺寸关系和比例不同的部分。
(第一实施例)
[半导体器件的半导体芯片及突起电极的基本构造]
如图1所示的那样，本发明第一实施例所涉及的半导体器件至少包括：外部连接电极18；外部连接电极18上的UBM膜20；埋设在UBM膜20的凹型形状内部，侧面及底面由UBM膜20围绕的突起电极21。
外部连接电极18是半导体芯片1的键合焊盘(外部连接端子)。半导体芯片1包括：由硅单晶基板组成的半导体基板10、配置在该半导体基板10的主面(电路搭载面)上的元件12、元件12上的第一层的布线14、第一层的布线14上的第二层的布线16、以及作为第二层的布线16上的第三层的布线使用的外部连接电极18。而且，本发明的第一实施例所涉及的半导体芯片1按上述那样由三层布线构造所构成，但是，本发明并不仅限于该布线层数。
而且，虽然并不仅限于这样的元件构造，但在本发明的第一实施例中，元件12由绝缘栅场效应晶体管(以下称为IGFET)所构成。在此，IGFET的意思至少包含MISFET(金属绝缘体半导体场效应晶体管)、MOSFET(金属氧化物半导体场效应晶体管)。即，元件12在由元件间分离绝缘膜11围绕周围的区域内，包括：由半导体基板(或者阱区域)10组成的沟道形成区域、该沟道形成区域上的栅绝缘膜12A、栅绝缘膜12A上的栅电极12B、配置在栅电极12B的两侧的作为源极区域或者漏极区域而使用的一对半导体区域12C。
第一层的布线14配置在覆盖元件12的层间绝缘膜13上，通过形成在该层间绝缘膜13上的连接孔而与元件12的半导体区域12C电连接。第一层的布线14、后述的第二层的布线16以及外部连接电极18在本发明的第一实施例中是由金属镶嵌工艺所形成的Cu布线或者Cu合金布线。而且，在本发明中，在第一层的布线14等中使用铝(Al)膜、Al合金膜(例如，Al-Cu膜、Al-Si膜或者Al-Cu-Si膜)等。而且，对于层间绝缘膜13、15、17，可以实用地使用例如氧化硅膜、氮化硅膜的单层膜或者把这些单层膜层叠多层的复合膜。
第二层的布线16配置在层间绝缘膜15上，通过形成在该层间绝缘膜15上的连接孔而与第一层的布线14电连接。
外部连接电极(第三层的布线)18配置在层间绝缘膜17上，通过形成在该层间绝缘膜17上的连接孔，与第二层的布线16电连接。
而且，在上述UBM膜20中，其凹型形状的底面的全部区域电气并且机械地连接在外部连接电极18的表面上，该凹型形状的侧面由与外部连接电极18的表面实质上垂直的面所构成。该UBM膜20的侧面的高度实质上与突起电极21距UBM膜20的底面的高度相同。在本发明的第一实施例中，在突起电极21中使用Cu突起电极。而且，在UBM膜20中使用这样的复合膜：从外部连接电极18的表面侧，向着其上方，依次层叠氮化钽膜(TaN)、钽(Ta)膜、Cu膜。最上层的Cu膜至少具有导电性，而且，具有与外部连接电极18之间的高的粘接性的功能。中间层的Ta膜同样至少具有导电性，而且，具有作为外部连接电极18与突起电极21之间的防扩散阻挡层膜的功能。最下层的TaN膜至少具有导电性，具有作为防氧化膜的功能。而且，UBM膜20作为通过电解电镀形成突起电极21时的供电膜而使用。
突起电极21，如上述那样，侧面的大致全部区域通过UBM膜20的内表面围绕，底面同样由UBM膜20的底面围绕，突起电极21的形状由UBM膜20的凹型形状所决定。突起电极21的平面形状虽然未图示，氮可以由圆形、椭圆形、方形或者六角形和八角形等多边形形成。为了提高突起电极21的对温度循环的机械强度，突起电极21的平面形状最好为圆形或者接近于此的形状。而且，例如，在面向特定用途的集成电路(ASIC)等中，把突起电极21的平面形状作为电子信息来处理，在此情况下，机械的强度需要考虑，减少电子信息量，因此，最好把突起电极21的平面形状设定为多边形。UBM膜20的凹型形状的开口形状基本上与突起电极21的平面形状相同。因为即使作为电子信息的突起电极21的平面形状(或者形成绝缘膜25的突起开口部25H的网格图形)被设定为多边形，在半导体晶片处理中，曝光工序时的邻接效果、腐蚀工序时的腐蚀的回入等产生，实际的突起电极21的平面形状成为接近于圆形的形状。本发明的第一实施例中，对于突起电极21，可以实用地使用由电解电镀而成膜的Cu膜。
突起电极21的上表面基本上为大致平面的，但是，在突起电极21的上侧拐角部上形成倒角21C，谋求比突起电极21的上表面更加平坦化。在本发明的第一实施例中，所谓倒角21C的意思是：在水平面，例如与半导体基板10的电路搭载面相对的，实质上平行的面中，被研磨的面。虽然在半导体器件的制造方法中进行了说明，但是，在形成突起电极21和UBM膜20时不必要的区域的突起电极膜(图2(B)所示的标号21A)以及UBM膜20可以通过化学机械抛光(CMP)来去除，但是，此时，由于突起电极21的硬度低于绝缘膜25的硬度，则如虚线所示的那样，突起电极21的上表面中央部稍稍凹下，在上表面周边部的拐角部分形成尖锐的形状(图1中由虚线表示)。倒角21C根据需要而沿着水平面进行，以便于去除这样的尖锐的形状部分。
突起电极21的侧面的至少外部连接电极18侧的一部分即UBM膜20的侧面的至少外部连接电极18侧的一部分通过作为钝化膜的绝缘膜25直接围绕。换句话说，突起电极21的外部连接电极18侧的一部分通过UBM膜20而埋设在形成在绝缘膜25上的突起开口部25H内部。在本发明的第一实施例中，对于绝缘膜25，可以实用地使用例如通过等离子CVD法而成膜的氧化硅膜、氮化硅膜等无机类绝缘膜。而且，对于绝缘膜25，可以实用地使用通过旋涂玻璃(SOG)法所涂敷的氧化硅膜、通过旋涂法所涂敷的聚酰亚胺类树脂膜等有机类绝缘膜。
这样构成的本发明第一实施例所涉及的半导体器件中，UBM膜20围绕突起电极21的侧面和底面，在外部连接电极18与突起电极21之间，通过UBM膜20能够确保充分的电流路径的截面积和散热路径的截面积。这样，能够实现突起电极21是细微化，能够实现多端子化。而且，设有UBM膜20来围绕突起电极21的侧面，因此，能够防止突起电极(Cu突起电极)21的腐蚀，实现可靠性高的半导体器件。而且，突起电极21是上表面与其他的电极(例如，后述的图3和图4所示的插入物3的栓塞34)相接合，由于突起电极21的上表面不会露出，该部分的腐蚀不存在。
而且，凹型形状的UBM膜20具有适度的机械强度，突起电极21的形状变化难于产生，能够使突起电极21的高度均匀化，因此，能够提高突起电极21与该突起电极21上的其他电极之间的电连接可靠性。
而且，外部连接电极18与UBM膜20之间的连接部分以及UBM膜20与突起电极21之间的连接部分通过绝缘膜25来进行机械补强。这样，能够防止伴随着热循环的剪切应力所引起的连接部分的破裂的发生和断裂，能够提高电气可靠性。如上述那样，当使用氧化硅膜、氮化硅膜等无机类绝缘膜来作为绝缘膜25时，能够抵抗剪切应力而坚固地固定连接部分。而且，当使用聚酰亚胺类树脂膜等有机类绝缘膜作为绝缘膜25时，能够吸收剪切应力。
而且，在突起电极21的上侧拐角部进行倒角21C，除去该部分产生的尖锐形状，能够使突起电极21的上表面平坦化，因此，能够防止突起电极21与连接在其上表面上的其他电极之间的连接不良，能够提高电气可靠性。
突起电极的制造方法及半导体器件的制造方法
下面使用图2(A)至图2(E)来说明至少包含上述突起电极21的制造方法的半导体器件的制造方法。而且，本发明第一实施例所涉及的半导体器件的制造方法是具有直径5μm，高度0.5μm尺寸的细微的Cu突起电极的制造方法。
(1)首先，准备半导体晶片10W(参照图2(A))。该半导体晶片10W处于半导体晶片处理的切割工序前的状态，并且，处于作为半导体芯片而细分之前的状态。半导体晶片10W由单晶硅晶片所形成，处于在各个半导体芯片形成区域的电路搭载面上已经配置了外部连接电极18的状态。
(2)如图2(A)所示的那样，在外部连接电极18上形成具有突起开口部25H的绝缘膜25A。绝缘膜25A可以实用地使用例如由等离子CVD法成膜的氧化硅膜或者氮化硅膜等无机类绝缘膜，该无机类绝缘膜例如由1.5μm的膜厚而形成。突起开口部25H通过光刻技术在绝缘膜25A上形成光致抗蚀剂膜，经过曝光处理、显影处理等，从光致抗蚀剂膜形成腐蚀掩模，使用该腐蚀掩模，通过刻图来形成绝缘膜25A。在绝缘膜25的刻图中使用RIE等各向异性腐蚀，在细微化上较好。而且，在绝缘膜25A上，可以取代无机类绝缘膜而使用有机类绝缘膜。
(3)接着，在绝缘膜25A上，在突起开口部25H内壁以及突起开口部25H的外部连接电极18上的半导体晶片10W的整个表面上形成UBM膜20(参照图2(B))。UBM膜20例如由80nm～200nm左右膜厚的Cu膜、5nm～50nm左右膜厚的Ta膜、5nm～50nm左右膜厚的TaN膜的层叠膜所形成，这些膜可以通过连续的溅射而成膜。UBM膜20通过这样的溅射而成膜，因此，能够沿着突起开口部25H的内壁的台阶面和在突起开口部25H内露出的外部连接电极18的表面通过大致均匀的膜厚而形成。
(4)接着，如图2(B)所示的那样，在UBM膜20上形成突起电极膜21A，以便于至少埋设突起开口部25H。对于突起电极膜21A，能够实用地使用例如1μm～3μm的膜厚的Cu膜。该Cu膜使用UBM膜20作为供电膜，通过电解电镀而成膜。
(5)如图2(C)所示的那样，除去突起开口部25H之外的不需要的(剩余的)突起电极膜21A和UBM膜20，形成由突起开口部25H内壁上以及突起开口部25H内的外部连接电极18上的UBM膜20围绕周围的突起电极21。该不需要的突起电极膜21A及UBM膜20的除去通过CMP进行。CMP化学并且机械地削去半导体晶片10W的整个表面，因此，结果，绝缘膜25A的表面的高度、UBM膜20的突起开口部25H内壁中的高度、突起电极21的高度大致成为相同的，半导体晶片10W的整个表面被平坦化。
(6)如图2(D)所示的那样，在膜厚方向上除去绝缘膜25A的表面的一部分，使UBM膜20和突起电极21突出，同时，形成相对于这些UBM膜20和突起电极21凹进的绝缘膜25。在绝缘膜25A的除去中，可以使用干腐蚀或者湿腐蚀。绝缘膜25A被除去例如0.5μm左右，最终的绝缘膜25的膜厚被调节为例如1.0μm。而且，当在绝缘膜25A中使用有机类树脂膜时，在该绝缘膜25A的表面的一部分的除去中，可以使用等离子引导。
而且，例如，在充分得到外部连接电极18和UBM膜20之间的粘接力的情况下，可以完全除去绝缘膜25A，而没有绝缘膜25。
(7)接着，为了由通过上述CMP来去除由于在突起电极21的上表面中央部产生稍稍凹陷而引起的突起电极21的上侧拐角部尖锐形状，如图2(E)所示的那样，进行倒角21C(参照图1)。倒角21C通过CMP进行，通过该倒角21C能够使突起电极21的上表面平坦化。
(8)当这一系列的工序结束时，在外部连接电极18上通过UBM膜20而进行电气和机械连接，能够完成了设置了具有距绝缘膜25的表面0.5mm的高度的突起电极21的半导体晶片10W。
(9)然后，对半导体晶片10W进行切割工序，能够形成图1所示的半导体芯片1。
(10)接着，如后述那样，通过在多层布线基板(在图3中用标号5表示)上安装半导体芯片1，能够完成本发明的第一实施例所涉及的半导体器件(图3中用标号2表示)。
在这样的本发明的第一实施例所涉及的半导体器件的制造方法中，在形成具有突起开口部25H的绝缘膜25A之后，在突起开口部25H内壁上以及突起开口部25H内的外部连接电极18上的广泛范围内形成UBM膜20，由于接着并不进行由把突起电极21作为掩模的湿腐蚀所进行的UBM膜20的刻图，能够防止UBM膜20的侧腐蚀。这样，能够确实地形成在外部连接电极18与UBM膜20之间插入UBM膜20的通道，因此，能够提高半导体器件的制造上的成品率。而且，由于防止了UBM膜20的侧腐蚀，能够如上述那样容易地制造出例如5μm直径或者以下的细微的突起电极21。
而且，在本发明的第一实施例所涉及的半导体器件的制造方法中，能够通过CMP来使包含突起开口部25H的绝缘膜25A上的整个表面平坦化，能够使突起电极21的高度均匀化，因此，能够防止突起电极21的连接不良。而且，能够通过一个CMP工序依次除去绝缘膜25A上的不需要的突起电极膜21A和UBM膜20，因此，能够减少半导体器件的制造工序数。
而且，在本发明的第一实施例所涉及的半导体器件的制造方法中，通过CMP突起电极21的上表面稍稍凹下，通过倒角21C来去除突起电极21的上侧拐角部的尖锐形状，因此，能够使突起电极21的上表面进一步平坦化。这样，能够防止突起电极21与同其上表面相连接的其他电极之间的连接不良，能够提高半导体器件的制造上的成品率。
[半导体器件的第一构造]
本发明的第一实施例所涉及的第一构造的半导体器件2，如图3和图4所示的那样，至少包括：多层布线基板5、该多层布线基板5上的插入物3、插入物3上的上述半导体芯片1。
多层布线基板5虽然没有详细表示其构造，但是，在基板本体51上设有多个布线层，在基板本体51的表面上(图3中的上侧表面)配置多个电极(内部电极)52。对于该基板本体51，可以实用地使用陶瓷基板、碳化硅基板、环氧类树脂基板等。
插入物3，在本发明的第一实施例中，具有作为插在多层布线基板5与半导体芯片1之间的中间布线基板的功能。该插入物3至少包括：插入物本体30、从该插入物本体30的表面(图4中的下侧表面)到达里面(图4中的上侧表面)的栓塞孔30H、栓塞孔30H内壁上的绝缘膜31、该绝缘膜31上的阻挡金属膜32、阻挡金属膜32上的电镀供电膜33、在电镀供电膜33上并埋设在栓塞孔30H内部的栓塞34、插入物本体30表面上的第一层的布线35、第一层的布线35上的第二层的布线36、第二层的布线36上的外部连接电极(第三层的布线)37。而且，在插入物3的外部连接电极37上设有与上述半导体芯片1的UBM膜20相同构造的UBM膜40、与半导体芯片1的突起电极21相同构造的突起电极41。
对于插入物本体30，能够实用地使用这样的单晶硅基板：通过与半导体芯片1的半导体基板10的热膨胀系数相同的并且与半导体芯片1的制造处理相同的制造处理来制造。对于栓塞34，能够实用地使用导电性优良的Cu栓塞。该Cu栓塞利用栓塞孔30H内壁上的电镀供电膜33，通过电解电镀而成膜。栓塞34埋设在栓塞孔30H内部，因此，作为从插入物3的表面到里面的通孔布线而使用。
插入物3的表面侧的栓塞34的一端与第一层的布线35电连接。插入物3的背面侧的栓塞34的另一端分别通过突起电极21、UBM膜20而与半导体芯片1的外部连接电极18电连接。即，在本发明的第一实施例所涉及的半导体器件2中，在使半导体芯片1的集成电路搭载面向着插入物3和多层布线基板5的状态下，通过安装半导体芯片1的FC方式来安装在多层布线基板5上。
第一层的布线35、第二层的布线36、外部连接电极37，在本发明的第一实施例中，都可以通过Cu膜或者Cu合金膜而形成。当然，作为它们的材料，可以使用Al膜和Al合金膜。而且，在第一层的布线35与第二层的布线36之间、第二层的布线36与外部连接电极37之间配置绝缘膜和连接孔，但是，它们的构成基本上与半导体芯片1的构成相同，因此，省略其说明。
外部连接电极37上的UBM膜40和突起电极41基本上通过与半导体芯片1的UBM膜20和突起电极21相同的构造和材料而构成。即，UBM膜40由凹型形状而形成，突起电极41被埋设在UBM膜40的凹型形状内部，侧面和底面通过UBM膜40围绕。
而且，突起电极41的外部连接电极37的一部分通过UBM膜40而埋设在形成在绝缘膜42上的突起开口部42H内部。
插入物3的突起电极41进一步通过焊接突起电极6而电气和机械地连接在多层布线基板5的电极52上。对于焊接突起电极6，可以实用地使用例如Sn-Pb、Sn-Ag、Sn-Zn、Sn-Cu等两元合金、Sn-Ag-Cu等三元合金或者四元以上的合金。
[插入物的制造方法]
下面使用图5(A)至图5(E)来简单说明上述插入物3的制造方法。
(1)首先，如图5(A)所示的那样，准备成为插入物本体30的半导体晶片3W。对于该半导体晶片3W，实用地使用几百μm厚度的单晶硅晶片。
(2)如图5(B)所示的那样，从半导体晶片3W的表面向着其深度方向形成栓塞孔30H。栓塞孔30H通过例如RIE等各向异性腐蚀来形成。虽然不一定限定为以下数值，但是，在本发明的第一实施例中，形成了具有直径30μm、深度60μm的尺寸的栓塞孔30H。
(3)如图5(C)所示的那样，在半导体晶片3W的表面上，包含栓塞孔30H内壁上以及栓塞孔30H底面上的半导体晶片3W的整个表面上，依次使绝缘膜31、阻挡金属膜32、电镀供电膜33成膜。
(4)如图5(D)所示的那样，在电镀供电膜33上形成栓塞形成膜34A，以便于至少埋设栓塞孔30H内部。对于该栓塞形成膜34A，可以实用地使用通过使用电镀供电膜33作为供电膜的电解电镀而成膜的Cu膜。
(5)如图5(E)所示的那样，在栓塞孔30H之外的区域中，至少除去栓塞形成膜34A、电镀供电膜33、阻挡金属膜32，形成埋设在栓塞孔30H内部的栓塞34。对于该不需要部分的除去，可以使用例如CMP。
(6)然后，虽然未图示，但通过例如金属镶嵌工艺，来形成第一层的布线35、第二层的布线36、外部连接电极(第三层的布线)37(参照图4)。
(7)接着，与半导体芯片1的UBM膜20和突起电极21的制造方法相同，在半导体晶片3W的表面上，在外部连接电极37上形成UBM膜40和突起电极41(参照图3和图4)。
(8)在栓塞34的另一端从半导体晶片3W的里面被露出之前，进行半导体晶片3W的薄膜化处理。对于该薄膜化处理，可以实用地使用研磨处理和其后进行的CMP处理。在栓塞34的另一端露出之前，进行薄膜化处理的结果，半导体晶片3W的厚度成为约60μm。
(9)然后，通过切割工序来细分半导体晶片3W，由此，能够制造图3和图4所示的插入物3。
[半导体器件的第二构造]
在本发明的第一实施例所涉及的第二构造的半导体器件2中，采用三维安装构造。即，第二构造的半导体器件，如图6和图7所示的那样，至少包括：多层布线基板5、在该多层布线基板5上沿高度方向依次层叠的半导体芯片7A、7B、7C和上述的半导体芯片1。
多层布线基板5和最上层的半导体芯片1的基本构造与图3所示的第一构造的半导体器件2的多层布线基板5和图1所示的半导体芯片1的构造相同，因此，在此省略其说明。
半导体芯片7A～7C基本上以同一构造构成，以与上述图3和图4所示的插入物3相类似的构造而构成。即，半导体芯片7A～7C至少包括：由单晶硅基板构成的半导体基板70、从该半导体基板70的表面(图7中的下侧表面)到达里面(该图7中的上侧表面)的栓塞孔70H、栓塞孔70H内壁上的绝缘膜71、该绝缘膜71上的阻挡金属膜72、阻挡金属膜72上的电镀供电膜73、处于电镀供电膜73上并且埋设在栓塞孔70H内部的栓塞74、半导体基板7C的表面上的第一层的布线75、第一层的布线75上的第二层的布线76、第二层的布线76上的外部连接电极(第三层的布线)77。而且，虽然未图示，但在半导体芯片7A～7C的各个表面上配置与上述半导体芯片1的元件12相同的用于构筑集成电路的元件。而且，在半导体芯片7A～7C的各个外部连接电极77上，设有与半导体芯片1的UBM膜20相同的UBM膜80、与半导体芯片1的突起电极21相同的突起电极81。
而且，本发明的第一实施例所涉及的半导体芯片7A～7C的外部连接电极77和突起电极81以及半导体芯片1的外部连接电极18和突起电极21方格状地排列在半导体基板70以及半导体基板10的整个表面上，但是，也可以仅排列在周边上。其中，例如，在半导体基板10中，所谓「方格状地排列在整个表面上」的意思是：外部连接电极18和突起电极21排列在包含半导体基板10的集成电路上的整个表面上。而且，例如，在半导体基板10中，所谓「仅排列在周边上」的意思是：仅在半导体基板10的集成电路的周边上排列外部连接电极18和突起电极21。
对于栓塞74，与上述插入物3的栓塞34相同，能够实用地使用导电性优良的Cu栓塞。该Cu栓塞利用栓塞孔70H内壁上的电镀供电膜73，通过电解电镀而成膜。由于栓塞74埋设在栓塞孔70H内部，作为从半导体基板70的表面到里面的贯通布线而使用。
第一层的布线75、第二层的布线76、外部连接电极77，在本发明的第一实施例中，可以由Cu膜或者Cu合金膜形成。当然，作为它们的材料，可以使用Al膜和Al合金膜。而且，在第一层的布线75与第二层的布线76之间、第二层的布线76与外部连接电极77之间配置绝缘膜和连接孔，但是，它们的构成基本上与半导体芯片1的构成相同，因此，省略其说明。
外部连接电极77上的UBM膜80和突起电极81基本上通过与半导体芯片1的UBM膜20和突起电极21相同的构造和材料而构成。即，UBM膜80由凹型形状而形成，突起电极81被埋设在UBM膜80的凹型形状内部，侧面和底面通过UBM膜80围绕。
而且，突起电极81的外部连接电极77的一部分通过UBM膜80而埋设在形成在绝缘膜82上的突起开口部82H内部。
最下层的半导体芯片7A，通过把其表面(图6中和图7中的下侧表面)贴合在多层布线基板5的表面(图6中的上侧表面)的FC方式，而安装在多层布线基板5上。半导体芯片7A的外部连接电极77通过突起电极81而电气和机械地连接在多层布线基板5的电极52上。
第二层的半导体芯片7B，通过把其表面(图6中和图7中的下侧表面)贴合在半导体芯片7A的里面(图6中的上侧表面)的FC方式，而安装在半导体芯片7A的里面上。半导体芯片7B的外部连接电极77通过突起电极81而电气并且机械地连接在半导体芯片7A的栓塞74上。
第三层的半导体芯片7C，通过把其表面(图6中和图7中的下侧表面)贴合在半导体芯片7B的里面(图6中的上侧表面)的FC方式，而安装在半导体芯片7B的里面上。半导体芯片7C的外部连接电极77通过突起电极81而电气并且机械地连接在半导体芯片7B的栓塞74上。
最上层的半导体芯片1，通过把其表面(图6中的下侧表面，上述图1中的上侧表面)贴合在半导体芯片7C的里面(图6中的上侧表面)的FC方式，而安装在半导体芯片7C的里面上。半导体芯片1的外部连接电极18通过突起电极21而电气并且机械地连接在半导体芯片7C的栓塞74上。
在这样构成的本发明的第一实施例的第二构造的半导体器件2中，在上述效果的基础上，多个半导体芯片7A～7C沿多层布线基板5上的高度方向而层叠在半导体芯片1上，因此，能够谋求进一步的小型化。而且，通过半导体芯片7A的栓塞74来进行半导体芯片7A与半导体芯片7B之间的电气和机械的连接，通过半导体芯片7B的栓塞74进行半导体芯片7B与半导体芯片7C之间的电气连接，通过半导体芯片7C的栓塞74来进行半导体芯片7C和半导体芯片1之间的电气连接，能够缩短上下半导体芯片之间的连接路径长度，因此，能够谋求电路动作速度的高速化。
(第二实施例)
本发明的第二实施例说明了：在上述本发明的第一实施例所涉及的半导体器件2的制造方法中，提高半导体芯片1的绝缘膜25的膜厚的控制性的制造方法。以下使用图8(A)至图8(D)来说明本发明的第二实施例所涉及的半导体器件2的制造方法。
(1)首先，与本发明的第一实施例所涉及的半导体器件2的制造方法相同，准备半导体晶片10W(参照图8(A))。
(2)如图8(A)所示的那样，在半导体晶片10W的外部连接电极18上形成具有突起开口部25H的绝缘膜25A。其中，绝缘膜25A至少通过这样的两层构造而形成：形成第一绝缘膜251，接着，在第一绝缘膜251上形成对该第一绝缘膜251具有腐蚀选择比的第二绝缘膜252。对于第一绝缘膜251，可以实用地使用例如由等离子CVD法成膜的1.0μm膜厚的氧化硅膜或者氮化硅膜等无机类绝缘膜。对于第二绝缘膜252，可以实用地使用通过例如旋涂法所涂敷的5μm膜厚的聚酰亚胺类树脂等有机类绝缘膜。突起开口部25H，与本发明的第一实施例所涉及的半导体器件2的制造方法相同，通过光刻技术以及腐蚀技术来形成。
(3)接着，在绝缘膜25A上，在突起开口部25H内壁以及突起开口部25H的外部连接电极18上的半导体晶片10W的整个表面上形成[BM膜20(参照图8(B))。
(4)接着，如图8(B)所示的那样，在UBM膜20上形成突起电极膜21A，以便于至少埋设突起开口部25H。
(5)如图8(C)所示的那样，除去突起开口部25H之外的不需要的(剩余的)突起电极膜21A和UBM膜20，形成由突起开口部25H内壁上以及突起开口部25H内的外部连接电极18上的UBM膜20围绕周围的突起电极21。该不需要的突起电极膜21A及UBM膜20的除去通过CMP进行。
(6)接着，如图8(D)所示的那样，对于第一绝缘膜251有选择地腐蚀除去绝缘膜25A的表面的一部分即第二绝缘膜252，使UBM膜20和突起电极21突出，同时，形成相对于这些UBM膜20和突起电极21凹进的由第一绝缘膜251构成的绝缘膜25。在第二绝缘膜252的除去中，可以使用干腐蚀或者湿腐蚀。而且，当在第二绝缘膜252中使用有机类树脂膜时，可以通过等离子引导而容易地除去第二绝缘膜252。
(7)然后，进行本发明第一实施例所涉及的半导体器件2的制造方法的图2(E)所示的倒角21C的工序和以后的工序，由此，在外部连接电极18上设置通过UBM膜20而电气和机械连接的突起电极21，完成具有围绕该突起电极21的周围至少一部分的绝缘膜25的半导体晶片10W。
(8)然后，对半导体晶片10W进行切割工序，能够形成图1所示的半导体芯片1，如图3和图4或者图6和图7所示的那样，通过在多层布线基板5上安装半导体芯片1，能够完成本发明的第二实施例所涉及的半导体器件2。
在这样的本发明的第二实施例所涉及的半导体器件的制造方法中，通过至少腐蚀选择比不同的第一绝缘膜251和第二绝缘膜252来形成绝缘膜25A，把该第二绝缘膜252作为牺牲膜，对第一绝缘膜251有选择地进行腐蚀除去，因此，能够在半导体晶片10W表面内使绝缘膜25A的表面的一部分的膜厚方向的除去量均匀化。
(第三实施例)
本发明的第三实施例说明了：在上述本发明的第一实施例所涉及的半导体器件2的制造方法中，取代半导体芯片1的UBM膜20的材料和突起电极21的材料的例子。即，本发明的第三实施例所涉及的半导体器件2的制造方法是具有直径10μm、高度1μm的尺寸的细微的Sn突起电极的制造方法。以下使用图9(A)至图9(E)来说明本发明的第三实施例所涉及的半导体器件2的制造方法。
(1)首先，与本发明的第一实施例所涉及的半导体器件2的制造方法相同，准备半导体晶片10W(参照图9(A))。
(2)如图9(A)所示的那样，在外部连接电极18上形成具有突起开口部25H的绝缘膜25A。
(3)接着，在绝缘膜25A上，在突起开口部25H内壁以及突起开口部25H的外部连接电极18上的半导体晶片10W的整个表面上形成UBM膜26(参照图9(B))。UBM膜26由例如50nm～200nm左右的膜厚的钛(Ti)膜、150nm～300nm左右的膜厚的Ni膜的层叠膜来形成，这些膜可以通过连续的溅射而成膜，因此，能够沿着突起开口部25H的台阶面以及在突起开口部25H内露出的外部连接电极18的表面而通过大致均匀的膜厚来形成。
(4)接着，如图9(B)所示的那样，在UBM膜26上形成突起电极膜27A，以便于至少埋设突起开口部25H。对于突起电极膜27A，实用地使用把UBM膜26作为供电膜而通过电解电镀来成膜的Sn膜，该Sn膜通过例如2μm～5μm左右的膜厚来形成。
(5)如图9(C)所示的那样，除去突起开口部25H之外的不需要的(剩余的)突起电极膜27A和UBM膜26，形成由突起开口部25H内壁上以及突起开口部25H内的外部连接电极18上的UBM膜26围绕周围的突起电极27B。该不需要的突起电极膜27A及UBM膜26的除去通过CMP进行。
(6)接着，如图9(D)所示的那样，在膜厚方向上除去绝缘膜25A的表面的一部分，使UBM膜26和突起电极27B突出，同时，形成相对于这些UBM膜26和突起电极27B凹进的绝缘膜25。在绝缘膜25A的除去中，可以使用干腐蚀或者湿腐蚀。绝缘膜25A例如被除去1.0μm左右，最终的绝缘膜25的膜厚被调节为例如1.5μm。
(7)如图9(E)所示的那样，在例如200～280℃左右的温度下，对突起电极27B进行焊锡回流，在上侧拐角部形成圆的突起电极27。
(8)当这些一连串的工序结束时，能够完成在外部连接电极18上设有通过UBM膜26而电气和机械连接的突起电极27的半导体晶片10W。
(9)然后，对半导体晶片10W进行切割工序，能够形成图1所示的半导体芯片1。
(10)接着，通过在图3和图4或者图6和图7所示的那样的多层布线基板5上安装半导体芯片1，能够完成本发明的第三实施例所涉及的半导体器件2。
在这样的本发明的第三实施例所涉及的半导体器件的制造方法中，能够得到与通过本发明的第一实施例所涉及的半导体器件2的制造方法所得到的效果相同的效果，同时，通过UBM膜26围绕突起电极27B的侧面和底面，该UBM膜26能够保持突起电极27B的形状(起到堤坝的作用)，因此，即使在突起电极27B上下降回流，也能防止突起电极材料(Sn)的流出，而能够制造出这样的细微的焊锡突起电极27：在回流工序后，能够通过UBM膜26来调节形状。
而且，在本发明的第三实施例所涉及的半导体器件2中，能够防止伴随着回流工序的突起电极27B的流出所引起的相邻突起电极27之间的短路，能够提高电气可靠性，同时，能够把突起电极27的排列间隔细微化(小间距化)，能够进一步实现突起电极27的细微化、多端子化。
而且，凹型形状的UBM膜26具有适当的机械强度，突起电极27的形状变化难于产生，能够提高突起电极27与该突起电极27上的其他电极之间的电气连接可靠性。在此，所谓「其他的电极」是指：例如，如图3和图4所示的插入物3的栓塞34、多层布线基板5的电极52，以及图6和图7所示的半导体芯片7A～7C的栓塞74。
(第四实施例)
本发明的第四实施例用于：在设有第一基板上的第一电极和第二基板上的第二电极的半导体器件中，第一电极与第二电极的接合。
在此，对于第一基板，能够实用地使用半导体基板，对于第二基板，能够实用地使用另一个半导体基板、布线基板等。而且，第一电极和第二电极是接合用电极，最好通过从基板表面突出的突出形状来加工第一电极或者第二电极的至少一方。
例如，对于第一电极或者第二电极能够实用地使用突起电极。
而且，第一电极或者第二电极可以是凸区(land)。为了使接合容易，最好通过从基板表面突出的突出形状来加工凸区。而且，凸区由导体图形形成，但是，由于比其周围突起一定程度，因此，如果电极能够相互接触并接合，就不需要特别加工成突起形状。
而且，当把穿过半导体基板(例如半导体芯片)或者其他半导体基板而设置的穿过栓塞作为第一电极或者第二电极时，如果有选择地除去穿过栓塞之外的半导体基板的表面部分，能够使穿过栓塞从半导体基板表面突起。
本发明的第四实施例所涉及的半导体器件中，对于第一电极或者第二电极，最好使用至少Cu、Ni、Au、Ag之一的金属或者包含它们的合金。
这些金属作为第一电极或者第二电极即连接用电极的材料是常见的。特别是，Cu、Ni、Ag容易生成氧化物等化合物，Au容易发生有机物附着。这样，在本发明的第四实施例中，是适当的电极材料。
在本发明的第四实施例所涉及的半导体器件的制造方法中，包括在第一电极或者第二电极的至少一方上附着溶剂的工序。在所使用的溶剂中最好至少包含无机酸或者有机酸。考虑氧化物等的除去效果，选择适合于除去效果的无机酸或者有机酸，把该所选择的至少一方添加到溶剂中。
而且，在本发明的第四实施例所涉及的半导体器件的制造方法中，包括使溶剂活性化的工序。对于容易的活性化，可以实用地使用电阻加热、红外线照射、电子束照射或者激光照射。而且，考虑半导体器件的构造、活性化能量的供给方法等，来选择活性化方法。
[半导体制造系统的构成及动作]
在本发明的第四实施例所涉及的半导体器件的制造中，可以实用地使用图10所示的半导体制造系统(倒装芯片键合器)300。
半导体制造系统300包括：工作台301、工作头309、电荷耦合器件(CCD)摄象机305和306。在工作台301上放置构筑半导体器件的，作为第一基板所接合的一方的半导体芯片(例如高速DRAM芯片)303。在工作头309上保持构造半导体器件的，作为第二基板所接合的另一方半导体芯片(例如逻辑芯片)307。在此，虽然未说明半导体芯片303的具体断面构造，单与上述图1所示的半导体芯片1相同，把半导体基板10构成为主体。
在工作台301上配置例如真空吸附系统320的吸附部，在工作台301上装卸自如地吸附保持半导体芯片303。同样，在工作头309上设置真空吸附系统320的吸附部，在工作头309上装卸自如地吸附保持半导体芯片307。
而且，在半导体芯片303向工作台301的供给以及半导体芯片303从工作台301的排出中使用搬运机器手321。同样，在半导体芯片307向工作头309的供给以及半导体芯片307从工作头309的排出中使用搬运机器手322。
工作台301、工作头309的至少一方连接在位置调节机构323上，在该位置调节机构323上连接电荷耦合器件(CCD)摄象机305和306。位置调节机构323进行放置在工作台301上的半导体芯片303与保持在工作头309上的半导体芯片307之间的位置对准。
具体地说，放置在工作台301上的半导体芯片303上的第一电极304由电荷耦合器件(CCD)摄象机305进行摄象，通过位置调节机构323根据该摄象图象来算出第一电极304的位置信息。同样，保持在工作头309下的半导体芯片307上(图10中的下侧)的第二电极308由电荷耦合器件(CCD)摄象机306进行摄象，通过位置调节机构323根据该摄象图象来算出第二电极308的位置信息。根据这些位置信息，位置调节机构323使工作台301或者工作头309的至少一方在x-y平面上移动，而且，调节以z轴为中心的倾角θ，使第一电极304的位置与第二电极308的位置相一致。
电荷耦合器件(CCD)摄象机305和306连接在摄象机移动机构324上。当第一电极304与第二电极308之间的位置对准结束时，摄象机移动机构324使电荷耦合器件(CCD)摄象机305和306从工作台301与工作头309之间的接合区域退出。
在半导体制造系统300中，进一步包括溶剂射出器330、连接在该溶剂射出器330上的射出控制/移动机构331。溶剂射出器330由类似于注射器的构造来构成，使溶剂附着在半导体芯片303的第一电极304(和/或半导体芯片307的第二电极308上)。射出控制/移动机构331可以在电荷耦合器件(CCD)摄象机305和306退出的区域中(工作台301与工作头309之间)即半导体芯片303上，在与第一电极304非接触的状态下扫描溶剂射出器330。而且，射出控制/移动机构331能够控制溶剂从溶剂射出器330的射出量。
在此，在本发明的第四实施例中，对于溶剂，在第一电极304与第二电极308之间的接合前，在未到达第一电极304或者第二电极308的较低一方的融点温度上，使用活性化的溶剂。而且，对于溶剂，在第一电极304与第二电极308之间接合之后，使用热固化的溶剂。
上述位置调节机构323可以使工作台301或者工作头309的至少一方沿着z轴移动。通过该移动，至少在第一电极304上附着了溶剂之后，在第一电极304与插入了溶剂的第二电极308之间施加压缩配重。
在工作台301中内置加热器302，在工作头309中内置加热器310。加热器302和310加热第一电极304与第二电极308之间的溶剂，促进该溶剂的活性化。
而且，本发明的第四实施例所涉及的半导体制造系统300，工作台301与工作头309的接合区域可以暴露在大气中，但是，最好至少把该接合区域保持在惰性气体气氛中。对于惰性气体，可以实用地使用N2或Ar。
而且，在半导体制造系统300中，为了提高接合性，可以把超声波振动发生机构连接在工作台301或者工作头309的至少一方上。
[半导体器件的制造方法]
下面使用图11来说明本发明的第四实施例所涉及的半导体器件的制造方法。在此，在半导体器件的制造中，使用上述图10所示的半导体制造系统300。
半导体器件，如图10和图12所示的那样，使半导体芯片(高速DRAM芯片)303的电路搭载面与半导体芯片(逻辑芯片)307的电路搭载面相对地开合来制造。即，本发明的第四实施例所涉及的半导体器件的制造方法是进行半导体基板相互的接合的制造方法。直接接合的部分在半导体芯片303的第一电极304与半导体芯片307的第二电极308之间。在半导体芯片303与307之间，可以通过最短距离来高速传导时钟信号、控制信号、数据信号等信号，因此，能够实现电路工作速度、数据的读出动作速度及写入动作速度等的高速化。
(1)首先，使用图10所示的半导体制造系统300，接合半导体芯片303的第一电极304与半导体芯片307的第二电极308(S400)。该接合处理最好在常压(大气压)下的N2、Ar等惰性气体气氛中实施。而且，接合处理可以在大气中实施。
而且，在接合处理的实施前，第一电极304、第二电极308的至少一方形成为适合于接合的构造或者形状。例如，在半导体芯片307中，在切割工序前的晶片状态下，第二电极308的形状形成为突起状。该第二电极308例如以Cu为主要成分而形成，由5μm方形的平面尺寸、10μm的排列芯片而形成。而且，在每个芯片上排列着约一万个第二电极308。
而且，在半导体芯片303中，预先形成具有与半导体芯片307的第二电极308相等的尺寸，并且，具有相同排列间距的第一电极304。第一电极304与第二电极308相同，以Cu为主要成分而形成。
在本发明的第四实施例所涉及的半导体器件中，对于第一电极304、第二电极308，可以实用地使用作为接合用电极的的Cu突起电极。
上述接合处理的详细程序为以下这样：
首先，在图10所示的半导体制造系统300中，工作台301和工作头309被设定为隔开的状态下。而且，给工作台301供给半导体芯片303，给工作头309供给半导体芯片307(S401)。半导体芯片303的供给由搬运机器手321进行，半导体芯片307的供给由搬运机器手322进行。而且，工作台301的放置面、工作头309的保持面都是在例如没有倾斜的状态下预先调节相对于x-y平面(水平面)的倾角，双方的平行度被确保在高精度下。
接着，放置在工作台301上的半导体芯片303的第一电极304被电荷耦合器件(CCD)摄象机305摄象，第一电极304的位置信息被输出给位置调节机构323。同样，保持在工作头309上的半导体芯片307的第二电极308由电荷耦合器件(CCD)摄象机306摄象，第二电极308的位置信息被输出给位置调节机构323。位置调节机构323根据这些位置信息而使工作台301或者工作头309在x-y平面上移动，通过调节倾角θ，来进行第一电极304与第二电极308之间的位置对准(S402)。而且，在位置对准中并不一定使用CCD摄象机来进行，也可以利用使用激光的光学位置对准。
接着，通过射出控制/移动机构331，来使溶剂射出器330在半导体芯片303上进行扫描。溶剂射出器330在第一电极304上向该第一电极304射出溶剂，把该溶剂附着包覆在第一电极304上(S403)。在本发明的第四实施例所涉及的半导体器件的制造方法中，溶剂仅附着在半导体芯片303的第一电极304上，但是，本发明并不仅限于此，可以在半导体芯片307的第二电极308上单独或者与第一电极304一起来附着溶剂。
在此，溶剂的附着是活性化前的溶剂的附着。溶剂通过被活性化，而具有这样的性质：溶解或者改变(还原)在第一电极304的金属表面上所形成的氧化物、硫化物或者附着在金属表面上的有机物中的至少一个。例如，可以实用地使用包含异丙醇等的溶媒、己烯乙二醇和聚甘油等多价醇、作为活性剂的醋酸和氨基乙醇等有机酸的液状溶剂。在溶剂中，可以取代有机酸而使用磷酸、盐酸、硫酸、氟酸等无机酸，或者在有机酸中加入上述无机酸。而且，溶剂可以使用水溶性、非水溶性的类型。在本发明的第四实施例的实施例所涉及的半导体器件的制造方法中，溶剂从溶剂射出器330射出、分散、附着，但是，如果是液状溶剂，可以用毛刷和毛笔来涂刷。
接着，通过位置调节机构323使工作台301或者工作头309的至少一方在z轴向上移动，在半导体芯片303的第一电极304与半导体芯片307的第二电极308之间通过溶剂来接触(S404)。
而且，使工作台301或者工作头309的至少一方在z轴向上移动，在第一电极304与第二电极308之间施加压缩配重(S405)。同时，通过内置在工作台301中的加热器302来加热第一电极304，用内置在工作头309中的加热器310来加热第二电极308。在此，由于使用加热器302和310，因此是电阻加热。加热在未达到第一电极304和第二电极308中的任一个融点温度较低一方的范围内被实施，通过第一电极304、第二电极308，在溶剂达到活性化温度之前进行。例如，使用这样的加热：在溶剂从室温到达160℃的活性化温度之前，以每秒10℃的速度进行温度上升，在到达活性化温度的状态下，保持一分钟。
其中，如上述那样，能够与溶剂的活性化一起，在第一电极304和第二电极308之间施加超声波振动。通过超声波振动的施加，促进了第一电极304、第二电极308各自表面的氧化物等的覆盖膜的除去，在第一电极304、第二电极308的表面上，能够容易使金属新生面被露出。
通过这些接合处理(S400)，电连接并且机械接合半导体芯片303的第一电极304与半导体芯片307的第二电极308之间。
(2)接合处理完成的半导体芯片303和307被输送到退火装置中，进行退火(S410)。退火条件例如是250℃的温度下一小时。通过该退火，能够使第一电极304与第二电极308的接合面附近产生的空隙被消除，并且，能够增加接合表面积而提高接合强度，因此，能够提高半导体器件的生产性。
(3)退火结束的半导体芯片303和307被浸渍在充满清洗液的清洗槽中，进行超声波清洗，由此，除去残留在电极间、半导体芯片间的溶剂(S411)。
(4)在溶剂清洗结束之后，在半导体芯片303与307之间的间隙中填充未充满树脂(S412)。未充满树脂能够防止第一电极304和第二电极308暴露在大气中，能够防止来自外部的水分的侵入，因此，能够防止时效的电特性和机械特性的变差。而且，未充满树脂能够提高半导体芯片303与半导体芯片307之间和第一电极304与第二电极308的接合部分的机械强度。
(5)接着，通过封装半导体芯片303和307(S413)，能够制造本发明的第四实施例所涉及的半导体器件。
而且，在本发明的第四实施例中，溶剂能够使用水溶性的溶剂或者非水溶性的溶剂。当然，能够根据这样的溶剂的性质来适当变更溶剂清洗工序(S411)的清洗方法。例如，在使用脂溶性的溶剂的情况下，能够选择有机溶剂作为溶剂清洗液。
[半导体器件的构造]
在图12中表示了通过本发明的第四实施例所涉及的制造方法所制造的半导体器件的一例。半导体器件包括：具有第一电极304的半导体芯片303、具有与第一电极304相接合的第二电极308的半导体芯片307、半导体芯片303与307之间的未充满树脂353、构筑封装的布线基板350、电连接半导体芯片303的外部电极351和布线基板350的电极的导线352。
在这样的本发明的第四实施例所涉及的半导体器件的制造方法中，在半导体芯片303的第一电极304、半导体芯片307的第二电极308至少任一方上附着活性化之前的溶剂，在通过加热而使溶剂活性化的状态下，在压缩第一电极304和第二电极308的方向上加压。溶剂的活性化温度不会到达第一电极304和第二电极308的金属的熔点，金属间相互的接合在固相状态下进行。这样，不需要危险的气体的处理和真空装置，因此，能够谋求半导体生产线的简化。并且，由于不引起金属的熔融来进行第一电极304与第二电极308之间的接合，而能够抑制接合不良的发生。
[变形例]
本发明的第四实施例所涉及的半导体器件具有把半导体芯片303作为高速DRAM芯片、把半导体芯片307作为逻辑芯片的层叠构造，但是，本发明并不仅限于这样的构造。本发明能够适合于具有DRAM芯片、SRAM(静态随机存取存储器)芯片等的存储器芯片彼此的层叠构造、逻辑芯片彼此的层叠构造的半导体器件。
而且，本发明能够适合于层叠三个以上的半导体芯片的半导体器件，特别是，三维层叠构造的半导体器件。在三维层叠构造的半导体器件中，能够使用穿通栓塞作为连接电极。
而且，本发明能够适合于这样的情况：在切割工序前的晶片状态下，接合电极彼此。
而且，在图10所示的本发明的第四实施例所涉及的半导体制造系统300中，工作台301与工作头309之间的平行度和半导体芯片303的第一电极304与半导体芯片307的第二电极308之间的x方向、y方向以及倾角θ的位置对准精度可以适应于电极尺寸、排列间距、电极数等所制造的半导体器件所要求的精度。
而且，本发明的第四实施例所涉及的半导体器件的制造方法，在附着溶剂(S403)，接触电极(S404)之后，通过加热器302和310来加热溶剂(S405)。但是，本发明并不仅限于该处理顺序，也可以采用这样的处理顺序：在附着溶剂之后进行加热，通过加热使溶剂活性化，然后，使电极接触。根据本发明人实施的实验的结果，在附着了溶剂之后，预先通过加热来活性化，然后，接触电极并加压，进行电极间的接合，由此，能够缩短加压时间。而且，如果不缩短加压时间，能够充分进行电极间的接合，提高接合部分的机械强度，提高可靠性。
而且，本发明的第四实施例所涉及的半导体器件的制造方法，通过电阻加热来使溶剂活性化，但是，也可以通过红外线照射、电子束照射、激光照射等加热措施来使溶剂活性化。
(第五实施例)
本发明的第五实施例说明了本发明第四实施例所涉及的半导体器件及其制造方法的变形例所涉及的半导体器件及其制造方法。具体地说，在本发明所涉及的半导体器件的制造方法的电极接合(S405)后，取代附着需要清洗工序的溶剂的工序，采用这样的工序：通过热固化来附着起未充满树脂作用的溶剂。通过追加附着具有这样作用的溶剂的工序，在本发明的第五实施例所涉及的半导体器件的制造方法中，能够省略溶剂的清洗工序和未充满树脂的填充工序。
所谓起未充满树脂作用的溶剂是具有这样性质的溶剂：例如在150℃左右的比常温高的比较低的温度下，作为液体来溶解或者变化(还原)金属氧化物等，在比其高的例如250℃下热固化。作为该溶剂热固化后的性质，与接触的部件的紧密性较高，并且，在装置使用环境下，能够防止水分等的侵入。
[半导体器件的构造]
本发明第五实施例所涉及的半导体器件，如图13所示的那样，包括：作为第一基板的布线基板503、该布线基板503上的第一电极504、层叠在布线基板503上的作为第二基板的半导体芯片501、该半导体芯片501上(图中的下侧表面上)的与第一电极504相接合的第二电极502、布线基板503与半导体芯片501之间的未充满树脂505。
在此，布线基板503包含至少在其表面上具有第一电极和布线的把玻璃环氧树脂作为芯材的印刷电路基板、陶瓷基板、碳化硅基板、玻璃基板、硅基板等。在第一电极和布线的基础上，还可以在布线基板503上搭载电路。而且，布线基板503并不仅限于仅在表面上设置布线层的单层布线构造，也可以是在里面或者内部设置布线层的多层布线构造。
半导体芯片501并不仅限于此，可以是本发明的第四实施例所涉及的半导体器件的高速DRAM芯片或者逻辑芯片。
[半导体器件的制造方法]
下面使用图14来说明本发明的第五实施例所涉及的半导体器件的制造方法。在此，在半导体器件的制造中，使用上述图10所示的半导体制造系统300。
半导体器件，如图13所示的那样，使布线基板503的芯片搭载面与半导体芯片501的电路搭载面相对地开合来制造。即，本发明的第五实施例所涉及的半导体器件的制造方法是进行布线基板与半导体基板的接合的制造方法。直接接合的部分在布线基板503的第一电极504与半导体芯片501的第二电极502之间。
(1)首先，使用图10所示的半导体制造系统300，接合布线基板503的第一电极504与半导体芯片501的第二电极502(S450)。该接合处理最好在常压(大气压)下的N2、Ar等惰性气体气氛中实施。而且，接合处理可以在大气中实施。
而且，在接合处理的实施前，第一电极504、第二电极502的至少一方形成为适合于接合的构造或者形状。例如，在半导体芯片501中，在切割工序前的晶片状态下，第二电极502的形状形成为棱柱状或者圆柱状。该第二电极502例如以Ni为主要成分而形成，由60μm方形或者直径60μm的平面尺寸、100μm的排列芯片而形成。而且，在每个芯片上排列着约4900个第二电极502。而且，在布线基板503中，通过与第二电极502相同的排列间距来形成第一电极504，该第一电极504通过比第二电极502稍大的70μm方形或者直径70μm的平面尺寸而形成。第一电极504、第二电极502，在本发明的第五实施例中，在以Cu为主要成分的基础表面上被覆Ni，但是，也可以不象本发明的第四实施例所涉及的半导体器件的第一电极304和第二电极308那样，形成为突起状。即，使布线基板503的第一电极504的尺寸比半导体芯片501的第二电极502的尺寸稍大，而在接合时的位置对准中具有裕量。
上述接合处理的详细顺序为以下这样：
首先，在图10所示的半导体制造系统300中，工作台301和工作头309被设定为隔开的状态下。而且，给工作台301供给布线基板503，给工作头309供给半导体芯片501(S451)。布线基板503的供给由搬运机器手321进行，半导体芯片501的供给由搬运机器手322进行。而且，工作台301的放置面、工作头309的保持面都是在例如没有倾斜的状态下预先调节相对于x-y平面(水平面)的倾角，双方的平行度被确保在高精度下。
接着，放置在工作台301上的布线基板503的第一电极504被电荷耦合器件(CCD)摄象机305摄象，第一电极504的位置信息被输出给位置调节机构323。同样，保持在工作头309上的半导体芯片501的第二电极502由电荷耦合器件(CCD)摄象机306摄象，第二电极502的位置信息被输出给位置调节机构323。位置调节机构323根据这些位置信息而使工作台301或者工作头309在x-y平面上移动，通过调节倾角θ，来进行第一电极504与第二电极502之间的位置对准(S452)。而且，在位置对准中并不一定使用CCD摄象机来进行，也可以利用使用激光的光学位置对准。
接着，通过射出控制/移动机构331，来使溶剂射出器330在半导体芯片303上进行扫描。溶剂射出器330在第一电极504上向该第一电极504射出溶剂，把该溶剂附着包覆在第一电极504上(S453)。在本发明的第五实施例所涉及的半导体器件的制造方法中，溶剂仅附着在布线基板503的第一电极504上，但是，本发明并不仅限于此，可以在半导体芯片501的第二电极502上单独或者与第一电极504一起来附着溶剂。在此，溶剂的附着是活性化前的溶剂的附着。与本发明的第四实施例的半导体器件的制造方法中所使用的溶剂相同，溶剂通过被活性化，而具有这样的性质：溶解或者改变(还原)在第一电极304的金属表面上所形成的氧化物等。而且，溶剂具有在高于活性化温度的温度下进行热固化的性质。这样的溶剂以ノ-フロ-アンダ-フイル这样的名称而市售。
接着，通过位置调节机构323使工作台301或者工作头309的至少一方在z轴向上移动，在布线基板503的第一电极504与半导体芯片501的第二电极502之间通过溶剂来接触(S454)。
而且，使工作台301或者工作头309的至少一方在z轴向上移动，在第一电极504与第二电极502之间施加压缩配重(S455)。同时，通过内置在工作台301中的加热器302来加热第一电极504，用内置在工作头309中的加热器310来加热第二电极502。在此，由于使用加热器302和310，因此是电阻加热。与本发明的第四实施例所涉及的半导体器件的制造方法相同，加热在未达到第一电极504和第二电极502中的任一个融点温度较低一方的范围内被实施，通过第一电极504、第二电极502，在溶剂达到活性化温度之前进行。在此，如上述那样，能够与溶剂的活性化一起，在第一电极504与第二电极502之间施加超声波振动。通过超声波振动的施加，促进第一电极504、第二电极502各自表面的氧化物等的被覆膜的除去，在第一电极504、第二电极502的表面上，能够容易使金属新生面被露出。
通过这些接合处理(S450)，电连接并且机械接合布线基板503的第一电极504与半导体芯片501的第二电极502之间。
(2)接合处理完成的布线基板503和半导体芯片501被输送到退火装置中，进行退火(S460)。退火条件例如是250℃的温度下一小时。通过该退火，能够使第一电极504与第二电极502的接合面附近产生的空隙被消除，并且，能够增加接合表面积而提高接合强度，因此，能够提高半导体器件的生产性。而且，通过退火，能够使溶剂热固化，而形成未充满树脂505。其结果，通过溶剂的热固化，能够把第一电极504和第二电极502与大气隔开，而得到时效的电气和机械的稳定性，同时，能够提高接合部的机械强度。而且，可以不需要溶剂的清洗工序，并且，不需要未充满树脂的填充工序，因此，能够进一步提高半导体器件的生产性。
而且，如果仅进行溶剂的热固化，可以使退火条件为例如250℃的温度下30分钟。
在这样的本发明的第五实施例所涉及的半导体器件的制造方法中，在由上述本发明的第四实施例所涉及的半导体器件的制造方法所得到的效果的基础上，使半导体芯片501的第二电极502通过溶剂而与布线基板503的第一电极504相接合，然后使溶剂热固化，通过设置这样的工序，可以不需要溶剂的清洗工序和未充满树脂的填充工序，削减制造工序数量。
[变形例]
本发明的第五实施例所涉及的半导体器件的制造方法是：附着溶剂(S453)，接触电极(S454)，然后，通过加热器302和310进行加热(S455)。但是，并不仅限于该处理顺序，也可以采用这样的处理顺序：在附着溶剂之后进行加热，通过加热使溶剂活性化，然后，使电极接触。
而且，本发明的第五实施例所涉及的半导体器件的制造方法是：通过电阻加热来使溶剂活性化，但是，也可以通过红外线照射、电子束照射、激光照射等加热措施来使溶剂活性化。
而且，在本发明中，可以使用在常温下保持薄膜状态的薄膜状溶剂。在此情况下，薄膜状溶剂易于附着在保持在工作头309中的半导体芯片501上。
(其他的实施例)
虽然本发明通过上述多个实施例进行了记载，但是，不能理解为：成为该描述的一部分的论述以及附图并限定了本发明。应当知道：本领域技术人员可以根据该描述实现各种代替实施例及运用技术。
例如，在本发明的第一实施例所涉及的半导体器件2中，在突起电极21中使用了Cu突起电极，但是，本发明并不仅限于这样的材料，可以通过例如Au突起电极、Ni突起电极等来构筑半导体器件2。
而且，在本发明的第三实施例所涉及的半导体器件2中，在突起电极27中使用了Sn突起电极，但是，本发明可以通过Sn-Pb、Sn-Ag、Sn-Zn、Sn-Cu等两元合金的突起电极、Sn-Ag-Cu等三元合金的突起电极、四元合金以上的突起电极来构筑半导体器件2。
而且，在本发明的第一实施例所涉及的半导体器件2中，说明了这样的情况：在半导体芯片1的外部连接电极(外部连接电极或者焊盘)18上配置UBM膜20和突起电极21，在插入物3的外部连接电极37上配置UBM膜40和突起电极41，但是，本发明也可以在多层布线基板5的电极(内部端子或者内部电极)52和未图示的多层布线基板5的外部连接电极上配置UBM膜和突起电极。
而且，在本发明的第一实施例所涉及的半导体器件2中，在多层布线基板5上仅安装了一个半导体芯片1，但是，本发明并不仅限于此，可以成为在多层布线基板5上平面地安装多个半导体芯片1的多芯片构造。
而且，本发明可以把第一实施例至第三实施例所涉及的任一种半导体器件及其制造方法与第四实施例或者第五实施例所涉及的半导体器件及其制造方法进行组合。
这样，本发明可以包含在此没有记载的各种实施形态等。因此，本发明的技术范围仅由与上述说明支持的权利要求的范围而限定。

Claims (12)

1.一种半导体器件，包括：
在基板上所形成的第一电极；
所述第一电极上凹型形状的下突起金属膜；
埋设在所述下突起金属膜的凹型形状内部的，侧面和底面由所述下突起金属膜围绕的突起电极；以及
所述下突起金属膜的侧面的至少围绕所述第1电极侧的一部分的绝缘膜。
2.根据权利要求1所述的半导体器件，其中，所述的突起电极的上表面的高度与所述下突起金属膜的侧面的高度实质上相同。
3.根据权利要求1所述的半导体器件，其中，所述下突起金属膜的侧面的至少所述第一电极侧的一部分由绝缘膜所围绕。
4.根据权利要求1所述的半导体器件，进一步包括沿着所述突起电极的上表面周缘的倒角部。
5.根据权利要求1所述的半导体器件，进一步包括具有与所述突起电极相连接的第二电极的另一个基板。
6.根据权利要求5所述的半导体器件，其中，所述第二电极是栓塞，所述另一个基板是插入物。
7.一种半导体器件的制造方法，包括下列工序：
在基板上形成电极；
在所述电极上形成具有开口部的绝缘膜；
在所述绝缘膜上、所述开口部内壁上以及所述开口部内的所述电极上形成下突起金属膜；
在所述下突起金属膜上形成突起电极膜，以便于至少埋设所述开口部；
除去所述开口部之外的突起电极膜及下突起金属膜，形成突起电极；以及
在膜厚方向上除去所述绝缘膜的表面的一部分，使所述突起电极的一部分从所述绝缘膜突出。
8.根据权利要求7所述的半导体器件的制造方法，其中，
所述形成绝缘膜的工序是这样的工序：形成第一绝缘膜，在所述第一绝缘膜上形成相对于该第一绝缘膜具有腐蚀选择比的第二绝缘膜，
在膜厚方向上除去所述绝缘膜的至少表面的一部分的工序是这样的工序：对于所述第一绝缘膜，有选择地腐蚀除去所述第二绝缘膜。
9.根据权利要求7所述的半导体器件的制造方法，其中，
所述除去开口部之外的突起电极膜以及下突起金属膜来形成突起电极的工序是这样的工序：通过化学机械抛光来使绝缘膜上以及开口部上的突起电极膜以及下突起金属膜后退，形成由所述开口部内壁上以及所述开口部内的所述电极上的下突起金属膜围绕周围的突起电极。
10.根据权利要求7所述的半导体器件的制造方法，其中，在膜厚方向上除去所述绝缘膜的至少表面的一部分的工序之后，进一步包括使所述突起电极的上表面平坦化的工序。
11.根据权利要求7所述的半导体器件的制造方法，其中，在膜厚方向上除去所述绝缘膜的至少表面的一部分的工序之后，进一步包括在所述突起电极的上表面周缘上形成倒角部的工序。
12.根据权利要求7所述的半导体器件的制造方法，其中，所述突起电极是焊锡突起电极，进一步包括在所述焊锡突起电极上进行回流的工序。
CNB021602913A 2001-08-29 2002-08-29 半导体器件及其制造方法 Expired - Fee Related CN1210792C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP259310/2001 2001-08-29
JP2001259310A JP3735547B2 (ja) 2001-08-29 2001-08-29 半導体装置及びその製造方法
JP298252/2001 2001-09-27
JP2001298252A JP2003100805A (ja) 2001-09-27 2001-09-27 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100115800A Division CN1627480A (zh) 2001-08-29 2002-08-29 半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN1419285A CN1419285A (zh) 2003-05-21
CN1210792C true CN1210792C (zh) 2005-07-13

Family

ID=26621197

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB021602913A Expired - Fee Related CN1210792C (zh) 2001-08-29 2002-08-29 半导体器件及其制造方法
CNA2004100115800A Pending CN1627480A (zh) 2001-08-29 2002-08-29 半导体器件的制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNA2004100115800A Pending CN1627480A (zh) 2001-08-29 2002-08-29 半导体器件的制造方法

Country Status (4)

Country Link
US (1) US6734568B2 (zh)
KR (1) KR100488126B1 (zh)
CN (2) CN1210792C (zh)
TW (1) TWI264756B (zh)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
GB2367917A (en) * 2000-10-12 2002-04-17 Qas Systems Ltd Retrieving data representing a postal address from a database of postal addresses using a trie structure
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
CN100350607C (zh) * 2001-12-07 2007-11-21 富士通株式会社 半导体器件及其制造方法
JP4150604B2 (ja) * 2003-01-29 2008-09-17 日立マクセル株式会社 半導体装置
JP2005011986A (ja) * 2003-06-19 2005-01-13 Sanyo Electric Co Ltd 半導体装置
US7851872B2 (en) * 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
US7960833B2 (en) * 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JP4381191B2 (ja) * 2004-03-19 2009-12-09 Ｏｋｉセミコンダクタ株式会社 半導体パッケージ及び半導体装置の製造方法
US7465654B2 (en) 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
TWI262347B (en) * 2004-08-02 2006-09-21 Hannstar Display Corp Electrical conducting structure and liquid crystal display device comprising the same
US7452803B2 (en) 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7325716B2 (en) * 2004-08-24 2008-02-05 Intel Corporation Dense intermetallic compound layer
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
JP4369348B2 (ja) * 2004-11-08 2009-11-18 新光電気工業株式会社 基板及びその製造方法
WO2006070808A1 (ja) * 2004-12-28 2006-07-06 Rohm Co., Ltd. 半導体チップおよびその製造方法、半導体チップの電極構造およびその形成方法、ならびに半導体装置
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
CN102157494B (zh) * 2005-07-22 2013-05-01 米辑电子股份有限公司 线路组件
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
JP2007299968A (ja) * 2006-05-01 2007-11-15 Matsushita Electric Ind Co Ltd 半導体装置
EP2041786A2 (en) * 2006-07-10 2009-04-01 Nxp B.V. Integrated circuit, transponder, method of producing an integrated circuit and method of producing a transponder
US20080251916A1 (en) * 2007-04-12 2008-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. UBM structure for strengthening solder bumps
DE102007023590A1 (de) * 2007-05-21 2008-11-27 Epcos Ag Bauelement mit mechanisch belastbarer Anschlussfläche
JP5179787B2 (ja) * 2007-06-22 2013-04-10 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP2009099589A (ja) * 2007-10-12 2009-05-07 Elpida Memory Inc ウエハまたは回路基板およびその接続構造体
JP2009194143A (ja) * 2008-02-14 2009-08-27 Elpida Memory Inc 半導体装置
JP5271562B2 (ja) * 2008-02-15 2013-08-21 本田技研工業株式会社 半導体装置および半導体装置の製造方法
JP5271561B2 (ja) * 2008-02-15 2013-08-21 本田技研工業株式会社 半導体装置および半導体装置の製造方法
JP2010041045A (ja) 2008-07-09 2010-02-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP4538764B2 (ja) * 2008-07-24 2010-09-08 カシオ計算機株式会社 半導体装置およびその製造方法
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
TWI405311B (zh) * 2008-11-04 2013-08-11 半導體裝置、嵌埋電子元件之封裝結構、及其製法
JP5583951B2 (ja) * 2008-11-11 2014-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8441123B1 (en) * 2009-08-13 2013-05-14 Amkor Technology, Inc. Semiconductor device with metal dam and fabricating method
KR101147115B1 (ko) 2010-05-07 2012-05-30 한국과학기술원 경사진 전도성 범프를 갖는 칩 및 그 제조방법과, 칩을 구비한 전자부품의 제조방법
KR101298612B1 (ko) * 2010-10-12 2013-08-26 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법
US8492892B2 (en) * 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US8643070B2 (en) * 2010-12-08 2014-02-04 Shu-Ming Chang Chip package and method for forming the same
US20120146111A1 (en) * 2010-12-14 2012-06-14 Shu-Ming Chang Chip package and manufacturing method thereof
JP2012174988A (ja) * 2011-02-23 2012-09-10 Sony Corp 接合電極、接合電極の製造方法、半導体装置、及び、半導体装置の製造方法
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
TWI495041B (zh) * 2011-07-05 2015-08-01 Sony Corp 半導體裝置、用於半導體裝置之製造方法及電子設備
US8664039B2 (en) * 2011-10-18 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for alignment in flip chip bonding
FR2983845A1 (fr) * 2012-05-25 2013-06-14 Commissariat Energie Atomique Procede de realisation d'une microstructure comportant deux substrats relies mecaniquement
US20140124877A1 (en) * 2012-11-02 2014-05-08 Qualcomm Incorporated Conductive interconnect including an inorganic collar
JP2015023235A (ja) * 2013-07-23 2015-02-02 株式会社東芝 半導体装置及びその製造方法
US20150187714A1 (en) * 2013-12-26 2015-07-02 Globalfoundries Singapore Pte. Ltd. Integrated circuits including copper pillar structures and methods for fabricating the same
US9418951B2 (en) 2014-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with composite barrier layer under redistribution layer and manufacturing method thereof
US9391086B1 (en) * 2015-02-23 2016-07-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing nonvolatile semiconductor memory device
US10483221B2 (en) 2017-10-30 2019-11-19 Micron Technology, Inc. 3DI solder cup
JP7135880B2 (ja) * 2019-01-18 2022-09-13 株式会社オートネットワーク技術研究所 接続端子
US11410973B2 (en) 2019-10-17 2022-08-09 Micron Technology, Inc. Microelectronic device assemblies and packages and related methods and systems
CN112687614A (zh) 2019-10-17 2021-04-20 美光科技公司 包含多个装置堆叠的微电子装置组合件和封装体以及相关方法
CN112687615A (zh) 2019-10-17 2021-04-20 美光科技公司 微电子装置组合件、封装体和相关方法
KR20220132337A (ko) 2021-03-23 2022-09-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821627A (en) 1993-03-11 1998-10-13 Kabushiki Kaisha Toshiba Electronic circuit device
US5656542A (en) 1993-05-28 1997-08-12 Kabushiki Kaisha Toshiba Method for manufacturing wiring in groove
US5656858A (en) 1994-10-19 1997-08-12 Nippondenso Co., Ltd. Semiconductor device with bump structure
US5736456A (en) 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US6043429A (en) * 1997-05-08 2000-03-28 Advanced Micro Devices, Inc. Method of making flip chip packages
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
JP3128548B2 (ja) * 1999-03-11 2001-01-29 沖電気工業株式会社 半導体装置および半導体装置の製造方法
KR100361084B1 (ko) * 2000-01-21 2002-11-18 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
US6388322B1 (en) * 2001-01-17 2002-05-14 Aralight, Inc. Article comprising a mechanically compliant bump

Also Published As

Publication number Publication date
US20030052409A1 (en) 2003-03-20
KR20030019187A (ko) 2003-03-06
KR100488126B1 (ko) 2005-05-09
CN1627480A (zh) 2005-06-15
US6734568B2 (en) 2004-05-11
TWI264756B (en) 2006-10-21
CN1419285A (zh) 2003-05-21

Similar Documents

Publication Publication Date Title
CN1210792C (zh) 半导体器件及其制造方法
CN1264207C (zh) 半导体器件及其制造方法
CN1294635C (zh) 凸起的形成方法、半导体器件的制造方法
CN1275312C (zh) 半导体器件及其制造方法、层叠型半导体器件和电路基板
CN1218392C (zh) 半导体器件
CN1697148A (zh) 半导体器件及制造该半导体器件的方法
CN1227721C (zh) 电子部件和半导体装置、其制造方法和装配方法、电路基板与电子设备
CN1638076A (zh) 半导体芯片及其制造方法、和半导体装置
CN1244139C (zh) 半导体器件和半导体组件
CN1185702C (zh) 半导体封装的制造方法和集合电路基板
CN1154176C (zh) 电子部件和半导体装置及其制造方法、电路基板及电子设备
CN1551312A (zh) 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置
CN1237785A (zh) 半导体器件和半导体器件的制作方法
CN1674282A (zh) 半导体装置制造方法、半导体装置和半导体芯片
CN1875481A (zh) 半导体装置及其制造方法
CN1893051A (zh) 半导体器件
CN101055857A (zh) 半导体器件及其制造方法
CN1750244A (zh) 线路板、其制造方法以及半导体器件
CN1527370A (zh) 半导体器件的制造方法
CN1947231A (zh) 半导体器件
CN1214464C (zh) 半导体器件及其制造方法
CN1617312A (zh) 半导体器件及其制造方法
CN1549336A (zh) 布线基板、有布线基板的半导体装置及其制造和安装方法
CN1873939A (zh) 半导体器件的制造方法
CN1949500A (zh) 配线板、半导体器件及制造配线板和半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050713

Termination date: 20130829