CN1674282A - 半导体装置制造方法、半导体装置和半导体芯片 - Google Patents

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梅本光雄
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Abstract

一种半导体装置制造方法,包括:准备半导体芯片的工序,该半导体芯片具有表面和背面,并具有半导体基板、在该半导体基板的上述表面侧形成的功能元件、在厚度方向贯通上述半导体基板之贯通孔内配置的与上述功能元件电连接的贯通电极、与上述贯通电极电连接并且从上述表面突出的表面侧连接部件、与上述贯通电极电连接并且在上述背面上所形成的凹部分内具有接合面的背面侧连接部件;准备固体装置的工序,在该固体装置的一个表面上形成用于与上述表面侧连接部件连接的固体装置侧连接部件;接合工序,通过保持上述半导体芯片的背面而使上述半导体芯片的表面与上述固体装置的上述一个表面相面对,将上述表面侧连接部件与上述固体装置侧连接部件接合。

Description

半导体装置制造方法、半导体装置和半导体芯片
技术领域
本发明涉及具有将固体装置与一个或者多个半导体芯片层叠粘结之多片堆叠结构的半导体装置及其制造方法,以及用于该制造方法的半导体芯片。
背景技术
以往已知这种半导体装置,其具有在半导体芯片或者布线基板等固定装置的表面上层叠一个或者多个半导体芯片的多片堆叠结构。
图30(a)和图30(b)是表示具有多片堆叠结构之现有技术半导体装置结构的图解截面图。具有这种结构的半导体装置例如在M.Hoshino等的“2003 VMIC(VLSI MULTILEVEL INTER CONNECTION)Conference文集”2003年9月、p.243-246中公开。
这种半导体装置101包括:布线基板或者半导体芯片等的固体装置102以及在固体装置102上堆叠的多个(本例中为2个)半导体芯片103。图30(a)示出固体装置102和2个半导体芯片103的配置,图30(b)放大示出2个半导体芯片102的粘结部附近。
多个半导体芯片103具有相互类似的结构,在每一个表面(以下称为“表面”)103a上形成了功能元件104(在图30(a)中省略图示)。对于各个半导体芯片103,其表面103a向着固体装置102一侧,即所谓以倒装(face down)方式与固体装置102接合。
各个半导体芯片103包括半导体基板108,并形成有在厚度方向贯通半导体基板108的贯通孔105。贯通孔105内几乎完全由贯通电极107填满。贯通电极107与功能元件104电连接,通过贯通电极107,使得能够从与半导体芯片103的表面103a相反的侧面(以后称为“背面”)103b与功能元件104电连接。
沿着贯通孔105的内壁形成了绝缘膜106(在图30(a)中省略图示),通过绝缘膜106使贯通电极107和半导体基板108电绝缘。
半导体基板108的表面103a和背面103b的面分别由表面保护膜109和背面保护膜110覆盖。表面保护膜109和背面保护膜110上分别形成开口109a,110a。
在表面103a侧,贯通电极107具有几乎与半导体基板104拉平的面,该贯通电极107的面从表面保护膜109开口109a露出。另一方面,在背面103b侧,贯通电极107贯通背面保护膜110的开口110a,具有几乎与背面103b(背面保护膜110的表面)拉平的露出面。半导体芯片103的背面103b在贯通电极107附近稍微隆起。
在贯通电极107表面103a和背面103b的露出部分上分别连接了表面侧连接部件111和背面侧连接部件112。表面侧连接部件111具有从表面103a突出的凸出形状,背面侧连接部件112以膜状覆盖贯通电极107背面103b的端面(从背面保护膜110的露出面)。背面侧连接部件112稍微从背面103b突出。
在邻接的2个半导体芯片103之间接合了一个半导体芯片103的表面侧连接部件111和另一个半导体芯片103的背面侧连接部件112。
参考图30(a),在连接固体装置102之半导体芯片103的面上形成用于与半导体芯片103电连接且机械接合的膜状的固体装置侧连接部件113。使固体装置侧连接部件113和邻接半导体芯片103的表面侧连接部件111接合。
通过上述结构,任何一个半导体芯片103的功能元件104也可被电连接到固体装置102。
图31(a)和图31(b)是用于说明半导体装置101制造方法的图解截面图。这种制造方法例如在Kazumasa Tanida等的“2003 ElectronicComponents and Technology Conference文集”2003年5月、p.1084-1089中公开。
通过能够吸引保持半导体芯片103的焊接工具(bonding tool)122将半导体芯片103逐个地吸引保持且层叠在固体装置102上。首先,在使固体装置侧连接部件113所形成面朝上的近似水平状态下,将固体装置102安装在焊接台面(bonding stage)121上。第一级半导体芯片103从其背面103b被吸引到焊接工具122上,以几乎水平且表面103a朝下的状态保持。焊接工具122与半导体芯片103接触的面是近似平坦的。
接着,移动焊接工具122,使固体装置102之固体装置侧连接部件113所形成面与半导体芯片103的表面103a相对,使固体装置侧连接部件113和表面侧连接部件111位置对准。在该状态下,通过使焊接工具122下降,使表面侧连接部件111以合适的重量按压在固体装置侧连接部件113上。由此,使固体装置侧连接部件113和表面侧连接部件111接合。
焊接工具122可以是能够发生超声波振动的装置。此时,根据需要,通过焊接工具122,将超声波振动施加到固体装置侧连接部件113和表面侧连接部件111的接触部分(接合部分)上。在固体装置侧连接部件113和表面侧连接部件111的接合结束之后,解除因焊接工具122造成的半导体芯片103的吸引保持。
下面,通过焊接工具122,与第一级半导体芯片103的情况相同,吸引保持第二级半导体芯片103。
接着,通过焊接工具122移动,使接合在固体装置102上的半导体芯片103的背面103b与在焊接工具122上保持的半导体芯片103的表面103a相对,并使背面侧连接部件112和表面侧连接部件111位置对准。
在该状态下,通过使焊接工具122下降,使该背面侧连接部件112和该表面侧连接部件111接合(参考图31(a))。此时,根据需要,通过焊接工具122,将超声波振动施加到接合部分上。在背面侧连接部件112和表面侧连接部件111的接合结束之后,解除由焊接工具122造成的半导体芯片103的吸引保持。
由此,实现了固体装置102和半导体芯片103之间以及多个半导体芯片103之间的电连接和机械接合。
但是,在焊接工具122接触的半导体芯片103的背面103b上设置了从背面103b(背面保护膜110的表面)突出的背面侧连接部件112。因此,当半导体芯片103以使其背面103b保持在焊接工具122上的状态而被按压在固体装置102和另一半导体芯片103上时,由于背面侧连接部件112被按压在焊接工具122上,其将变形而向侧方(沿着背面103b的方向)扩宽(参考图31(b))。因此,当靠近配置2个背面侧连接部件112时,有可能发生因这些背面侧连接部件112电短路引起的短路问题。
同样,由于表面侧连接部件111也从表面103a(表面保护膜109的表面)上突出,因此表面侧连接部件111在使2个半导体芯片103接合时,当被按压在背面侧连接部件112上之后,其将与背面侧连接部件112同时变形,向侧方扩宽。通过这种变形也有可能产生短路问题。
当半导体芯片103被吸引保持在焊接工具122上时,例如,通过从焊接工具122提供超声波振动,有时半导体芯片103相对于焊接工具122会在其接触面内方向上发生错位。就是说,半导体芯片103和焊接工具122之间会产生摩擦。
由此,在背面保护膜110中或者在绝缘膜106中,会分别产生裂纹114,115(参考图31(b))。也存在裂纹进入到半导体基板108中的情况。下面,将这些裂纹统称为“芯片裂纹”。
在半导体基板108由硅构成的情况下,有时在半导体芯片103或者半导体装置101制造工序中产生的硅的微小片(以后称为“硅屑”)会附着在焊接工具122或者半导体芯片103的背面103b上。此时,在焊接工具122和半导体芯片103的背面103b之间有硅屑的状态下,即使通过焊接工具122按压半导体芯片103,也会产生芯片裂纹(特别会产生背面保护膜110中的裂纹114)。
而且,当通过焊接工具122施加超声波振动时,由于该超声波振动,会使焊接工具122所接触的背面侧连接部件112变形。应该向表面侧连接部件111和固体装置侧连接部件113或者另一半导体芯片103的背面侧连接部件112之间的接触部分传递的超声波振动会因焊接工具122所接触的背面侧连接部件112的变形而衰减。由此,有可能会使半导体芯片103和固体装置102或者另一半导体芯片103的接合不能充分地实现。
而且,在接合时,由于在背面103b所形成的背面侧连接部件112与焊接工具122接触,如果背面侧连接部件112的表面被污染,当通过介入该背面侧连接部件112而使另一半导体芯片103等接合时,有可能会产生接合(连接)不良的问题。
发明内容
本发明的目的在于提供一种半导体装置的制造方法,其使得难以产生因用于与另一半导体芯片相连接的连接部件所导致的短路。
本发明的另一目的在于提供一种半导体装置的制造方法,其使在半导体芯片中难以引入裂纹。
本发明的又一目的在于提供一种半导体装置的制造方法,其使半导体芯片能与另一半导体芯片或者固体装置良好接合。
本发明的又一目的在于提供一种半导体装置,其能够制造使得难以产生因用于与另一半导体芯片相连接的连接部件所导致的短路。
本发明的又一目的在于提供一种半导体装置,其能够制造使得在半导体芯片中难于引入裂纹。
本发明的又一目的在于提供一种半导体装置,其中半导体芯片能与另一半导体芯片或者固体装置良好接合。
本发明的又一目的在于提供一种半导体芯片,其在制造半导体装置时,使得难以产生因用于与另一半导体芯片相连接的连接部件所导致的短路。
本发明的又一目的在于提供一种半导体芯片,其在制造半导体装置时,难于引入裂纹。
本发明的又一目的在于提供一种半导体芯片,其能够与另一半导体芯片或者固体装置良好地连接。
有关本发明第一方面的半导体装置制造方法,包括:准备半导体芯片的工序,该半导体芯片具有表面和背面,并且具备:半导体基板、在该半导体基板的所述表面侧形成的功能元件、在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极、与所述贯通电极电连接并且从所述表面突出的表面侧连接部件、与所述贯通电极电连接并且在所述背面上形成的凹部分内具有接合面的背面侧连接部件;准备固体装置的工序,在该固体装置的一个表面上形成用于与所述表面侧连接部件连接的固体装置侧连接部件;和接合工序,通过保持所述半导体芯片的背面而使所述半导体芯片的表面与所述固体装置的所述一个表面相面对,将所述表面侧连接部件接合到所述固体装置侧连接部件上。
根据本发明,半导体芯片的背面侧连接部件的接合面(应该与另一半导体芯片等连接部件接合的面)位于凹部分内。即,背面侧连接部件不从半导体芯片的背面突出。由此,当将半导体芯片接合到固体装置时,即使用焊接工具保持该半导体芯片的背面,也不会对背面侧连接部件集中施加力。因此,不会发生因背面侧连接部件变形而使邻接的2个背面侧连接部件电短路。即,通过该制造方法,能够制造出这种半导体装置,其难以产生通过用于与另一半导体芯片连接的连接部件所引起的短路不良问题。
如果半导体芯片的背面(除了凹部分的部分之外)和焊接工具与半导体芯片接触的面是平坦的,则由焊接工具施加到半导体芯片的力能够由半导体芯片的整个背面几乎均匀地接受。
在焊接工具是能够发生超声波振动的装置的情况下,这种超声波振动不会因与焊接工具接触使背面侧连接部件变形而衰减,良好地传递到固体装置侧连接部件和半导体芯片的表面侧连接部件之间的接触部分(接合部分)。因此,通过该制造方法,能够使固体装置和半导体芯片良好地接合。
半导体芯片通过使其表面(形成功能元件的面)面向固体装置侧而被接合到固体装置。因此,通过该制造方法,能够制造使半导体芯片以所谓倒装方式接合的半导体装置。
背面侧连接部件的接合面可以与半导体芯片的背面几乎处于同一平面上,也可以处于比半导体芯片厚度方向更深的位置。
表面侧连接部件和背面侧连接部件都可以是整体由1种材料构成,也可以由2种以上的材料构成(例如,具有由不同材料构成的2层以上的层状结构)。
所述准备半导体芯片的工序也可以包括准备作为所述半导体芯片的第一和第二半导体芯片的工序,其中所述第二半导体芯片的所述表面侧连接部件距所述表面的突出高度比所述第一半导体芯片的所述背面侧连接部件之接合面距所述背面的深度要大;这时,所述接合工序也可以包括:通过保持所述第一半导体芯片的背面而使该第一半导体芯片的表面与所述固体装置的所述一个表面相面对,从而将所述第一半导体芯片的所述表面侧连接部件接合到所述固体装置的所述固体装置侧连接部件上的工序。设置在该半导体装置制造方法中,也可以进一步包括芯片之间接合工序,通过保持所述第二半导体芯片的背面而使所述第二半导体芯片的表面与所述第一半导体芯片的背面相面对,从而将所述第二半导体芯片的所述表面侧连接部件接合到所述第一半导体芯片的所述背面侧连接部件上。
根据该结构,由于第二半导体芯片的表面侧连接部件距表面的突出高度比第一半导体芯片的背面侧连接部件的接合面距背面的深度大,通过位置对准接近,能够使该背面侧连接部件和该表面侧连接部件接触并接合。由此,能够获得在固体装置上层叠接合2个半导体芯片的半导体装置。
当第一半导体芯片的背面侧连接部件的接合面处于比背面深(从背面倒退设置)的情况下,当将第一半导体芯片接合到固体装置时,由于焊接工具不接触背面侧连接部件,因此背面侧连接部件的表面不会被污染。因此,能够使第一半导体芯片的背面侧连接部件和第二半导体芯片的表面侧连接部件良好地机械接合和良好地电连接。
优选设定第一半导体芯片凹部分的形状和容积以及第二半导体芯片表面侧连接部件的形状和尺寸,使得在该表面侧连接部件和该背面侧连接部件之间的接合结束时刻,变成该表面侧连接部件的大部分被容纳于凹部分内的状态。此时,即使表面侧连接部件在与背面侧连接部件接合时变形,也不会因该变形使表面侧连接部件侧边膨胀而与邻接的其他表面侧连接部件发生电短路(短路)。
优选表面侧连接部件前端的宽度(直径)和背面侧连接部件前端的宽度(直径)具有恒定量以上的差。此时,即使在接合时产生表面侧连接部件和背面侧连接部件的位置错开,如果该错开量在表面侧连接部件宽度(直径)和背面侧连接部件宽度(直径)之差的二分之一之内,则能够始终确保恒定的连接面积。
在芯片之间接合工序之后,该制造方法还可以包括将另一半导体芯片的表面侧连接部件接合到第一半导体芯片所接合的第二半导体芯片的背面侧连接部件上的工序。由此,能够获得在固体装置上层叠3个半导体芯片的半导体装置。同样,能够获得在固体装置上层叠4个以上半导体芯片的半导体装置。
有关本发明的第二方面的半导体装置制造方法,包括:准备作为半导体芯片的第一和第二半导体芯片的工序,该半导体芯片具有表面和背面,具备:半导体基板、在该半导体基板的所述表面侧形成的功能元件、在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极、与所述贯通电极电连接并且从所述表面突出的表面侧连接部件、与所述贯通电极电连接并且在所述背面上形成的凹部分内具有接合面的背面侧连接部件,所述第二半导体芯片的所述表面侧连接部件距所述表面的突出高度比所述第一半导体芯片的所述背面侧连接部件之接合面距所述背面的深度要大;和芯片之间接合工序,通过保持所述第二半导体芯片的背面而使所述第二半导体芯片的表面与所述第一半导体芯片的背面相面对,从而将所述第二半导体芯片的所述表面侧连接部件接合到所述第一半导体芯片的所述背面侧连接部件上。
根据本发明,第二半导体芯片背面侧连接部件的接合面位于凹部分内。即,背面侧连接部件不从第二半导体芯片的背面突出。由此,当将第二半导体芯片接合到第一半导体芯片时,即使用焊接工具保持第二半导体芯片的背面,也不会对背面侧连接部件通过集中施加力。
因此,不会发生背面侧连接部件变形,不会使邻接的2个背面侧连接部件电短路。即,通过该制造方法,能够制造出这种半导体装置,其难以产生通过用于与另一半导体芯片连接的连接部件所引起的短路不良问题。
在焊接工具是能够发生超声波振动的装置的情况下,这种超声波振动不会因与焊接工具接触使背面侧连接部件变形而衰减,良好地传递到第一半导体芯片和第二半导体芯片之间的接触部分(接合部分)上。因此,通过该制造方法,能够使第一半导体芯片和第二半导体芯片良好地接合。
该半导体装置制造方法还可以包括块接合工序,其将接合第一和第二半导体基板的构成块接合到布线基板(转接板)上。此时,块接合工序还可以包括将该块所包含的半导体芯片的背面芯片焊接到布线基板上的工序。由此,能够制造这种半导体装置,其半导体芯片的表面(形成功能元件的面)面向与布线基板相反的一侧(半导体芯片以所谓正面方式接合)。
在垂直往下看所述第一和第二半导体芯片的俯视图中,所述第一半导体芯片的所述背面侧连接部件所占有区域,也可以具有能够包含所述第二半导体芯片的所述表面侧连接部件所占有区域的大小。
根据该结构,通过使第一半导体芯片的背面和第二半导体芯片的表面相面对以及位置对准,能够使得在垂直往下看第一和第二半导体芯片的俯视图中,第二半导体芯片的表面侧连接部件所占有区域完全被包含在第一半导体芯片的背面侧连接部件所占有区域中。在这种状态下,通过使第一半导体芯片和第二半导体芯片邻接,能够将背面侧连接部件和表面侧连接部件接合。
在表面侧连接部件和背面侧连接部件由具有相同程度容易变形的材料构成且具有相同形状的情况下,当它们相互按压时,在俯视图中区域较窄的表面侧连接部件一方通过较大变形而参与接合。
另一方面,由于背面侧连接部件设置在凹部分内,因此接合时,夹在贯通电极和表面侧连接部件之间,自由变形的余地少了。由此,当在垂直往下看第一和第二半导体芯片的俯视图中第一半导体芯片的背面侧连接部件所占有区域不能够包含第二半导体芯片的表面侧连接部件所占有区域的情况下,由于第二半导体芯片的背面侧连接部件发生大变形使得接合面积增大而不能够参与接合。根据本发明,能够使这种问题少。
当表面侧连接部件容易变形时,在第一半导体芯片和第二半导体芯片接合时或者接合后,即使在背面侧连接部件和表面侧连接部件的接合部分施加应力,由于表面侧连接部件变形而吸收该应力。所以,能够防止应力向表面侧连接部件及其附近的贯通电极和半导体基板的集中,能够防止发生芯片裂纹。
特别地,当半导体芯片具有使绝缘膜和阻挡金属层(能够防止(抑制)构成贯通电极的金属原子向半导体基板中扩散的膜)介于贯通电极和半导体基板之间的结构时,能够防止因应力集中导致绝缘膜和阻挡金属层的破坏(贯通电极结构的破坏)。由此,能够使得不会因贯通电极和半导体基板之间的漏电流和构成贯通电极的金属原子向半导体基板扩散而产生器件特性的劣化。
所述第二半导体芯片的所述表面侧连接部件由比所述第一半导体芯片的所述背面侧连接部件更容易变形的材料构成。
根据该结构,当接合背面侧连接部件和表面侧连接部件时,由更容易变形(柔软)材料构成的表面侧连接部件变形更大。由此,表面侧连接部件和背面侧连接部件通过接合面积有效增大而接合。通过吸收因表面侧连接部件变形引起的应力,变成难以产生芯片裂纹。
这里,即使背面侧连接部件是由比表面侧连接部件更容易变形的材料构成时,也能够吸收因背面侧连接部件的变形引起的应力。但是,在半导体芯片制造时,由于背面侧连接部件被形成在凹部分内,未必能够形成可吸收足够应力的厚度。另一方面,表面侧连接部件由于能够形成从半导体芯片表面突出的足够的厚度,因此如本发明,与背面侧连接部件相比,通过使表面侧连接部件由容易变形的材料构成,能够充分地吸收应力。
而且,当表面侧连接部件容易充分变形时,即使在垂直往下看第一和第二半导体芯片的俯视图中第二半导体芯片的表面侧连接部件所占有区域比第一半导体芯片的凹部分所占有区域更大,表面侧连接部件也能够通过变形而放入凹部分内,能够使表面侧连接部件和背面侧连接部件接合。
当背面侧连接部件由铜构成时,表面侧连接部件能够假设为由比铜更容易变形的材料例如金构成。
所述芯片之间接合工序也可以包含将所述第二半导体芯片的所述表面侧连接部件接合到所述第一半导体芯片的所述背面侧连接部件上使得在所述第一半导体芯片的背面和所述第二半导体芯片的表面之间确保间隙的工序;这时,该半导体装置制造方法也可以进一步包括在所述间隙中设置比所述表面侧连接部件和所述背面侧连接部件之间的接合部分更容易变形的密封材料的工序。
根据该结构,能够获得将密封材料介于第一半导体芯片和第二半导体芯片之间间隙上的半导体装置。这种半导体装置由于第一和第二半导体芯片之间的接合面积与只用表面侧连接部件和背面侧连接部件接合情况相比其面积增大,因此结构的强度增加。
表面侧连接部件和背面侧连接部件的强度通常在它们的接合部分变成最低,但是,通过使密封材料比该接合部分更容易变形,当在第一和第二半导体芯片之间施加应力时,密封材料比该接合部分更早变形,从而能够降低在该接合部分上施加的应力。
设置密封材料的工序优选包括设置所述密封材料使得几乎填满所述第一半导体芯片和所述第二半导体芯片之间间隙的工序。由此,获得所述第一半导体芯片和所述第二半导体芯片之间由密封材料几乎填满的半导体装置。这种半导体装置减少所述应力的效果大。
当该半导体装置被施加温度循环时,通过表面侧连接部件和背面侧连接部件的热膨胀系数与密封材料的热膨胀系数的差而在表面侧连接部件和背面侧连接部件上施加应力。该应力在与表面和背面垂直的方向上,在对置的表面和背面之间的中间部位变成最大。
另一方面,第一和第二半导体芯片的接合部分位于第一半导体芯片的凹部分内即偏离表面侧连接部件和背面侧连接部件上所施加应力变为最大位置(对置的表面和背面的中间部)的位置。因此,即使设置这种密封材料,也难以发生因温度循环引起的表面侧连接部件和背面侧连接部件之接合部分的破坏。
设置密封材料的工序,在芯片之间接合工序之后,在将液态(未固化)的密封材料注入到第一半导体芯片和第二半导体芯片之间间隙之后,可以包含使该密封材料固化的工序。在芯片之间接合工序之前,还可以包含在第一半导体芯片的背面和第二半导体芯片的表面的至少一个上设置密封材料的工序。
该半导体装置制造方法在包含将一个或者多个另一半导体芯片接合到第二半导体芯片上的工序时,该工序能够接合半导体芯片使得在各个半导体芯片之间形成间隙。此时,该半导体装置制造方法还可以包括在各个半导体芯片的间隙上设置所述密封材料的工序。由此,获得在各个半导体芯片的间隙上设置密封材料的半导体装置。
而且,所述接合工序(将所述固体装置和所述半导体芯片接合的工序)还可以是将所述固体装置和所述半导体芯片接合使得在所述固体装置和所述半导体芯片之间形成间隙的工序。此时,该半导体装置制造方法还可以包括在所述固体装置和所述半导体芯片之间的间隙上设置比所述固体装置侧连接部件和所述表面侧连接部件的接合部分更容易变形的密封材料的工序。
所述表面侧连接部件和所述背面侧连接部件的至少一个也可以包括球状连接部件。
根据该结构,能够介入球状连接部件来将第一半导体芯片和第二半导体芯片接合。球状连接部件具有朝向前端(该球状连接部件应该连接的另一半导体芯片侧)其直径变小(细)的形状,这种直径小的部分在接合时如果按压表面侧连接部件和背面侧连接部件就容易变形,因此能够吸收施加的力。由此,能够防止背面侧连接部件附近的应力集中,能够防止发生芯片裂纹。
特别地,当半导体芯片包含介于贯通电极和半导体基板之间的绝缘膜和阻挡金属层时,能够防止因应力集中导致这些绝缘膜和阻挡金属层的破坏(贯通电极结构的破坏)。
球状连接部件通过使用引线焊接技术来熔化焊接线前端而形成球状的凸块,可以是所谓的球状凸块,也可以是几乎真正的球状导电体。作为几乎真正球状导电体的球状连接部件可以是金属球,也可以是在由绝缘体(例如树脂)构成的球状体的表面上涂覆导电体的物体。由金属球构成的球状连接部件可以由一种金属或者合金构成,也可以是由多种金属或者合金以同心状形成的物体。
所述表面侧连接部件和所述背面侧连接部件的至少一个也可以包括焊锡材料;这时,所述芯片之间接合工序还包括加热工序,将所述半导体芯片加热到所述焊锡材料的固相线温度以上的温度。
根据该结构,通过用加热工序使焊锡材料熔化,能够将表面侧连接部件和背面侧连接部件接合。由于焊锡材料的熔液容易变形,或者表面侧连接部件和背面侧连接部件的接合通过介入作为主体的焊锡材料熔液形成合金层来实现,因此能够大幅度降低由于接合导致表面侧连接部件和背面侧连接部件上所施加的力(接合负荷)。
由此,能够防止因局部施加大的力而发生芯片裂纹。特别地,当绝缘膜和阻挡金属层介于贯通电极和半导体基板之间时,能够防止因应力集中导致绝缘膜和阻挡金属层的破坏(贯通电极结构的破坏)。
通过形成合金层,使表面侧连接部件和背面侧连接部件牢固地接合。
即使第二半导体芯片的表面侧连接部件具有若不变形则不能进入到第一半导体芯片凹部分内的尺寸,当该表面侧连接部件包括所述焊锡材料时,通过熔化该焊锡材料而能够使其熔液容易进入到凹部分内。由此,不会使凹部分边缘部分破损而能将表面侧连接部件和背面侧连接部件接合。
表面侧连接部件和背面侧连接部件可以通过加热工序根据焊锡材料熔化而接触。接合工序还可以包括暂时放置工序:在第一半导体芯片的背面侧连接部件和第二半导体芯片的表面侧连接部件被位置对准的状态下,将第二半导体芯片暂时放置在第一半导体芯片上。此时,所述加热工序能够假定在所述暂时放置工序之后实施。
焊锡材料的固相线温度优选为60℃到370℃。
暂时放置工序可以包括通过介入焊剂将第一半导体芯片的背面侧连接部件和第二半导体芯片的表面侧连接部件暂时固定的工序。
暂时放置工序还可以包括:在固体装置的固体装置侧连接部件和第一半导体芯片的表面侧连接部件(假设包含所述焊锡材料)被位置对准的状态下,将第一半导体芯片暂时放置在固体装置上的工序;以及在第二半导体芯片的背面侧连接部件和另一半导体芯片的表面侧连接部件被位置对准的状态下,将另一半导体芯片暂时放置在第二半导体芯片上的工序。
此时,通过加热工序,能够在第一半导体芯片和第二半导体芯片之间、固体装置和第一半导体芯片之间、第二半导体芯片和另一半导体芯片之间进行一齐接合。
也可以在所述第一半导体芯片的背面形成焊锡保护膜。
根据该结构,即使产生焊锡材料熔液,该熔液也不会浸渍到第一半导体芯片的背面。由此,在使得不产生短路的同时,能够谋求表面侧连接部件和背面侧连接部件的窄间距化。
焊锡保护膜还可以形成在第二半导体芯片的表面上。
在所述第一半导体芯片的表面且与所述第二半导体芯片之表面侧连接部件相对应的位置上也可以设置虚拟表面侧连接部件,用于从其表面侧支撑所述第一半导体芯片。
根据该结构,通过接合工序,第一半导体芯片由表面侧连接部件和虚拟表面侧连接部件支撑在固体装置上。在芯片之间接合工序中,第二半导体芯片的表面侧连接部件被按压在与第一半导体芯片的表面侧连接部件和虚拟表面侧连接部件相对应的位置(例如,在垂直往下看第一和第二半导体芯片的俯视图中,为第一半导体芯片的表面侧连接部件和虚拟表面侧连接部件几乎重叠的位置)。
因此,即使当第一半导体芯片容易弯曲时,通过第二半导体芯片的表面侧连接部件按压,使第一半导体芯片不会弯曲。因此,第一半导体芯片的背面侧连接部件和第二半导体芯片的表面侧连接部件能够良好地接合。
虚拟表面侧连接部件能够不参与第一半导体芯片和固体装置之间的电连接。
当1个或者多个半导体芯片也被接合到第二半导体芯片上时,对于任意半导体芯片的表面侧连接部件,在与比该半导体芯片更早接合的所有半导体芯片对应的位置上,能够设置表面侧连接部件或者虚拟表面侧连接部件。
在所述半导体装置制造方法中,所述凹部分也可以位于所述贯通孔内。此时,例如,在半导体芯片背面附近,通过使贯通孔不用贯通电极填满,能够使凹部分形成在贯通孔内的贯通电极上。
此时,背面侧连接部件变成配置在贯通孔内。此时,背面侧连接部件可以是贯通电极背面侧的端部,也可以是贯通电极上所形成的另外的部件。因此,背面侧连接部件可以是由与贯通电极相同的材料构成,也可以由不同的材料构成。
所述半导体芯片也可以进一步包括重新布线和设置使得覆盖该重新布线的背面保护膜,重新布线设置在所述半导体基板的所述背面侧并电连接所述背面侧连接部件和所述贯通电极;这时,所述凹部分包括在所述背面保护膜上所形成的开口。
通过将背面侧连接部件连接到从贯通电极引出的重新布线上,能够将背面侧连接部件设置在半导体芯片背面当中的任意位置上。
背面保护膜能够为由具有电绝缘性的材料构成。由此,在能够在物理上保护重新布线的同时,又能够电绝缘半导体芯片的背面。
在重新布线和半导体基板之间,可以安装用于在它们之间进行电绝缘的绝缘膜,此时,在绝缘膜和重新布线之间,可以安装阻挡金属层,其用于防止(抑制)构成重新布线的金属原子向半导体基板中扩散。
背面侧连接部件也可以是重新布线所连接的另外的部件。重新布线可以从背面保护膜上所形成的开口中露出,此时,背面侧连接部件可以是重新布线从该开口中的露出部分。
所述半导体芯片的背面侧由树脂材料层覆盖。
根据该构成,在半导体芯片的背面中,由硬质脆性材料构成的部分由树脂材料层覆盖而不露出。当半导体芯片由焊接工具保持时,该焊接工具接触在半导体背面所形成的树脂材料层。
由于树脂材料层具有弹性和延展性,因此即使在焊接工具和树脂材料层之间产生错开时,也不会使裂纹进入到树脂材料层和半导体芯片。即使在焊接工具和半导体芯片之间夹有硅屑的情况下,通过硅屑附近树脂材料层变形,能够缓和局部的应力集中,使裂纹不至于进入到半导体芯片。
优选树脂材料层由氟化乙烯树脂(4氟化乙烯树脂)或聚酰亚胺构成。
所述半导体芯片也可以包括多个所述表面侧连接部件,所述多个表面侧连接部件被几乎均匀地配置在所述半导体芯片的表面上。
根据该构成,固体装置或另一半导体芯片所接合的半导体芯片由在其表面被几乎均匀(几乎以恒定密度)配置的多个表面侧连接部件支撑。由此,即使半导体芯片容易弯曲时,也能够使弯曲小。
当半导体芯片包括虚拟表面侧连接部件时,表面侧连接部件和虚拟表面侧连接部件能够被均匀地配置在半导体芯片的表面上。
由以上制造方法所获得的半导体装置可以具有所谓的BGA(BallGride Array:球栅阵列)形式,也可以具有QFN(Quad Flat Non-lead)形式,能够具有其他任意的封装形式。
半导体芯片通过介入固体装置可以被连接到布线基板(转接板)和焊接框架上。固体装置与半导体芯片和布线基板与焊接框架例如可以由焊接线进行电连接。
有关本发明的第三方面的半导体装置,包括:第一和第二半导体芯片,其具有表面和背面,具备:半导体基板、在该半导体基板的所述表面侧形成的功能元件、在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极;连接部件,其用于将所述第一半导体芯片的贯通电极和所述第二半导体芯片的贯通电极电连接,其被设置使得在所述第一半导体芯片背面所形成凹部分的底部和所述第二半导体芯片的表面之间,以及与所述凹部分的内壁面之间的至少一部分中形成凹部分内间隙;和外部连接部件,其用于与所述第一和第二半导体芯片电连接的外部连接。
第一半导体芯片的贯通电极和第二半导体芯片的贯通电极可以通过连接部件直接电连接,也可以通过介入贯通电极和其他布线部件电连接。
有关本发明的第四方面的半导体装置,包括:第一和第二半导体芯片,其具有表面和背面,具备:半导体基板、在该半导体基板的所述表面侧形成的功能元件、在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极;连接部件,其设置在所述第一半导体芯片背面所形成凹部分的底部和所述第二半导体芯片的表面之间,将所述第一半导体芯片的贯通电极和所述第二半导体芯片的贯通电极电连接并包含焊锡材料;焊锡保护膜,其被设置在所述第一半导体芯片的背面;和外部连接部件,其用于与所述第一和第二半导体芯片电连接的外部连接。
所述外部连接部件可以是金属球。此时,该半导体装置可以具有BGA(Ball Gride Array:球栅阵列)封装形式。
所述外部连接部件可以是焊接框架。此时,该半导体装置可以具有例如QFN(Quad Flat Non-lead)封装形式。
有关本发明的第五方面的半导体芯片,具有表面和背面,包括:半导体基板;在该半导体基板的所述表面侧形成的功能元件;在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极;与所述贯通电极电连接并且从所述表面突出的表面侧连接部件;和与所述贯通电极电连接并且在所述背面上形成的凹部分内具有接合面的背面侧连接部件。
该半导体芯片能够在所述半导体装置制造方法中使用,能够获得与所述半导体装置制造方法同样的效果。
所述背面侧连接部件的接合面距所述背面的深度也可以比所述表面侧连接部件的距所述表面的突出高度小。
在垂直往下看所述半导体芯片的俯视图中,所述背面侧连接部件所占有区域,也可以具有能够包含所述表面侧连接部件所占有区域的大小。
所述表面侧连接部件也可以由比所述背面侧连接部件更容易变形的材料构成。
所述表面侧连接部件和所述背面侧连接部件的至少一个也可以包括球状连接部件。
所述表面侧连接部件和所述背面侧连接部件的至少一个也可以包括焊锡材料。
在所述背面也可以形成焊锡保护膜。
所述凹部分也可以位于所述贯通孔内。
该半导体芯片,也可以进一步包括:在所述背面侧设置的并与所述背面侧连接部件和所述贯通电极电连接的重新布线、和设置在所述背面侧上使得覆盖所述重新布线的背面保护膜;这时所述凹部分包括在所述背面保护膜上所形成的开口。
所述背面侧也可以体由树脂材料层覆盖。
本发明的上述或者其他目的、特征及效果能够通过下面参考附图说明的实施方式而更加清楚。
附图说明
图1是表示本发明第一实施方式半导体装置结构的图解截面图。
图2(a)和图2(b)是部分放大表示图1所示半导体装置的图解截面图。
图3A~图3D是用于说明图1所示半导体装置制造方法的图解截面图。
图4是表示焊接工具和半导体芯片之间接触部分的图解截面图。
图5是表示2个半导体芯片之相面对部分的图解截面图。
图6(a)到图6(c)是表示表面侧连接部件和贯通电极之配置的图解截面图。
图7(a)和图7(b)是表示本发明第二实施方式半导体装置结构的图解截面图。
图8是表示在图7(a)和图7(b)所示半导体装置制造工序中焊接工具和半导体芯片之间接触部分附近的图解截面图。
图9(a)和图9(b)是表示在图7(a)和图7(b)所示半导体装置制造工序中2个半导体芯片之相面对部分的图解截面图。
图10是表示本发明第三实施方式半导体装置的图解截面图。
图11是表示在图10所示半导体装置的制造工序中焊接工具和半导体芯片之间接触部分附近的图解截面图。
图12是表示本发明第四实施方式半导体装置结构的图解截面图。
图13是表示在图12所示半导体装置制造工序中2个半导体芯片之相面对部分的图解截面图。
图14是表示本发明第五实施方式半导体装置结构的图解截面图。
图15是表示在图14所示半导体装置制造工序中2个半导体芯片之相面对部分的图解截面图。
图16(a)和图16(b)是表示本发明第六实施方式半导体装置结构的图解截面图。
图17(a)和图17(b)是表示在图16(a)和图16(b)所示半导体装置制造工序中2个半导体芯片之相面对部分的图解截面图。
图18是用于说明接合最上层芯片、半导体芯片和固体装置之方法的图解截面图。
图19(a)和图19(b)是表示本发明第七实施方式半导体装置结构的图解截面图。
图20(a)和图20(b)是表示在图19(a)和图19(b)所示半导体装置制造工序中2个半导体芯片之相面对部分的图解截面图。
图21是表示本发明第八实施方式半导体装置结构的图解截面图。
图22是表示本发明第九实施方式半导体装置结构的图解截面图。
图23是表示本发明第十实施方式半导体装置结构的图解截面图。
图24是用于说明通过接合多个半导体芯片之构成块制造方法的图解截面图。
图25是表示本发明第十一实施方式半导体装置结构的图解截面图。
图26是表示本发明第十二实施方式半导体装置结构的图解截面图。
图27是表示本发明第十三实施方式半导体装置结构的图解截面图。
图28是表示本发明第十四实施方式半导体装置结构的图解截面图。
图29是用于说明图28所示半导体装置制造方法的图解截面图。
图30(a)和图30(b)是表示具有多片堆叠结构之现有半导体装置结构的图解截面图。
图31(a)和图31(b)是用于说明图30(a)和图30(b)所示半导体装置制造方法的图解截面图。
具体实施方式
图1是表示本发明第一实施方式半导体装置结构的图解截面图。
该半导体装置1具有所谓BGA(Ball Grid Array:球栅阵列)型封装形式和多片堆叠结构,包括:以平板形状几乎相互平行层叠的布线基板(interposer:转接板)21;半导体芯片或者布线基板等的固体装置2;半导体芯片3、15;以及金属球22。
布线基板21由绝缘体构成,在其表面或者内部设置布线。在布线基板21的一个表面上,顺序层叠了固体装置2、具有贯通电极7的多个(本实施方式中为3个)半导体芯片3、以及没有贯通电极7的半导体芯片15。在布线基板21的另一个表面(与固体装置2侧相反的面)上接合了金属球(例如为焊料球)22。
在垂直往下看布线基板21和固体装置2的俯视图中,固体装置2比布线基板21小,被接合在布线基板21的大致中央部位。在垂直往下看固体装置2和半导体芯片3、15的俯视图中,半导体芯片3、15比固体装置2小,被接合在固体装置2的大致中央部位。在垂直往下对其整体观察的俯视图中,半导体芯片3、15几乎具有相同的大小和形状,其被配置成为几乎重叠。
在布线基板21的上述一个表面外周部且与固体装置2未面对的区域上设置电极焊盘(未图示),该电极焊盘在布线基板21内部或者表面被重新布线,并且与在布线基板21另一表面上设置的金属球22电连接。
在固体装置2一个表面(与布线基板21相反一侧的面)外周部且与半导体芯片3未面对的区域上形成用于外部连接的焊盘2P。布线基板21上设置的电极焊盘和用于固体装置2外部连接的焊盘2P通过焊接线23电连接。
在各个半导体芯片3、15之间以及在半导体芯片3和固体装置2之间形成了间隙,该间隙用由树脂构成的层间密封材料24密封。在全部半导体芯片3、15被层叠在固体装置2上之后,在固体装置2和半导体芯片3之间的间隙、相邻2个半导体芯片3之间的间隙S、以及半导体芯片3、15之间的间隙上配置层间密封材料24。层间密封材料24为液态(禾固化)的材料,其从这些间隙的侧边利用毛细管现象注入。
也可以在接合半导体芯片3、15之前设置层间密封材料24。这种情况下,在半导体芯片3、15应该接合的固体装置2的表面2a和半导体芯片3的背面3b中,在该半导体芯片3、15的接合区域灌注(预制)未固化的层间密封材料24。替代液态层间密封材料24,可以将膜状的层间密封材料24预涂在固体装置2的表面2a和半导体芯片3的背面3b或者半导体芯片3的表面3a和半导体芯片15的表面上。
接着,使半导体芯片3、15接合到该状态的固体装置2或者半导体芯片3上,使得夹有液态或者膜状的层间密封材料24。当层间密封材料24为液态时,在其之后,热固化层间密封材料24。通过上述方法,能够用层间密封材料24填充固体装置2和半导体芯片3、15的间隙。
半导体芯片3、15、固体装置2、焊接线23和布线基板21在固体装置2一侧的面用密封树脂(注模树脂)25密封。
该半导体装置1通过介入金属球22能够安装在其他布线基板上。通过使固体装置2和多个半导体芯片3、15层叠,使该半导体装置1的安装面积变小。
图2(a)和图2(b)是部分放大表示半导体装置1的图解截面图。图2(a)表示固体装置2和与固体装置2邻接的2个半导体芯片3,图2(b)表示邻接的2个半导体芯片3的接合部分。在图2(a)中,层间密封材料24和密封树脂25省略了图示。
参考图2(b),在各个半导体芯片3的一个表面(以后称为“表面”)3a上形成功能元件4,各个半导体芯片3,其表面3a面向固体装置2,以所谓倒装(face down)方式被层叠在固体装置2上。
半导体芯片3包括从比半导体晶片等更大的半导体基板中分片的半导体基板8。在半导体基板8上形成在其厚度方向贯通的贯通孔5。
在半导体基板8的表面3a上形成了由氧化硅构成的硬掩膜(hardmask)16,在硬掩膜16上形成了开口16a。在垂直往下看半导体芯片3之表面3a的俯视图中,在开口16a内具有一部分功能元件4和贯通孔5。
沿着贯通孔5和开口16a的内壁以及半导体基板8之开口16a的露出面,形成了由氧化硅(SiO2)等绝缘体构成的绝缘膜6I。在绝缘膜6I上例如形成了由氮化钛(TiN)、氮化钽(TaN)、钛钨(TiW)等构成的阻挡金属层(防止扩散膜)6B。一部分功能元件4从绝缘膜6I中露出。
贯通孔5内和其延长上的开口16a内几乎被贯通电极7填满。贯通电极7和功能元件4(绝缘膜6I的露出面)通过用与贯通电极7成一体的填满开口16a剩余部分的布线部件17电连接。由此,使得能够从与半导体芯片3之表面3a相反的面(以后称为“背面”)3b上电连接到功能元件4。在垂直往下看这些半导体芯片3的俯视图中,各个半导体芯片3的贯通电极7被配置成几乎重叠。
通过绝缘膜6I,贯通电极7和布线部件17与半导体基板8(除了功能元件4读取电极之外)被电绝缘。通过在半导体基板8(绝缘膜6I)与贯通电极7和布线部件17之间设置阻挡金属层6B,在半导体芯片3制造时及制造后,能够防止(抑制)构成贯通电极7和布线部件17的金属原子向半导体基板8中的扩散。由此,能够防止半导体芯片3的器件特性劣化。
贯通电极7之表面3a侧端面和布线部件17的表面与硬掩膜16的表面几乎拉平,并形成表面保护膜9使得覆盖这些面。在表面保护膜9上形成开口9a,其具有在图2(b)截面中比贯通电极7宽度稍微窄一些的宽度,以使贯通电极7露出。
通过介入开口9a,从半导体芯片3之表面3a突出的柱状表面侧连接部件11被接合到贯通电极7上。在图2(b)截面中,表面侧连接部件11的宽度比贯通孔5的宽度窄,比开口9a的宽度宽。
在贯通电极7背面3b一侧的端面上设置了背面侧连接部件12。背面侧连接部件12是膜状的,几乎覆盖贯通电极7背面3b侧端面的整个面。就是说,在图2(b)截面中,背面侧连接部件12的宽度比贯通孔5的宽度稍微小些,比表面侧连接部件11的宽度大。换言之,表面侧连接部件11比背面侧连接部件12的宽度更细。
背面侧连接部件12的上面成为用于与另一半导体芯片3接合的接合面,该接合面在贯通孔5内。即,贯通孔5内背面3附近区域未被贯通电极7和背面侧连接部件12填满,在背面侧连接部件12上形成了凹部分14。
在半导体芯片3的背面3b上设置了为覆盖半导体基板8的背面保护膜10。在背面保护膜10上形成了开口10a。开口10a的宽度和贯通孔5的宽度几乎是相同的,贯通孔5的内壁面和开口10a的内壁面构成连续的面。绝缘膜6I和阻挡金属层6B也形成在开口10a的内壁面上。背面保护膜10的表面(半导体芯片3的背面3b)除了开口10a之外是平坦的。
表面保护膜9和背面保护膜10由氮化硅(SiN)和氧化硅等电绝缘材料构成。通过表面保护膜9和背面保护膜10,除了表面侧连接部件11和背面侧连接部件12之外,半导体基板8的表面3a和背面3b被电绝缘。
表面侧连接部件11由比背面侧连接部件11更容易变形(柔软)的金属材料构成。例如,在背面侧连接部件12由铜(Cu)构成时,可以由金(Au)构成表面侧连接部件11。
表面侧连接部件11和背面侧连接部件12可以由与贯通电极7相同的材料构成,也可以由不同的材料形成。当表面侧连接部件11和背面侧连接部件12与贯通电极7为由同种材料构成时,可以一体形成,也可以单独形成。
当表面侧连接部件11和背面侧连接部件12以容易向贯通电极7中扩散的原子作为主体时,表面侧连接部件11和背面侧连接部件12能够与贯通电极7之间包含用于防止(抑制)这种扩散的阻挡金属层。例如,当贯通电极7由铜构成、表面侧连接部件11主要由金构成时,由于金原子容易向铜中扩散,因此表面侧连接部件11能够做成与贯通电极7之间包含用于防止(抑制)这种扩散的由镍(Ni)或者钛钨(TiW)构成的阻挡金属层。
这样,表面侧连接部件11和背面侧连接部件12可以由单一材料构成,也可以由多个材料构成。
表面侧连接部件11的从表面3a(表面保护膜9表面)突出的突出高度H1要比距背面侧连接部件12之接合面背面3b(背面保护膜10的表面)的深度D1大。在邻接的2个半导体芯片3之间,将一个半导体芯片3的表面侧连接部件11和另一个半导体芯片3的背面侧连接部件12接合。因此,表面侧连接部件11被设置在一个半导体芯片3之凹部分14的底部和另一个半导体芯片3之间。背面侧连接部件12的接合面(表面侧连接部件11和背面侧连接部件12之间的接合部分)在贯通孔5(凹部分14)内。
在垂直往下看半导体芯片3的俯视图中,表面侧连接部件11所占有的区域被完全包含在背面侧连接部件12所占有的区域内。因此,在表面侧连接部件11和凹部分14内壁面(开口10a和贯通孔5内壁面上所形成的阻挡金属层6B的表面)之间形成了凹部分内间隙18。凹部分内间隙18的大小例如是2μm。
根据上述表面侧连接部件11的突出高度H1和背面侧连接部件12接合面的深度D1之间的关系,在一个半导体芯片3的背面3b和另一个半导体芯片3的表面3a之间形成间隙S。该间隙S几乎完全由层间密封材料24填满。
在将液态层间密封剂24注入到固体装置2和半导体芯片3、15的间隙时,如果间隙S窄,则使用粘度高的液态层间密封材料24(例如填充剂(filler)含量多的材料)就难以注入间隙S。因此,为了确保足够大的间隙S,需要使表面侧连接部件11的突出高度H1足够大。因此,例如,与在接合凸形状凸块时的凸块之纵横比(aspect ratio)相比,表面侧连接部件11的纵横比(aspect ratio)变大。
层间密封材料24由比表面侧连接部件11和背面侧连接部件12之接合部分更容易变形的材料构成。例如,当表面侧连接部件11由金构成、背面侧连接部件12由镍/金构成时,层间密封材料24例如由环氧树脂构成。
通过层间密封材料24的存在,在半导体装置1中,与只用表面侧连接部件11和背面侧连接部件12进行接合的情况相比,邻接的2个半导体芯片3之间的接合面积变大,结构强度增加。
表面侧连接部件11和背面侧连接部件12的强度通常在这些接合部分上成为最低,但通过层间密封材料24比该接合部分更容易变形,当在邻接的2个半导体芯片3之间施加了应力时,由于层间密封材料24比该接合部分更早变形,因此能够减小施加在该接合部分上的应力。
由于表面侧连接部件11和背面侧连接部件12的热膨胀系数与层间密封材料24的热膨胀系数的差,当在该半导体装置1上施加了温度循环时,在表面侧连接部件11和背面侧连接部件12上施加应力。该应力,对于与表面3a和背面3b的垂直方向,在对置的表面3a和背面3b之间的中间部位变为最大。
另一方面,表面侧连接部件11和背面侧连接部件12的接合部分在一个半导体芯片的贯通孔5内,即在偏离表面侧连接部件11和背面侧连接部件12所施加应力变为最大位置(对置的表面3a和背面3b之间的中间部位)的位置上。因此,即使设置这种层间密封材料24,也难于引起由温度循环导致的表面侧连接部件11和背面侧连接部件12接合部分的破坏。
参考图2(a),在固体装置2接合半导体芯片3的侧面上,形成膜状的固体装置侧连接部件13,其用于电连接且机械接合半导体芯片3。固体装置侧连接部件13的宽度比半导体芯片3表面侧连接部件11的宽度更宽。
在固体装置2和半导体芯片3之间,使固体装置侧连接部件13和一个半导体芯片3的表面侧连接部件11电连接且机械接合。在垂直往下看固体装置2和半导体芯片3的俯视图中,表面侧连接部件11所占有的区域被完全包含在固体装置侧连接部件13所占有的区域内。
除了没有形成贯通孔5、贯通电极7和背面侧连接部件12之外,半导体芯片15(参考图1)具有与半导体芯片3相同的结构。半导体芯片15的表面(形成功能元件4的面)面向固体装置2一侧。半导体芯片15的表面侧连接部件11与邻接的半导体芯片3的背面侧连接部件12接合。替代半导体芯片15,也可以配置如半导体芯片3那样形成了贯通电极7和背面侧连接部件12的半导体芯片。
参考图1、图2(a)和图2(b),通过上述结构,各个半导体芯片3、15所包括的功能元件4通过介入布线部件17、贯通电极7、表面侧连接部件11、背面侧连接部件12、固体装置侧连接部件13、固体装置、外部连接用的焊盘2P、焊接线23以及布线基板21被电连接到规定的金属球22。
图3A~图3D是用于说明图1、图2(a)和图2(b)所示半导体装置1制造方法的图解截面图。
首先,准备图1、图2(a)和图2(b)所示固体装置2和半导体芯片3、15。背面侧连接部件12例如能够通过非电解电镀形成。此时,对在背面3b一侧中在贯通电极7上形成凹部分的半导体基板8,通过从背面3b施加非电解电镀,能够在贯通电极7上选择地形成背面侧连接部件12。背面侧连接部件12的表面(与另一半导体芯片3的表面侧连接部件11之间的接合面)通过根据电镀时间等来控制背面侧连接部件12的膜厚,能够使得成为距背面3b深的位置。
半导体芯片3,通过在半导体晶片等的比较大的半导体基板上统一形成贯通电极7、表面侧连接部件11和背面侧连接部件12等之后,将该半导体基板分片成半导体基板8而获得。同样,半导体芯片15通过在半导体晶片等的比较大的半导体基板上统一形成表面侧连接部件11之后,将该半导体基板分片成半导体基板8而获得。
接合之前的表面侧连接部件11和背面侧连接部件12的最表面优选由金构成。例如,当表面侧连接部件11主要由金构成、背面侧连接部件12主要由铜构成时,优选在背面侧连接部件12的最表面上形成金薄膜。
接着,以使形成固体装置侧连接部件13的面(以后称为“表面”)2a朝上的状态将固体装置2几乎水平地放置在焊接台面31上。通过能够吸引保持半导体芯片3、15的焊接工具32,逐个吸引保持半导体芯片3、15而层叠在固体装置2上。
首先,通过焊接工具32吸引第一级半导体芯片3(以后称为“第一半导体芯片3F”)的背面3b。由此,以几乎水平且表面3a朝下的状态保持第一半导体芯片3F。
图4是放大表示焊接工具32和半导体芯片3之间接触部分附近的图解截面图。
焊接工具32与半导体芯片3接触的面几乎是平坦的。由于半导体芯片3的背面3b(背面保护膜10的表面)是平坦的,半导体芯片3除了开口10a部分之外能够用几乎整个背面3b与焊接工具32接触。因此,半导体芯片3的背面3b几乎均匀受到由焊接工具32对半导体芯片3施加的力。
背面侧连接部件12的接合面(上端面)由于在距背面3b深度为D1的位置上,因此背面侧连接部件12不接触焊接工具32。因此,背面侧连接部件12的表面不会因与焊接工具32的接触导致被污染。
参考图3A。接着,移动焊接工具32,使焊接台面31上装载的固体装置2的表面2a和第一半导体芯片3F的表面3a相面对,使固体装置侧连接部件13和对应的表面侧连接部件11位置对准。
通过在固体装置2和第一半导体芯片3F之间插入能够观察固体装置2表面2a和第一半导体芯片3F表面3a的识别摄像机来实施位置对准。此时,利用了在固体装置2的避开与半导体芯片3相面对的部分的区域上预先形成的对准标记。
通过位置对准,使得在垂直往下看固体装置2和第一半导体芯片3F的俯视图中,表面侧连接部件11所占有的区域被完全包含在固体装置侧连接部件13所占有的区域内。
位置对准结束之后,通过使焊接工具32下降,使第一半导体芯片3F的表面侧连接部件11以合适的重量按压在固体装置侧连接部件13上(参考图3B)。由此,使固体装置侧连接部件13和表面侧连接部件11接合,实现固体装置2和第一半导体芯片3F之间的机械接合和电连接。
此时,通过使焊接工具不与背面侧连接部件12接触,不会使背面侧连接部件12变形(参考图4)。因此,不会使邻接的2个背面侧连接部件12电短路。就是说,根据本制造方法,能够制造出难于发生由背面侧连接部件12引起不良短路的半导体装置1。
焊接工具32可以是能够产生超声波振动的装置,也可以是能够给所保持的半导体芯片加热的装置(参考图18)。在前者情况下,根据需要,通过介入第一半导体芯片3F,由焊接工具32在固体装置侧连接部件13和表面侧连接部件11的接触部分(接合部分)上施加超声波振动。
通过使焊接工具32不与背面侧连接部件12接触,这种超声波振动不会像现有技术半导体装置101制造方法的情况那样因与焊接工具122接触导致背面侧连接部件112变形(参考图31(b))而产生衰减。因此,通过使超声波振动良好地在固体装置侧连接部件13和表面侧连接部件11之间的接触部分(接合部分)上传播,使固体装置侧连接部件13和表面侧连接部件11牢固地接合。在固体装置2的表面2a和第一半导体芯片3F的表面3a之间确保间隙。
当固体装置侧连接部件13和表面侧连接部件11之间的接合结束之后,解除由焊接工具32引起的第一半导体芯片3F的吸引保持。
接着,通过焊接工具32,与第一级半导体芯片3F的情况相同,吸引保持第二级半导体芯片3(以后称为“第二半导体芯片3S”)。然后,通过移动焊接工具32,使固体装置2上所接合的第一半导体芯片3F的背面3b与焊接工具32上所保持的第二半导体芯片3S的表面3a相面对。
接着,使第一半导体芯片3F的背面侧连接部件12和第二半导体芯片3S的表面侧连接部件11位置对准。该状态被示于图3C中。与固体装置2和第一半导体芯片3F之间位置对准的情况相同,通过识别摄像机来实施位置对准。通过使对准标记形成于固体装置2的避开了与半导体芯片3之间相面对部分的区域上,即使在第一半导体芯片3F被接合到固体装置2上之后,也能够通过识别摄像机识别该对准标记。
图5是放大表示第一半导体芯片3F和第二半导体芯片3S之间相面对部分的图解截面图。
接合在固体装置2或者半导体芯片3上之前的表面侧连接部件11的从表面3a(表面保护膜9的表面)突出的突出高度H1INI比接合后的表面侧连接部件11的突出高度H1(参考图2(b))大,因此,也比背面侧连接部件12之接合面(上端面)距背面3b(背面保护膜10的表面)的深度D1大。
接合前的表面侧连接部件11的形状和大小以及凹部分14的形状和容积,被设定成在表面侧连接部件11和背面侧连接部件12的接合结束时刻,让表面侧连接部件11的大部分被容纳于凹部分14内的状态(参考图2(b))。由此,表面侧连接部件11即使在与背面侧连接部件12接合时发生变形,也不会发生因该变形使表面侧连接部件11向侧方(沿着表面3a的方向)膨胀而与邻接的其他表面侧连接部件11电短路(短路)。
通过位置对准,使得在垂直往下看第一和第二半导体芯片3F、3S的俯视图中,第二半导体芯片3S的表面侧连接部件11所占有的区域被完全包含在第一半导体芯片3F的背面侧连接部件12所占有的区域内(凹部分14内)。
接着,通过使焊接工具32下降,使第二半导体芯片3S的表面侧连接部件11和第一半导体芯片3F的背面侧连接部件12接触并相互按压。此时,通过使表面侧连接部件11由比背面侧连接部件12更容易变形的材料构成,与背面侧连接部件12相比,表面侧连接部件11具有更大的变形。
在垂直往下看第一和第二半导体芯片3F、3S的俯视图中,即使由于该表面侧连接部件11所占有的区域被包含在该背面侧连接部件12所占有的区域中,即该表面侧连接部件11比该背面侧连接部件12的宽度更细,该表面侧连接部件11也发生大的变形。由此,表面侧连接部件11和背面侧连接部件12的接触部分面积增大,表面侧连接部件11和背面侧连接部件12被良好接合。
而且,由于第一半导体芯片3F的背面侧连接部件12不会被焊接工具32污染,因此也可良好地实现该接合。
这里,背面侧连接部件12由于以膜状(薄的)形成在贯通电极7上,因此与以厚柱状所形成的表面侧连接部件11相比,其不能够发生大的变形。由于背面侧连接部件12的周边部被形成为使得接触沿着贯通孔5内壁所形成的阻挡金属层6B,背面侧连接部件12要变形,背面侧连接部件12必须进入阻挡金属层6B和表面侧连接部件11之间的间隙中。但是,由金属等固体构成的背面侧连接部件12不容易进入这种狭小间隙。
因此,如果背面侧连接部件12采用比表面侧连接部件11容易变形的材料构成时,则表面侧连接部件11和背面侧连接部件12双方的变形量变小,不能实现良好的接合。
接合时,在表面侧连接部件11和背面侧连接部件12两者变形量小的情况下,有可能在那些接触部分附近发生应力集中,使处于半导体基板8和贯通电极7之间的阻挡金属层6B和绝缘膜6I破坏(贯通电极结构破坏)。这种情况下,由于在贯通电极7和半导体基板8之间的漏电流以及构成贯通电极7的金属原子向半导体基板8扩散,招致元件特性的劣化。
接着,在垂直往下看第一和第二半导体芯片3F、3S的俯视图中,第二半导体芯片3S表面侧连接部件11所占有区域未包含在第一半导体芯片3F背面侧连接部件12所占有区域中的情况将产生下述问题。
例如,在表面侧连接部件11所占有区域是未包含于凹部分14(贯通孔5)所占有区域中那样的大区域的情况下,表面侧连接部件11若变形则不能够进入凹部分14的内部。此时,在第一半导体芯片3F背面3b侧之凹部分14(开口10a)边缘附近,裂纹(以后称为“芯片裂纹”)有可能进入背面保护膜10、阻挡金属层6B、绝缘膜6I以及半导体基板8。
另一方面,在有关本实施方式的制造方法中,通过使表面侧连接部件11由比背面侧连接部件12更容易变形的材料构成以及在垂直往下看第一和第二半导体芯片3F、3S的俯视图中,使第二半导体芯片3S的表面侧连接部件11所占有区域包含于第一半导体芯片3F的背面侧连接部件12所占有区域中,可以不让上述这些问题发生。
当表面侧连接部件11和背面侧连接部件12接合时,根据需要,可通过焊接工具32对接合部分施加超声波振动。与固体装置侧连接部件13和表面侧连接部件11的接合情况相同,通过使背面侧连接部件12不因与焊接工具接触而变形,使得超声波振动不衰减。因此,通过使超声波振动良好传递到表面侧连接部件11和背面侧连接部件12之间的接触部分(接合部分),可使表面侧连接部件11和背面侧连接部件12良好地接合。
由此,实现了第一和第二半导体芯片3F、3S之间的机械接合和电连接。表面侧连接部件11的从表面3a突出的突出高度因接合时的变形导致变成比H1INl还小的H1。这里,设定接合负荷等接合条件,使得即使表面侧连接部件11变形,在第一半导体芯片3F背面3b和第二半导体芯片3S表面3a之间也可确保间隙S(参考图2(b))。
接合结束后,解除由焊接工具32对第二半导体芯片3S的吸引保持。
同样,在第二半导体芯片3S上接合第三级半导体芯片3,并且在该第三级半导体芯片3上接合半导体芯片15。
如上述,层间密封材料24可以在固体装置2和半导体芯片3、15接合(层叠)之前形成,也可以在接合后形成。
然后,在布线基板21的形成了未图示电极焊盘的面的大致中央部位上接合固体装置2的与表面2a相反的面(背面)2b(参考图1)。接着,通过焊接线23连接固体装置2之外部连接用焊盘2P和布线基板21的电极焊盘。
接着,通过注模成形用密封树脂25密封半导体芯片3、15、固体装置2、焊接线23、和布线基板21的在固体装置侧的面。之后,在与布线基板21之固体装置2相反面的规定位置上接合金属球22,由此获得图1所示的半导体装置1。
在上述制造方法中,在将半导体芯片3、15接合到固体装置2上之前,可以将固体装置2接合到布线基板21上。这种情况下,将接合了固体装置2的布线基板21以使固体装置2向上的状态安装在焊接台面31上,并且与上述方法相同,能够将各个半导体芯片3、15接合到该状态的固体装置2上。
图6(a)到图6(c)是表示固体装置2上所层叠的多个半导体芯片中表面侧连接部件11和贯通电极7之配置的图解截面图,其表示将固体装置2和半导体芯片3接合时的状态。在图6(a)到图6(c)所示截面中,与图1、图2(a)、图3A到图3D所示截面相比,出现了更多的贯通电极7和表面侧连接部件11。在图6(a)到图6(c)中,尽管背面侧连接部件12省略了图示,但可假设其形成于各个贯通电极7的背面3b侧。
在图6(a)所示截面中,贯通电极7出现在第一和第二半导体芯片3F、3S周边部(两端部附近)的2个位置和第二半导体芯片3F的中央部位上。另一方面,表面侧连接部件11被接合到第一和第二半导体芯片3F、3S周边部所设置的贯通电极7以及第二半导体芯片3S表面3a中央部位,不接合到第一半导体芯片3F中央部位所设置的贯通电极7。
第二半导体芯片3S的各个表面侧连接部件11被设置于与第一半导体芯片3F各个贯通电极7对应的位置。需要将这些表面侧连接部件11与对应贯通电极7分别电连接。
在固体装置2的表面2a上,在与第一半导体芯片3F的表面侧连接部件11对应的位置上设置固体装置侧连接部件13。
这里,当第一半导体芯片3F的厚度薄到例如50μm时,第一半导体芯片3F例如在接合时由于温度变化会因第一半导体芯片3F自身的热膨胀/收缩而变得容易弯曲(翘曲)。因此,在第一半导体芯片3F的表面3a中,当多个表面侧连接部件11没有被均匀配置时,例如,如图6(a)所示,在偏向于第一半导体芯片3F周边部配置的情况下,将在第一半导体芯片3F上产生弯曲。本例中,第一半导体芯片3F由于其中央部位没有来自下方的支撑,因此该部分向下弯曲(翘曲)。
由此,在第一半导体芯片3F的贯通电极7中,应该接合第二半导体芯片3S的表面侧连接部件11的部分(背面侧连接部件12表面)的平面性(complanarity)变坏。因此,在第一和第二半导体芯片3F、3S中,尽管能够将周边部所设置的贯通电极7和周边部所设置的表面侧连接部件11接合,但存在中央部所设置的贯通电极7和中央部所设置的表面侧连接部件11不能接触以及不能电连接的情况。图6(a)示出了由于这个原因使第一半导体芯片3F中央部所设置的贯通电极7和第二半导体芯片3S中央部所设置的表面侧连接部件11不能够电连接的状态。
即使在第二半导体芯片3S接合前第一半导体芯片3F没有弯曲时,当将第二半导体芯片3S接合到第一半导体芯片3F上时,如果将第二半导体芯片3S中央部的表面侧连接部件11按压在第一半导体芯片3F中央部的贯通电极7上,由于第一半导体芯片3F要弯曲,因此这些表面侧连接部件11和贯通电极7不会良好地接合。
而且,当第一半导体芯片3F的中央部向下下降时,由于在该部分,固体装置2和第一半导体芯片3F之间的间隙变窄,因此将液态的层间密封材料24注入该间隙变难了。
因此,如图6(b)所示,在第一半导体芯片3F的表面3a中,在与中央部的贯通电极7相对应的位置上设置了虚拟(dummy)表面侧连接部件11D,其具有与表面侧连接部件11几乎相同的突出高度。这种情况下,在固体装置2的表面2a中,在与虚拟表面侧连接部件11D相对应的位置上也设置了虚拟固体装置侧连接部件13D,其具有与固体装置侧连接部件13几乎相同的突出高度。虚拟表面侧连接部件11D在固体装置2和第一半导体芯片3F之间不提供电连接。因此,在第一半导体芯片3F中,在虚拟表面侧连接部件11D和贯通电极7之间可以安装绝缘膜。
因此,由于第一半导体芯片3F的中央部由虚拟表面侧连接部件11D来自下部的支撑,因此第一半导体芯片3F在与第二半导体芯片3S接合前和接合时变得难于弯曲。由此,能够使第一半导体芯片3F中央部所设置的贯通电极7和第二半导体芯片3S中央部所设置的表面侧连接部件11接触和电连接。而且,固体装置2和第一半导体芯片3F之间的间隙由于在第一半导体芯片3F中央部附近不变窄,因此能够容易地注入液态的层间密封材料24。
将另一半导体芯片3(以后称为“第三半导体芯片3T”)接合到第二半导体芯片3S上的情况也能够假设为同样的结构。
图6(c)表示将三个半导体芯片3层叠接合到固体装置2上的情况。在图6(c)所示截面中,贯通电极7出现在第一到第三半导体芯片3F、3S,3T周边部(两端部附近)的2个位置和第二半导体芯片3S的中央部位上。另一方面,表面侧连接部件11被接合到第一到第三半导体芯片3F、3S,3T周边部所设置的贯通电极7以及第三半导体芯片3T表面3a中央部位。
第二半导体芯片3S的各个表面侧连接部件11被设置于与第一半导体芯片3F各个贯通电极7对应的位置,第三半导体芯片3T的各个表面侧连接部件11被设置于与第二半导体芯片3S各个贯通电极7对应的位置。需要将这些表面侧连接部件11与对应贯通电极7分别电连接。
在第一和第二半导体芯片3F、3S的表面3a中央部、在与第三半导体芯片3T中央部的表面侧连接部件11相对应的位置上分别设置虚拟表面侧连接部件11D,其具有与各个半导体芯片3F、3S所设置的表面侧连接部件11几乎相同的突出高度。
对于第一和第二半导体芯片3F、3S,其周边部和中央部被来自下方的由在其各个表面3a上几乎均匀(以几乎恒定密度)配置的表面侧连接部件11和虚拟表面侧连接部件11D所支撑。在第二半导体芯片3S中,在按压第三半导体芯片3T之表面侧连接部件11的贯通电极7(背面侧连接部件12)的下方,必定存在表面侧连接部件11或者虚拟表面侧连接部件11D。
根据上述,在第三半导体芯片3T接合前和接合时,第二和第一半导体芯片3S,3F不会弯曲。因此,在能够将第三半导体芯片3T中央部的表面侧连接部件11和第二半导体芯片3S中央部的贯通电极7电连接的同时,还能够容易地将液态层间密封材料24注入到固体装置2和第一到第三半导体芯片3F、3S,3T的间隙中。
这样,优选地,表面侧连接部件11和虚拟表面侧连接部件11D被几乎均匀地(以几乎恒定的密度)配置在各个半导体芯片3的表面3a上。由此,半导体芯片3由于被表面侧连接部件11和虚拟表面侧连接部件11D在面内方向上几乎被均匀地支撑,因此能够使得不会弯曲(弯曲少)。
相对于任意半导体芯片3的表面侧连接部件11,在其下(固体装置2侧)具有的整个半导体芯片3的对应位置上,优选设置表面侧连接部件11或者虚拟表面侧连接部件11D。由此,能够使具有按压表面侧连接部件11的贯通电极7(背面侧连接部件12)的半导体芯片3不弯曲,能够使该表面侧连接部件11和该贯通电极7良好地接合。
图7(a)和图7(b)是表示本发明第二实施方式半导体装置结构的图解截面图。图7(a)和图7(b)中,对于与图1、图2(a)和图2(b)所示各个部分相对应的部分采用与图1、图2(a)和图2(b)相同的参考标记并省略说明。图7(a)示出了该半导体装置的整体,图7(b)放大示出了邻接的2个半导体芯片附近。
参考图7(a),代替图1、图2(a)和图2(b)所示半导体装置1的3个半导体芯片3,本半导体装置41包括从固体装置2侧开始被顺序配置的3个半导体芯片43、44、45。半导体芯片43、44、45分别具有贯通电极47、48、49。在垂直往下看半导体芯片43、44、45的俯视图中,各个半导体芯片43、44、45的贯通电极47、48、49与另一半导体芯片43、44、45的贯通电极47、48、49被配置成不重叠。
图7(b)表示半导体芯片43和半导体芯片44的相面对部分。贯通孔5内几乎由贯通电极47,48完全填满。在半导体芯片44的表面44a侧,表面侧连接部件11被接合在贯通电极48上,表面侧连接部件11从表面44a中突出。
在半导体芯片43的背面43b侧,贯通电极47的端面和半导体基板8的表面变成几乎拉平,贯通电极47所连接的重新布线40被形成在该面上。在半导体基板8的背面43b侧,形成了背面保护膜46,使得覆盖半导体基板8和重新布线40。背面保护膜46的厚度比重新布线40的厚。
在半导体基板8的背面43b侧(重新布线40和背面保护膜46之间),形成除了贯通孔5部分之外在整个面上的绝缘膜(未图示)。由此,使重新布线40和半导体基板8电绝缘。在该绝缘膜和重新布线40之间,形成了阻挡金属层(未图示),使得在垂直往下看半导体基板8的俯视图中,其几乎与重新布线40重叠。因此,即使重新布线40是由容易向半导体基板8扩散的金属原子构成时,也能够防止(抑制)这种金属原子向半导体基板8的扩散。
在背面保护膜46上形成开口46a。在该开口46a内露出一部分重新布线40。重新布线40从开口46a的露出部分变成背面侧连接部件42。背面保护膜46的表面(半导体芯片43的背面43b)除开口46a之外均为平坦。
背面保护膜46与半导体装置1的背面保护膜10相同由电绝缘材料构成。通过表面保护膜9和背面保护膜46,除了表面侧连接部件11和背面侧连接部件42之外,整个半导体基板8都被电绝缘。重新布线40通过背面保护膜46在物理上被保护。
半导体芯片43、44、45除了贯通电极47、48、49的形成位置不同之外具有同样的结构。
表面侧连接部件11由比背面侧连接部件42(重新布线40)更容易变形(柔软)的材料构成。在垂直往下看半导体芯片43、44的俯视图中,半导体芯片44的表面侧连接部件11所占有的区域几乎被完全包含在半导体芯片43的背面侧连接部件42所占有的区域内。
在半导体芯片43中,背面侧连接部件42的上面成为用于与半导体芯片44接合的接合面,该接合面在距背面43b(背面保护膜46表面)深度为D2的位置。由开口46a在背面43b上形成了凹部分50,背面侧连接部件42的接合面构成凹部分50的底部。在半导体芯片44中,表面侧连接部件11以距表面44a(表面保护膜9的表面)的突出高度H2突出。突出高度H2比深度D2大。
半导体芯片44的表面侧连接部件11被接合到半导体芯片43的背面侧连接部件42。由此,半导体芯片43和半导体芯片44在机械接合的同时被电连接。半导体芯片43的背面侧连接部件42的接合面(和半导体芯片44的表面侧连接部件11之间的接合部分)在凹部分50内。在表面侧连接部件11和凹部分50(开口46a)内侧壁之间形成了凹部分内间隙18。
与半导体芯片43、44的情况相同进行半导体芯片44和半导体芯片45的接合。
该半导体装置41能够用与图1、图2(a)和图2(b)所示半导体装置1相同的方法制造。半导体芯片43、44、45能够由焊接工具32吸引保持其背面43b而与固体装置2和另一半导体芯片43、44接合。
图8是放大表示焊接工具32和半导体芯片43之间接触部分附近的图解截面图。
由于焊接工具32接触半导体芯片43的面和半导体芯片43的背面43b(背面保护膜46的表面)是平坦的,因此半导体芯片43除了开口46a部分之外以几乎整个背面43b接触焊接工具32。由此,半导体芯片43的整个背面3b几乎均匀地受到由焊接工具32对半导体芯片43施加的力。
背面侧连接部件42的接合面由于在距背面3b深度为D2的位置上,因此背面侧连接部件42不接触焊接工具32。因此,背面侧连接部件42的表面不会因与焊接工具32的接触导致被污染,也不会发生因背面侧连接部件42变形使邻接的2个背面侧连接部件42电短路。
而且,通过使背面侧连接部件42不变形,当从焊接工具32对半导体芯片43、44、45提供超声波振动时,超声波振动不发生大的衰减而传递到接合部分(半导体芯片43、44、45的表面侧连接部件11与固体装置2的固体装置侧连接部件13或者半导体芯片43、44的背面侧连接部件42之间的接触部分等)。由此,使半导体芯片43、44的表面侧连接部件11与固体装置2的固体装置侧连接部件13或者半导体芯片43的背面侧连接部件42良好地接合。
图9(a)和图9(b)是表示在将半导体芯片44接合到固体装置2所接合的半导体芯片43上时的状态的图解截面图。图9(a)表示固体装置2和半导体芯片43、44的整体,图9(b)放大表示半导体芯片43的背面43b和半导体芯片44的表面44a之间的相面对部分。
参考图9(b),固体装置2和半导体芯片43等接合之前表面侧连接部件11的从表面44a(表面保护膜9的表面)突出的突出高度H2INI比接合后表面侧连接部件11的突出高度H2(参考图7(a)和图7(b))大,因此,也比背面侧连接部件42之接合面距背面43b(背面保护膜46的表面)的深度D2大。
通过位置对准,使得在垂直往下看半导体芯片43、44的俯视图中,表面侧连接部件11所占有的区域被完全包含在背面侧连接部件42所占有的区域内(凹部分50内)。
接着,通过使焊接工具32下降,使表面侧连接部件11和背面侧连接部件42接触并相互按压接合。当表面侧连接部件11和背面侧连接部件42接合时,根据需要,可通过焊接工具32对接合部分施加超声波振动。这样,使半导体芯片43的背面侧连接部件42和半导体芯片44的表面侧连接部件11良好接合。
图10是表示本发明第三实施方式半导体装置结构的图解截面图。图10中,对于与图1、图2(a)和图2(b)所示各个部分相对应的部分采用与图1、图2(a)和图2(b)相同的参考标记并省略说明。
该半导体装置51尽管具有与图1、图2(a)和图2(b)所示半导体装置1类似的结构,但其具有半导体芯片53替代半导体芯片3。
半导体芯片53尽管具有与半导体芯片3类似的结构,但在其背面保护膜10上形成了树脂材料层55。树脂材料层55尽管优选由氟化乙烯树脂(4氟化乙烯树脂)或者聚酰亚胺构成,但也可以由环氧树脂、丙稀树脂等构成。当树脂材料层55由聚酰亚胺等电绝缘性高的材料构成时,背面保护膜10可以用树脂材料层55替用。就是说,这种情况下,可以不另外设置背面保护膜10。
在树脂材料层55上形成开口55a,使得在垂直往下看半导体芯片53的俯视图中,几乎与背面保护膜10的开口10a重叠。树脂材料层55的表面除了开口55a部分之外大致成平坦。在背面侧连接部件12的上面构成了用于与另一半导体芯片53接合的接合面。该接合面处于距半导体芯片53背面53b(树脂材料层55表面)深度为D3的位置,在背面侧连接部件12上形成了凹部分54。
表面侧连接部件11的从表面53a突出的突出高度H3比深度D3大。
这种半导体装置51能够用与半导体装置1制造方法(参考图3A到图3D)相同的方法制造,半导体芯片53能够通过用焊接工具32保持和接合到固体装置2上或者与固体装置2接合的另一半导体芯片53上。
图11是表示半导体芯片53和焊接工具32之间接触部分附近的图解截面图。
半导体芯片53其背面53b被吸引保持在焊接工具32上,使树脂材料层55和焊接工具32接触。
接合时,当从焊接工具32向半导体芯片53施加超声波振动时,有时在这些接触面内焊接工具32和半导体芯片53会错开。
如半导体装置1之半导体芯片3(参考图2(b))那样,当在背面3b上不形成树脂材料层55时,这样做有时会因焊接工具32和半导体芯片3摩擦而在半导体芯片3上产生芯片裂纹。当背面保护膜10由氮化硅和氧化硅等脆性材料构成时,这种裂纹会进入背面保护膜10中。
在半导体基板8由硅构成的情况下,有时在半导体芯片3、53或者半导体装置1、51制造工序(例如划线(scribe)工序)中产生的硅的微小片(以后称为“硅屑”)会附着在焊接工具122或者半导体芯片3、53的背面3b、53b上。此时,如果通过焊接工具32吸引保持半导体芯片3、53,则在焊接工具32和半导体芯片3、53之间有时会夹有硅屑。
如半导体芯片3,当在背面3b上不形成树脂材料层55时,在具有硅屑的状态下,如果通过焊接工具32对半导体芯片3施加力,则有时通过该硅屑会在半导体芯片3背面3b附近(例如背面保护膜10)进入裂纹。
与此相反,如半导体芯片53,当在背面53b上形成了树脂材料层55时,焊接工具32接触该树脂材料层55,而不直接接触背面保护膜10等半导体芯片53由脆性材料构成的部分。由于树脂材料层55具有弹性和延展性,因此即使在焊接工具32和树脂材料层55之间发生错位,也不会将裂纹引入到半导体芯片53(树脂材料层55和背面保护膜10)上。
即使在焊接工具32和半导体芯片53之间夹有硅屑时,通过硅屑附近树脂材料层55变形,能够缓解局部应力集中,从而不会使裂纹进入半导体芯片53。
图12是表示本发明第四实施方式半导体装置结构的图解截面图。图12中,对于与图1、图2(a)和图2(b)所示各个部分相对应的部分采用与图1、图2(a)和图2(b)相同的参考标记并省略说明。
该半导体装置61具有与图1、图2(a)和图2(b)所示半导体装置1类似的结构,包括半导体芯片63,替代半导体芯片3。半导体芯片63具有与半导体芯片3类似的结构,在表面63a侧,在贯通电极7上设置了扁平的球状连接部件即表面侧连接部件66。表面侧连接部件66例如由金构成。
距半导体芯片63表面63a(表面保护膜9表面)之表面侧连接部件66的突出高度H4比距背面侧连接部件12的上端面(用于与另一半导体芯片63接合的接合面)之背面63b(背面保护膜10的表面)的深度D4大。在邻接的2个半导体芯片63之间,使一个半导体芯片63的表面侧连接部件66和另一个半导体芯片63的背面侧连接部件12相接合。
该半导体装置61能够用与半导体装置1制造方法(参考图3A到图3D)类似的方法制造。
图13是用于说明半导体装置61制造方法的图解截面图,其表示了接合在固体装置2上的半导体芯片63的背面63b和焊接工具32所保持的半导体芯片63的表面63a之间的相面对部分。
表面侧连接部件66是通过使用引线焊接技术所形成的所谓球形凸块。接合前的表面侧连接部件66在扁平球状部分的前端具有直径比该球状部分66S还小的短线状的突起66W。突起66W距表面63a的前端高度H4INI比接合后表面侧连接部件66的从表面63a突出的突出高度H4大。球状部分66S在与突起66W连接部的周围具有平坦面66F。
这种形状的表面侧连接部件66能够通过下述方法形成。首先,通过使用安装了能够插通焊接线之毛细管的线焊机,使焊接线(当形成由金构成的表面侧连接部件66时,为金构成的焊接线)从毛细管前端仅仅突出适当的长度。然后,用焊枪熔化焊接线的该突出部形成球形状。使得球形状部分的最大宽度比凹部分14(开口10a)的宽度小。
接着,移动毛细管,使该球形状部分压焊在半导体芯片63表面63a中的贯通电极7上。此时,通过使球形状部分按压在毛细管的前端而形成平坦面66F。最后,在球形状部分(球状部分66S)的附近切断焊接线,获得在贯通电极7上所接合的表面侧连接部件66。切断的球状部分66S侧所剩余的焊接线构成突起66W。
接合表面侧连接部件66和背面侧连接部件12时,表面侧连接部件66前端具有的突起66W按压背面侧连接部件12。焊接线状的突起66W容易变形而能够吸收所施加的力。因此,能够防止背面侧连接部件12和其附近的应力集中,能够防止发生芯片裂纹特别是在绝缘膜6I和阻挡金属层6B中发生裂纹(贯通电极结构的破坏)。
图14是表示本发明第五实施方式半导体装置结构的图解截面图。图14中,对于与图1、图2(a)和图2(b)所示各个部分相对应的部分采用与图1、图2(a)和图2(b)相同的参考标记并省略说明。
该半导体装置71具有与图1、图2(a)和图2(b)所示半导体装置1类似的结构,包括半导体芯片73而替代半导体芯片3。半导体芯片73具有与半导体芯片3类似的结构,在半导体芯片73的背面73b侧,在贯通电极7上设置了扁平的球状连接部件即背面侧连接部件72,替代背面侧连接部件12。
就是说,在图12和图13所示半导体装置61中,球状连接部件即表面侧连接部件66设置在半导体芯片63的表面63a侧,与此相反,在该半导体装置71中,球状连接部件即背面侧连接部件72设置在半导体芯片73的背面73b侧。
背面侧连接部件72的宽度比凹部分14的宽度小,背面侧连接部件72与凹部分14内侧壁留出间隔配置。
背面侧连接部件72配置在贯通孔5内(贯通电极7上的凹部分14内),背面侧连接部件72的上面成为用于与另一半导体芯片73接合的接合面。该接合面在距半导体芯片73背面73b的深度为D5的位置。表面侧连接部件11的从表面73a(表面保护膜9表面)突出的突出高度H5比背面侧连接部件72接合面距背面73b(背面保护膜10表面)的深度D5大。在邻接的2个半导体芯片73之间,接合了一个半导体芯片73的表面侧连接部件11和另一个半导体芯片73的背面侧连接部件72。
这种半导体装置71能够用与半导体装置61制造方法(参考图13)类似的方法制造。
图15是用于说明半导体装置71制造方法的图解截面图,其表示了固体装置2侧的半导体芯片73的背面73b和焊接工具32所保持的半导体芯片73的表面73a之间的相面对部分。
背面侧连接部件72是通过使用引线焊接技术所形成的所谓球形凸块。接合前的背面侧连接部件72在扁平球状部分72S的前端具有直径比该球状部分还小的短焊接线状的突起72W。背面侧连接部件72(突起72W)的前端位置几乎处于包含背面73b的平面上。球状部分72S在与突起72W连接部的周围具有平坦面72F。
这种形状的背面侧连接部件72能够通过与半导体装置61表面侧连接部件66(参考图13)相同的方法制造。但是,由于需要将球状部分72S配置在凹部分14内,因此毛细管的宽度和球状部分72S的最大宽度都必须比凹部分14的宽度窄。
接合表面侧连接部件11和背面侧连接部件72时,背面侧连接部件72前端具有的突起72W按压表面侧连接部件11。焊接线状的突起72W容易变形而能够吸收所施加的力。与凹部分14的宽度相比,由于突起72W足够小,因此不会受到凹部分14内侧壁限制而能够变形。通过使球状部分728与凹部分14内侧壁留出间隔配置,因此与背面侧连接部件12(参考图2(b)和图5)相比,球状部分72S也容易变形。
根据上述,即使在背面侧连接部件72比表面侧连接部件11更容易变形的情况下,也能够防止背面侧连接部件72及其附近的应力集中,能够防止发生芯片裂纹特别是在绝缘膜6I和阻挡金属层6B中发生裂纹(贯通电极结构的破坏)。
图16(a)和图16(b)是表示本发明第六实施方式半导体装置结构的图解截面图。图16(a)和图1 6(b)中,对于与图1、图2(a)和图2(b)所示各个部分相对应的部分采用与图1、图2(a)和图2(b)相同的参考标记并省略说明。
该半导体装置81具有与图1、图2(a)和图2(b)所示半导体装置1类似的结构,包括半导体芯片83而替代半导体芯片3。图16(a)表示半导体装置81整体结构,图16(b)表示邻接的2个半导体芯片83的接合部分。
参考图16(a),半导体芯片83具有与半导体芯片3类似的结构,其包括表面侧连接部件86替代表面侧连接部件11。表面侧连接部件86包括由固相线温度(熔点)为60℃到370℃的焊锡材料构成的焊锡部分86S和由比焊锡部分86S更高固相线温度的金属(例如铜等高熔点金属)构成的高熔点金属部分86H。高熔点金属部分86H通过介入表面保护膜9的开口9a而连接到贯通电极7,其具有柱状外形和从半导体芯片83的表面83a(表面保护膜9的表面)突出。
在邻接的2个半导体芯片83之间,通过介入在它们之间所配置的焊锡部分86S将一个半导体芯片83的高熔点金属部分86H和另一个半导体芯片83的背面侧连接部件12接合(连接)。焊锡部分86S与高熔点金属部分86H的前端面和其附近侧面以及背面侧连接部件12表面的几乎整个面相接触。
半导体装置81还包括具有与半导体芯片15类似结构的半导体芯片(以后称为“最上层芯片”)83U(参考图16(a))以替代半导体装置1的半导体芯片15(参考图1)。最上层芯片83U除了不包括贯通孔5和贯通电极7之外,具有与半导体芯片83同样的结构,其包括在前端形成了焊锡部分86S的表面侧连接部件86。在半导体芯片83和最上层芯片83U之间,通过焊锡部分86S使半导体芯片83的背面侧连接部件12和最上层芯片83U的高熔点金属部分86H接合(连接)。
该半导体装置81能够按下述制造。
图17(a)和图17(b)是用于说明半导体装置81制造方法的图解截面图,其表示了对置的第一和第二半导体芯片83(以后分别称为“第一半导体芯片83F”、“第二半导体芯片83S”)。图17(a)表示固体装置2和第一与第二半导体芯片83F,83S的整体,图17(b)放大表示第一半导体芯片83F的背面83b和焊接工具32上所保持的第二半导体芯片83S的表面83a之间的相面对部分。
首先,与半导体装置1的制造方法相同,将固体装置2放置在焊接台面21上(参考图17(a))。然后,将第一级半导体芯片83(第一半导体芯片83F)以使其背面83b吸附到焊接工具32的状态保持。在焊接工具32的内部,假设将加热器插入到半导体芯片83的吸附面附近。在吸附保持第一半导体芯片83F时,不用加热器加热。
下面,使焊接工具32移动,使第一半导体芯片83F的表面83a和焊接台面31上装载的固体装置2的表面2a相对。接着,使固体装置侧连接部件13和与第一半导体芯片83F对应的表面侧连接部件86位置对准。
在该状态下,通过焊接工具32使第一半导体芯片83F下降,将第一半导体芯片83F设置在固体装置2上。此时,在第一半导体芯片83F上几乎不施加负荷。
接着,使另一半导体芯片83(第二半导体芯片83S)保持在焊接工具32上,与固体装置2上放置的第一半导体芯片83F相对。
参考图17(b),在接合前的表面侧连接部件86中,焊锡部分86S以膜状形成在高熔点金属部分86H的前端面上。在半导体芯片83的背面83b中,贯通电极7之凹部分14的容积要比因焊锡部分86S熔化所产生熔液的体积要足够的大。
在接合前的半导体芯片83中,距表面83a(表面保护膜9的表面)之表面侧连接部件86的突出高度H6INI比背面侧连接部件12距背面83b(背面保护膜10的表面)的深度D6大。在垂直往下看半导体芯片83的俯视图中,具有表面侧连接部件86所占有区域能够包含在背面侧连接部件12(凹部分14)所占有区域中的尺寸。通过位置对准,使得在该俯视图中,表面侧连接部件86所占有区域能被完全包含在背面侧连接部件12所占有区域内。
在该状态下,通过焊接工具32使第二半导体芯片83S下降,将第二半导体芯片83S放置在固体装置2上所放置的第一半导体芯片83F上。第二半导体芯片83S的表面侧连接部件86与第一半导体芯片83F的背面侧连接部件12接触。
同样,将第三级半导体芯片(以后称为“第三半导体芯片”)83暂时放置在第二半导体芯片83S上。在暂时放置任何一个半导体芯片83时,都不通过焊接工具32的加热器进行加热,在半导体芯片83上几乎不施加负荷。
在将半导体芯片83暂时放置在固体装置2和另一半导体芯片83上之前,也可以将焊剂转印在表面侧连接部件86的前端。此时,通过焊剂的粘附力,能够将固体装置侧连接部件13和背面侧连接部件12以及表面侧连接部件86暂时固定。
之后,一齐接合最上层芯片83U、半导体芯片83以及固体装置2。
图18是用于说明一齐接合最上层芯片83U、半导体芯片83以及固体装置2之方法的图解截面图。
首先,与半导体芯片83的情况相同,使最上层芯片83U保持在焊接工具32上。接着,通过在焊接工具32内部所插入的加热器H,将最上层芯片83U加热到为焊锡部分86S固相线温度或者以上并且为高熔点金属部分86H的固相线温度以下的温度。由此,通过熔化最上层芯片83U的焊锡部分86S来产生熔液。
在该状态下,使焊接工具32移动,使最上层芯片83U的表面侧连接部件86和第三半导体芯片83T的背面侧连接部件12接触,成为焊锡部分86S的熔液介于该背面侧连接部件12和最上层芯片83U的高熔点金属部分86H之间的状态。
来自焊接工具32的热也在第三、第二和第一半导体芯片83T、83S、83F上传播,各个半导体芯片83的焊锡部分86S也产生熔液。由此,也成为焊锡部分86S的熔液介于邻接的2个半导体芯片83之间、介于背面侧连接部件12和高熔点金属部分86H之间以及介于固体装置2的固体装置侧连接部件13和第一半导体芯片83F的高熔点金属部分86H之间的状态。通过使贯通电极7之凹部分14的容积比焊锡部分86S熔液的体积充分的大,焊锡部分86S的熔液不会从凹部分14中溢出。
由焊接工具32的加热在规定时间过去之后结束。由此,焊锡部分86S的熔液固化,使得固体装置侧连接部件13和背面侧连接部件12以及高熔点金属部分86H之间通过焊锡部分86S接合。
对于诸如焊锡部分86S量少的情况、接合温度高的情况以及接合时间长的情况,焊锡部分86S会因与固体装置侧连接部件13、背面侧连接部件12以及高熔点金属部分86H之间的合金化而消失。此时,在固体装置侧连接部件13和背面侧连接部件12以及高熔点金属部分86H之间,会通过由构成焊锡部分86S的金属原子、构成固体装置侧连接部件13或者背面侧连接部件12的金属原子、以及构成高熔点金属部分86H的金属原子所构成的合金层接合。
这样,固体装置侧连接部件13和背面侧连接部件12以及高熔点金属部分86H由于通过焊锡部分86S的熔化和固化而接合,因此在接合时,不需要加压半导体芯片83和最上层芯片83U。因此,与通过加压使固体装置侧连接部件13和背面侧连接部件12、72与表面侧连接部件11、66接合的情况(例如参考图3B和图3D)相比,其能够使芯片裂纹更难于产生。
在焊接台面31的内部也可以插入加热器,这种情况下,在通过焊接工具32的加热器H进行加热的同时,还可以同时进行通过焊接台面31之加热器的加热。
在仅仅介入最上层芯片83U的加热中,在下方半导体芯片83的焊锡部分86S没有充分熔化的情况下,每次接合各个半导体芯片83和最上层芯片83U时,都可以加热该半导体芯片83和最上层芯片83U。
而且,在将整个半导体芯片83和最上层芯片83U层叠在固体装置2上进行暂时放置之后,可以通过炉子或者回流炉加热来一齐进行固体装置2、半导体芯片83以及最上层芯片83U的接合(焊锡部分86S熔化)。这种情况下,在将固体装置侧连接部件13以及背面侧连接部件12与表面侧连接部件86接合时,在接合部分上,只增加了位于该接合部分之上的半导体芯片83和最上层芯片83U的重量。
之后,与半导体装置1制造方法相同,通过实施固体装置2和布线基板21之间接合以后的工序,获得图16(a)所示半导体装置81。
图19(a)和图19(b)是表示本发明第七实施方式半导体装置结构的图解截面图。
该半导体装置91具有与图16(a)和图16(b)所示半导体装置81类似的结构,包括半导体芯片93替代半导体芯片83。半导体芯片93具有与半导体芯片83类似的结构,包括表面侧连接部件96以替代表面侧连接部件86。
表面侧连接部件96包括由固相线温度为60℃到370℃的焊锡材料构成的焊锡部分96S和由比焊锡部分96S更高固相线温度的高熔点金属部分96H。高熔点金属部分96H通过介入表面保护膜9的开口9a而连接到贯通电极7,其从半导体芯片93的表面93a(表面保护膜9表面)中突出。
高熔点金属部分96H具有与开口9a相比开口9a外的尺寸宽度大的蘑菇形状的外形。在半导体芯片93的背面93b侧,在贯通电极7(背面侧连接部件12)上形成了凹部分94。在垂直往下看半导体芯片93的俯视图中,高熔点金属部分96H所占有区域比凹部分94和背面侧连接部件12所占有区域宽。
在半导体芯片93的背面93b侧(背面保护膜10上)形成了焊锡保护膜95。
在邻接的2个半导体芯片93之间,焊锡部分96S介于一个半导体芯片93的高熔点金属部分96H和另一个半导体芯片93的背面侧连接部件12之间。而且,在焊锡部分96S和背面侧连接部件12之间形成了包括构成焊锡部分96S之金属原子和构成背面侧连接部件12之金属原子的合金层92。高熔点金属96H和背面侧连接部件12通过介入焊锡部分96S和合金层92接合(连接)。
凹部分94内几乎由合金层92和焊锡部分96S填满。焊锡部分96S稍微扩展到凹部分94外部,使得覆盖高熔点金属部分96H的表面。
半导体装置91包括与半导体装置81的最上层芯片83U(参考图16(a))相当的最上层芯片93U(参考图19(a))。最上层芯片93U除了不包括贯通孔5和贯通电极7之外,具有与半导体芯片93相同的结构,包括在焊锡部分96S前端形成的表面侧连接部件96。
该半导体装置91能够用与半导体装置81制造方法(参考图17(a)和图17(b))相同的方法制造。固体装置侧连接部件13和背面侧连接部件12以及表面侧连接部件96能够通过焊锡部分96S熔化和固化而接合。
图20(a)和图20(b)是用于说明半导体装置91制造方法的图解截面图。图20(a)和图20(b)表示了在固体装置2上放置的半导体芯片93(以后称为“第一半导体芯片93F”)、以及焊接工具32上所保持的与第一半导体芯片93F对置的半导体芯片93(以后称为“第二半导体芯片93S”)。
图20(a)表示固体装置2和第一与第二半导体芯片93F、93S的整体,图20(b)放大表示第一半导体芯片93F的背面93b和焊接工具32上所保持的第二半导体芯片93S的表面93a之间的相面对部分。
参考图20(b),在与固体装置侧连接部件13或者背面侧连接部件12接合之前的表面侧连接部件96中,焊锡部分96S具有从表面93a以凸状突出的半球形状,被连接到高熔点金属部分96H。在垂直往下看半导体芯片93的俯视图中,焊锡部分96S所占有区域几乎与高熔点金属部分96H所占有区域重叠。因此,在该俯视图中,焊锡部分96S所占有区域比凹部分94所占有区域宽。
背面侧连接部件12的上面构成用于与另一半导体芯片接合的接合部分。该接合部分位于距背面93b的深度D7的位置。焊锡部分96S的体积稍微比凹部分94的容积大。只要满足该条件,表面侧连接部件96距表面93a的突出高度H7INI也可以比深度D7小。
在第一半导体芯片93F的背面侧连接部件12和第二半导体芯片93S的表面侧连接部件96位置对准之后,使焊接工具32下降,使第二半导体芯片93S放置在第一半导体芯片93F上。此时,半导体芯片93不通过焊接工具32加压,第二半导体芯片93S的表面侧连接部件96(焊锡部分96S)的前端部成为插入到第一半导体芯片93F的凹部分94内的状态。
同样,将另一半导体芯片(以后称为“第三半导体芯片”)93放置在第一半导体芯片93F上所放置的第二半导体芯片93S上。
下面,与半导体装置81制造方法(参考图18)相同,用焊接工具32保持最上层芯片93U,通过来自焊接工具32的加热使最上层芯片93U和半导体芯片93的焊锡部分96S熔化,从而将固体装置2、半导体芯片93以及最上层芯片93U接合。
通过熔化使焊锡部分96S具有流动性,稍微施加点力使其容易流入到凹部分94内。因此,此时,不会使凹部分94的边缘(背面保护膜10等)损坏。
焊锡部分96S的熔液尽管稍微从凹部分94中溢出,但通过在半导体芯片93的背面93b侧形成焊锡保护膜95,使从凹部分94溢出的焊锡部分96S的熔液不会浸湿扩展到半导体芯片93的背面93b。
高熔点金属部分96H不进入到凹部分94内,而连接到凹部分94边缘的焊锡保护膜95上。由此,使半导体芯片93背面93b和另一半导体芯片93或者最上层芯片的表面93a之间的间隔被限制在规定尺寸以上。因此,从凹部分94溢出的焊锡部分96S的熔液不会与存在于上方的半导体芯片93和最上层芯片的表面93a接触,焊锡部分96S的熔液也不会浸湿扩展到该表面93a。
当焊锡部分96S的熔液有可能到达表面93a时,也可以在表面93a侧设置焊锡保护膜95。这样,通过在半导体芯片93的背面93b(根据需要为表面93a)上设置焊锡保护膜95,由于能够避免固化后的焊锡部分96S成为沿着背面93b方向的扩展状态,因此能够谋求表面侧连接部件96(贯通电极7)的窄间距化。
通过焊锡部分96S的熔液接触背面侧连接部件12,在焊锡部分96S和背面侧连接部件12之间形成合金层92。同样,在固体装置侧连接部件13和焊锡部分96S之间也形成合金层。而且,在高熔点金属部分96和焊锡部分96S之间也形成合金层(未图示)。
通过焊接工具32的加热在持续规定时间后结束。由此,焊锡部分86S的熔液固化,使得固体装置侧连接部件13和高熔点金属部分96H之间、背面侧连接部件12以及和高熔点金属部分96H之间,通过焊锡部分86S接合。
在上述实施方式中,在焊锡部分96S由容易变形的金属(例如铟(In)以及锡(Sn)-铅(Pb)共晶焊锡)构成的情况下,当将另一半导体芯片93或者最上层芯片93U放置在半导体芯片93上时,通过用焊接工具32加压,可以将焊锡部分96S变形而压入到凹部分94内。由此,焊锡部分96S在凹部分94成为凿密状态,这些半导体芯片93和最上层芯片相对移动变得困难。
图21是表示本发明第八实施方式半导体装置结构的图解截面图。图21中,对于与图1所示各个部分相对应的部分采用与图1相同的参考标记并省略说明。
该半导体装置1A具有BGA型封装形式和多片堆叠结构。在固体装置2上从固体装置2侧开始顺序层叠了4个半导体芯片26A~26C、15。半导体芯片26A~26C、15其表面(形成功能元件的面)都向着固体装置2侧,以所谓倒装方式接合。
除了贯通电极7的配置之外,半导体芯片26A~26C具有与半导体芯片3相同的结构(参考图2(a)和图2(b))。半导体芯片26A、26C、15具有几乎相同的外形和尺寸,在垂直往下看半导体芯片26A、26C、15的俯视图中,其配置成几乎重叠。另一方面,在垂直往下看半导体芯片26A~26C、15的俯视图中,半导体芯片26B比半导体芯片26A、26C、15小。
半导体芯片26A包括3个贯通电极7A1、7A2、7A3,半导体芯片26B包括4个贯通电极7B1、7B2、7B4、7B5,半导体芯片26C包括3个贯通电极7C1、7C4、7C5。
在垂直往下看半导体芯片26A~26C的俯视图中,贯通电极7A1、7B1、7C1被配置成几乎重叠(对应),贯通电极7A2、7B2被配置成几乎重叠,贯通电极7B4、7C4被配置成几乎重叠,贯通电极7B5、7C5被配置成几乎重叠。
在邻接的2个半导体芯片26A~26C中,与半导体装置1相同,对应的贯通电极之间通过介入表面侧连接部件11和背面侧连接部件12(参考图2(a))接合。
另一方面,在半导体芯片26C上没有设置在与半导体芯片26A、26B之贯通电极7A2、7B2对应(在垂直往下看半导体芯片26A~26C的俯视图中重叠)位置上的贯通电极,在半导体芯片26A上没有设置在与半导体芯片26B、26C之贯通电极7B4、7C4和贯通电极7B5、7C5分别对应位置上的贯通电极。贯通电极7B4和贯通电极7A3通过在半导体芯片26A背面(没有形成功能元件的面)上配设的布线20而电连接。
如上述,不需要具有对于所有半导体芯片26A~26C共同的在对应位置上的贯通电极。
当半导体芯片26A、26B容易弯曲时,在半导体芯片26A、26B表面中在与半导体芯片26B、26C之贯通电极7B5、7C5对应的位置以及在半导体芯片26A表面中在与半导体芯片26B、26C之贯通电极7B4、7C4对应的位置上可以设置虚拟表面侧连接部件11D(参考图6(a)到图6(c))。
通过使半导体芯片26A~26C、15的背面面向固体装置2相反的一侧,与半导体装置1的情况相同,该半导体装置1A能够通过用焊接工具32保持着半导体芯片26A~26C、15的背面并顺次接合到固体装置2上来制造。
图22是表示本发明第九实施方式半导体装置结构的图解截面图。图22中,对于与图1所示各个部分相对应的部分采用与图1相同的参考标记并省略说明。
该半导体装置1B具有与图1所示半导体装置1类似的结构,其包括在固体装置2上被顺序层叠的4个半导体芯片27A、27B、27C、15。半导体芯片27A、27B、27C、15其表面(形成功能元件的面)都向着固体装置2侧。半导体芯片27A~27C具有与半导体芯片3(参考图2(a)和图2(b))类似的结构。
在垂直往下看半导体芯片27A、27B、27C、15的俯视图中,半导体芯片27B、27C比半导体芯片27A、15的面积小。在半导体芯片27A的背面周边部具有半导体芯片27B、27C不相面对的区域,在该区域形成了用于外部连接的焊盘28。用于外部连接的焊盘28通过焊接线23被连接到布线基板21上设置的未图示的电极焊盘上的同时,还通过在半导体芯片27A背面配设的未图示的布线部件被连接到半导体芯片27A规定的贯通电极7上。
通过这种结构,有可能不介入固体装置2而从半导体芯片27A直接电连接到布线基板21。
这种半导体装置1B能够用与半导体装置1制造方法相同的方法制造。但是,在将半导体芯片27A、27B、27C、15接合到固体装置2上之前,需要进行布线基板21和固体装置2之间的接合。用于外部连接的焊盘28和布线基板21之间的引线焊接能够在将半导体芯片27A接合到固体装置2上之后、在接合半导体芯片15之前进行。
图23是表示本发明第十实施方式半导体装置结构的图解截面图。图23中,对于与图1所示各个部分相对应的部分采用与图1相同的参考标记并省略说明。
该半导体装置1C具有与图1所示半导体装置1类似的结构,具有BGA型封装形式和多片堆叠结构。半导体装置1C包括4个半导体芯片15、3、3U,但不包括固体装置2。各个半导体芯片15、3、3U其表面(形成功能元件的面)都面向与布线基板21相反侧,以所谓正面(face up)方式接合。
在布线基板21上芯片焊接(die bond)没有贯通电极的半导体芯片15,在其上层叠接合3个半导体芯片3、3U。半导体芯片3U被配置在最上层(距布线基板21最远处)。
半导体芯片3U尽管具有与半导体芯片3(参考图2(a)和图2(b))类似的结构,但设置了膜状的用于外部连接的焊盘11P以替代表面侧连接部件11(参考图2(a)和图2(b))。用于外部连接的焊盘11P在垂直往下看半导体芯片3U的俯视图中被形成为比贯通孔5所占有区域更宽的区域。用于外部连接的焊盘11P和布线基板21上所设置的未图示的电极焊盘通过焊接线23连接。
能够按下述制造这种半导体装置1C。
首先,制造层叠接合4个半导体芯片15、3、3U的块B。
图24是用于说明块B制造方法的图解截面图。
半导体芯片15、3、3U以与布线基板21上的层叠顺序相反的顺序进行接合。首先,使半导体芯片3U以将其背面(没有形成功能元件的面)朝上的状态安置在焊接台面31上。
半导体芯片3U被保持为使得应力不集中在用于外部连接的焊盘11P上。具体地,例如,通过将其表面形成了可容纳外部连接用焊盘11P之凹部分35a的板状部件35介于焊接台面31和半导体芯片3U之间,使半导体芯片3U以外部连接用焊盘11P被容纳于该凹部分35a的状态被装载到该板状部件35上。
代替这种板状部件35,可以介于由与半导体装置51的树脂材料层55同样材料构成的树脂膜。此时,通过树脂膜变形,能够使得应力不集中在外部连接用焊盘11P上。
下面,将在半导体装置1C中应位于从布线基板21侧开始第三个半导体芯片3以使其表面3a朝下的状态保持在焊接工具32上。接着,使焊接工具32下降,使焊接工具32上所保持的半导体芯片3的表面侧连接部件11和焊接台面31上所装载的半导体芯片3U的背面侧连接部件12按压而接合。
而且,与半导体装置1制造方法(参考图3C和图3D)相同,通过顺次接合半导体芯片3、15来形成块B。
接着,使该块B上下翻转,将半导体芯片15的背面作为接合面而芯片焊接到布线基板21上。
此时,为了保持块B在布线基板21上移动,使用能够抓住块B侧面(半导体芯片3U、3、15的侧面)的开口夹或者在半导体芯片3U的表面3Ua上通过接触避开了外部连接用焊盘11P之形成区域的小面积区域而能够吸引保持块B的开口夹。
当芯片焊接时,在布线基板21和块B之间不需要施加在接合表面侧连接部件11和背面侧连接部件12时那样大的力,或者不需要在块B中在半导体芯片3U的整个表面3Ua上均匀地施加力。因此,即使如上述通过使用开口夹来进行芯片焊接,也能够将布线基板21和块B良好地接合。
之后,形成层间密封材料24,通过焊接线23连接外部连接用焊盘11P和布线基板21上设置的未图示的电极焊盘。以后,通过与半导体装置1制造方法相同实施密封树脂25注模成型以后的工序,获得了图23所示的半导体装置1C。
在上述制造方法中,在接合半导体芯片3U、3、15形成块B时,半导体芯片3、15的背面3b通过焊接工具32保持。因此,不会产生因表面侧连接部件11变形引起的短路问题、芯片裂纹以及因背面侧连接部件12的污染引起的接合不良,能够制造出使半导体芯片3U、3、15以正面方式接合的半导体装置1C。
图25是表示本发明第十一实施方式半导体装置结构的图解截面图。图25中,对于与图1所示各个部分相对应的部分采用与图1相同的参考标记并省略说明。
该半导体装置1D具有与图23所示半导体装置1B类似的结构,其包括布线基板21和在其上被顺序层叠的半导体芯片29A~29C、3U。半导体芯片29A~29C、3U其表面(形成功能元件的面)都向着布线基板21的相反侧,以所谓正面(face up)方式接合。半导体芯片29B、29C具有与半导体芯片3类似的结构,具有贯通电极7。另一方面,半导体芯片29A具有与半导体芯片15类似的结构,不具有贯通电极7。
在垂直往下看半导体芯片29A~29C、3U的俯视图中,布线基板21所邻接的半导体芯片29A比最上层(距布线基板21最远)半导体芯片3U大,在半导体芯片29A和半导体芯片3U之间配置的半导体芯片29B、29C比半导体芯片3U小。因此,在半导体芯片29A表面周边部存在不与半导体芯片29B、29C、15相面对的区域,在该区域设置了外部连接用焊盘30。外部连接用焊盘30和布线基板21未图示的电极焊盘通过焊接线23直接连接。
最上层半导体芯片3U的外部连接用焊盘11P和布线基板21未图示的电极焊盘通过焊接线23连接。
对于这种半导体装置1D,由于用焊接线23连接多个半导体芯片29A~29C、3U和布线基板21,因此布线的自由度变高了。
作为该半导体装置1D的变形例,对于任意半导体芯片29A、29B、29C、3U,能够确保与其上的半导体芯片29B、29C、3U不相面对的区域,并在该区域上设置外部连接用焊盘30。通过介入该外部连接用焊盘30来进行引线焊接,能够将任意半导体芯片29A、29B、29C、3U和布线基板21直接电连接。
该半导体装置1D能够用与半导体装置1C制造方法(参考图24)相同的方法制造。即,在通过接合半导体芯片29A~29C、3U形成构成块B之后,将该块B芯片焊接在布线基板21上。接着,在半导体芯片29A外部连接用焊盘30和半导体芯片3U外部连接用焊盘11P与布线基板21电极焊盘之间进行引线焊接。此后,通过与半导体装置1制造方法相同实施密封树脂25注模成型以后的工序,获得了图25所示的半导体装置1D。
图26是表示本发明第十二实施方式半导体装置结构的图解截面图。图26中,对于与图1所示各个部分相对应的部分采用与图1相同的参考标记并省略说明。
该半导体装置1E具有与图1所示半导体装置1类似的结构,具有所谓QFN(Quad Flat Non-lead)型封装形式,设置了焊接框架(lead frame)33以替代布线基板21和金属球22。焊接框架33以板状与固体装置2和半导体芯片3、15几乎平行地配置。
焊接框架33包括:支撑部分33a,其从下方(与半导体芯片3相反一侧)支撑固体装置2;多个导线端子部分33b,其在支撑部分33a侧边被配置成与支撑部分33a几乎同一平面内。
在垂直往下看支撑部分33a和固体装置2的俯视图中,支撑部分33a比固体装置2小,在图26截面中其支撑固体装置2的大致中央部位。导线端子部分33b和固体装置2不相面对,固体装置2外部连接用焊盘2P和导线端子部分33b通过焊接线34连接。
在半导体装置1E的底面(配置了焊接框架33侧的面)中,焊接框架33从密封树脂25露出,焊接框架33的露出表面和密封树脂25的表面几乎拉平。导线端子部分33b也从半导体装置1E的侧面露出。在导线端子部分33b的露出部分上施加了焊锡镀层,通过该焊锡,能够将半导体装置1E安装在其他布线基板上。
将支撑部分33a和导线端子部分33b之间的间隔设定成在该半导体装置1E安装时支撑部分33a和导线端子部分33b不会通过焊锡引起电短路的间隔。如果通过焊锡没有可能使支撑部分33a和导线端子部分33b电短路,则在垂直往下看支撑部分33a和固体装置2的俯视图中,支撑部分33a比固体装置2大,可以使支撑部分33a和导线端子部分33b之间的间隔窄。
该半导体装置1E能够在半导体装置1的制造方法中通过将布线基板21置换成焊接框架33来制造。
图27是表示本发明第十三实施方式半导体装置结构的图解截面图。图27中,对于与图23和图26所示各个部分相对应的部分采用与图23和图26相同的参考标记并省略说明。
该半导体装置1F具有与图23所示半导体装置1C类似的结构,具有所谓QFN(Quad Flat Non-lead)型封装形式,设置了焊接框架33以替代布线基板21和金属球22。
在焊接框架33的支撑部分33a上顺序层叠接合了与半导体装置1C同样的4个半导体芯片15、3、3U。任何一个半导体芯片15、3、3U其表面(形成功能元件的面)都向着焊接框架33相反侧,以所谓正面方式接合。半导体芯片15的背面(未形成功能元件的面)被芯片焊接到焊接框架33的支撑部分33a上。在最上层(距支撑部分33a最远)半导体芯片3U的表面上所形成的外部连接用焊盘11P通过焊接线34被连接到导线端子部分33b。
该半导体装置1F能够在半导体装置1C的制造方法中通过将布线基板21置换成焊接框架33来制造。
上面尽管是背面侧连接部件12、42、72与表面侧连接部件11、66、86、96的接合面位于距半导体芯片3、43、53、63、73、83、93之背面3b、43b、53b、63b、73b、83b、93b一定深度位置上的例子,但这种接合面也可以与半导体芯片的背面拉平。
图28是表示本发明第十四实施方式半导体装置结构的图解截面图。图28中,对于与图2(a)和图2(b)所示各个部分相对应的部分采用与图2(a)和图2(b)相同的参考标记并省略说明。
该半导体装置1G具有与第一实施方式半导体装置1类似的结构,具有半导体芯片3X以替代半导体芯片3。半导体芯片3X尽管具有与半导体芯片3类似的结构,尽管其背面侧连接部件12的表面(与另一半导体芯片3表面侧连接部件11之间的接合面)位于构成凹部分的贯通孔5内,但与背面3b成为几乎拉平。因此,不会如半导体装置1那样形成凹部分内间隙18(参考图2(b))。
图29是用于说明半导体装置1G制造方法的图解截面图。与半导体芯片3的情况相同,半导体芯片3X能够通过焊接工具32保持其背面3b而接合到固体装置2或另一半导体芯片3X上。
此时,尽管焊接工具32接触背面保护膜10和背面侧连接部件12,但从焊接工具32提供给半导体芯片3的力几乎均匀地施加在背面保护膜10和背面侧连接部件12上,因此应力不会集中在背面侧连接部件12上。因此,即使在这种情况下,由于背面侧连接部件12变形也不会使邻接的2个背面侧连接部件12电短路。
这种背面侧连接部件12的接合面(上面)和背面3b被拉平的半导体芯片3X例如能够按下述制造。
在半导体基板8的背面3b侧,假设为在贯通电极7上形成了凹部分的状态,通过溅射、化学气相沉积(Chemical Vapor Deposition;CVD)等干法处理或者电解电镀等湿法处理,在该半导体基板8的整个背面3b上形成由构成背面侧连接部件12的金属构成的金属膜。当通过电解电镀形成金属膜时,通过溅射在背面3b侧的整个面上预先形成晶种(seed)层。
由此变成贯通电极7上的凹部分被金属膜完全掩埋的状态。此后,通过机械磨削或者CMP(化学机械抛光)磨削形成该金属膜的面,除去凹部分外的金属膜。金属膜的剩余部构成背面侧连接部件12,背面侧连接部件12的上面与背面3b变成拉平。
尽管如上述说明了本发明的实施方式,但本发明也能够用其他形式实施。例如,在第二实施方式中,代替从重新布线40的开口46a的露出部分即背面侧连接部件42,可以设置重新布线40之外的重新布线40上所连接的其他部件(例如球状连接部件)即背面侧连接部件。在这种情况下,通过使背面保护膜46足够的厚,能够使该背面侧连接部件的接合面做成与背面43b几乎为同一平面或者比背面43b更深。
在第四实施方式半导体装置61和第五实施方式半导体装置71中,代替球形凸块即表面侧连接部件66或背面侧连接部件72,可以将几乎没有焊接线状突起66W、72W的真正球状的金属球设置作为表面侧连接部件或者背面侧连接部件。
尽管这种金属球比具有突起66W的表面侧连接部件66更难以变形,但通过使前端(与背面侧连接部件12等接触的端部)直径略微变小,可使得比柱状表面侧连接部件11(参考图5和图9(a)以及图9(b))更容易变形。
这种金属球可以由铜等高熔点金属构成,也可以由焊锡材料构成。
对于金属球,其由铜等高熔点金属构成的球状体的表面可以用焊锡材料涂覆,其由铜构成的球状体的表面可以用镍和金涂覆。而且,代替金属球,可以使用在由树脂等绝缘体构成的球状体的表面上涂覆金属的物体。
表面侧连接部件11、66、86、96不需要直接接合到贯通电极7上,在表面3a、44a、53a、63a、73a、83a、93a中,也可以通过介入与图7(a)和图7(b)所示重新布线40相同的重新布线来连接。此时,在垂直往下看半导体芯片3、44、53、63、73、83、93的俯视图中,表面侧连接部件11、66、86、96能够设置在离开贯通电极7的任意位置上。
在具有图21到图27所示各种结构和封装形式的半导体装置1A~1F上,也可以使用半导体芯片3X、43、44、53、63、73、83、93。
替代背面侧连接部件12,也可以设置由导电膏固化物构成的背面侧连接部件。此时,在与表面侧连接部件11接合时,可以让背面侧连接部件能够成未固化的状态。这种情况下,尽管表面侧连接部件11比背面侧连接部件更难以变形,但由于未固化的导电膏容易流动,因此能够容易地进入表面侧连接部件11和凹部分14内壁之间的间隙中。
因此,这种情况在能够使表面侧连接部件11和背面侧连接部件之间的接触面积变大的同时,在接合时,还不会使应力集中在接合部分附近而使绝缘膜6I和阻挡金属层6B被破坏。
尽管详细说明了本发明的实施方式,但这些只不过是为使本发明技术内容更为清晰所使用的具体例子。本发明不应当局限于这些具体例子而解释之,本发明的精神和范围只由所附权利要求书限定。
本申请与2004年3月24日在日本国特许厅提出的申请2004-87474相对应,在此,引用了该申请的全部内容。

Claims (28)

1、一种半导体装置制造方法,包括:
准备半导体芯片的工序,该半导体芯片具有表面和背面,并且具备:半导体基板、在该半导体基板的所述表面侧形成的功能元件、在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极、与所述贯通电极电连接并且从所述表面突出的表面侧连接部件、与所述贯通电极电连接并且在所述背面上形成的凹部分内具有接合面的背面侧连接部件;
准备固体装置的工序,在该固体装置的一个表面上形成用于与所述表面侧连接部件连接的固体装置侧连接部件;和
接合工序,通过保持所述半导体芯片的背面而使所述半导体芯片的表面与所述固体装置的所述一个表面相面对,将所述表面侧连接部件接合到所述固体装置侧连接部件上。
2、根据权利要求1的半导体装置制造方法,特征在于:
所述准备半导体芯片的工序包括准备作为所述半导体芯片的第一和第二半导体芯片的工序,其中所述第二半导体芯片的所述表面侧连接部件距所述表面的突出高度比所述第一半导体芯片的所述背面侧连接部件之接合面距所述背面的深度要大;
所述接合工序包括:通过保持所述第一半导体芯片的背面而使该第一半导体芯片的表面与所述固体装置的所述一个表面相面对,从而将所述第一半导体芯片的所述表面侧连接部件接合到所述固体装置的所述固体装置侧连接部件上的工序;
所述半导体装置制造方法还包括芯片之间接合工序,通过保持所述第二半导体芯片的背面而使所述第二半导体芯片的表面与所述第一半导体芯片的背面相面对,从而将所述第二半导体芯片的所述表面侧连接部件接合到所述第一半导体芯片的所述背面侧连接部件上。
3、一种半导体装置制造方法,包括:
准备作为半导体芯片的第一和第二半导体芯片的工序,该半导体芯片具有表面和背面,具备:半导体基板、在该半导体基板的所述表面侧形成的功能元件、在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极、与所述贯通电极电连接并且从所述表面突出的表面侧连接部件、与所述贯通电极电连接并且在所述背面上形成的凹部分内具有接合面的背面侧连接部件,所述第二半导体芯片的所述表面侧连接部件距所述表面的突出高度比所述第一半导体芯片的所述背面侧连接部件之接合面距所述背面的深度要大;和
芯片之间接合工序,通过保持所述第二半导体芯片的背面而使所述第二半导体芯片的表面与所述第一半导体芯片的背面相面对,从而将所述第二半导体芯片的所述表面侧连接部件接合到所述第一半导体芯片的所述背面侧连接部件上。
4、根据权利要求2或3所述的半导体装置制造方法,其特征在于,
在垂直往下看所述第一和第二半导体芯片的俯视图中,所述第一半导体芯片的所述背面侧连接部件所占有区域,具有能够包含所述第二半导体芯片的所述表面侧连接部件所占有区域的大小。
5、根据权利要求2或3所述的半导体装置制造方法,其特征在于,
所述第二半导体芯片的所述表面侧连接部件由比所述第一半导体芯片的所述背面侧连接部件更容易变形的材料构成。
6、根据权利要求2或3所述的半导体装置制造方法,其特征在于,
所述芯片之间接合工序包含将所述第二半导体芯片的所述表面侧连接部件接合到所述第一半导体芯片的所述背面侧连接部件上使得在所述第一半导体芯片的背面和所述第二半导体芯片的表面之间确保间隙的工序;
所述半导体装置制造方法还包括在所述间隙中设置比所述表面侧连接部件和所述背面侧连接部件之间的接合部分更容易变形的密封材料的工序。
7、根据权利要求2或3所述的半导体装置制造方法,其特征在于,
所述表面侧连接部件和所述背面侧连接部件的至少一个包括球状连接部件。
8、根据权利要求2或3所述的半导体装置制造方法,其特征在于,
所述表面侧连接部件和所述背面侧连接部件的至少一个包括焊锡材料;
所述芯片之间接合工序还包括加热工序,将所述半导体芯片加热到所述焊锡材料的固相线温度以上的温度。
9、根据权利要求8所述的半导体装置制造方法,其特征在于,
在所述第一半导体芯片的背面形成焊锡保护膜。
10、根据权利要求2或3所述的半导体装置制造方法,其特征在于,
在所述第一半导体芯片的表面且与所述第二半导体芯片之表面侧连接部件相对应的位置上设置虚拟表面侧连接部件,用于从其表面侧支撑所述第一半导体芯片。
11、根据权利要求1~3中任一项所述的半导体装置制造方法,其特征在于,所述凹部分位于所述贯通孔内。
12、根据权利要求1~3中任一项所述的半导体装置制造方法,其特征在于,
所述半导体芯片还包括重新布线和设置使得覆盖该重新布线的背面保护膜,重新布线设置在所述半导体基板的所述背面侧并电连接所述背面侧连接部件和所述贯通电极;
所述凹部分包括在所述背面保护膜上所形成的开口。
13、根据权利要求1~3中任一项所述的半导体装置制造方法,其特征在于,所述半导体芯片的背面侧由树脂材料层覆盖。
14、根据权利要求1~3中任一项所述的半导体装置制造方法,其特征在于,所述半导体芯片包括多个所述表面侧连接部件,所述多个表面侧连接部件被几乎均匀地配置在所述半导体芯片的表面上。
15、一种半导体装置,其特征在于,包括:
第一和第二半导体芯片,其具有表面和背面,具备:半导体基板、在该半导体基板的所述表面侧形成的功能元件、在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极;
连接部件,其用于将所述第一半导体芯片的贯通电极和所述第二半导体芯片的贯通电极电连接,其被设置使得在所述第一半导体芯片背面所形成凹部分的底部和所述第二半导体芯片的表面之间,以及与所述凹部分的内壁面之间的至少一部分中形成凹部分内间隙;和
外部连接部件,其用于与所述第一和第二半导体芯片电连接的外部连接。
16、一种半导体装置,其特征在于,包括:
第一和第二半导体芯片,其具有表面和背面,具备:半导体基板、在该半导体基板的所述表面侧形成的功能元件、在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极;
连接部件,其设置在所述第一半导体芯片背面所形成凹部分的底部和所述第二半导体芯片的表面之间,将所述第一半导体芯片的贯通电极和所述第二半导体芯片的贯通电极电连接并包含焊锡材料;
焊锡保护膜,其被设置在所述第一半导体芯片的背面;和
外部连接部件,其用于与所述第一和第二半导体芯片电连接的外部连接。
17、根据权利要求15或者16所述的半导体装置,其特征在于,所述外部连接部件是金属球。
18、根据权利要求15或者16所述的半导体装置,其特征在于,所述外部连接部件是焊接框架。
19、一种半导体芯片,具有表面和背面,其特征在于,包括:
半导体基板;
在该半导体基板的所述表面侧形成的功能元件;
在厚度方向贯通所述半导体基板之贯通孔内配置的与所述功能元件电连接的贯通电极;
与所述贯通电极电连接并且从所述表面突出的表面侧连接部件;和
与所述贯通电极电连接并且在所述背面上形成的凹部分内具有接合面的背面侧连接部件。
20、根据权利要求19所述的半导体芯片,其特征在于,所述背面侧连接部件的接合面距所述背面的深度比所述表面侧连接部件的距所述表面的突出高度小。
21、根据权利要求19或者20所述的半导体芯片,其特征在于,在垂直往下看所述半导体芯片的俯视图中,所述背面侧连接部件所占有区域,具有能够包含所述表面侧连接部件所占有区域的大小。
22、根据权利要求19或者20所述的半导体芯片,其特征在于,所述表面侧连接部件由比所述背面侧连接部件更容易变形的材料构成。
23、根据权利要求19或者20所述的半导体芯片,其特征在于,所述表面侧连接部件和所述背面侧连接部件的至少一个包括球状连接部件。
24、根据权利要求19或者20所述的半导体芯片,其特征在于,所述表面侧连接部件和所述背面侧连接部件的至少一个包括焊锡材料。
25、根据权利要求24所述的半导体芯片,其特征在于,在所述背面形成焊锡保护膜。
26、根据权利要求19或者20所述的半导体芯片,其特征在于,所述凹部分位于所述贯通孔内。
27、根据权利要求19或者20所述的半导体芯片,其特征在于,
还包括:在所述背面侧设置的并与所述背面侧连接部件和所述贯通电极电连接的重新布线、和设置在所述背面侧上使得覆盖所述重新布线的背面保护膜;
所述凹部分包括在所述背面保护膜上所形成的开口。
28、根据权利要求19或者20所述的半导体芯片,其特征在于,所述背面侧由树脂材料层覆盖。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996976A (zh) * 2009-08-21 2011-03-30 三菱电机株式会社 半导体装置及其制造方法
CN103782379A (zh) * 2011-09-09 2014-05-07 日本特殊陶业株式会社 半导体模块,电路基板
CN104347563A (zh) * 2013-08-07 2015-02-11 瑞萨电子株式会社 半导体器件
CN110739238A (zh) * 2019-10-29 2020-01-31 颀中科技(苏州)有限公司 Cof封装方法
TWI704669B (zh) * 2018-11-21 2020-09-11 大陸商長江存儲科技有限責任公司 接合介面處的接合對準標記

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7831151B2 (en) 2001-06-29 2010-11-09 John Trezza Redundant optical device array
JP2007220870A (ja) * 2006-02-16 2007-08-30 Casio Comput Co Ltd 半導体基板および半導体素子の製造方法
JP4340517B2 (ja) 2003-10-30 2009-10-07 Okiセミコンダクタ株式会社 半導体装置及びその製造方法
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
WO2006138423A2 (en) * 2005-06-14 2006-12-28 Cubic Wafer, Inc. Chip connector
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7157372B1 (en) 2005-06-14 2007-01-02 Cubic Wafer Inc. Coaxial through chip connection
KR101191523B1 (ko) * 2005-06-14 2012-10-15 쿠퍼 에셋 엘티디. 엘.엘.씨. 칩 커넥터
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7534722B2 (en) * 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
JP2007115922A (ja) * 2005-10-20 2007-05-10 Nec Electronics Corp 半導体装置
JP2007318143A (ja) * 2006-05-22 2007-12-06 Samsung Electronics Co Ltd 半導体構造体及びその製造方法
KR100884238B1 (ko) 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
JP2008021792A (ja) * 2006-07-12 2008-01-31 Seiko Epson Corp デバイスとその製造方法並びに電子機器
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
TWI473245B (zh) * 2006-10-31 2015-02-11 Sumitomo Bakelite Co 半導體電子零件及使用該半導體電子零件之半導體裝置
US7670874B2 (en) 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
JP2008294323A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体素子および半導体素子の製造方法
JP5018270B2 (ja) * 2007-06-22 2012-09-05 パナソニック株式会社 半導体積層体とそれを用いた半導体装置
TWI362102B (en) * 2007-07-11 2012-04-11 Ind Tech Res Inst Three-dimensional dice-stacking package structure and method for manufactruing the same
JP5248084B2 (ja) * 2007-10-26 2013-07-31 新光電気工業株式会社 シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置
US8072079B2 (en) * 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
US7973416B2 (en) * 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
JP2010080897A (ja) * 2008-09-29 2010-04-08 Panasonic Corp 半導体装置及びその製造方法
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5219908B2 (ja) * 2009-04-14 2013-06-26 株式会社ジャパンディスプレイイースト タッチパネル装置
WO2011027762A1 (ja) 2009-09-01 2011-03-10 国立大学法人東北大学 配線接続方法と機能デバイス
US8803332B2 (en) * 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
US8791549B2 (en) * 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
JP5518091B2 (ja) * 2009-11-12 2014-06-11 パナソニック株式会社 半導体装置及び半導体装置の製造方法
US8896136B2 (en) * 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
KR101696644B1 (ko) * 2010-09-15 2017-01-16 삼성전자주식회사 3차원 수직 배선을 이용한 rf 적층 모듈 및 이의 배치 방법
KR101766725B1 (ko) 2010-10-06 2017-08-09 삼성전자 주식회사 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
KR101697573B1 (ko) * 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
JP5870493B2 (ja) * 2011-02-24 2016-03-01 セイコーエプソン株式会社 半導体装置、センサーおよび電子デバイス
JP2013065835A (ja) * 2011-08-24 2013-04-11 Sumitomo Bakelite Co Ltd 半導体装置の製造方法、ブロック積層体及び逐次積層体
US9418876B2 (en) 2011-09-02 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of three dimensional integrated circuit assembly
US9245773B2 (en) 2011-09-02 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packaging methods and structures thereof
JP6043058B2 (ja) * 2011-11-07 2016-12-14 デクセリアルズ株式会社 接続装置、接続構造体の製造方法、チップスタック部品の製造方法及び電子部品の実装方法
JP2013211474A (ja) * 2012-03-30 2013-10-10 Olympus Corp 基板および半導体装置
JP2012142627A (ja) * 2012-04-26 2012-07-26 Renesas Electronics Corp 半導体装置の製造方法
JP5876000B2 (ja) * 2012-06-11 2016-03-02 株式会社新川 ボンディング装置およびボンディング方法
KR101226809B1 (ko) * 2012-07-23 2013-01-25 하나 마이크론(주) 적층형 반도체 패키지
US9281242B2 (en) 2012-10-25 2016-03-08 Nanya Technology Corp. Through silicon via stacked structure and a method of manufacturing the same
KR102047920B1 (ko) * 2013-09-11 2019-11-25 삼성디스플레이 주식회사 표시 장치용 패널 및 그 제조 방법
JP6290830B6 (ja) * 2015-06-22 2023-10-11 セイコーエプソン株式会社 半導体装置、センサーおよび電子デバイス
JP6478853B2 (ja) * 2015-07-14 2019-03-06 新光電気工業株式会社 電子部品装置及びその製造方法
JP2017175047A (ja) * 2016-03-25 2017-09-28 ソニー株式会社 半導体装置、固体撮像素子、撮像装置、および電子機器
US10217712B2 (en) 2016-12-16 2019-02-26 Advanced Semiconductor Engineering, Inc. Semiconductor package and semiconductor process for manufacturing the same
US10163773B1 (en) * 2017-08-11 2018-12-25 General Electric Company Electronics package having a self-aligning interconnect assembly and method of making same
US11348901B1 (en) * 2020-11-30 2022-05-31 Sandisk Technologies Llc Interfacial tilt-resistant bonded assembly and methods for forming the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5997873A (en) 1994-01-13 1999-12-07 Mount Sinai School Of Medicine Of The City University Of New York Method of preparation of heat shock protein 70-peptide complexes
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
US20020180020A1 (en) * 2001-06-01 2002-12-05 Chih-Wen Lin Three-dimension multi-chip stack package technology
JP4917225B2 (ja) 2001-09-28 2012-04-18 ローム株式会社 半導体装置
JP2003282819A (ja) 2002-03-27 2003-10-03 Seiko Epson Corp 半導体装置の製造方法
JP3910493B2 (ja) 2002-06-14 2007-04-25 新光電気工業株式会社 半導体装置及びその製造方法
KR100497111B1 (ko) 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US20050104171A1 (en) * 2003-11-13 2005-05-19 Benson Peter A. Microelectronic devices having conductive complementary structures and methods of manufacturing microelectronic devices having conductive complementary structures

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996976A (zh) * 2009-08-21 2011-03-30 三菱电机株式会社 半导体装置及其制造方法
CN101996976B (zh) * 2009-08-21 2014-03-19 三菱电机株式会社 半导体装置及其制造方法
CN103782379A (zh) * 2011-09-09 2014-05-07 日本特殊陶业株式会社 半导体模块,电路基板
CN104347563A (zh) * 2013-08-07 2015-02-11 瑞萨电子株式会社 半导体器件
CN104347563B (zh) * 2013-08-07 2018-11-13 瑞萨电子株式会社 半导体器件
CN109616467A (zh) * 2013-08-07 2019-04-12 瑞萨电子株式会社 半导体器件
TWI704669B (zh) * 2018-11-21 2020-09-11 大陸商長江存儲科技有限責任公司 接合介面處的接合對準標記
US11289422B2 (en) 2018-11-21 2022-03-29 Yangtze Memory Technologies Co., Ltd. Bonding alignment marks at bonding in interface
US11876049B2 (en) 2018-11-21 2024-01-16 Yangtze Memory Technologies Co., Ltd. Bonding alignment marks at bonding interface
CN110739238A (zh) * 2019-10-29 2020-01-31 颀中科技(苏州)有限公司 Cof封装方法
CN110739238B (zh) * 2019-10-29 2021-03-19 颀中科技(苏州)有限公司 Cof封装方法

Also Published As

Publication number Publication date
US8404586B2 (en) 2013-03-26
US8552545B2 (en) 2013-10-08
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KR20060044637A (ko) 2006-05-16
JP2005277059A (ja) 2005-10-06
TW200603378A (en) 2006-01-16
US20070080457A1 (en) 2007-04-12
CN100563005C (zh) 2009-11-25
JP4074862B2 (ja) 2008-04-16
TWI364834B (en) 2012-05-21

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