CN1068473C - 锁相环的鉴相器 - Google Patents

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Abstract

一种锁相环电路包括鉴相器(101a，62)用于产生频率高于电视信号(VIDEOIN)行频的时钟信号(CLK)。鉴相器包括在出现水平同步脉冲(CSI)时置位的触发器(62)。提供分频的计数器(52)的输出(Q0-Q9)被解码，以便对触发器每个水平周期进行复位。除了该触发器外，对计数器的计数级而言仅使用组合逻辑部件(101a)以产生相位误差指示信号(OUT)，该信号(OUT)经低通滤波器(54)耦合到锁相环电路的振荡器(53)的控制输入端(53a)。

Description

锁相环的鉴相器
本发明涉及用于产生锁相环时钟信号的装置。
具有诸如屏上显示文本和画中画(picture-in-picture)等性能用于电视机和磁带录象机信号源的数字式视频信号处理系统可能要求锁相于称为行同步时钟的水平同步信号的时钟信号。一般锁相环(PLL)系统即为产生行同步时钟而形成。通常，这种PLL需要一鉴相器和一计数器。
在鉴相器中产生一个与水平同步信号的占空因数无关的相位误差指示信号可能是理想的。产生这样一种时钟信号，即在相位同步条件下，时钟边沿与同步信号的边沿对齐或近似同时发生，也可为理想的。更为理想的可能做法产生这样一种相位误差指示信号，致使水平同步信号被加到鉴相器中的仅仅一个触发器而该同步信号没有任何信号通路包括鉴相器的另一触发器。这样，当相位误差为正和负时均仅用一个触发器。从而简化了鉴相器的电路。
本发明的目的是提供一种锁相环电路。
体现本发明一个方面的锁相环电路包括一个可控振荡器和一同步信号源。一个触发器响应同步信号，在同步信号出现的边沿，产生第一状态的触发器输出信号，该输出信号在该第一状态和一个第二状态之间交变。一个解码器用于将同步信号经由包含该触发器的同步信号的信号通路加到所述解码器的输出端。在解码器输出端产生相位差指示信号。该相位差指示信号是根据同步信号和振荡器的输出信号之间的相位差产生的。对于正和负两种相位差而言，没其他触发器包含在同步信号源和解码器输出端之间的同步信号的任何信号通路内。一个低通滤波器响应相位差指示信号和耦合到振荡器的控制输入端，用于以锁相环方式控制振荡器。在稳态相位同步操作下，振荡器输出信号的边沿是与同步信号边沿对齐的。
图1以方块图形式部分示出体现本发明一个方面，包含一鉴相器的锁相环(PLL)；和
图2a-2f是用于说明图1PLL操作的波形图。
图1表示一锁相环电路(PLL)100的一个方块图，PLL100体现本发明的一个方面，包括一鉴相器101。例如从电视接收机的视频检波器(未示出)获得的基带亮度视频信号VIDEO-IN被耦合到一个传统同步分离器50，该分离器50产生水平同步信号CSI的脉冲，该信号脉冲具有水平偏转频率fH下的周期H，也就是例如在NTSC标准中fH为15734HZ。
输出信号CIKDiv是通过对PLL100在压控振荡器53中产生的振荡输出信号CIK进行分频在输出端Q10上产生的经N分频二进制计数器52的11个输出Q0-Q10的最大有效位。信号ClK可用于电视接收机的不同阶段(未示出)，供视频信号处理之用。在稳态操作下，信号CIK的频率等于N×fH。值N表示信号ClK的频率与信号ClKDiv的频率之比。值N例如可等于1716。
图2a-2f示出有助于解释图1电路图操作的波形。图1与2a-2f中的相似符号和数码指示相似的项目或功能。
存储器单元的清零输入CLR或图1D型触发器62接收在NAND门63的一个输出端产生的低(LOW)态清零信号CLEAR。在计数器52的一个给定周期H中，当在输出端Q0-Q9产生的10个最低有效反向信号的每一个处于高态(HIGH)，而信号CIKDiv在非反向输出端Q10产生的最高有效位处于高态(HIGH)时，产生信号CLEAR。这样，在图2a的时间TR(1)或TR(2)，图1的信号CLEAR到达低状态(LOW)。当信号CLEAR处于低态时，触发器62被锁定至复位状态，在此状态下输出端Q上产生的是图2C的信号SYN，处于低电位，同时触发器62的反向输出端Q产生的信号SYN处于高状态。信号CLEAR提供每个水平周期H中对触发器62的初始化。
当调谐电视接收机以接收一电视台时，一旦在图1的信号VIDEOIN中出现一水平同步脉冲便产生图2b的水平同步信号脉冲CSI的有从高一到一低跃变的前沿LE(1)或LE(2)。图2b的两信号脉冲之间为高状态。
触发器62的输入端D接收高状态的信号VCC。当图2b的信号CSI出现前沿LE(1)或LE(2)时，图1的触发器62的触发边沿被锁定于置位状态，在此状态下，在图1触发器62的非反向输出端Q产生的图2C的输出信号SYN到达高状态。信号ClKDiv有一个与图2C的信号SYN作相位比较的图2a的后沿TT(1)或TT(2)。
在第一实例中，图2b左侧所示前沿LE(1)出现在图2a的信号ClK-Div已处于高状态时。第一实例描绘了这样一种情况，作为由前沿LE(1)确定的图2b的信号脉冲CSI的相位滞后作为由信号ClKDiv的后沿TT(1)确定的图2a信号ClKDiv的相位。因此，接收信号SYN和ClKDiv的与门64的图1输出信号64a处于图2b的沿LE(1)和图2a的沿TT(1)之间的高状态。
图1的输出信号64a经或(OR)门65耦合到三态门66的允许输入端66a以在图1的输入端66a产生图2a的允许信号ENA。信号ClKDiv被耦合到门66的输入端66b。信号ENA，在出现图2b的边沿LE(1)的时间和出现图2a的沿TT(1)的时间之间处于高状态。所以，图1的信号ENA使得也处于高状态的信号ClKDiv能耦合到门66的输出端66c，用于产生图1和2e的高状态输出信号OUT。
这样，从信号ClKDiv产生有一峰值的高状态相位差指示信号脉冲OUT。就在图2b的边沿LE(1)和图2a的边沿TT(1)之间的间隔前和后，形成图2d信号ENA的脉冲宽度，图1的输出端66c处于高阻抗状态。信号OUT的脉宽与相位误差或相位差成比例。信号OUT经构成PLL100的环路滤波器的传统低通滤波器54被耦合到振荡器53的控制输入端53a，用以控制信号ClK的相位和频率。
在第二实例中，图2a的右侧所示前沿LE(2)出现在图2a的信号ClK-Div已处于低状态时。该第二实例描绘的情况是：作为由前沿LE(2)确定的图2a的信号CSI相位滞后于作为由后沿TT(2)所确定的图2a的信号ClKDiv的相位。因此接收信号SYN和ClKDiv的与门67的图1输出信号67a在图2a的边沿TT(2)与图2b的边沿LE(2)之间为高状态。
图1的输出信号67a经或门65耦合到三态门66的允许输入端66a用于在图1输入端66a产生图2d的允许信号ENA。信号ClKDiv被耦合到门66的输入端66b。在出现图2a边沿TT(2)时和出现图2b边沿LE(2)时之间的时间，信号ENA处于高态，所以，图1的信号ENA使得处于低态的信号ClKDiv能耦合到门66的输出端66c。结果，使图1和2e的输出信号OUT以低态产生。这样，产生有低态峰值的相位差指示信号脉冲OUT。
就在形成图2d的信号ENA脉冲宽度的图2a的边沿TT(2)和图2b的边沿LE(2)之间间隔的前，后，图1输出端66c处于高阻抗状态。信号OUT的脉冲宽度正比于图2b的前沿LE(2)与图2a边沿TT(2)之间的相位误差或时差。有利之处在于信号OUT与每个信号CSI和信号ClKDiv的占空因数无关。因此图1的PLL100可有利地不受信号CSI的占空因数任何变化的影响，而这种变化可能由于，例如，噪声或信号接收偏差而引起。
在相位同步状态下，图2a的边沿TT(2)或TT(1)同图2f的信号ClK的时钟沿CE紧接之后或几乎同时出现。因此在相位同步操作状态下信号ClK和CSI的这两边沿是对齐的。使图2f的信号ClK的时钟沿CE同图2a的边沿TT(1)或TT(2)对齐可有助于对图中未示的利用信号ClK的视频设备的其他阶段中的信号进行处理。
按本发明一个特性，耦合到触发器62的图1信号CSI在产生信号OUT的过程中不加到任何其他信号存储级。门64,65,67和66构成相位检波器的解码器101a。解码器101a完全由组合的逻辑级构成。这样，当相位差为正和负时，除了触发器62以外没有触发器耦合到在产生信号CSI的端61a和产生信号OUT的端66c之间形成的信号通路。仅用一个触发器的结果便是简化了相位检波器的电路。
在第三实例中，电视接收机未被调谐到接收任何视频信号，导致遗漏图1的信号VIDEO-IN同步分离器60的操作致使当不出现同步脉冲时，例如在电视接收机未调谐接收到某一发送台时，信号CSI继续处于低态。由于信号CLEAR的作用，使触发器62处于复位态和信号SYN处于低态。由于低态的信号CSI禁止通过门67去产生信号ENA。当门67被禁止时，由于不产生信号ENA结果使端66a。未被驱动并在端66c产生高阻抗，所以，有利的是当，例如在信号CSI中出现短时长中断时，滤波器54和振荡器53不受干扰。此外，当连续遗漏视频信号VIDEO-IN时，振荡器53将操作在一个标称自激频率下。
按照本发明另一个特性，图2a的信号ClKDiv具有大于1∶1的低一高比，例如为2∶1。因此，当出现图2a的边沿TR(1)或IR(2)时出现的图1信号CLEAR将使图1的触发器62能将接着出现在信号CSI中的图2b的均衡脉冲EQ复位。因此，出现在垂直回扫期间的均衡脉冲EQ将不干扰PLL100的操作，因为它们并不影响跟随图2a的边沿TR(1)或TR(2)的信号SYN。
除了为分频目的所需计数器52的触发计数级以外，只需要一个附加触发器，即触发器62。解码器101a的所有其他逻辑级均是较少存储器(memory-less)或组合逻辑级。正如前面已解释过，PLL100的有利结构在于：在产生信号CSI的端61a与产生信号OUT的端66c之间的任何信号通路中，除了触发器62以外没有附加存储器元件。因此，当相位差无论是正还是负时在信号CSI的任何信号通路中，触发器62是唯一的触发器。

Claims (11)

1．一种锁相环电路，包括：
可控振荡器(53)；
同步信号(CSI)源(50)；
信号存储触发器(62)，响应所述同步信号，用于在出现所述同步信号的边沿(LE1/LE2)时产生第一状态的触发器输出信号(SYN)，所述输出信号在所述第一状态和一个第二状态(H/L)之间交变；所述锁相环电路的特征在于还包括：
解码器(101a)，用于将所述同步信号经由所述同步信号的信号通路加到所述解码器(66c)的一个输出端，该解码器包括所述触发器以在所述解码器的所述输出端产生相位差指示信号(OUT)，所述相位差指示信号是根据所述同步信号和所述振荡器(53)的一个输出信号(CLK)之间的相位差产生的，以致对于正和负两种相位差而言，在同步信号的所述源和所述解码器的所述输出之间没有其他触发器包含在所述同步信号的任何信号路径内；和
低通滤波器(54)，响应所述相位差指示信号(OUT)并耦合到所述振荡器的控制输入端(53a)，用于以锁相环方式控制所述振荡器，致使在稳态锁相操作下，所述振荡器输出信号边沿(CE)与所述同步信号的所述边沿对齐。
2．根据权利要求1的锁相环电路，其特征在于：一个计数器(52)响应所述振荡器输出信号(CLK)用以对所述振荡器输出信号分频，所述计数器被耦合到所述解码器(101a)以便对所述振荡器输出信号的所述边沿(CLK)提供时序信息。
3．根据权利要求2的一种锁相环电路，其特征在于：所述计数器(52)被耦合到所述触发器(62)，以产生所述第二状态(SYN=低)的所述触发器输出信号。
4．根据权利要求3的锁相环电路，其特征在于：所述计数器(52)产生一个第一信号(ClKDiv)和其中所述相位差指示信号(OUT)脉冲的脉宽是根据当所述触发器输出信号(SYN)响应所述同步信号(CSI)呈现所述第一态(SYN=高)时的时刻(LEl)和所述第一信号出现时刻(TTl)之间的间隔长度来确定的。
5．根据权利要求4的锁相环电路，其特征在于：所述计数器(52)产生一个相对于所述第一信号时移的第二信号(CLEAR)，其中所述同步信号(CSI)是从一视频信号(VIDEOIN)导出并包括水平比率信号和所述水平比率信号的给定脉冲(CSI)对之间的一个均衡脉冲(EQ)以及其中在所述水平比率信号的一个给定周期内，所述第二信号引起所述触发器(62)跟随所述均衡脉冲的出现，以防止所述均衡脉冲影响所述相位差指示信号(OUT)的方式，呈现所述第二状态。
6．根据权利要求1的锁相环电路，其特征在于：所述相位差指示信号脉冲(OUT)在所述相位差为正时处于第一幅度(高)和在所述相位差为负时处于第二幅度(低)。
7．根据权利要求1的锁相环电路，其特征在于：一个计数器(52)响应所述振荡器输出信号(CLK)，用以产生较低频率的第一信号(ClKDiv)其中所述解码器(101a)包括一个三态门(66)，该门(66)将所述计数器的所述第一信号耦合到所述门的输出端(66c)以在所述输出端产生所述相位误差指示信号(OUT)脉冲。
8．根据权利要求1的锁相环电路，其特征在于：计数器(52)响应所述振荡器输出信号(CLK)，用于产生耦合到所述解码器(101a)的第一信号(ClKDiv)，其中当所述同步信号(CSI)相位超前所述第一信号时所述相位差指示信号(OUT)脉冲有一个响应所述触发器输出信号(SYN)的前沿和响应所述第一信号出现的后沿(TTl)，而当所述同步信号相位滞后所述第一信号时，所述脉冲有一个响应所述第一信号出现的前沿(TT2)和一响应所述触发器输出信号的后沿。
9．根据权利要求8的锁相环电路，其特征在于：所述计数器(52)产生第二信号(CLEAR)，该信号是相对所述第一信号时移的用于对所述触发器(62)进行初始化和用于使其在一给定的所述同步信号(CSI)周期内呈现所述第二状态(SYN=低)。
10．根据权利要求8的锁相环电路，其特征在于：所述触发器(62)是在所述计数器(52)和所述解码器的所述输出端(66c)之间任何信号路径中的唯一存储级。
11．根据权利要求1的锁相环电路，其特征在于：所述同步信号(CSI)以旁通所述触发器(经67)的方式耦合到所述解码器(101a)，用以使所述相位误差指示信号(OUT)能在正常操作下产生并用以在所述同步信号被遗漏时禁止所述相位误差指示信号的产生。
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