CN102055469B - 鉴相器及锁相环电路 - Google Patents

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

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  • Manipulation Of Pulses (AREA)

Abstract

本发明涉及一种鉴相器，包括第一时钟输入电路，用于接收第一时钟信号，并根据第一时钟信号产生第一比较信号并输出；第二时钟输入电路，用于接收第二时钟信号，并根据第二时钟信号产生第二比较信号并输出；相位差脉冲输出电路，连接于所述第一时钟输入电路和第二时钟输入电路的输出端，用于根据第一比较信号和第二比较信号产生正的相位差脉冲信号并输出。本发明还提供一种使用上述鉴相器的锁相环电路。本发明中的鉴相器和锁相环电路可减轻对微处理器进行编程的工作量和减轻微处理器的负担。

Description

鉴相器及锁相环电路
技术领域
本发明涉及一种鉴相器及锁相环电路，尤其涉及同步通讯系统中实现时钟锁相的单向时钟鉴相器和锁相环电路。
背景技术
在通信网络中时钟同步是非常重要的一部份，在我国的通信网络中设置专门的数字同步网络，该数字同步网络为通信网络的支撑网，用于为通信网络提供同步时钟信号。为了保证通信网络正常工作，通常利用数字同步网络实现通信网络内所有节点的时钟频率和相位保持一致。我国的数字同步网络体系等级为主从同步，较低一级节点从较高一级节点获得频率基准并同步于它节点。锁相环电路就是用于实现时钟同步的基本电路，鉴相器则为锁相环电路的基本电路之一。锁相环电路除了包括鉴相器之外，还要有环路滤波器、压控振荡器等，环路滤波器的作用是对相位差数据进行滤波和处理，用于调节压控振荡器的输出频率。鉴相器可以分为模拟鉴相器和数字鉴相器，模拟鉴相器是指参与鉴相的信号为模拟信号。数字鉴相器是指参与鉴相的信号为数字信号。数字鉴相器通常是对两个参考信号和被测信号的相位进行比较，从而得到二者的相位差。在时钟同步网中，参考信号为上一级节点的时钟参考信号，被测信号为本地使用的时钟信号经分频后得到，鉴相器的则是用于检测参考信号与被测信号的相位差，以便得到被测时钟信号的相位变化规律和频率偏差。因而鉴相器的鉴相结果一般分为两种：当被测信号相位一直滞后于参考信号时，鉴相结果为正向；当被测信号相位一直超前于参考信号时，鉴相结果为负向。然而鉴相器在对时钟信号进行鉴相时，由于被测信号的频率总是缓慢变化，尤其是在松耦合锁相环中，某一时刻被测信号的相位可能超前于参考信号，而某一时刻被测信号则会滞后于参考信号，因而得到的鉴相结果会有正也有负。由于鉴相器的鉴相结果需要输出给环路滤波器处理，而环路滤波器由微处理器实现，既有正又有负的鉴相结果会增加处理器的负担。
发明内容
本发明的目的在于提供一种鉴相器和锁相环电路，使输出的相位差脉冲信号一直为正，其所输出的正的相位差脉冲信号较适合由微处理器实现的环路滤波器处理，可减轻对微处理器进行编程的工作量和减轻微处理器的负担。
本发明提供一种鉴相器，包括第一时钟输入电路，用于接收第一时钟信号，并根据第一时钟信号产生第一比较信号并输出；第二时钟输入电路，用于接收第二时钟信号，并根据第二时钟信号产生第二比较信号并输出；相位差脉冲输出电路，连接于所述第一时钟输入电路和第二时钟输入电路的输出端，用于根据第一比较信号和第二比较信号产生正的相位差脉冲信号并输出。
优选的，上述鉴相器还包括计数器，连接于所述相位差脉冲输出电路的输出端，用于接收计数时钟信号，并根据所述计数时钟信号对所述正的相位差脉冲信号进行计数后输出数字化的相位差信号。
优选的，上述第一时钟输入电路包括第一反相器用于接收第一时钟信号，并对第一时钟信号进行反相。
优选的，上述第一时钟输入电路还包括第一触发器，连接于所述第一反相器的输出端，用于接收经过反相后的第一时钟信号。
优选的，上述第一触发器还用于接收第一数据信号、经过反相后的第一时钟信号和启动鉴相信号，并根据所述第一数据信号、经过反相后的第一时钟信号和启动鉴相信号产生第一比较信号和第二数据信号。
优选的，上述第二时钟输入电路包括第二反相器用于接收第二时钟信号，并对第二时钟信号进行反相。
优选的，上述第二时钟输入电路还包括第二触发器，连接于所述第二反相器的输出端，用于接收经过反相后的第二时钟信号。
优选的，上述第二触发器连接于所述第一触发器的数据输出端，用于接收第二数据信号，第二触发器还用于接收经过反相后的第二时钟信号和启动鉴相信号，并根据所述第二数据信号、经过反相后的第二时钟信号和启动鉴相信号产生第二比较信号。
优选的，上述相位差脉冲输出电路为异或门，当第一比较信号和第二比较信号均为低电平或者高电平时，相位差脉冲输出电路所输出的信号为低电平。
优选的，当第一比较信号和第二比较信号的其中一个输出为低电平，另一个输出的为高电平时，相位差脉冲输出电路所输出的信号为高电平。
本发明还提供一种锁相环电路，包括上述鉴相器。
本发明中的鉴相器和锁相环电路，不需要确定第一时钟输入电路和第二时钟输入电路的相位超前和滞后的关系，就可以使鉴相器输出的相位差值一直为正，其所输出的正的相位差脉冲信号给由微处理器实现的环路滤波器，比较适合微处理器处理，可减轻对微处理器进行编程的工作量和减轻微处理器的负担。
附图说明
图1所示为本发明一种鉴相器实施例的结构示意图；
图2所示为图1所示的鉴相器的具体结构示意图；
图3所示为鉴相器鉴相结果的示意图；
图4所示为本发明一种锁相环电路实施例的结构示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面结合附图和具体实施例对本发明所述技术方案作进一步的详细描述，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
图1所示为本发明一种鉴相器100实施例的结构示意图。
鉴相器100包括第一时钟输入电路10、第二时钟输入电路20和相位差脉冲输出电路30。第一时钟输入电路10，用于接收第一时钟信号，并根据第一时钟信号产生第一比较信号并输出。第二时钟输入电路20，用于接收第二时钟信号，并根据第二时钟信号产生第二比较信号并输出。相位差脉冲输出电路30，连接于所述第一时钟输入电路10和第二时钟输入电路20的输出端，用于根据第一比较信号和第二比较信号产生正的相位差脉冲信号并输出。
在将本实施例中鉴相器100进行应用时，还可在鉴相器100设置计数器40，连接于所述相位差脉冲输出电路30的输出端，用于接收计数时钟信号，并根据所述计数时钟信号对所述正的相位差脉冲信号进行计数后输出数字化的相位差信号。
本实施例中，鉴相器100为单向数字鉴相器，不需要确定第一时钟输入电路10和第二时钟输入电路20的相位超前和滞后的关系，就可以使鉴相器100输出的相位差脉冲信号一直为正，其所输出的正的相位差脉冲信号较适合由微处理器实现的环路滤波器处理，可减轻对微处理器进行编程的工作量和减轻微处理器的负担。
图2所示为图1所示的鉴相器100的具体结构示意图。
鉴相器100包括第一反相器101、第一触发器102、第二反相器201、第二触发器202、异或门301和计数器40。
第一反相器101和第一触发器102构成图1所示的第一时钟输入电路10。第一反相器101用于接收第一时钟信号，并对第一时钟信号进行反相。第一触发器102，连接于所述第一反相器101的输出端，用于接收经过反相后的第一时钟信号。第一触发器102还用于接收第一数据信号、上述经过反相后的第一时钟信号和启动鉴相信号，并根据所述第一数据信号、经过反相后的第一时钟信号和启动鉴相信号产生第一比较信号和第二数据信号。第一数据信号和第二数据信号均为高电平信号，并且第一数据信号为鉴相器100的外部所输入的信号。
在本实施例中，第一时钟为参考时钟，频率为8KHZ。第一触发器102为D触发器。第一时钟经过第一反相器101所构成的非门电路后连到第一触发器102的时钟输入端，可以保证第一触发器102在第一时钟的下降沿触发，同时第一触发器102的数据输入端输入的信号保持为高电平，第一触发器102通过清除端接收启动鉴相信号，当启动鉴相信号为低电平时，第一触发器102不工作，当启动鉴相信号由低电平变为高电平时，第一触发器102开始工作。
第二反相器201和第二触发器202构成图1所示的第二时钟输入电路20。第二反相器201用于接收第二时钟信号，并对第二时钟信号进行反相。第二时钟输入电路20还包括第二触发器202，连接于所述第二反相器201的输出端，用于接收经过反相后的第二时钟信号。第二触发器202连接于所述第一触发器102的数据输出端，用于接收第二数据信号。第二触发器202还用于接收经过反相后的第二时钟信号和启动鉴相信号，并根据所述第二数据信号、经过反相后的第二时钟信号和启动鉴相信号产生第二比较信号。
在本实施例中，第二时钟为被测时钟，其频率可设置为与第一时钟的频率相同或者接近的频率。第二触发器202为D触发器。第二时钟经过第二反相器201所构成的非门电路后连到第二触发器202的时钟输入端，可以保证第二触发器202在第二时钟的下降沿触发，同时第二触发器202的数据输入端输入的信号与第一输入端输入的信号也是保持为高电平，第二触发器202通过清除端接收启动鉴相信号，当启动鉴相信号为低电平时，第二触发器202不工作，当启动鉴相信号由低电平变为高电平时，第二触发器202开始工作。
相位差脉冲输出电路30为异或门301，当第一比较信号和第二比较信号均为低电平或者高电平时，相位差脉冲输出电路30所输出的信号为低电平，当第一比较信号和第二比较信号的其中一个输出为低电平，另一个输出的为高电平时，相位差脉冲输出电路30所输出的信号为高电平。
计数器40的数据输入端接异或门301的输出端，计数器40的时钟输入端接收计数时钟信号。在本实施例中，计数器40的位数为12位，当第一比较信号和第二比较信号的频率为8KHZ，计数时钟频率为16MHZ时，鉴相所输出的鉴相数据的最大值为16MHZ/8KHZ＝2048，相应的计数器40的最大计数值为212＝2048，因此鉴相器100的精度为1/2048。本实施例中的鉴相器100的精度为1/2048已经能满足我国时钟同步网的要求。当然，为了提高鉴相器100的精度，可以提高计数器40的计数时钟频率和计数器40的位数。
图3所示为鉴相器100鉴相结果的示意图。
在图3中，CLK1为参考时钟，CLK2为被测时钟，START为启动鉴相信号，A为第一触发器102的输出端输出的信号，B为第二触发器202的输出端输出的信号，C为异或门301的输出端输出的信号。从图3可知，由于CLK2(被测时钟)的频率与CLK1(参考时钟)的频率非常接近，第二触发器202与第一触发器102都是在启动鉴相信号为高电平时启动鉴相，且都是在下降沿触发，而第二触发器202的数据输入端为第一触发器102的数据输出端，第一触发器102所输出的第一比较信号和第二触发器202所输出的第二比较信号经过异或门301，可以保证鉴相器100的输出结果总是为正，从而使得计数器40采样得到的相位差值也为正。因而，在鉴相命令启动后，鉴相器100的鉴相结果为从CLK1下降沿(A波形图的虚线部分)开始到CLK2下降沿(B波形图的虚线部分)之间的正脉冲(C波形图的虚线部分)。
图4所示为本发明一种锁相环电路实施例的结构示意图。
本实施例中的锁相环电路使用图1或者图2所示的鉴相器100进行鉴相，锁相环电路包括鉴相器100、环路滤波器200和压控振荡器300，三者共同构成的信号相差自动调节反馈环路。环路滤波器200的输入端与鉴相器100的输出端连接，压控振荡器300的输入端则与环路滤波器200的输出端连接。本实施例中的锁相环电路除了鉴相器100的电路结构与现有的鉴相器100不同之外，环路滤波器200以及压控振荡器300的电路结构以及功能均与现有的环路滤波器200和压控振荡器300相同，因此在此不再赘述。
本实施例中的锁相环电路由于使用了单向的鉴相器100，不需要确定第一时钟输入电路10和第二时钟输入电路20的相位超前和滞后的关系，就可以使鉴相器100输出的相位差脉冲信号一直为正，其所输出的正的相位差脉冲信号较适合由微处理器实现的环路滤波器200处理，可减轻对微处理器进行编程的工作量和减轻微处理器的负担。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (5)

1.一种鉴相器，其特征在于，包括：
第一时钟输入电路，所述第一时钟输入电路包括第一反相器及第一触发器，所述第一反相器用于接收第一时钟信号，并对第一时钟信号进行反相，所述第一触发器连接于所述第一反相器的输出端，用于接收经过反相后的第一时钟信号，所述第一触发器还用于接收第一数据信号、经过反相后的第一时钟信号和启动鉴相信号，并根据所述第一数据信号、经过反相后的第一时钟信号和启动鉴相信号产生第一比较信号和第二数据信号；
第二时钟输入电路，用于接收第二时钟信号，并根据第二时钟信号产生第二比较信号并输出；
相位差脉冲输出电路，连接于所述第一时钟输入电路和第二时钟输入电路的输出端，用于根据第一比较信号和第二比较信号产生正的相位差脉冲信号并输出；
所述第二时钟输入电路包括第二反相器，所述第二反相器用于接收第二时钟信号，并对第二时钟信号进行反相；
所述第二时钟输入电路还包括第二触发器，所述第二触发器连接于所述第二反相器的输出端，用于接收经过反相后的第二时钟信号；
所述第二触发器连接于所述第一触发器的数据输出端，用于接收第二数据信号，所述第二触发器还用于接收经过反相后的第二时钟信号和启动鉴相信号，并根据所述第二数据信号、经过反相后的第二时钟信号和启动鉴相信号产生第二比较信号。
2.如权利要求1所述的鉴相器，其特征在于，所述鉴相器还包括计数器，所述计数器连接于所述相位差脉冲输出电路的输出端，用于接收计数时钟信号，并根据所述计数时钟信号对所述正的相位差脉冲信号进行计数后输出数字化的相位差信号。
3.如权利要求1所述的鉴相器，其特征在于，所述相位差脉冲输出电路为异或门，当第一比较信号和第二比较信号均为低电平或者高电平时，相位差脉冲输出电路所输出的信号为低电平。
4.如权利要求3所述的鉴相器，其特征在于，当第一比较信号和第二比较信号的其中一个输出为低电平，另一个输出的为高电平时，相位差脉冲输出电路所输出的信号为高电平。
5.一种锁相环电路，其特征在于，包括如权利要求1至4任一项所述的鉴相器。
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