WO2020027418A9 - 표시 패널 및 이의 제조 방법 - Google Patents

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Definitions

  • the present invention relates to a display panel and a method for manufacturing the same, and more particularly, to a display panel with improved reliability and a method for manufacturing the same.
  • the display panel is activated according to an electrical signal to display an image.
  • An organic light emitting display panel including an organic light emitting diode among the display panels has low power consumption, high luminance, and high reaction speed.
  • the organic light emitting display panel includes an organic light emitting device.
  • Organic light emitting devices are susceptible to moisture or oxygen and can be easily damaged. Accordingly, in the organic light emitting display panel, as the moisture or oxygen flowing in from the outside is stably blocked, the reliability of the organic light emitting display device is improved and the life is improved.
  • a display panel includes a base substrate divided into a display area and a peripheral area adjacent to the display area on a plane, a thin film transistor disposed on the base substrate, and an interlayer insulating layer covering the thin film transistor.
  • a thin element layer including a lower insulating layer disposed between the interlayer insulating layer and the base substrate, an organic light emitting element disposed in the display area and connected to the thin film transistor, disposed on the thin film element layer ,
  • a sealing layer comprising a first inorganic layer, a second inorganic layer disposed on the first inorganic layer, and an organic layer disposed between the first inorganic layer and the second inorganic layer, from the rear surface of the base substrate to the A module hole defined in the display area penetrating to the upper surface of the encapsulation layer, and a first blocking groove defined in the display area adjacent to the module hole while exposing a part of the upper surface of the lower insulating layer through the interlayer insulating layer It includes.
  • the thin film transistor includes a semiconductor pattern disposed on the base substrate, a control electrode spaced apart from the semiconductor pattern and overlapped on a plane, and spaced apart from each other, the input electrode and the output electrode each being connected to the semiconductor pattern, wherein the
  • the lower insulating layer includes a first insulating layer disposed between the control electrode and the semiconductor pattern, and a second insulating layer covering the first insulating layer and the interlayer insulating layer, and an upper surface of the second insulating layer It may be characterized in that to provide an upper surface of the lower insulating layer.
  • the first blocking groove may have an undercut shape, and an inner surface of the first blocking groove may be covered by the first inorganic layer.
  • the pixel layer further includes a pattern electrode disposed between the interlayer insulating layer and the first inorganic layer, and at least a portion of the interlayer insulating layer overlaps with a penetrating portion on a plane, and the pattern electrode includes the first inorganic layer. It may be characterized by contact with the layer.
  • the blocking groove may be characterized in that it has a closed curve shape surrounding the module hole on a flat surface.
  • a second blocking groove that is spaced apart from the first blocking groove on a plane and is defined between the first blocking groove and the organic light emitting element and penetrates the interlayer insulating layer to expose a portion of the upper surface of the lower insulating layer. And, an inner surface of the second blocking groove may be covered by the first inorganic layer, and the organic layer may cover the first inorganic layer.
  • a third blocking groove spaced apart from the first blocking groove in a plane is defined between the module hole and the first blocking groove, and penetrates the interlayer insulating layer to expose a portion of the upper surface of the lower insulating layer.
  • the inner surface of the third blocking groove may be covered by the first inorganic layer, and the second inorganic layer may cover the first inorganic layer.
  • first blocking groove surrounded by the first inorganic layer it may be characterized in that it further comprises a filling member containing an organic material.
  • the second inorganic layer may cover the filling member and the first inorganic layer.
  • the base substrate, the display panel comprising at least one of glass, plastic, metal.
  • a base substrate divided into a display area on the plane and a peripheral area adjacent to the display area;
  • An organic light emitting device disposed on the display area and including a first electrode, a second electrode disposed on the first electrode, and a light emitting layer disposed between the first electrode and the second electrode;
  • An electronic device includes a thin film transistor connected to the organic light emitting device, an interlayer insulating layer on which the first electrode is disposed and disposed between the thin film transistor and the organic light emitting device, the base substrate and the interlayer A lower insulating layer disposed between the insulating layers, a thin element layer including a pattern electrode disposed on the interlayer insulating layer, a thin inorganic element layer disposed on the thin film element layer, a first inorganic layer, and the first inorganic layer A second inorganic layer disposed on the layer, and an encapsulation layer comprising an organic layer disposed between the first inorganic layer and the second inorganic layer, penetrating from the back surface of the base substrate to the top surface of the encapsulation layer, the display area A module hole defined in the display area, disposed in the display area, overlaps the pattern portion adjacent to the module hole and the exposed pattern portion, and a blocking groove formed by an opening defined by a pattern electrode, and an electron overlapping the module
  • the pattern electrode may be disposed on the same layer as the first electrode, and may include the same material as the first electrode.
  • the width of the opening may be smaller than the width of the pattern portion.
  • the pattern electrode may be disposed to cover at least a portion of the pattern portion through the interlayer insulating layer, the opening portion may be defined through the pattern electrode, and the planar area of the opening portion may be less than or equal to the plane portion of the pattern portion.
  • the inner surface of the module hole characterized in that defined by the end of each of the lower end of the base substrate, and the lower insulating layer, the first inorganic layer, and the second inorganic layer aligned with the end of the base substrate Can be.
  • a portion of the upper surface of the pattern electrode and the lower insulating layer may be in contact with the first inorganic film.
  • the blocking groove may be characterized in that it has a closed curve shape surrounding the module hole on a flat surface.
  • the electronic module includes at least one of an audio output module, a light emitting module, a light receiving module, and a camera module.
  • a method of manufacturing a display panel according to an exemplary embodiment of the present invention includes a pixel including a plurality of insulating layers in the display area of a base substrate divided into a display area including a hole area on a plane and a peripheral area adjacent to the display area.
  • Forming a thin film device layer including, removing a portion of any one of the insulating layers overlapping the hole region to form a blocking groove, and providing an inner surface of the thin film device layer and the blocking groove to be covered 1 depositing an inorganic layer, filling the blocking groove and coating an organic material on the first inorganic layer to cover the thin film device layer, forming a preliminary organic layer, a display area and the blocking area in the preliminary organic layer Forming an organic layer and a pattern portion by removing portions overlapping each other, forming a second inorganic layer covering the organic layer and the filling member, and penetrating the base substrate in an area surrounded by the blocking groove And forming a module hole.
  • the thin film device layer includes a thin film transistor and an organic light emitting device connected to the thin film transistor, and the blocking groove is formed by removing a portion of an insulating layer disposed between the organic light emitting device and the thin film transistor. can do.
  • a display panel that does not interfere with the electronic module can be provided. Accordingly, a display device having a narrow bezel area may be provided even if an electronic module is included.
  • FIG. 1 is a perspective view illustrating a display electronic device according to an exemplary embodiment of the present invention.
  • FIG. 2A is an exploded perspective view of the electronic device shown in FIG. 1.
  • FIG. 2A is an enlarged view of XX 'region of FIG. 2A.
  • FIG. 3 is a block diagram of the electronic device shown in FIG. 1.
  • FIG. 4A is a cross-sectional view taken along I-I 'shown in FIG. 2A.
  • FIG. 4B is a cross-sectional view of the touch sensing unit added to the configuration of FIG. 4A.
  • 5A and 5B are cross-sectional views illustrating an enlarged hole region of FIG. 4A.
  • 6A to 6C are cross-sectional views illustrating a portion of a display panel according to the present invention.
  • FIG. 7 is a cross-sectional view illustrating a portion of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a portion of a display panel according to an exemplary embodiment of the present invention.
  • 9A is a cross-sectional view illustrating a portion of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 9B is an enlarged view of one region of FIG. 9A.
  • 10A to 10C are plan views illustrating hole regions according to an embodiment of the present invention.
  • 11A to 11H are cross-sectional views illustrating a method of manufacturing a display panel according to an exemplary embodiment of the present invention.
  • FIG. 1 is a perspective view illustrating a display electronic device according to an exemplary embodiment of the present invention.
  • FIG. 2A is an exploded perspective view of the electronic device shown in FIG. 1.
  • 2B is an enlarged view of XX 'region of FIG. 2A.
  • 3 is a block diagram of the electronic device shown in FIG. 1.
  • 4A is a cross-sectional view taken along I-I 'shown in FIG. 2A.
  • 4B is a cross-sectional view of the touch sensing unit added to the configuration of FIG. 4A.
  • FIGS. 1 to 4B an electronic device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 4B.
  • the electronic device EA may provide a display surface displaying an image IM on the front surface.
  • the display surface may be defined parallel to a surface defined by the first direction DR1 and the second direction DR2.
  • the display surface includes a transmission area TA and a bezel area BZA adjacent to the transmission area TA.
  • the electronic device EA displays the image IM through the transmission area TA.
  • an Internet search window is shown as an example of an image IM.
  • the transmissive area TA may have a quadrangular shape parallel to each of the first direction DR1 and the second direction DR2. However, this is illustratively illustrated, and the display area DA may have various shapes, and is not limited to any one embodiment.
  • the normal direction of the display surface may correspond to the thickness direction (DR3, hereinafter, third direction) of the electronic device EA.
  • the front (or top) and rear (or bottom) of each component are defined based on the direction in which the image IM is displayed.
  • the front side and the back side face each other in the third direction DR3.
  • the directions indicated by the first to third directions DR2 and DR2 DR3 are relative concepts and may be converted to other directions.
  • the first to third directions refer to the same reference numerals in the directions indicated by the first to third directions DR1, DR2, and DR3, respectively.
  • the electronic device EA includes a display panel DP, a window member WD, an electronic module ID, and a housing member HS. As illustrated in FIG. 3, the electronic device EA may further include a display module DD, a first electronic module EM1, a second electronic module EM2, and a power supply module PM. FIG. 2A shows some components omitted from those illustrated in FIG. 3.
  • the display module DD may include a display panel DP and a touch sensing unit TSU.
  • the display panel DP generates an image IM.
  • the touch sensing unit TSU may sense an input of a user applied from the outside.
  • the user's input includes various types of external inputs such as a part of the user's body, light, heat, or pressure.
  • the touch sensing unit TSU according to an embodiment of the present invention may be directly provided on the display panel. In this case, the touch sensing unit TSU may be formed and provided on the display panel DP by a continuous process. In FIG. 2A, the touch sensing unit TSU is omitted.
  • the display panel DP may be divided into a hole area PA, a display area DA, and a peripheral area NDA.
  • the display area DA may be an area where an image IM is generated.
  • a plurality of pixels PX generating an image IM may be disposed in the display area DA. Detailed description thereof will be described later.
  • the peripheral area NDA is adjacent to the display area DA.
  • the peripheral area NDA may surround the display area DA.
  • a driving circuit or a driving wiring for driving the display area DA may be disposed in the peripheral area NDA.
  • peripheral area NDA of the display panel DP may be curved. Accordingly, some of the peripheral areas NDA may face the front surface of the electronic device EA and other parts of the peripheral area NDA may face the back surface of the electronic device EA. Alternatively, the peripheral area NDA may be omitted in the display panel DP according to an exemplary embodiment.
  • the hole area PA may be an area in which the module hole MH and the blocking groove BR surrounding the module hole HM are defined.
  • the display panel DP may include at least one module hole MH.
  • the hole area PA may be surrounded by the display area DA.
  • the hole area PA may be defined as a circular shape surrounding the blocking groove BR.
  • the blocking groove BR, the module hole HM, and the filling member FM may be disposed in the hole area PA.
  • the blocking groove BR, the module hole HM, and the filling member FM according to an embodiment of the present invention may be formed in the display area DA where the image is displayed.
  • the blocking groove BR surrounds the module hole HM.
  • the blocking groove BR may have a closed curve shape.
  • the blocking groove BR is illustrated in a circular shape. On the other hand, this is illustratively shown, and the blocking groove BR may have a plurality of cut-out line patterns surrounding the module hole MH and having a listed shape. In FIG. 2B, an additional pattern portion OL-P disposed inside the filling member FM and the blocking groove BR is omitted for convenience of description.
  • the plurality of signal lines passing through the blocking groove BR may be connected to the pixels PX spaced apart from each other with the blocking groove BR interposed therebetween. Therefore, the pixels PX spaced apart from each other with the blocking groove BR may be connected to a corresponding signal line and controlled by the same signal. Pixels PX may not be disposed in the module hole MH.
  • the pixels PX spaced apart from the module hole MH are connected to each other by signal lines passing through the blocking groove BR, so that the pixels spaced apart from the module hole MH ( PX). Accordingly, it is possible to facilitate electrical control of the pixels PX spaced apart from the module hole MH.
  • the blocking groove BR is disposed adjacent to the module hole HM. More specifically, the blocking groove BR may be disposed surrounding the module hole HM.
  • the module hole HM penetrates the display panel DP.
  • the module hole HM illustrated in FIG. 2A may have a cylindrical shape having a height in the third direction DR3.
  • the module hole HM overlaps the electronic module ID on a plane.
  • the electronic module ID may be inserted into the module hole HM.
  • the electronic module ID may be disposed on the rear surface of the base substrate 10 adjacent to the module hole HM, and only one configuration of the electronic module ID may be exposed to the outside through the module hole HM. Can be. For example, only the lens included in the camera module CMM may be exposed to the outside through the module hole HM.
  • the electronic module ID may be disposed on the rear surface of the base substrate 10 and spaced apart from the display panel DP in cross section.
  • the display panel DP does not provide a separate space for the electronic module ID outside the display area DA by including the module hole HM formed in the display area DA. Can be. Accordingly, the area of the peripheral area NDA is reduced, so that the electronic device EA having a narrow bezel can be implemented. Further, when the electronic module ID is accommodated in the module hole HM, the thin electronic device EA may be implemented.
  • the details of the blocking groove BR and the module hole HM will be described later.
  • the window member WD provides a front surface of the electronic device EA.
  • the window member WD is disposed on the front surface of the display panel DP to protect the display panel DP.
  • the window member WD may include a glass substrate, a sapphire substrate, or a plastic film.
  • the window member WD may have a multi-layer or single-layer structure.
  • the window member WD may have a laminated structure of a plurality of plastic films bonded with an adhesive, or may have a laminated structure of a glass substrate and a plastic film bonded with an adhesive.
  • the window member WD may provide a transparent area TA and a bezel area BZA of the electronic device EA by including a transparent material.
  • the transmission area TA may be an area corresponding to the display area DA.
  • the transmission area TA overlaps the front surface or at least a portion of the display area DA.
  • the image IM displayed on the display area DA of the display panel DP may be visually recognized from the outside through the transmission area TA.
  • the bezel area BZA is defined according to the shape of the transmission area TA.
  • the bezel area BZA is adjacent to the transmissive area TA and may surround the transmissive area TA.
  • the bezel area BZA may have a predetermined color.
  • the bezel area BZA may cover the peripheral area NDA of the display panel DP to prevent the peripheral area NDA from being viewed from the outside. Meanwhile, this is illustratively illustrated, and in the window member WD according to an embodiment of the present invention, the bezel area BZA may be omitted.
  • the housing member HS may be combined with the window member WD.
  • the housing member HS provides a back surface of the electronic device EA.
  • the housing member HS is combined with the window member WD to provide an interior space.
  • the display panel DP, the electronic module ID, and various components illustrated in FIG. 3 may be accommodated in the interior space.
  • the housing member HS may include a material having a relatively high stiffness.
  • the housing member HS may include a plurality of frames and / or plates made of glass, plastic, and metal.
  • the housing member HS can stably protect components of the electronic device EA accommodated in the internal space from external impact.
  • the power supply module PM supplies power required for the overall operation of the electronic device EA.
  • the power supply module PM may include a conventional battery module.
  • the electronic module ID includes various functional modules for operating the electronic device EA.
  • the electronic module ID may include a first electronic module EM1 and a second electronic module EM2.
  • the first electronic module EM1 may be directly mounted on a motherboard (not shown) electrically connected to the display module DD or may be mounted on a separate board and electrically connected to the motherboard through a connector (not shown).
  • the first electronic module EM1 may include a control module CM, a wireless communication module TM, an image input module IS, an audio input module AIM, a memory MM, and an external interface EF. have. Some of the modules are not mounted on the motherboard, but may be electrically connected to the motherboard through a flexible circuit board.
  • the control module CM controls the overall operation of the electronic device EA.
  • the control module CM may be a microprocessor.
  • the control module CM activates or deactivates the display module DD.
  • the control module CM may control other modules such as an image input module IS or an audio input module AIM based on a touch signal received from the display module DD.
  • the wireless communication module (TM) may transmit / receive wireless signals to and from other terminals using a Bluetooth or Wi-Fi line.
  • the wireless communication module TM can transmit / receive a voice signal using a general communication line.
  • the wireless communication module TM includes a transmitting unit TM1 for modulating and transmitting a signal to be transmitted, and a receiving unit TM2 for demodulating the received signal.
  • the image input module IS processes an image signal and converts it into image data that can be displayed on the display module DD.
  • the acoustic input module (AIM) receives an external sound signal by a microphone in a recording mode, a voice recognition mode, etc., and converts it into electrical voice data.
  • the memory MM may be stored to use data received from the image wireless communication module TM, the input module IS, and the audio input module AIM, and the used data may be deleted. In addition, data necessary for controlling the second electronic module EM2 may be stored and deleted.
  • the external interface serves as an interface connected to an external charger, a wired / wireless data port, a card socket (eg, a memory card, SIM / UIM card), and the like.
  • the second electronic module EM2 may include an audio output module (AOM), a light emitting module (LM), a light receiving module (LRM), and a camera module (CMM).
  • AOM audio output module
  • LM light emitting module
  • LRM light receiving module
  • CMS camera module
  • the components may be directly mounted on the motherboard, or mounted on a separate substrate, to be electrically connected to the display module DD through a connector or the like, or electrically to the first electronic module EM1.
  • the sound output module converts sound data received from the wireless communication module (TM) or sound data stored in the memory (MM) and outputs it to the outside.
  • the light emitting module LM generates and outputs light.
  • the light emitting module LM may output infrared rays.
  • the light emitting module LM may include an LED element.
  • the light receiving module (LRM) can detect infrared rays.
  • the light receiving module LRM may be activated when infrared rays of a predetermined level or more are detected.
  • the light receiving module (LRM) may include a CMOS sensor. After the infrared light generated by the light emitting module LM is output, it is reflected by an external object (eg, a user's finger or face), and the reflected infrared light may be incident on the light receiving module LRM.
  • the camera module (CMM) captures an image of the subject.
  • the electronic module ID illustrated in FIG. 2A may be any one or more of the components of the second electronic module EM2.
  • the remaining components among the components of the first electronic module EM1 and the second electronic module EM2 may be disposed in different locations and not illustrated.
  • the electronic module ID may include at least one of an audio output module (AOM), a light emitting module (LM), a light receiving module (LRM), and a camera module (CMM).
  • AOM audio output module
  • LM light emitting module
  • LRM light receiving module
  • CCMM camera module
  • the display panel DP includes a base substrate BS, a thin film device layer TX, and a display device layer DX.
  • the base substrate BS, the thin film device layer TX, and the display device layer DX may be stacked along the third direction DR3.
  • the thin film device layer TX and the display device layer DX according to the present invention may constitute a pixel layer PL.
  • the base substrate BS includes a glass substrate, a metal substrate, and a flexible plastic substrate.
  • the present invention is not limited thereto, and the base substrate BS may be a substrate in which a plurality of alternating base layers and inorganic barrier layers are alternately disposed.
  • the organic material of the base layer is polyimide (PI), polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polyarylate, polycarbonate (PC) ), Polyetherimide (PEI) or polyethersulfone (Polyethersulfone: PES). Therefore, the base substrate BS according to the present invention may be rigid or flexible, and is not limited to any one embodiment.
  • the thin film device layer TX includes a lower insulating layer IC, an interlayer insulating layer IH, and a thin film transistor TR.
  • the thin film device layer TX is disposed on the base substrate BS.
  • Each of the lower insulating layer (IC) and the interlayer insulating layer (IH) may include an inorganic material and / or an organic material.
  • the lower insulating layer IC may include a first insulating layer IL1 and a second insulating layer IL2.
  • the thin film transistor TR includes a semiconductor pattern SL, a control electrode CE, an input electrode IE, and an output electrode OE.
  • the thin film transistor TR controls electric charge movement in the semiconductor pattern SL through the control electrode CE and outputs an electrical signal input from the input electrode IE through the output electrode OE.
  • the semiconductor pattern SL is disposed on the base substrate BS.
  • the semiconductor pattern SL may include crystalline semiconductor material or amorphous silicon.
  • the thin film transistor TR illustrates the control electrode CE disposed on the semiconductor pattern SL, but is not limited thereto, and the control electrode CE is disposed on the base substrate BS It may be covered by the first insulating layer IL1, and may have a bottom-gate structure in which the semiconductor pattern SL is disposed on the first insulating layer IL1, and is not limited to any one embodiment.
  • the first insulating layer IL1 may be disposed between the semiconductor pattern SL and the control electrode CE.
  • the first insulating layer IL1 covers the base substrate BS and the semiconductor pattern SL.
  • the control electrode CE is illustrated as being disposed on the semiconductor pattern SL. However, this is illustratively illustrated, and the thin film transistor TR according to an embodiment of the present invention may include a semiconductor pattern SL disposed on the control electrode CE. It is not limited.
  • the second insulating layer IL2 may be disposed between the control electrode CE and the input electrode IE and the control electrode CE and the output electrode OE.
  • the second insulating layer IL2 covers the first insulating layer IL1 and the control electrode CE.
  • the input electrode IE and the output electrode OE are disposed on the second insulating layer IL2.
  • the input electrode IE and the output electrode OE pass through the first insulating layer IL1 and the second insulating layer IL2 and are respectively connected to the semiconductor pattern SL.
  • the interlayer insulating layer IH is disposed on the second insulating layer IL2.
  • the interlayer insulating layer IH may cover the thin film transistor TR.
  • the interlayer insulating layer IH is disposed between the thin film transistor TR and the display element layer DX to electrically insulate the thin film transistor TR and the display element layer DX.
  • the display element layer DX includes a pixel defining layer PLE, an organic light emitting element ED, and an encapsulation layer TFE.
  • the pixel defining layer PLE is disposed on the interlayer insulating layer IH.
  • a plurality of openings may be defined in the pixel defining layer PLE.
  • An organic light emitting element ED may be provided in each of the openings.
  • the organic light emitting device ED includes a first electrode E1, a second electrode E2, a light emitting layer EL, and a charge control layer OL.
  • the first electrode E1 is disposed on the interlayer insulating layer IH.
  • the first electrode E1 may penetrate the interlayer insulating layer IH and be electrically connected to the thin film transistor TR.
  • a plurality of first electrodes E1 may be provided. At least a portion of each of the plurality of first electrodes may be exposed by a corresponding opening.
  • the second electrode E2 is disposed on the first electrode E1.
  • the second electrode E2 may have an integral shape overlapping the plurality of first electrodes and the first inorganic layer LIL.
  • the second electrode E2 may have the same voltage for each organic light emitting element. Accordingly, a separate patterning process may be omitted to form the second electrode E2. Meanwhile, this is illustratively illustrated, and the second electrode E2 may be provided in plural to correspond to each of the openings.
  • the emission layer EL is disposed between the first electrode E1 and the second electrode E2.
  • the light emitting layer EL may be provided in plural and disposed in each of the openings.
  • the organic light emitting element ED may generate light by activating the light emitting layer EL according to a potential difference between the first electrode E1 and the second electrode E2.
  • the charge control layer OL is disposed between the first electrode E1 and the second electrode E2.
  • the charge control layer OL is disposed adjacent to the light emitting layer EL.
  • the charge control layer OL is shown as being disposed between the light emitting layer EL and the second electrode E2.
  • the charge control layer OL may be disposed between the light emitting layer EL and the first electrode E1, and the third direction DR3 may be provided with the light emitting layer EL interposed therebetween. Accordingly, it may be provided as a plurality of layers that are stacked.
  • the charge control layer OL may have an integral shape overlapping the entire surface of the base substrate BS without a separate patterning process.
  • the charge control layer OL may be disposed in areas other than the openings formed in the pixel defining layer PLE.
  • the charge control layer OL may improve light emission efficiency by controlling electron movement.
  • the charge control layer OL may include an electron transport layer and an electron injection layer.
  • the encapsulation layer TFE is disposed on the organic light emitting element ED.
  • the encapsulation layer TFE may include an inorganic layer and / or an organic layer.
  • the encapsulation layer TFE may include a first inorganic layer LIL, an organic layer OEL, and a second inorganic layer UIL.
  • Each of the first inorganic layer LIL and the second inorganic layer UIL may include an inorganic material.
  • each of the first inorganic layer LIL and the second inorganic layer UIL is at least one of aluminum oxide, silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, titanium oxide, zirconium oxide, and zinc oxide. It may include.
  • the first inorganic layer LIL and the second inorganic layer UIL may include the same or different materials.
  • the organic layer OEL may be disposed between the first inorganic layer LIL and the second inorganic layer UIL.
  • the organic layer (OEL) may include an organic material.
  • the organic layer (OEL) is at least any one of epoxy (epoxy), polyimide (PI), polyethylene terephthalate (PET), polycarbonate (PC), polyethylene (polyethylene: PE), and polyacrylate (polyacrylate) It can contain one.
  • the first inorganic layer LIL and the second inorganic layer UIL may have an integral shape disposed on the front surface of the display panel DP on a flat surface. Each of the first inorganic layer LIL and the second inorganic layer UIL may partially overlap the organic layer OEL. Accordingly, the first inorganic layer LIL and the second inorganic layer UIL may be spaced apart from each other in the third direction DR3 with the organic layer OEL therebetween in some areas, and in the third direction in some areas. (DR3).
  • the encapsulation layer TFE may seal the organic light emitting device ED to protect the organic light emitting device ED from foreign substances introduced from the outside.
  • the display panel DP may further include a dam portion DMP.
  • the dam portion DMP may extend along the edge of the display area DA.
  • the dam portion DMP may surround the display area DA or be disposed on at least one side of the display area DA, for example, on a side adjacent to a pad (not shown) or a driving circuit (not shown).
  • the dam portion DMP may define a region in which liquid organic materials spread in the process of forming the organic layer OEL.
  • the organic layer (OEL) may be formed by an inkjet method of applying a liquid organic material on the first inorganic layer (LIL), wherein the dam portion (DMP) sets a boundary of a region in which the liquid organic material is disposed, , Prevents the liquid organic material from overflowing the outside of the dam (DMP).
  • the module hole HM is disposed in the hole area PA.
  • the module hole HM may be formed through the base substrate BS.
  • the module hole HM may be formed by removing a portion of the base substrate BS, the lower insulating layer IC, the charge control layer OL, the first inorganic layer LIL, and the second inorganic layer UIL. have.
  • the module hole HM may be defined as end ends of a pierced component among components of the display panel DP.
  • the end of the base substrate, the end of the lower insulating layer, the end of the charge control layer (OL), the end of the first inorganic layer, and the end of the second inorganic layer are arranged in each of the module holes
  • the inner surface GE of (HM) can be defined.
  • the blocking groove BR is disposed in the hole area PA.
  • the blocking groove BR may be a region through which some of the insulating layers are removed and penetrated.
  • the blocking groove BR may have an under-cut shape formed during the process of etching the insulating layers.
  • the blocking groove BR according to the present invention may be formed through an interlayer insulating layer IH. As the interlayer insulating layer IH penetrates, a portion of the lower insulating layer IC may be exposed.
  • 4A shows a blocking groove BR formed by exposing a portion of the second insulating layer IL2 among the lower insulating layers IC.
  • the inner surface of the blocking groove BR may be covered by the first inorganic layer LIL.
  • an additional pattern portion OL-P is disposed on a portion of the upper surface of the second insulating layer IL2 (OL-P: see FIG. 5A), which is partially exposed as the interlayer insulating layer IH penetrates. Can be.
  • the additional pattern part OL-P may be formed during a process of depositing the charge control layer OL after the process of forming the blocking groove BR.
  • an additional pattern part OL-P including the same material as the charge control layer OL is described, but is not limited thereto, and a deposition material provided during the deposition process of the organic light emitting device ED It is not limited to this.
  • the blocking groove BR surrounding the module hole HM is formed in the interlayer insulating layer IH covering the thin film transistor TR, so that even when the base substrate BS is rigid, the blocking groove BR ) It can easily block moisture and oxygen flowing into it.
  • the filling member FM may contact the first inorganic layer LIL.
  • the filling member FM is made of an organic material and can easily fill the inner space of the blocking groove BR.
  • the filling member FM may include the same material as the organic layer OEL.
  • the organic layer (OEL) and the filling member (FM) can be simultaneously formed through a single process, which simplifies the process and reduces the process cost.
  • the filling member FM may be formed independently of the organic layer (OEL) forming process with a material different from the organic layer (OEL), and is not limited to any one embodiment.
  • the blocking groove BR may be provided as an empty space. That is, the filling member FM is not disposed inside the blocking groove BR and may be covered by the first inorganic layer LIL.
  • FIG. 5A and 5B are cross-sectional views illustrating an enlarged hole region of FIG. 4A.
  • FIG. 5A is illustrated by omitting the filling member FM, the first inorganic layer LIL, and the second inorganic layer UIL among the components of the blocking groove BR shown in FIG. 4A.
  • the undercut shape of the blocking groove BR may be defined by the pattern portion PB and the opening portion PO.
  • the pattern portion PB is an interlayer insulating layer IH connected to a portion IL2-T of the upper surface of the second insulating layer IL2 exposed through the interlayer insulating layer IH and a portion IL2-T of the upper surface It may be formed by the inner surface (PB-S) of.
  • the opening portion PO overlaps the pattern portion PB on a plane.
  • the opening PO may be formed by the pattern electrode PE.
  • the opening PO may be defined by passing through the pattern electrode PE.
  • the planar area of the opening PO according to an embodiment may be equal to or less than the planar area of the pattern portion PB.
  • the pattern electrode PE according to the present invention may be disposed on the same layer as the first electrode E1 (see FIG. 4A).
  • the pattern electrode PE may include the same material as the first electrode E1. That is, the pattern electrode PE may be formed by being applied to the hole region PA during the process of forming the first electrode E1.
  • the control charge layer OL may be disposed on the pattern electrode PE according to the present invention.
  • the charge control layer OL disposed in the hole region PA may be non-overlapping with the opening PO.
  • the inner surfaces of the pattern portion PB have a first width W1 in the second direction DR2.
  • the opening PO has a second width W2 in the second direction DR2.
  • the second width W2 may be smaller than the first width W1. Therefore, the pattern electrode PE providing the opening PO has a shape protruding from the inner surface PB-S, so that the blocking groove BR may have an undercut shape.
  • the display panel DP on which the blocking groove BR is formed includes a tip portion TP formed of a portion of each of the pattern electrode PE and the charge control layer OL.
  • the tip portion TP may be defined as an area protruding from the inner surface PB-S of the pattern portion PB.
  • the tip portion TP may be formed by an undercut during the process. Since the pattern electrode PE is relatively more rigid than the charge control layer OL, a portion of the charge control layer OL may be supported by the pattern electrode PE without being recessed into the pattern portion PB. Therefore, a portion of each of the charge control layer OL disposed on the pattern electrode PE and the pattern electrode PE may constitute the tip portion TP of the blocking groove BR.
  • 5B is illustrated by adding a filling member FM, a first inorganic layer LIL, and a second inorganic layer UIL to the configuration shown in FIG. 5A.
  • the first inorganic layer LIL may cover the inner surface of the blocking groove BR. Therefore, the first inorganic layer LIL directly contacts the components defining the blocking groove BR.
  • the filling member FM is disposed in the blocking groove BR. More specifically, it is disposed inside the blocking groove BR covered by the first inorganic layer LIL.
  • the filling member FM contacts the first inorganic layer LIL surrounding the inside of the blocking groove BR.
  • the filling member FM and the first inorganic layer LIL are covered by the second inorganic layer UIL.
  • the upper surface (FM-U) of the filling member (FM) and the upper surface (LIL-U) of the first inorganic layer (LIL) adjacent to the upper surface (FM-U) are covered by the second inorganic layer (UIL) do.
  • the upper surface LIL-U of the first inorganic layer LIL adjacent to the blocking groove BR is in direct contact with the second inorganic layer UIL.
  • the filling member FM of the present invention is disposed inside the blocking groove BR to support the tip portion TP. Since the filling member FM supports the tip portion TP, the display panel DP with improved impact strength can be provided.
  • the display panel DP according to the present invention protrudes from a portion IL2-T and the pattern portion PB of the upper surface of the second insulating layer IL2 constituting the pattern portion PB of the blocking groove BR. Since a portion of the patterned electrode PE is surrounded by the first inorganic layer LIL, moisture and oxygen introduced from the module hole HM can be blocked, thereby providing a display panel DP with improved reliability.
  • FIGS. 6A to 6C are cross-sectional views illustrating a portion of a display panel according to the present invention. Similar reference numerals are used for the same components in FIGS. 1 to 5B, and duplicate descriptions are omitted.
  • the pattern portion PB-1 may be provided as a through portion having a width varied along the third direction DR3.
  • the pattern portion PB-1 includes an inner surface PB-SC.
  • the organic pattern (OL-P: see FIG. 5A) may be omitted. Therefore, the first inorganic layer LIL-2 may cover the front surface of a portion IL2-T2 of the upper surface of the second insulating layer IL2-2 exposed by the blocking groove BR-2.
  • the upper surface PE-U3 of the pattern electrode PE-3 may be directly disposed on the first inorganic layer LIL-3. Therefore, the charge control layer OL may be omitted on the pattern electrode PE-3 adjacent to the blocking groove BR-3.
  • 6A to 6C illustrate filling members FM-1, FM-2, and FM-3 in contact with the first inorganic layers LIL-1, LIL-2, and LIL-3, but are not limited thereto. 5b, the filling members FM-1, FM-2, and FM-3 may be omitted.
  • FIGS. 7 to 9B are cross-sectional views illustrating a portion of a display panel according to an exemplary embodiment of the present invention. Similar reference numerals are used for the same components in FIGS. 1 to 5B, and duplicate descriptions are omitted.
  • the display panel DP-B further includes a second blocking groove BR2.
  • the first blocking groove BR1 may correspond to the blocking groove BR described in FIG. 4A.
  • a portion of the organic layer OEL may overlap the hole region PA according to an embodiment.
  • the second blocking groove BR2 may be disposed between the first blocking groove BR1 and the organic light emitting element ED in a plan view.
  • the second blocking groove BR2 is spaced apart from the first blocking groove BR1.
  • the second blocking groove BR2 may be formed on the same layer as the first blocking groove BR1. Therefore, the second blocking groove BR2 may be formed by exposing a portion of the second insulating layer IL2 through the interlayer insulating layer IH.
  • the inner surface of the second blocking groove BR2 may be covered by the first inorganic layer LIL.
  • the second blocking groove BR2 covered by the second inorganic layer UIL may be filled by the organic layer OEL. Therefore, the filling member FM disposed in the first blocking groove BR1 includes the same material as the organic layer OEL filled in the second blocking groove BR2.
  • an additional pattern portion OL-P may be disposed on the second insulating layer IL2 partially exposed.
  • the display panel DP-C according to an exemplary embodiment further includes a third blocking groove BR3.
  • the first blocking groove BR1 may correspond to the blocking groove BR described in FIG. 4A.
  • the third blocking groove BR3 may be disposed between the module hole HM and the first blocking groove BR1.
  • the third blocking groove BR3 is spaced apart from the first blocking groove BR1.
  • the third blocking groove BR3 is disposed on the same layer as the first blocking groove BR1. Accordingly, the third blocking groove BR3 may be formed by exposing a portion of the second insulating layer IL2 through the interlayer insulating layer IH.
  • the inner surface of the third blocking groove BR3 may be covered by the first inorganic layer LIL.
  • the inner surface of the first inorganic layer LIL1 covering the inner surface of the third blocking groove BR3 may be covered by the second inorganic layer UIL.
  • the display panel DP-D further includes a first blocking groove BR1, a second blocking groove BR2, and a third blocking groove BR3.
  • the first blocking groove BR1 corresponds to the blocking groove BR described in FIG. 4A
  • the second blocking groove BR2 and the third blocking groove BR3 are the second blocking groove BR2 of FIG. 8 and FIG. 9A
  • Each of the third blocking grooves BR3 may correspond to each other.
  • the additional pattern part OL-P disposed inside the filling member FM and the blocking groove BR is omitted.
  • the hole area PA may be an area in which the blocking holes BR1, BR2, and BR3 surrounding the module hole MH and the module hole HM are defined.
  • the display panel DP according to an embodiment may include at least one module hole MH.
  • the first to third blocking grooves BR1, BR2, and BR3 may be disposed in the hole area PA.
  • the hole area PA may be defined as a circular shape surrounding the first to third blocking grooves BR1, BR2, and BR3. A portion of the organic layer OEL may overlap the hole region PA.
  • plan view of the blocking grooves BR1 and BR2 of FIG. 7 may be a shape in which the third blocking groove BR3 adjacent to the module hole MH is removed from the display panel DP-D of FIG. 9B.
  • plan view of the blocking grooves BR1 and BR3 of FIG. 8 may have a shape in which the second blocking groove BR2 disposed in the display area DA is removed from the display panel DP-D of FIG. 9B.
  • 7 to 9A illustrate a single first blocking groove BR1 to third blocking groove BR3, but are not limited thereto, and each of the first blocking groove BR1 to the third blocking groove BR3 is It may be provided in plural, and is not limited to any one embodiment.
  • the display panel (DP-B, DP-C, DP-D) according to the present invention includes a portion (IL2-T) of the upper surface of the second insulating layer (IL2) in which the first inorganic layer (LIL) forms blocking grooves And by directly contacting a portion of the protruding pattern electrode PE, it is possible to block the movement path of moisture and oxygen flowing from the outside. Therefore, it is possible to provide a display panel with improved reliability.
  • 10A to 10C are plan views illustrating hole regions according to an embodiment of the present invention. Similar reference numerals are used for the same components in FIGS. 1 to 9B, and duplicate descriptions are omitted.
  • the shapes of the first to third blocking grooves corresponding to FIG. 9B are briefly illustrated.
  • 10A to 10B show the shape of the closed curve formed by the three blocking grooves, but are not limited thereto, and the number of closed curves may also vary depending on the number of blocking holes.
  • the hole area PA1 may include a module hole MH-S1 and blocking grooves BR1-S1, BR2-S1, and BR3-S1.
  • the blocking grooves BR1-S1, BR2-S1, and BR3-S1 shown in FIG. 10A may correspond to the blocking grooves BR1, BR2, and BR3 shown in FIG. 9B, respectively.
  • the module hole MH-S1 may have a polygonal shape on a plane.
  • the module holes MH-S1 are shown as squares.
  • the module hole (MH-S1) is implemented in a polygonal column shape.
  • the first blocking groove BR1-S1, the second blocking groove BR2-S1, and the third blocking groove BR3-S1 are spaced apart from each other.
  • the blocking grooves BR1-S1, BR2-S1, and BR3-S1 are formed along the edge of the module hole MH-S1.
  • the blocking grooves BR1-S1, BR2-S1, and BR3-S1 may have a shape corresponding to the module hole MH-S1.
  • the blocking grooves BR1-S1, BR2-S1, and BR3-S1 may have a planar shape of a square closed curve surrounding the module hole MH-S1.
  • the hole area PA2 may include module holes MH-S2 and blocking grooves BR1-S2, BR2-S2, and BR3-S2 having different shapes from each other.
  • the blocking grooves BR1-S2, BR2-S2, and BR3-S2 shown in FIG. 10B may correspond to the blocking grooves BR1, BR2, and BR3 shown in FIG. 9A, respectively.
  • the module hole MH-S2 is shown as having a circular shape on a plane.
  • the blocking grooves BR1-S2, BR2-S2, and BR3-S2 may have different shapes on the plane of the module hole MH-S2.
  • the blocking grooves BR1-S2, BR2-S2, BR3-S2 are shown to have a planar shape of a square closed curve.
  • the present invention is not limited thereto, and the blocking grooves BR1-S2, BR2-S2, and BR3-S2 may have various shapes if they are disposed adjacent to the module hole MH-S2, and the module holes MH-S2 It is not limited to the shape corresponding to the shape.
  • the hole area PA3 may include module holes MH-S3 and blocking grooves BR1-S3, BR2-S3, and BR3-S3 having different shapes.
  • the blocking grooves BR1-S3, BR2-S3, and BR3-S3 shown in FIG. 10C may correspond to the blocking grooves BR1, BR2, and BR3 shown in FIG. 9A, respectively.
  • the blocking grooves BR1-S3, BR2-S3, and BR3-S3 are shown as having an octagonal closed curve shape on a plane.
  • the blocking grooves BR1-S3, BR2-S3, and BS3-S3 have blocking shapes BR1 as the shape of the closed curve on the plane has a shape similar to the shape on the plane of the module hole MH-S3.
  • the area of the space between -S3, BR2-S3, BS3-S3) and the module hole (MH-S3) can be reduced. Accordingly, the area occupied by the hole area PA3 provided in the display area DA (see FIG. 2A) can be reduced, thereby reducing the effect of the hole area PA3 on the display area DA.
  • FIGS. 1 to 9A are cross-sectional views illustrating a method of manufacturing a display panel according to an exemplary embodiment of the present invention. Similar reference numerals are used for the same components in FIGS. 1 to 9A, and duplicate descriptions are omitted.
  • the first insulating layer IL1 may be applied on the base substrate BS.
  • the first insulating layer IL1 may be formed between the control electrode CE and the semiconductor pattern SL, as illustrated in FIG. 4A. Therefore, the first insulating layer IL1 electrically insulates the control electrode CE and the semiconductor pattern SL.
  • the second insulating layer IL2 may be applied on the first insulating layer IL2.
  • the second insulating layer IL2 according to the present invention may be formed between the input electrode IE and the output electrode OE and the control electrode CE. Therefore, the second insulating layer IL2 electrically insulates the input electrode IE, the output electrode OE, and the control electrode CE.
  • the initial interlayer insulating layer IHA according to the present invention may be formed on the second insulating layer IL2.
  • the initial interlayer insulating layer IHA may be formed to overlap with a portion of the hole region PA. Accordingly, the initial interlayer insulating layer IHA may be formed to extend from the display area DA to a portion of the hole area PA. Accordingly, a portion of the initial interlayer insulating layer IHA overlapping the hole region PA may be removed by an ashing process.
  • the ashing process according to the present invention may use a plasma ashing process.
  • a pattern electrode PE may be formed on the base substrate BS.
  • the charge control layer OL may be applied on the pattern electrode PE.
  • the pattern electrode PE and the charge control layer OL according to the present embodiment may include the same material that constitutes the thin film transistor TR shown in FIG. 4A.
  • the pattern electrode PE may be formed during the process of depositing the first electrode E1 on the interlayer insulating layer IH of FIG. 4A.
  • the charge control layer OL may be formed by depositing an organic material. That is, the pattern electrode PE and the charge control layer OL may be formed by depositing the display area DA and the hole area PA.
  • the charge control layer OL may be deposited on at least a portion of the portion IL2-T of the upper surface of the second insulating layer IL2 to form an additional pattern portion OL-P.
  • an additional pattern portion OL-P including the same material as the charge control layer OL is illustrated, but is not limited thereto.
  • the deposition material is provided during the deposition process of the organic light emitting device ED, It is not limited to this.
  • Organic matter deposition is anisotropic. Accordingly, some of the organic material may be deposited in the interior space to form a pattern.
  • the pattern can have a shape that is cut off from the control layer. However, this is illustratively shown, and the pattern may be omitted depending on time, speed, and the like of the deposition process.
  • a preliminary panel DPA having at least one blocking groove BR is provided.
  • the blocking groove BR may have a shape in which the charge control layer OL, the pattern electrode PE, and the interlayer insulating layer IH are undercut.
  • the blocking groove BR overlaps the hole area PA.
  • the blocking groove BR may be formed by etching or a laser process.
  • an undercut shape may be formed by a difference in etching speed.
  • an undercut shape may be formed by a difference in reactivity to a laser wavelength.
  • this is illustratively described, and is not limited to any one as long as it is a method of removing inorganic and / or organic materials.
  • a first inorganic layer LIL is formed.
  • the first inorganic layer LIL may be formed on the entire surface of the base substrate BS through chemical vapor deposition.
  • the deposition of the inorganic layer has isotropy. Accordingly, the inside of the blocking groove BR may be surrounded by the first inorganic layer LIL. Accordingly, the first inorganic layer LIL overlapping the blocking groove BR may be in direct contact with the blocking groove BR.
  • the first inorganic layer LIL may be stably formed by contacting the undercut portions.
  • a preliminary organic layer may be formed by applying an organic material to cover the entire surface of the first inorganic layer (LIL).
  • the preliminary organic layer (OEL-A) may be formed through an inkjet process. Accordingly, the organic material may be provided in a liquid state, and may be applied while filling the blocking groove BR based on the viscosity of the organic material.
  • a portion of the preliminary organic layer OEL-A may be removed to form the organic layer OEL and the filling member FM.
  • Removal of a portion of the preliminary organic layer (OEL-A) may be removed by an ashing process.
  • the ashing process according to the present invention may use a plasma ashing process.
  • the portion other than the organic layer (OEL) and the filling member (FM) is removed by the ashing process.
  • the preliminary organic layer OEL-A existing in the hole region PA except for the portion filled in the blocking groove BR may be removed. Therefore, the preliminary organic layer OEL-A does not remain on the first inorganic layer LIL adjacent to the blocking groove BR in the hole area PA.
  • the preliminary organic layer OEL-A corresponding to the display area DA may be formed of the organic layer OEL, which is one component of the encapsulation layer TFE.
  • a second inorganic layer (UIL) including an inorganic material may be deposited on the base substrate BS.
  • the second inorganic layer (UIL) may be formed on the front surface of the base substrate BS through chemical vapor deposition.
  • the second inorganic layer UIL may be formed on the front surface of the base substrate BS to cover the organic layer OEL and the filling member FM.
  • the second inorganic layer UIL may contact the top surface FM-U of the filling member FM.
  • the second inorganic layer UIL is the first inorganic layer adjacent to the blocking groove BR ( It may be formed to contact the upper surface (LIL-U) of LIL). Accordingly, the movement path of oxygen light moisture in the region adjacent to the blocking groove BR can be easily blocked.
  • a module hole HM may be formed in an area overlapping the hole area PA of the display area DA.
  • the module hole HM may be formed by the same process as one process in the process of forming the pixel layer PL (see FIG. 4A).
  • the module hole (HM) is the end of the base substrate (BS-E), the end of the first insulating layer (IL1-E), the end of the second insulating layer (IL2-E), the end of the charge control layer ( OL-E), the end end of the first inorganic layer (LIL-E), and the end end of the second inorganic layer (UIL-E) may be formed of an aligned inner surface GE.
  • the method of manufacturing a display panel according to an exemplary embodiment of the present invention includes the process of forming the organic layer (OEL) forming the encapsulation layer (TFE) and simultaneously forming the filling member (FM) supporting the inside of the blocking groove (BR). Can increase.
  • the display panel with improved impact strength can be provided by supporting the inside of the cut-off groove BR having relatively weak strength undercut formation.
  • the first inorganic layer LIL and the second inorganic layer UIL adjacent to the module hole HM are formed in contact with each other to more effectively block moisture light oxygen flowing from the outside.
  • a display panel that does not interfere with the electronic module can be provided. Accordingly, a display device having a narrow bezel area can be provided even if an electronic module is included, and thus industrial applicability is high.

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Abstract

본 발명의 일 실시예에 따른 표시 패널은, 층간 절연층, 및 상기 층간 절연층 및 상기 베이스 기판 사이에 배치되는 하부 절연층을 포함하는 화소층, 제1 무기층을 포함하는 봉지층, 및 상기 표시 영역에 배치되며, 상기 모듈 홀과 인접하고, 상기 층간 절연층을 관통하여 상기 하부 절연층의 상면의 일부를 노출시키며 형성된 제1 차단 홈을 포함하고, 상기 제1 차단 홈은, 상기 제1 무기층에 의해 에워싸여 상기 제1 무기층과 접촉한다.

Description

표시 패널 및 이의 제조 방법
본 발명은 표시 패널 및 이의 제조 방법에 관한 것으로, 상세하게는 신뢰성이 향상된 표시 패널 및 이의 제조 방법에 관한 것이다.
표시 패널은 전기적 신호에 따라 활성화되어 영상을 표시한다. 표시 패널 중 유기 발광 소자를 포함하는 유기 발광 표시 패널은 낮은 소비 전력, 높은 휘도 및 높은 반응 속도를 가진다.
유기 발광 표시 패널은 유기 발광 소자를 포함한다. 유기 발광 소자는 수분이나 산소에 취약하여 쉽게 손상될 수 있다. 이에 따라, 유기 발광 표시 패널에 있어서, 외부로부터 유입되는 수분이나 산소를 안정적으로 차단할수록 유기 발광 표시 장치의 신뢰성이 향상되고 수명이 향상되는 결과를 가져올 수 있다.
본 발명의 목적은 외부 충격에 대한 강도 강화 및 외부 산소 및 수분 등 오염의 유입이 방지된 표시 패널 및 패널 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 패널은, 평면상에서 표시 영역 및 상기 표시 영역에 인접한 주변 영역으로 구분되는 베이스 기판, 상기 베이스 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터를 커버하는 층간 절연층과 상기 층간 절연층 및 상기 베이스 기판 사이에 배치되는 하부 절연층을 포함하는 박막 소자층(thin element layer), 상기 표시 영역에 배치되며 상기 박막 트랜지스터에 연결된 유기발광소자, 상기 박막 소자층 상에 배치되고, 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 및 상기 제1 무기층과 상기 제2 무기층 사이에 배치된 유기층을 포함하는 봉지층, 상기 베이스 기판의 배면에서부터 상기 봉지층의 상면까지 관통하여 상기 표시 영역에 정의된 모듈 홀, 및 상기 층간 절연층을 관통하여 상기 하부 절연층의 상면의 일부를 노출시키며 상기 모듈 홀과 인접한 상기 표시 영역에 정의된 제1 차단 홈을 포함한다.
상기 박막 트랜지스터는 상기 베이스 기판 상에 배치되는 반도체 패턴, 상기 반도체 패턴과 이격되며 평면상에서 중첩하는 제어 전극, 서로 이격되어 배치되며 각각이 상기 반도체 패턴과 접속되는 입력 전극 및 출력 전극을 포함하며, 상기 하부 절연층은, 상기 제어 전극 및 상기 반도체 패턴 사이에 배치되는 제1 절연층, 및 상기 제1 절연층 및 상기 층간 절연층을 커버하는 제2 절연층을 포함하며, 상기 제2 절연층의 상면은 상기 하부 절연층의 상면을 제공하는 것을 특징으로 할 수 있다.
상기 제1 차단 홈은 언더 컷 형상을 가지고, 상기 제1 차단 홈의 내면은, 상기 제1 무기층에 의해 커버되는 것을 특징으로 할 수 있다.
상기 화소층은 상기 층간 절연층과 상기 제1 무기층 사이에 배치되어 상기 층간 절연층 중 관통된 부분과 적어도 일부가 평면상에서 중첩하는 패턴 전극을 더 포함하고, 상기 패턴 전극은, 상기 제1 무기층과 접촉하는 것을 특징으로 할 수 있다.
상기 차단 홈은 평면상에서 상기 모듈 홀을 에워싸는 폐곡선 형상을 갖는 것을 특징으로 할 수 있다.
평면상에서 상기 제1 차단 홈으로부터 이격되어 상기 제1 차단 홈과 상기 유기발광소자 사이에 정의되고, 상기 층간 절연층을 관통하여 상기 하부 절연층의 상면의 일부를 노출시키는 제2 차단 홈을 더 포함하고, 상기 제2 차단 홈의 내면은 상기 제1 무기층에 의해 커버되고, 상기 유기층은 상기 제1 무기층을 커버하는 것을 특징으로 할 수 있다.
평면상에서 상기 제1 차단 홈과 이격되어 상기 모듈 홀과 상기 제1 차단 홈 사이에 정의되고, 상기 층간 절연층을 관통하여 상기 하부 절연층의 상면의 일부를 노출시키는 제3 차단 홈을 더 포함하고, 상기 제3 차단 홈의 내면은 상기 제1 무기층에 의해 커버되고, 상기 제2 무기층은 상기 제1 무기층을 커버하는 것을 특징으로 할 수 있다.
상기 제1 무기층에 의해 에워싸인 상기 제1 차단 홈 내부에 배치되며, 유기물을 포함하는 충진 부재를 더 포함하는 것을 특징으로 할 수 있다.
상기 제2 무기층은, 상기 충진 부재와 상기 제1 무기층을 커버하는 것을 특징으로 할 수 있다.
상기 베이스 기판은, 유리, 플라스틱, 금속 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시 패널.
평면상에서 표시 영역 및 상기 표시 영역에 인접한 주변 영역으로 구분되는 베이스 기판;
상기 표시 영역에 배치되며 제1 전극 상기 제1 전극 상에 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 유기발광소자;
본 발명의 일 실시예에 따른 전자 장치는, 상기 유기발광소자와 연결된 박막 트랜지스터, 상기 제1 전극이 배치되며 상기 박막 트랜지스터 및 상기 유기 발광 소자 사이에 배치된 층간 절연층, 상기 베이스 기판 및 상기 층간 절연층 사이에 배치되는 하부 절연층, 상기 층간 절연층 상에 배치되는 패턴 전극을 포함하는 박막 소자층(thin element layer), 상기 박막 소자층 상에 배치되고, 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 및 상기 제1 무기층과 상기 제2 무기층 사이에 배치된 유기층을 포함하는 봉지층, 상기 베이스 기판의 배면에서부터 상기 봉지층의 상면까지 관통하여 상기 표시 영역에 정의된 모듈 홀, 상기 표시 영역에 배치되며, 상기 모듈 홀과 인접한 패턴부 및 노출된 상기 패턴부와 중첩하고 패턴 전극에 의해 정의된 개구부에 의해 형성된 차단 홈, 및 상기 모듈 홀과 중첩하는 전자 모듈을 포함하고, 상기 패턴부는, 상기 층간 절연층을 관통하여 상기 하부 절연층의 상면 일부를 노출시킨다.
상기 패턴 전극은, 상기 제1 전극과 동일 층 상에 배치되며, 상기 제1 전극과 동일 물질을 포함하는 것을 특징으로 할 수 있다.
단면상에서 상기 개구부의 폭은 상기 패턴부의 폭보다 작은 것을 특징으로 할 수 있다.
상기 패턴 전극은 상기 층간 절연층을 관통하여 패턴부의 적어도 일부를 커버하도록 배치되고, 상기 개구부는 상기 패턴 전극을 관통하여 정의되고, 상기 개구부의 평면적은 상기 패턴부의 평면적 이하인 것을 특징으로 할 수 있다.
상기 모듈 홀의 내면은, 관통된 상기 베이스 기판의 끝 단, 및 상기 베이스 기판의 상기 끝 단과 정렬된 하부 절연층, 제1 무기층, 및 제2 무기층 각각의 끝 단으로 정의된 것을 특징으로 할 수 있다.
상기 패턴 전극 및 상기 하부 절연층의 상기 상면의 일부는, 상기 제1 무기막과 접촉하는 것을 특징으로 할 수 있다.
상기 차단 홈은 평면상에서 상기 모듈 홀을 에워싸는 폐곡선 형상을 갖는 것을 특징으로 할 수 있다.
상기 전자 모듈은, 음향출력 모듈, 발광 모듈, 수광 모듈, 및 카메라 모듈 중 적어도 어느 하나를 포함하는 특징으로 하는 전자 장치.
본 발명의 일 실시예에 따른 표시 패널 제조 방법은, 평면상에서 홀 영역을 포함하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역으로 구분되는 베이스 기판 중 상기 표시 영역에 복수의 절연층들을 포함하는 화소를 포함하는 박막 소자층을 형성하는 단계, 상기 홀 영역에 중첩하는 상기 절연층들 중 어느 하나의 일 부분을 제거하여 차단 홈을 형성하는 단계, 상기 박막 소자층 및 상기 차단 홈의 내면이 커버되도록 제1 무기층을 증착하는 단계, 상기 차단 홈을 충진 시키며 상기 박막 소자층이 커버되도록, 상기 제1 무기층 상에 유기물을 도포하여 예비 유기층을 형성하는 단계, 상기 예비 유기층 중 표시 영역 및 상기 차단 영역에 중첩하는 부분을 제거하여 각각이 유기층 및 패턴부를 형성하는 단계, 상기 유기층 및 상기 충진 부재를 커버하는 제2 무기층을 형성하는 단계, 및 상기 차단 홈에 의해 에워싸인 영역에 상기 베이스 기판을 관통하여 모듈 홀을 형성하는 단계를 포함한다.
상기 박막 소자층은, 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 유기발광소자를 포함하고, 상기 차단 홈은, 상기 유기발광소자 및 상기 박막 트랜지스터 사이에 배치된 절연층의 일부가 제거되어 형성되는 것을 특징으로 할 수 있다.
본 발명에 따르면, 전자 모듈과 간섭을 일으키지 않는 표시 패널이 제공될 수 있다. 이에 따라, 전자 모듈을 포함하더라도 좁은 베젤 영역을 가진 표시 장치가 제공될 수 있다.
또한, 외부로부터 유입되는 수분이나 산소에 의한 소자 등의 손상을 용이하게 방지할 수 있다. 이에 따라, 공정 및 사용상의 신뢰성이 향상된 표시 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 전자 장치를 도시한 사시도이다.
도 2a는 도 1에 도시된 전자 장치의 분해 사시도이다.
도 2ab는 도 2a의 XX'영역의 확대도이다.
도 3은 도 1에 도시된 전자 장치의 블록도이다.
도 4a는 도 2a에 도시된 I-I'를 따라 자른 단면도이다.
도 4b는 도 4a의 구성에 터치 감지 유닛을 추가한 단면도이다.
도 5a 및 도 5b는 도 4a의 홀 영역을 확대하여 도시한 단면도들이다.
도 6a 내지 도 6c는 본 발명에 따른 표시 패널의 일 부분을 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 도시한 단면도이다.
도 9a은 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 도시한 단면도이다.
도 9b는 도 9a의 일 영역의 확대도이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 홀 영역들을 도시한 평면도들이다.
도 11a 내지 도 11h는 본 발명의 일 실시예에 따른 표시 패널 제조 방법을 도시한 단면도 들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 또한, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 첨부한 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다.
도 1은 본 발명의 일 실시예에 따른 표시 전자 장치를 도시한 사시도이다. 도 2a는 도 1에 도시된 전자 장치의 분해 사시도이다. 2b는 도 2a의 XX'영역의 확대도이다. 도 3은 도 1에 도시된 전자 장치의 블록도이다. 도 4a는 도 2a에 도시된 I-I'를 따라 자른 단면도이다. 도 4b는 도 4a의 구성에 터치 감지 유닛을 추가한 단면도이다. 이하, 도 1 내지 도 4b를 참조하여 본 발명의 일 실시예에 따른 전자 장치에 대해 설명하기로 한다.
도 1내지 도 3에 도시된 것과 같이, 전자 장치(EA)는 전면에 이미지(IM)를 표시하는 표시면을 제공할 수 있다. 표시면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 표시면은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.
전자 장치(EA)는 투과 영역(TA)을 통해 이미지(IM)를 표시한다. 도 1에는 이미지(IM)의 일 예로 인터넷 검색 창이 도시되었다. 투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 사각 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 표시 영역(DA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
표시면의 법선 방향은 전자 장치(EA)의 두께 방향(DR3, 이하, 제3 방향)과 대응될 수 있다. 본 실시예에는 이미지(IM)가 표시되는 방향을 기준으로 각 구성들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향 된다.
한편, 제1 내지 제3 방향들(DR2, DR2 DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
전자 장치(EA)는 표시 패널(DP), 윈도우 부재(WD), 전자 모듈(ID), 및 하우징 부재(HS)를 포함한다. 도 3에 도시된 것과 같이, 전자 장치(EA)는 표시 모듈(DD), 제1 전자 모듈(EM1), 제2 전자 모듈(EM2), 및 전원 공급 모듈(PM)을 더 포함할 수 있다. 도 2a는 도 3에 도시된 구성들 중 일부 구성들은 생략하여 도시하였다.
표시 모듈(DD)은 표시 패널(DP) 및 터치 감지 유닛(TSU)을 포함할 수 있다. 표시 패널(DP)은 이미지(IM)를 생성한다. 터치 감지 유닛(TSU)은 외부에서 인가되는 사용자의 입력을 감지할 수도 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 본 발명의 실시예에 따른 터치 감지 유닛(TSU)은 표시 패널 위에 직접 제공될 수 있다. 이 경우, 터치 감지 유닛(TSU)은 표시 패널(DP) 위에 연속 공정에 의해 형성되어 제공될 수 있다. 도 2a에서 터치 감지 유닛(TSU)은 생략되어 도시되었다.
표시 패널(DP)은 홀 영역(PA), 표시 영역(DA), 및 주변 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 이미지(IM)가 생성되는 영역일 수 있다. 표시 영역(DA)에는 이미지(IM)를 생성하는 복수의 화소들(PX)이 배치될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다. 주변 영역(NDA)은 표시 영역(DA)에 인접한다. 주변 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 주변 영역(NDA)에는 표시 영역(DA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
한편, 도시되지 않았으나, 표시 패널(DP) 중 주변 영역(NDA)의 일부는 휘어질 수 있다. 이에 따라, 주변 영역(NDA) 중 일부는 전자 장치(EA)의 전면을 향하고 주변 영역(NDA)의 다른 일부는 전자 장치(EA)의 배면을 향할 수 있다. 또는, 본 발명의 일 실시예에 따른 표시 패널(DP)에 있어서 주변 영역(NDA)은 생략될 수도 있다.
도 2b를 참조하면, 홀 영역(PA)은 모듈 홀(MH) 및 모듈 홀(HM)을 에워싸는 차단 홈(BR)이 정의된 영역일 수 있다. 일 실시예에 따른 표시 패널(DP)은 적어도 하나의 모듈 홀(MH)을 포함할 수 있다. 홀 영역(PA)은 표시 영역(DA)에 의해 에워싸일 수 있다. 일 실시예에 따르면, 홀 영역(PA)는 차단 홈(BR)을 에워싸는 원형상으로 정의될 수 있다.
홀 영역(PA)에는 차단 홈(BR), 모듈 홀(HM), 및 충진 부재(FM)가 배치될 수 있다. 본 발명의 실시예에 따른 차단 홈(BR), 모듈 홀(HM), 및 충진 부재(FM)는 영상이 표시되는 표시 영역(DA) 내에 형성될 수 있다.
차단 홈(BR)은 모듈 홀(HM)을 에워싼다. 차단 홈(BR)은 폐곡선 형상을 가질 수 있다.
본 실시예에서 차단 홈(BR)은 원형상인 경우를 예시적으로 도시하였다. 한편, 이는 예시적으로 도시한 것이고, 차단 홈(BR)은 일부 단절된 복수의 라인 패턴들이 모듈 홀(MH)을 에워싸며 나열된 형상을 가질 수도 있다. 도 2b에는 설명의 편의를 위하여 충진 부재(FM) 및 차단 홈(BR)의 내부에 배치된 추가 패턴부(OL-P)를 생략하였다.
도시되지 않았으나, 차단 홈(BR)을 경유하는 복수의 신호라인들은 차단 홈(BR)을 사이에 두고 서로 이격된 화소들(PX)에 접속될 수 있다. 따라서, 차단 홈(BR)을 두고 서로 이격된 화소들(PX)는 대응되는 신호라인에 연결되어 동일한 신호에 의해 제어될 수 있다. 모듈 홀(MH)에는 화소들(PX)가 배치되지 않을 수 있다.
본 발명에 따르면, 차단 홈(BR)을 경유하는 신호라인들에 의해 모듈 홀(MH)을 중심으로 이격된 화소들(PX)이 서로 연결됨으로써 모듈 홀(MH)을 중심으로 이격된 화소들(PX) 사이의 유기적 결합을 향상시킬 수 있다. 이에 따라, 모듈 홀(MH)을 중심으로 이격된 화소들(PX)에 대한 전기적 제어를 용이하게 할 수 있다.
차단 홈(BR)은 모듈 홀(HM)과 인접하여 배치된다. 보다 상세하게는 차단 홈(BR)은 모듈 홀(HM)을 에워싸며 배치될 수 있다. 모듈 홀(HM)은 표시 패널(DP)을 관통 한다. 예를 들어, 도 2a에 도시된 모듈 홀(HM)은 제3 방향(DR3)에서의 높이를 가진 원통형 형상을 가질 수 있다.
모듈 홀(HM)은 전자 모듈(ID)과 평면상에서 중첩한다. 전자 모듈(ID)은 모듈 홀(HM) 내에 삽입될 수 있다. 뿐만 아니라, 전자 모듈(ID)은 모듈 홀(HM)과 인접한 베이스 기판(10)의 배면에 배치될 수 있으며, 전자 모듈(ID)의 일 구성만이 모듈 홀(HM)을 통해 외부로 노출될 수 있다. 예를 들어, 카메라 모듈(CMM)에 포함된 렌즈만이 모듈 홀(HM)을 통해 외부로 노출될 수 있다. 또는, 전자 모듈(ID)은 베이스 기판(10)의 배면에 배치되어 표시 패널(DP)로부터 단면상에서 이격되어 배치될 수도 있다.
본 발명의 실시예에 따른 표시 패널(DP)은 표시 영역(DA)에 형성된 모듈 홀(HM)을 포함함으로써, 표시 영역(DA) 외부에 전자 모듈(ID)을 위한 별도의 공간을 제공하지 않을 수 있다. 이에 따라, 주변 영역(NDA)의 면적이 감소되어 내로우 베젤을 가진 전자 장치(EA)가 구현될 수 있다. 또한, 전자 모듈(ID)이 모듈 홀(HM) 내에 수용되는 경우, 박형의 전자 장치(EA)가 구현될 수 있다. 차단 홈(BR) 및 모듈 홀(HM)에 대한 상세한 설명은 후술하기로 한다.
윈도우 부재(WD)는 전자 장치(EA)의 전면을 제공한다. 윈도우 부재(WD)는 표시 패널(DP)의 전면에 배치되어 표시 패널(DP)을 보호할 수 있다. 예를 들어, 윈도우 부재(WD)는 유리 기판, 사파이어 기판, 또는 플라스틱 필름을 포함할 수 있다. 윈도우 부재(WD)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우 부재(WD)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.
윈도우 부재(WD)는 투명한 물질을 포함함으로써, 전자 장치(EA)의 투과 영역(TA) 및 베젤 영역(BZA)을 제공할 수 있다. 본 실시예에 따르면, 투과 영역(TA)은 표시 영역(DA)과 대응되는 영역일 수 있다. 예를 들어, 투과 영역(TA)은 표시 영역(DA)의 전면 또는 적어도 일부와 중첩한다. 표시 패널(DP)의 표시 영역(DA)에 표시되는 이미지(IM)는 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
베젤 영역(BZA)은 투과 영역(TA)의 형상에 따라 정의된다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 표시 패널(DP)의 주변 영역(NDA)을 커버하여 주변 영역(NDA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우 부재(WD)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
하우징 부재(HS)는 윈도우 부재(WD)와 결합될 수 있다. 하우징 부재(HS)는 전자 장치(EA)의 배면을 제공한다. 하우징 부재(HS)는 윈도우 부재(WD)와 결합되어 내부 공간을 제공한다. 표시 패널(DP), 전자 모듈(ID), 및 도 3에 도시된 각종 구성들은 내부 공간에 수용될 수 있다. 하우징 부재(HS)는 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징 부재(HS)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징 부재(HS)는 내부 공간에 수용된 전자 장치(EA)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
전원공급 모듈(PM)은 전자 장치(EA)의 전반적인 동작에 필요한 전원을 공급한다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
전자 모듈(ID)은 전자 장치(EA)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 전자 모듈(ID)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)을 포함할 수 있다.
제1 전자 모듈(EM1)은 표시 모듈(DD)과 전기적으로 연결된 마더보드(미 도시)에 직접 실장 되거나 별도의 기판에 실장 되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IS), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(EF)를 포함할 수 있다. 상기 모듈들 중 일부는 마더보드에 실장되지 않고, 연성회로기판을 통해 마더보드에 전기적으로 연결될 수도 있다.
제어 모듈(CM)은 전자 장치(EA)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어 제어 모듈(CM)은 표시 모듈(DD)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 표시 모듈(DD)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IS)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.
영상 입력 모듈(IS)은 영상 신호를 처리하여 표시 모듈(DD)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환한다.
메모리(MM)는 영상 무선통신 모듈(TM), 입력 모듈(IS), 및 음향입력 모듈(AIM)에서 수신되는 데이터를 사용하기 위해 저장될 수 있으며, 사용된 데이터가 삭제될 수 있다. 뿐만 아니라, 제2 전자 모듈(EM2)을 제어하기 위해 필요한 데이터들을 저장 및 삭제 할 수 있다.
외부 인터페이스(EF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 마더보드에 직접 실장 되거나, 별도의 기판에 실장 되어 커넥터 등을 통해 표시 모듈(DD)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
발광 모듈(LM)은 광을 생성하여 출력한다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외선이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외선이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 피사체의 이미지를 촬영한다.
도 2a에 도시된 전자 모듈(ID)은 특히, 제2 전자 모듈(EM2)의 구성들 중 어느 하나 이상일 수 있다. 이때, 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)의 구성들 중 나머지 구성들은 다른 위치에 배치되어 미 도시될 수 있다. 예를 들어, 전자 모듈(ID)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 중 적어도 어느 하나를 포함할 수 있다.
도 4a에 도시된 것과 같이, 표시 패널(DP)은 베이스 기판(BS), 박막 소자층(TX), 및 표시 소자층(DX)을 포함한다. 베이스 기판(BS), 박막 소자층(TX), 및 표시 소자층(DX)은 제3 방향(DR3)을 따라 적층될 수 있다. 본 발명에 따른 박막 소자층(TX) 및 표시 소자층(DX)은 화소층(PL)을 구성할 수 있다.
베이스 기판(BS)은 유리 기판, 금속 기판, 및 플렉서블한 플라스틱 기판을 포함한다. 다만, 이에 한정되는 것은 아니며, 베이스 기판(BS)는 유기물을 포함하는 베이스층 및 무기물을 포함하는 배리어 층이 복수로 교번하여 배치된 기판일 수 있다. 예를 들어, 베이스층의 유기물은 폴리이미드(polyimide: PI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate: PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate: PET), 폴리아릴레이트(polyarylate), 폴리카보네이트(polycarbonate: PC), 폴리에테르이미드(polyetherimide: PEI) 또는 폴리에테르술폰(polyethersulfone: PES) 중 적어도 어느 하나를 포함할 수 있다. 따라서, 본 발명에 따른 베이스 기판(BS)는 리지드(rigid) 하거나 플렉서블(flexible)할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
박막 소자층(TX)은 하부 절연층(IC), 층간 절연층(IH), 및 박막 트랜지스터(TR)를 포함한다. 박막 소자층(TX)은 베이스 기판(BS) 상에 배치된다. 하부 절연층(IC), 층간 절연층(IH) 각각은 무기물 및/또는 유기물을 포함 할 수 있다. 하부 절연층(IC)은 제1 절연층(IL1) 및 제2 절연층(IL2)을 포함할 수 있다.
박막 트랜지스터(TR)는 반도체 패턴(SL), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 박막 트랜지스터(TR)는 제어 전극(CE)을 통해 반도체 패턴(SL)에서의 전하 이동을 제어하여 입력 전극(IE)으로부터 입력되는 전기적 신호를 출력 전극(OE)을 통해 출력한다. 반도체 패턴(SL)은 베이스 기판(BS) 상에 배치된다. 반도체 패턴(SL)은 결정질 반도체 물질 또는 비정질 실리콘을 포함할 수 있다. 일 실시예에 따른 박막 트랜지스터(TR)는 반도체 패턴(SL) 상에 배치된 제어 전극(CE)을 도시하였으나, 이에 한정되는 것은 아니며, 제어 전극(CE)이 베이스 기판(BS) 상에 배치되고 제1 절연층(IL1)에 의해 커버되며, 제1 절연층(IL1) 상에 반도체 패턴(SL)이 배치되는 바텀-게이트 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 절연층(IL1)은 반도체 패턴(SL)과 제어 전극(CE) 사이에 배치될 수 있다. 제1 절연층(IL1)은 베이스 기판(BS) 및 반도체 패턴(SL)을 커버한다.
제어 전극(CE)은 반도체 패턴(SL) 상에 배치된 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)는 제어 전극(CE) 상에 배치되는 반도체 패턴(SL)을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 절연층(IL2)은 제어 전극(CE)과 입력 전극(IE) 및 제어 전극(CE)과 출력 전극(OE) 사이에 배치될 수 있다. 제2 절연층(IL2)은 제1 절연층(IL1) 및 제어 전극(CE)을 커버한다.
입력 전극(IE)과 출력 전극(OE)은 제2 절연층(IL2) 상에 배치된다. 입력 전극(IE)과 출력 전극(OE)은 제1 절연층(IL1) 및 제2 절연층(IL2)을 관통하여 반도체 패턴(SL)에 각각 접속된다. 다만, 이는 예시적으로 도시한 것이고 입력 전극(IE) 및 출력 전극(OE)은 반도체 패턴(SL)에 직접 접속될 수도 있다.
층간 절연층(IH)은 제2 절연층(IL2) 상에 배치된다. 층간 절연층(IH)은 박막 트랜지스터(TR)를 커버할 수 있다. 층간 절연층(IH)은 박막 트랜지스터(TR)와 표시 소자층(DX) 사이에 배치되어 박막 트랜지스터(TR)와 표시 소자층(DX)을 전기적으로 절연시킨다.
표시 소자층(DX)은 화소 정의막(PLE), 유기발광소자(ED), 및 봉지층(TFE)을 포함한다.
화소 정의막(PLE)은 층간 절연층(IH)상에 배치된다. 화소 정의막(PLE)에는 복수의 개구부들이 정의될 수 있다. 개구부들 각각에는 유기발광소자(ED)가 제공될 수 있다.
유기발광소자(ED)는 제1 전극(E1), 제2 전극(E2), 발광층(EL), 및 전하 제어층(OL)을 포함한다. 제1 전극(E1)은 층간 절연층(IH) 상에 배치된다. 제1 전극(E1)은 층간 절연층(IH)을 관통하여 박막 트랜지스터(TR)에 전기적으로 접속될 수 있다. 제1 전극(E1)은 복수로 제공될 수 있다. 복수의 제1 전극들 각각의 적어도 일부는 대응되는 개구부에 의해 노출될 수 있다.
제2 전극(E2)은 제1 전극(E1) 상에 배치된다. 제2 전극(E2)은 복수의 제1 전극들 및 제1 무기층(LIL)에 중첩하는 일체의 형상을 가질 수 있다. 유기발광소자(ED)가 복수로 제공될 때 제2 전극(E2)은 유기발광소자들마다 동일한 전압을 가질 수 있다. 이에 따라 제2 전극(E2)을 형성하기 위해 별도의 패터닝 공정이 생략될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제2 전극(E2)은 개구부들 각각에 대응되도록 복수로 제공될 수도 있다.
발광층(EL)은 제1 전극(E1)과 제2 전극(E2) 사이에 배치된다. 발광층(EL)은 복수로 제공되어 개구부들 각각에 배치될 수 있다. 유기발광소자(ED)는 제1 전극(E1) 및 제2 전극(E2) 사이의 전위차에 따라 발광층(EL)을 활성화시켜 광을 생성할 수 있다.
전하 제어층(OL)은 제1 전극(E1)과 제2 전극(E2) 사이에 배치된다. 전하 제어층(OL)은 발광층(EL)에 인접하여 배치된다. 본 실시예에서, 전하 제어층(OL)은 발광층(EL)과 제2 전극(E2) 사이에 배치된 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 전하 제어층(OL)은 발광층(EL)과 제1 전극(E1) 사이에 배치될 수도 있고, 발광층(EL)을 사이에 두고 제3 방향(DR3)을 따라 적층되는 복수의 층들로 제공될 수도 있다.
전하 제어층(OL)은 별도의 패터닝 공정 없이 베이스 기판(BS) 전면에 중첩하는 일체의 형상을 가질 수 있다. 전하 제어층(OL)은 화소 정의막(PLE)에 형성된 개구부들 이외의 영역에도 배치될 수 있다. 전하 제어층(OL)은 전자의 이동을 제어함으로써 발광 효율을 향상시킬 수 있다. 전하 제어층(OL)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
봉지층(TFE)는 유기발광소자(ED) 상에 배치된다. 봉지층(TFE)는 무기층 및/또는 유기층을 포함할 수 있다. 본 실시예에서, 봉지층(TFE)는 제1 무기층(LIL), 유기층(OEL), 및 제2 무기층(UIL)을 포함할 수 있다.
제1 무기층(LIL)과 제2 무기층(UIL) 각각은 무기물을 포함할 수 있다. 예를 들어, 제1 무기층(LIL)과 제2 무기층(UIL) 각각은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 티타늄 산화물, 지르코늄 산화물, 및 아연 산화물 중 적어도 어느 하나를 포함할 수 있다. 제1 무기층(LIL)과 제2 무기층(UIL)은 서로 동일하거나 상이한 물질을 포함할 수 있다.
유기층(OEL)은 제1 무기층(LIL)과 제2 무기층(UIL) 사이에 배치될 수 있다. 유기층(OEL)은 유기물을 포함할 수 잇다. 예를 들어, 유기층(OEL)은 에폭시(epoxy), 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에틸렌(polyethylene: PE), 및 폴리아크릴레이트(polyacrylate) 중 적어도 어느 하나를 포함할 수 있다.
제1 무기층(LIL)과 제2 무기층(UIL)은 평면상에서 표시 패널(DP)의 전면에 배치되는 일체의 형상을 가질 수 있다. 제1 무기층(LIL) 및 제2 무기층(UIL) 각각은 유기층(OEL)과 부분적으로 중첩할 수 있다. 이에 따라, 제1 무기층(LIL) 및 제2 무기층(UIL)은 일부 영역에서는 유기층(OEL)을 사이에 두고 제3 방향(DR3)에서 서로 이격될 수 있고, 다른 일부 영역에서는 제3 방향(DR3)에서 직접 접촉할 수 있다. 봉지층(TFE)는 유기발광소자(ED)를 밀봉하여 외부에서 유입되는 이물질로부터 유기발광소자(ED)를 보호할 수 있다.
한편, 표시 패널(DP)은 댐 부(DMP)를 더 포함할 수 있다. 댐 부(DMP)는 표시 영역(DA)의 가장 자리를 따라 연장될 수 있다. 댐 부(DMP)는 표시 영역(DA)을 에워싸거나 표시 영역(DA)의 적어도 일 측, 예를 들어 패드(미도시)나 구동 회로(미도시)와 인접한 측에 배치될 수 있다.
댐 부(DMP)는 유기층(OEL)을 형성하는 과정에서 액상의 유기물질이 퍼지는 영역을 정의할 수 있다. 유기층(OEL)은 액상의 유기물질을 제1 무기층(LIL) 상에 도포하는 잉크젯 방식으로 형성할 수 있는데, 이때, 댐 부(DMP)는 액상의 유기물질이 배치되는 영역의 경계를 설정하고, 액상의 유기물질이 댐 부(DMP) 외측으로 넘치는 것을 방지한다.
모듈 홀(HM)은 홀 영역(PA)에 배치된다. 모듈 홀(HM)은 베이스 기판(BS)을 관통하여 형성될 수 있다. 모듈 홀(HM)은 베이스 기판(BS), 하부 절연층(IC), 전하 제어층(OL), 제1 무기층(LIL), 및 제2 무기층(UIL)의 일부가 제거되어 형성될 수 있다.
모듈 홀(HM)은 표시 패널(DP)의 구성 중 관통된 구성의 끝 단들로 정의될 수 있다. 예를 들어, 베이스 기판의 끝 단, 하부 절연층의 끝 단, 전하 제어층의 끝 단(OL), 제1 무기층의 끝 단, 및 제2 무기층의 끝 단들이 각각이 정렬되어 모듈 홀(HM)의 내면(GE)을 정의할 수 있다.
차단 홈(BR)은 홀 영역(PA)에 배치된다. 차단 홈(BR)은 절연층들 중 일부가 제거되어 관통된 영역일 수 있다. 차단 홈(BR)은 절연층들 식각 하는 과정 중 형성된 언터 컷(under-cut) 형상을 가질 수 있다. 본 발명에 따른 차단 홈(BR)은 층간 절연층(IH)이 관통되어 형성될 수 있다. 층간 절연층(IH)가 관통됨에 따라, 하부 절연층(IC)의 일부가 노출될 수 있다. 도 4a에는 하부 절연층(IC) 중 제2 절연층(IL2)의 일부가 노출되어 형성된 차단 홈(BR)을 도시 하였다. 차단 홈(BR)의 내면은 제1 무기층(LIL)에 의해 커버될 수 있다.
본 실시예에서, 층간 절연층(IH)이 관통됨에 따라 일부가 노출된 제2 절연층(IL2)의 상면의 일부(OL-P: 도 5a 참조)에는 추가 패턴부(OL-P)가 배치될 수 있다. 추가 패턴부(OL-P)는 차단 홈(BR)형성 공정 후, 전하 제어층(OL)을 증착하는 과정 중 형성될 수 있다. 본 실시예에는, 전하 제어층(OL)과 동일한 물질을 포함하는 추가 패턴부(OL-P)를 설명하였으나, 이에 한정되는 것은 아니며, 유기발광소자(ED)의 증착하는 과정 중 제공되는 증착 물질이면 이에 한정되지 않는다.
본 발명에 따르면, 모듈 홀(HM)을 에워싸는 차단 홈(BR)이 박막 트랜지스터(TR)을 커버하는 층간 절연층(IH)에 형성됨으로써, 베이스 기판(BS)이 리지드한 경우에도 차단 홈(BR)로 유입되는 수분 및 산소를 용이하게 차단할 수 있다.
도 4a도시된 것과 같이, 차단 홈(BR)의 내부에 배치되는 충진 부재(FM)을 더 포함한다. 예를 들어 따라서, 충진 부재(FM)는 제1 무기층(LIL)과 접촉할 수 있다. 충진 부재(FM)는 유기물로 구성되어 차단 홈(BR)의 내부 공간을 용이하게 충진할 수 있다. 예를 들어, 충진 부재(FM)는 유기층(OEL)과 동일한 물질을 포함할 수 있다.
이에 따라, 유기층(OEL)과 충진 부재(FM)를 하나의 공정을 통해 동시에 형성할 수 있어 공정이 단순화되고 공정 비용이 절감될 수 있다. 다만, 이는 예시적으로 기재한 것이고, 충진 부재(FM)는 유기층(OEL)과 상이한 물질로 유기층(OEL) 형성 공정으로부터 독립적으로 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 4b를 참조하면, 도 4a와 달리 차단 홈(BR) 내부는 빈 공간으로 제공될 수 있다. 즉, 차단 홈(BR) 내부에는 충진 부재(FM)가 배치되지 않고 제1 무기층(LIL)에 의해 커버될 수 있다.
도 5a 및 도 5b는 도 4a의 홀 영역을 확대하여 도시한 단면도들이다. 도 5a는 설명의 편의를 위해 도 4a에 도시된 차단 홈(BR)의 구성 중 충진 부재(FM), 제1 무기층(LIL), 및 제2 무기층(UIL)을 생략하여 도시되었다.
차단 홈(BR)의 언더 컷 형상은 패턴부(PB) 및 개구부(PO)에 의해 정의될 수 있다. 패턴부(PB)는 층간 절연층(IH)이 관통되어 노출된 제2 절연층(IL2)의 상면의 일부(IL2-T) 및 상면의 일부(IL2-T)와 연결된 층간 절연층(IH)의 내측면(PB-S)에 의해 형성될 수 있다.
개구부(PO)는 패턴부(PB)와 평면상에서 중첩한다. 개구부(PO)는 패턴 전극(PE)에 의해 형성될 수 있다. 개구부(PO)는 패턴 전극(PE)을 관통하여 정의된 것일 수 있다. 일 실시예에 따른 개구부(PO)의 평면적은 패턴부(PB)의 평면적 이하일 수 있다.
본 발명에 따른 패턴 전극(PE)은 제1 전극(E1: 도 4a 참조)과 동일 층 상에 배치될 수 있다. 패턴 전극(PE)은 제1 전극(E1)과 동일한 물질을 포함할 수 있다. 즉, 패턴 전극(PE)은 제1 전극(E1)의 형성 과정 중 홀 영역(PA)에 도포되어 형성된 것일 수 있다.
본 발명에 따른 패턴 전극(PE) 상에는 제어 전하층(OL)이 배치될 수 있다. 홀 영역(PA)에 배치된 전하 제어층(OL)은 개구부(PO)와 비 중첩 하게 배치될 수 있다.
패턴부(PB)의 내측면들은 제2 방향(DR2)에서 제1 폭(W1)을 가진다. 개구부(PO)는 제2 방향(DR2)에서 제2 폭(W2)을 가진다. 일 실시예에서 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 따라서, 개구부(PO)를 제공하는 패턴 전극(PE)은 내측면(PB-S)로부터 돌출된 형상을 가짐으로써, 차단 홈(BR)은 언터 컷 형상을 가질 수 있다.
본 발명의 실시예에 따르면, 차단 홈(BR)이 형성된 표시 패널(DP)은 패턴 전극(PE) 및 전하 제어층(OL) 각각의 일부로 이루어진 팁 부(TP)를 포함한다. 팁 부(TP)는 패턴부(PB)의 내측면(PB-S)으로부터 돌출된 영역으로 정의 될 수 있다. 팁 부(TP)는 공정 과정 중 언더 컷에 의해 형성된 것일 수 있다. 패턴 전극(PE)은 상대적으로 전하 제어층(OL)보다 리지드 함으로써, 전하 제어층(OL)의 일부는 패턴부(PB)로 함몰되지 않고 패턴 전극(PE)에 의해 지지될 수 있다. 따라서, 패턴 전극(PE) 및 패턴 전극(PE) 상에 배치된 전하 제어층(OL) 각각의 일부는 차단 홈(BR)의 팁 부(TP)를 구성할 수 있다.
도 5b는 도 5a에 도시된 구성에 충진 부재(FM), 제1 무기층(LIL), 및 제2 무기층(UIL)를 추가하여 도시되었다.
제1 무기층(LIL)은 차단 홈(BR)의 내면을 커버할 수 있다. 따라서, 제1 무기층(LIL)은 차단 홈(BR)을 정의하는 구성들에 직접적으로 접촉한다.
충진 부재(FM)는 차단 홈(BR)에 배치된다. 보다 상세하게는 제1 무기층(LIL)에 의해 커버된 차단 홈(BR)의 내부에 배치된다.
충진 부재(FM)는 차단 홈(BR)의 내부을 둘러싸는 제1 무기층(LIL)과 접촉한다. 충진 부재(FM) 및 제1 무기층(LIL)은 제2 무기층(UIL)에 의해 커버된다. 예를 들어, 충진 부재(FM)의 상면(FM-U) 및 상면(FM-U)과 인접한 제1 무기층(LIL)의 상면(LIL-U)은 제2 무기층(UIL)에 의해 커버된다. 따라서, 일 실시예에 따르면 차단 홈(BR)과 인접한 제1 무기층(LIL) 의 상면(LIL-U)은 제2 무기층(UIL)과 직접 접촉된다.
본 발명의 충진 부재(FM)는 차단 홈(BR)의 내부에 배치되어 팁 부(TP)를 지지한다. 충진 부재(FM)가 팁 부(TP)를 지지함으로써 충격 강도가 향상된 표시 패널(DP)를 제공할 수 있다.
또한, 본 발명에 따른 표시 패널(DP)은, 차단 홈(BR)의 패턴부(PB)를 이루는 제2 절연층(IL2)의 상면의 일부(IL2-T) 및 패턴부(PB)로부터 돌출된 패턴 전극(PE)의 일부를 제1 무기층(LIL)으로 에워싸므로, 모듈 홀(HM)으로부터 유입되는 수분 및 산소를 차단할 수 있어 신뢰성이 향상된 표시 패널(DP)를 제공할 수 있다.
도 6a 내지 도 6c는 본 발명에 따른 표시 패널의 일 부분을 도시한 단면도이다. 도 1 내지 도 5b에 동일한 구성에 대하여는 유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 6a를 참조하면, 도 5a에 도시된 차단 홈(BR)과 달리, 패턴부(PB-1)는 제3 방향(DR3)을 따라 변화되는 너비를 가진 관통부로 제공될 수 있다. 패턴부(PB-1)는 내측면(PB-SC)을 포함한다.
도 6b를 참조하면, 본 발명의 일 실시예에 따르면, 도 5a에 도시된것과 달리, 유기 패턴(OL-P: 도 5a 참조)은 생략될 수도 있다. 따라서, 제1 무기층(LIL-2)은 차단 홈(BR-2)에 의해 노출되는 제 2 절연층(IL2-2)의 상면의 일부(IL2-T2)의 전면을 커버할 수 있다.
도 6c를 참조하면, 도 6b와 달리, 패턴 전극(PE-3)의 상면(PE-U3)은 제1 무기층(LIL-3)에 직접 배치될 수 있다. 따라서, 차단 홈(BR-3)과 인접한 패턴 전극(PE-3) 상에는 전하 제어층(OL)이 생략될 수 있다.
도 6a 내지 도 6c의 실시예는 제1 무기층(LIL-1, LIL-2, LIL-3)과 접촉하는 충진 부재(FM-1, FM-2, FM-3)를 도시하였으나, 이에 한정되는 것은 아니며, 도 5b의 실시예와 같이 충진 부재(FM-1, FM-2, FM-3)는 생략될 수도 있다.
도 7 내지 도 9b는 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 도시한 단면도이다. 도 1 내지 도 5b에 동일한 구성에 대하여는 유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 7을 참조하면, 일 실시예에 따른 표시 패널(DP-B)은 제2 차단 홈(BR2)을 더 포함한다. 제1 차단 홈(BR1)은 도 4a에 설명한 차단 홈(BR)과 대응될 수 있다. 일 실시예에 따른 홀 영역(PA)에는 유기층(OEL)의 일부가 중첩될 수 있다.
본 실시예에 따른 제2 차단 홈(BR2)은 평면상에서 제1 차단 홈(BR1)과 유기발광소자(ED) 사이에 배치될 수 있다. 제2 차단 홈(BR2)은 제1 차단 홈(BR1)과 이격되어 배치된다. 제2 차단 홈(BR2)은 제1 차단 홈(BR1)과 동일층에 형성될 수 있다. 따라서, 제2 차단 홈(BR2)은 층간 절연층(IH)을 관통하여 제2 절연층(IL2)의 일부를 노출 시키며 형성될 수 있다.
제2 차단 홈(BR2)의 내면은 제1 무기층(LIL)에 의해 커버될 수 있다. 제2 무기층(UIL)에 의해 커버된 제2 차단 홈(BR2)은 유기층(OEL)에 의해 충진될 수 있다. 따라서, 제1 차단 홈(BR1)에 배치된 충진 부재(FM)는 제2 차단 홈(BR2)에 충진된 유기층(OEL)과 동일한 물질을 포함한다. 층간 절연층(IH)가 관통됨에 따라 일부가 노출된 제2 절연층(IL2) 상에는 추가 패턴부(OL-P)가 배치될 수 있다.
도 8을 참조하면, 일 실시예에 따른 표시 패널(DP-C)은 제3 차단 홈(BR3)을 더 포함한다. 제1 차단 홈(BR1)은 도 4a에 설명한 차단 홈(BR)과 대응될 수 있다.
본 실시예에 따른 제3 차단 홈(BR3)은 모듈 홀(HM) 및 제1 차단 홈(BR1) 사이에 배치될 수 있다. 제3 차단 홈(BR3)은 제1 차단 홈(BR1)과 이격되어 배치된다.
제3 차단 홈(BR3)은 제1 차단 홈(BR1)과 동일층에 배치된다. 따라서, 제3 차단 홈(BR3)은 층간 절연층(IH)을 관통하여 제2 절연층(IL2)의 일부를 노출 시키며 형성될 수 있다.
제3 차단 홈(BR3)의 내면은 제1 무기층(LIL)에 의해 커버될 수 있다. 제3 차단 홈(BR3)의 내면을 커버하는 제1 무기층(LIL1)의 내면은 제2 무기층(UIL)에 의해 커버될 수 있다.
도 9a를 참조하면, 일 실시예에 따른 표시 패널(DP-D)은, 제1 차단 홈(BR1), 제2 차단 홈(BR2), 및 제3 차단 홈(BR3)을 더 포함한다. 제1 차단 홈(BR1)은 도 4a에 설명한 차단 홈(BR)과 대응되며, 제2 차단 홈(BR2) 및 제3 차단 홈(BR3)은 도 8의 제2 차단 홈(BR2) 및 도 9a의 제3 차단 홈(BR3)와 각각 대응될 수 있다. 설명의 편의를 위하여 충진 부재(FM) 및 차단 홈(BR)의 내부에 배치된 추가 패턴부(OL-P)를 생략하였다.
도 9b는 도 9a의 일 영역의 평면도를 도시하였다. 도 9b를 참조하면, 홀 영역(PA)은 모듈 홀(MH) 및 모듈 홀(HM)을 에워싸는 차단 홈들(BR1, BR2, BR3)이 정의된 영역일 수 있다. 일 실시예에 따른 표시 패널(DP)은 적어도 하나의 모듈 홀(MH)을 포함할 수 있다. 홀 영역(PA)에는 제1 내지 제3 차단 홈들(BR1, BR2, BR3)이 배치될 수 있다.
일 실시예에 따른 홀 영역(PA)은 제1 내지 제3 차단 홈들(BR1, BR2, BR3)을 에워싸는 원형상으로 정의될 수 있다. 홀 영역(PA)에는 유기층(OEL)의 일부가 중첩할 수 있다.
도시되지 않았으나, 도 7의 차단 홈들(BR1, BR2)에 관한 평면도는 도 9b의 표시 패널(DP-D)에서 모듈 홀(MH)과 인접한 제3 차단 홈(BR3)이 제거된 형상일 수 있다. 또한, 도 8의 차단 홈들(BR1, BR3)에 관한 평면도는 도 9b의 표시 패널(DP-D)에서 표시 영역(DA)에 배치된 제2 차단 홈(BR2)이 제거된 형상일 수 있다.도 7 내지 도 9a에는 단일의 제1 차단 홈(BR1) 내지 제3 차단 홈(BR3)을 도시하였으나, 이에 한정되는 것은 아니며, 제1 차단 홈(BR1) 내지 제3 차단 홈(BR3) 각각은 복수로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따른 표시 패널(DP-B, DP-C, DP-D)은, 제1 무기층(LIL)이 차단 홈들을 구성하는 제2 절연층(IL2)의 상면의 일부(IL2-T) 및 돌출된 패턴 전극(PE)의 일부와 직접적으로 접촉함으로써, 외부로부터 유입되는 수분 및 산소의 이동 경로를 차단할 수 있다. 따라서, 신뢰성이 향상된 표시 패널을 제공할 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 홀 영역들을 도시한 평면도들이다. 도 1 내지 도 9b에 동일한 구성에 대하여는 유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 10a 내지 도 10b에는 도 9b에 대응되는 제1 내지 제3 차단 홈들의 평면상에서 형상을 간략히 도시하였다. 도 10a 내지 도 10b에는 3개의 차단 홈들에 의해 형성된 폐곡선의 형상을 도시하였으나, 이에 한정되는 것은 아니며, 차단 홀의 개수에 따라 폐곡선의 개수 또한 변동될 수 있다. 도 10a에 도시된 것과 같이, 홀 영역(PA1)은 모듈 홀(MH-S1) 및 차단 홈들(BR1-S1, BR2-S1, BR3-S1)을 포함할 수 있다. 도 10a에 도시된 차단 홈들(BR1-S1, BR2-S1, BR3-S1)은 도 9b에 도시된 차단 홈들(BR1, BR2, BR3)과 각각 대응될 수 있다.
모듈 홀(MH-S1)은 평면상에서 다각 형상을 가질 수 있다. 본 실시예에서, 모듈 홀(MH-S1)은 사각형으로 도시되었다. 이때, 모듈 홀(MH-S1)은 다각 기둥 형상으로 구현된다. 제1 차단 홈(BR1-S1), 제2 차단 홈(BR2-S1), 및 제3 차단 홈(BR3-S1)은 서로 이격 되어 배치된다.
차단 홈들(BR1-S1, BR2-S1, BR3-S1)은 모듈 홀(MH-S1)의 가장자리를 따라 형성된다. 본 발명의 일 실시예에 따라, 차단 홈들(BR1-S1, BR2-S1, BR3-S1)은 모듈 홀(MH-S1)과 대응되는 형상을 가질 수 있다. 이에 따라, 차단 홈들(BR1-S1, BR2-S1, BR3-S1)은 모듈 홀(MH-S1)을 에워싸는 사각 폐곡선의 평면 형상을 가질 수 있다.
또는, 도 10b에 도시된 것과 같이, 홀 영역(PA2)은 서로 상이한 형상을 가진 모듈 홀(MH-S2) 및 차단 홈들(BR1-S2, BR2-S2, BR3-S2)을 포함할 수 있다. 도 10b에 도시된 차단 홈들(BR1-S2, BR2-S2, BR3-S2)은 도 9a에 도시된 차단 홈들(BR1, BR2, BR3)과 각각 대응될 수 있다.
모듈 홀(MH-S2)은 평면상에서 원 형상을 가진 것으로 도시되었다. 차단 홈들(BR1-S2, BR2-S2, BR3-S2)은 모듈 홀(MH-S2)과 평면상에서 상이한 형상을 가질 수 있다. 본 실시예에서, 차단 홈들(BR1-S2, BR2-S2, BR3-S2)은 사각 폐곡선의 평면 형상을 가진 것으로 도시되었다. 다만 이에 한정되는 것은 아니며, 차단 홈들(BR1-S2, BR2-S2, BR3-S2)은 모듈 홀(MH-S2)에 인접하여 배치된다면 다양한 형상을 가질 수 있으며, 모듈 홀(MH-S2)의 형상과 대응되는 형상으로 한정되지 않는다.
또는, 도 10c에 도시된 것과 같이, 홀 영역(PA3)은 서로 상이한 형상을 가진 모듈 홀(MH-S3) 및 차단 홈들(BR1-S3, BR2-S3, BR3-S3)을 포함할 수 있다. 도 10c에 도시된 차단 홈들(BR1-S3, BR2-S3, BR3-S3)은 도 9a에 도시된 차단 홈들(BR1, BR2, BR3)과 각각 대응될 수 있다. 이때, 차단 홈들(BR1-S3, BR2-S3, BR3-S3)은 평면상에서 팔각 폐곡선의 형상을 가진 것으로 도시되었다.
본 발명에 따르면, 차단 홈들(BR1-S3, BR2-S3, BS3-S3)은 평면상에서 갖는 폐곡선의 형상이 모듈 홀(MH-S3)의 평면상에서의 형상과 유사한 형상을 가질수록 차단 홈들(BR1-S3, BR2-S3, BS3-S3)과 모듈 홀(MH-S3) 사이의 공간의 면적은 감소될 수 있다. 이에 따라, 표시 영역(DA: 도 2a 참조) 내에 구비되는 홀 영역(PA3)이 차지하는 면적을 감소시킬 수 있어, 홀 영역(PA3)이 표시 영역(DA)에 미치는 영향을 저하시킬 수 있다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 표시 패널 제조 방법을 도시한 단면도 들이다. 도 1 내지 도 9a에 동일한 구성에 대하여는 유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 11a에 도시된 것과 같이, 베이스 기판(BS) 상에는 제1 절연층(IL1)이 도포될 수 있다. 제1 절연층(IL1)은 도4a에 도시된 것과 같이, 제1 절연층(IL1)은 제어 전극(CE) 및 반도체 패턴(SL) 사이에 형성될 수 있다. 따라서, 제1 절연층(IL1)은 제어 전극(CE)과 반도체 패턴(SL)을 전기적으로 절연 시킨다. 제2 절연층(IL2)은 제1 절연층(IL2) 상에 도포될 수 있다. 본 발명에 따른 제2 절연층(IL2)은 입력 전극(IE)과 출력 전극(OE) 및 제어 전극(CE) 사이에 형성될 수 있다. 따라서, 제2 절연층(IL2)은 입력 전극(IE)과 출력 전극(OE) 및 제어 전극(CE)을 전기적으로 절연 시킨다.
본 발명에 따른 초기 층간 절연층(IHA)은 제2 절연층(IL2) 상에 형성될 수 있다. 평면상에서 초기 층간 절연층(IHA)은 홀 영역(PA)의 일부와 중첩하게 형성될 수 있다. 따라서, 초기 층간 절연층(IHA)은 표시 영역(DA)에서부터 홀 영역(PA)의 일부까지 연장되어 형성될 수 있다. 이에 따라, 초기 층간 절연층(IHA) 중 홀 영역(PA)에 중첩하는 일 부분을 에싱공정에 의해 제거할 수 있다. 본 발명에 따른 에싱 공정은 플라즈마 에싱(plasma ashing) 공정을 이용할 수 있다.
이후, 도 11b에 도시된 것과 같이, 베이스 기판(BS) 상에는 패턴 전극(PE)이 형성될 수 있다. 패턴 전극(PE) 상에는 전하 제어층(OL)이 도포될 수 있다. 본 실시예에 따른 패턴 전극(PE) 및 전하 제어층(OL)은 도 4a에 도시된 박막 트랜지스터(TR)를 이루는 구성 동일한 물질을 포함할 수 있다.
패턴 전극(PE)은 도 4a의 층간 절연층(IH) 상에 제1 전극(E1)을 증착하는 공정 중 형성된 것을 수 있다. 전하 제어층(OL)은 유기물을 증착하여 형성될 수 있다. 즉, 패턴 전극(PE) 및 전하 제어층(OL)은 표시 영역(DA) 및 홀 영역(PA)에 증착됨으로써 형성된 것일 수 있다. 전하 제어층(OL)은 제2 절연층(IL2)의 상면의 일부(IL2-T)의 적어도 일부에 증착되어 추가 패턴부(OL-P)가 형성될 수 있다.
본 실시예에는 전하 제어층(OL)과 동일 물질을 포함하는 추가 패턴부(OL-P)를 도시하였으나, 이에 한정되는 것은 아니며, 유기발광소자(ED)의 증착하는 과정 중 제공되는 증착 물질이면 이에 한정되지 않는다. 유기물 증착은 이방성을 가진다. 이에 따라, 유기물 중 일부는 내부 공간에 증착되어 패턴을 형성할 수 있다. 패턴은 제어층으로부터 단절된 형상을 가질 수 잇다. 다만, 이는 예시적으로 도시한 것이고, 증착 공정의 시간, 속도 등에 따라, 패턴은 생략될 수도 있다.
이후, 도 11c에 도시된 것과 같이, 적어도 하나의 차단 홈(BR)이 형성된 예비 패널(DPA)을 제공된다.
차단 홈(BR)은 전하 제어층(OL), 패턴 전극(PE), 및 층간 절연층(IH)이 언더 컷 된 형상을 가질 수 있다. 차단 홈(BR)은 홀 영역(PA)과 중첩한다. 차단 홈(BR)은 식각이나 레이저 공정에 의해 형성될 수 있다. 예를 들어 식각 공정을 이용하는 경우, 식각 속도 차이에 의해 언더 컷 형상이 형성될 수 있다. 예를 들어, 레이저 공정을 이용하는 경우, 레이저 파장에 대한 반응성 차이에 의해 언더 컷 형상이 형성될 수 있다. 다만 이는 예시적으로 설명한 것이며, 무기물질 및/또는 유기물질을 제거하는 방법이면 어느 하나에 한정되지 않는다.
이후, 도 11d에 도시된 것과 같이, 제1 무기층(LIL)을 형성한다. 제1 무기층(LIL)은 화학 기상 증착(chemical vapor deposition)을 통해 베이스 기판(BS)의 전면적으로 형성될 수 있다. 무기층의 증착은 등방성을 가진다. 이에 따라, 차단 홈(BR)의 내부는 제1 무기층(LIL)에 의해 에워싸일 수 있다. 이에 따라, 차단 홈(BR)과 중첩하는 제 제1 무기층(LIL)은 차단 홈(BR)과 직접 접촉될 수 있다. 제1 무기층(LIL)은 언더컷 된 부분들에 접촉하여 안정적으로 형성될 수 있다
이후, 도 11e에 도시된 것과 같이, 제1 무기층(LIL)의 전면이 커버되도록 유기 물질을 도포하여 예비 유기층(OEL-A)을 형성할 수 있다. 예비 유기층(OEL-A)은 잉크젯 공정을 통해 형성될 수 있다. 이에 따라, 유기 물질은 액상으로 제공될 수 있으며, 유기 물질의 점도 등을 기반으로 차단 홈(BR)을 충진 시키며 도포될 수 있다.
이후, 도 11f에 도시된 것과 같이, 예비 유기층(OEL-A)의 일부분을 제거하여 유기층(OEL) 및 충진 부재(FM)를 형성할 수 있다. 예비 유기층(OEL-A)의 일부분의 제거는 에싱 공정에 의해 제거될 수 있다. 본 발명에 따른 에싱 공정은 플라즈마 에싱(plasma ashing) 공정을 이용할 수 있다. 에싱 공정에 의해 유기층(OEL)과 충진 부재(FM) 이외의 부분은 제거된다.
이에 따라, 홀 영역(PA)에 존재하던 예비 유기층(OEL-A) 중 차단 홈(BR)에 충진된 부분을 제외한 부분은 제거될 수 있다. 따라서, 홀 영역(PA) 중 차단 홈(BR)에 인접하는 제1 무기층(LIL) 상에는 예비 유기층(OEL-A)이 잔존하지 않는다. 에싱 공정 이후, 표시 영역(DA)에 대응되는 예비 유기층(OEL-A)은 봉지층(TFE)의 일 구성인 유기층(OEL)으로 형성될 수 있다
이후, 도 11g에 도시된 것과 같이, 베이스 기판(BS) 상에는 무기물을 포함한 제2 무기층(UIL)이 증착될 수 있다. 제2 무기층(UIL)은 화학 기상 증착(chemical vapor deposition)을 통해 베이스 기판(BS)의 전면에 형성될 수 있다. 제2 무기층(UIL)은 베이스 기판(BS)의 전면에 도포되어 유기층(OEL) 및 충진 부재(FM)가 커버되도록 형성될 수 있다. 제2 무기층(UIL)은 충진 부재(FM)의 상면(FM-U)과 접촉할 수 있다.
한편, 상술한 바와 같이, 차단 홈(BR)에 인접한 예비 유기층(OEL-A)이 에싱에 의해 제거됨에 따라, 제2 무기층(UIL)은 차단 홈(BR)에 인접하는 제1 무기층(LIL)의 상면(LIL-U)과 접촉되도록 형성될 수 있다. 이에 따라, 차단 홈(BR)에 인접하는 영역에서의 산소 빛 수분의 이동 경로가 용이하게 차단될 수 있다.
이후, 도 11h에 도시된 것과 같이, 표시 영역(DA)의 홀 영역(PA)과 중첩하는 영역에 모듈 홀(HM)이 형성될 수 있다. 모듈 홀(HM)은 화소층(PL: 도 4a 참조)을 형성하는 과정 중 일 공정과 동일 공정에 의해 형성될 수 있다. 모듈 홀(HM)은 베이스 기판의 끝 단(BS-E), 제1 절연층의 끝 단(IL1-E), 제2 절연층의 끝 단(IL2-E), 전하 제어층의 끝 단(OL-E), 제1 무기층의 끝 단(LIL-E), 제2 무기층의 끝 단(UIL-E)들이 각각이 정렬된 내면(GE)으로 형성될 수 있다.
본 발명의 일 실시예에 따른 표시 패널 제조 방법은 봉지층(TFE)을 형성하는 유기층(OEL)을 형성하는 과정과 동시에 차단 홈(BR)의 내부을 지지하는 충진 부재(FM)를 형성함으로써 공정 효율을 증대시킬 수 있다. 또한, 상대적으로 강도가 약한 언더 컷 형성의 차단 홈(BR)의 내부를 지지함으로써 충격 강도가 향상된 표시 패널을 제공할 수 있다. 또한, 모듈 홀(HM)과 인접한 제1 무기층(LIL) 및 제2 무기층(UIL)은 서로 접촉하여 형성됨으로써 외부로부터 유입되는 수분 빛 산소를 보다 효율적으로 차단할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
본 발명에 따르면, 전자 모듈과 간섭을 일으키지 않는 표시 패널이 제공될 수 있다. 이에 따라, 전자 모듈을 포함하더라도 좁은 베젤 영역을 가진 표시 장치가 제공될 수 있는바, 산업상 이용가능성이 높다.

Claims (20)

  1. 평면상에서 표시 영역 및 상기 표시 영역에 인접한 주변 영역으로 구분되는 베이스 기판;
    상기 베이스 기판 상에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터를 커버하는 층간 절연층과 상기 층간 절연층 및 상기 베이스 기판 사이에 배치되는 하부 절연층을 포함하는 박막 소자층(thin element layer);
    상기 표시 영역에 배치되며 상기 박막 트랜지스터에 연결된 유기발광소자;
    상기 박막 소자층 상에 배치되고, 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 및 상기 제1 무기층과 상기 제2 무기층 사이에 배치된 유기층을 포함하는 봉지층;
    상기 베이스 기판의 배면에서부터 상기 봉지층의 상면까지 관통하여 상기 표시 영역에 정의된 모듈 홀;
    상기 층간 절연층을 관통하여 상기 하부 절연층의 상면의 일부를 노출시키며 상기 모듈 홀과 인접한 상기 표시 영역에 정의된 제1 차단 홈을 포함하는 표시 패널.
  2. 제1 항에 있어서,
    상기 박막 트랜지스터는 상기 베이스 기판 상에 배치되는 반도체 패턴, 상기 반도체 패턴과 이격되며 평면상에서 중첩하는 제어 전극, 서로 이격되어 배치되며 각각이 상기 반도체 패턴과 접속되는 입력 전극 및 출력 전극을 포함하며,
    상기 하부 절연층은,
    상기 제어 전극 및 상기 반도체 패턴 사이에 배치되는 제1 절연층, 및 상기 제1 절연층 및 상기 층간 절연층을 커버하는 제2 절연층을 포함하며,
    상기 제2 절연층의 상면은 상기 하부 절연층의 상면을 제공하는 것을 특징으로 하는 표시 패널.
  3. 제1 항에 있어서,
    상기 제1 차단 홈은 언더 컷 형상을 가지고,
    상기 제1 차단 홈의 내면은,
    상기 제1 무기층에 의해 커버되는 표시 패널.
  4. 제3 항에 있어서,
    상기 화소층은 상기 층간 절연층과 상기 제1 무기층 사이에 배치되어 상기 층간 절연층 중 관통된 부분과 적어도 일부가 평면상에서 중첩하는 패턴 전극을 더 포함하고,
    상기 패턴 전극은,
    상기 제1 무기층과 접촉하는 것을 특징으로 하는 표시 패널.
  5. 제1 항에 있어서,
    상기 차단 홈은 평면상에서 상기 모듈 홀을 에워싸는 폐곡선 형상을 갖는 것을 특징으로 하는 표시 패널.
  6. 제1 항에 있어서,
    평면상에서 상기 제1 차단 홈으로부터 이격되어 상기 제1 차단 홈과 상기 유기발광소자 사이에 정의되고, 상기 층간 절연층을 관통하여 상기 하부 절연층의 상면의 일부를 노출시키는 제2 차단 홈을 더 포함하고,
    상기 제2 차단 홈의 내면은 상기 제1 무기층에 의해 커버되고,
    상기 유기층은 상기 제1 무기층을 커버하는 것을 특징으로 하는 표시 패널.
  7. 제1 항에 있어서,
    평면상에서 상기 제1 차단 홈과 이격되어 상기 모듈 홀과 상기 제1 차단 홈 사이에 정의되고, 상기 층간 절연층을 관통하여 상기 하부 절연층의 상면의 일부를 노출시키는 제3 차단 홈을 더 포함하고,
    상기 제3 차단 홈의 내면은 상기 제1 무기층에 의해 커버되고,
    상기 제2 무기층은 상기 제1 무기층을 커버하는 것을 특징으로 하는 표시 패널.
  8. 제1 항에 있어서,
    상기 제1 무기층에 의해 에워싸인 상기 제1 차단 홈 내부에 배치되며, 유기물을 포함하는 충진 부재를 더 포함하는 것을 특징으로 하는 표시 패널.
  9. 제8 항에 있어서,
    상기 제2 무기층은,
    상기 충진 부재와 상기 제1 무기층을 커버하는 것을 특징으로 하는 표시 패널.
  10. 제1 항에 있어서,
    상기 베이스 기판은,
    유리, 플라스틱, 금속 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시 패널.
  11. 평면상에서 표시 영역 및 상기 표시 영역에 인접한 주변 영역으로 구분되는 베이스 기판;
    상기 표시 영역에 배치되며 제1 전극 상기 제1 전극 상에 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 유기발광소자;
    상기 유기발광소자와 연결된 박막 트랜지스터, 상기 제1 전극이 배치되며 상기 박막 트랜지스터 및 상기 유기 발광 소자 사이에 배치된 층간 절연층, 상기 베이스 기판 및 상기 층간 절연층 사이에 배치되는 하부 절연층, 상기 층간 절연층 상에 배치되는 패턴 전극을 포함하는 박막 소자층(thin element layer);
    상기 박막 소자층 상에 배치되고, 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 및 상기 제1 무기층과 상기 제2 무기층 사이에 배치된 유기층을 포함하는 봉지층;
    상기 베이스 기판의 배면에서부터 상기 봉지층의 상면까지 관통하여 상기 표시 영역에 정의된 모듈 홀;
    상기 표시 영역에 배치되며, 상기 모듈 홀과 인접한 패턴부 및 노출된 상기 패턴부와 중첩하고 패턴 전극에 의해 정의된 개구부에 의해 형성된 차단 홈; 및
    상기 모듈 홀과 중첩하는 전자 모듈을 포함하고,
    상기 패턴부는,
    상기 층간 절연층을 관통하여 상기 하부 절연층의 상면 일부를 노출시키는 전자 장치.
  12. 제11 항에 있어서,
    상기 패턴 전극은,
    상기 제1 전극과 동일 층 상에 배치되며, 상기 제1 전극과 동일 물질을 포함하는 것을 특징으로 하는 전자 장치.
  13. 제12 항에 있어서,
    단면상에서 상기 개구부의 폭은 상기 패턴부의 폭보다 작은 것을 특징으로 하는 전자 장치.
  14. 제11 항에 있어서,
    상기 패턴 전극은 상기 층간 절연층을 관통하여 패턴부의 적어도 일부를 커버하도록 배치되고,
    상기 개구부는 상기 패턴 전극을 관통하여 정의되고, 상기 개구부의 평면적은 상기 패턴부의 평면적 이하인 것을 특징으로 하는 전자 장치.
  15. 제11 항에 있어서,
    상기 모듈 홀의 내면은,
    관통된 상기 베이스 기판의 끝 단, 및
    상기 베이스 기판의 상기 끝 단과 정렬된 하부 절연층, 제1 무기층, 및 제2 무기층 각각의 끝 단으로 정의된 것을 특징으로 하는 전자 장치.
  16. 제11 항에 있어서,
    상기 패턴 전극 및 상기 하부 절연층의 상기 상면의 일부는,
    상기 제1 무기막과 접촉하는 전자 장치.
  17. 제11 항에 있어서,
    상기 차단 홈은 평면상에서 상기 모듈 홀을 에워싸는 폐곡선 형상을 갖는 것을 특징으로 할 수 있다.
  18. 제11 항에 있어서,
    상기 전자 모듈은,
    음향출력 모듈, 발광 모듈, 수광 모듈, 및 카메라 모듈 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 전자 장치.
  19. 평면상에서 홀 영역을 포함하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역으로 구분되는 베이스 기판 중 상기 표시 영역에 복수의 절연층들을 포함하는 화소를 포함하는 박막 소자층을 형성하는 단계;
    상기 홀 영역에 중첩하는 상기 절연층들 중 어느 하나의 일 부분을 제거하여 차단 홈을 형성하는 단계;
    상기 박막 소자층 및 상기 차단 홈의 내면이 커버되도록 제1 무기층을 증착하는 단계;
    상기 차단 홈을 충진 시키며 상기 박막 소자층이 커버되도록, 상기 제1 무기층 상에 유기물을 도포하여 예비 유기층을 형성하는 단계;
    상기 예비 유기층 중 표시 영역 및 상기 차단 영역에 중첩하는 부분을 제거하여 각각이 유기층 및 패턴부를 형성하는 단계;
    상기 유기층 및 상기 충진 부재를 커버하는 제2 무기층을 형성하는 단계; 및
    상기 차단 홈에 의해 에워싸인 영역에 상기 베이스 기판을 관통하여 모듈 홀을 형성하는 단계를 포함하는 표시 패널 제조 방법.
  20. 제19 항에 있어서,
    상기 박막 소자층은,
    박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 유기발광소자를 포함하고,
    상기 차단 홈은,
    상기 유기발광소자 및 상기 박막 트랜지스터 사이에 배치된 절연층의 일부가 제거되어 형성되는 것을 특징으로 하는 표시 패널 제조 방법.
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