WO2006117860A1 - Differential driving circuit and electronic device incorporating the same - Google Patents

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Satoshi Miura
Jun-Ichi Okamura
Seiichi Ozawa
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Thine Electronics, Inc.
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Definitions

  • a differential drive circuit for low-voltage differential signals is a switch circuit that also has a MOS transistor power that receives a differential signal and outputs a current signal;
  • a second circuit group in which a plurality of NMOS transistors and resistors connected in series are connected in parallel;
  • a resistor connected between the resistor of the first circuit group and the resistor of the second circuit group, and the resistance value of the resistor of the first circuit group and that of the second circuit group are equal to each other.
  • the resistance value is varied by controlling the gates of the transistors of the first and second circuit groups.
  • a second NMOS transistor having a drain connected to the source of the first NMOS transistor and a gate connected to the high potential side power supply potential;
  • a third NMOS transistor having a source connected to the power supply potential on the low potential side; a fourth NMOS transistor having a source connected to the drain of the third NMOS transistor and a gate connected to the power supply potential on the high potential side;
  • the size of the first NMOS transistor and the fifth NMOS transistor of the reference potential generation circuit has a size of lZn (n is a positive integer value) the size of the NMOS transistor,
  • the seventh PMOS transistor has a size 1 / n (n is a positive integer value) of the size of the PMOS transistor.
  • FIG. 2 is a circuit diagram illustrating an embodiment of the reference potential generation circuit 102 according to the present invention.
  • the reference potential generating circuit 102 is connected to the resistor R1 having one end connected to the first power supply potential 13 on the high potential side, the resistor R3 having one end connected to the second power supply potential 14 on the low potential side, and R1 and R3. It consists of a resistor R2 connected in series.
  • the connection node 21 of R1 and R2 is connected to the gate of the NMOS transistor 1 of the output circuit 100, and the reference potential V3 is supplied.
  • the connection node 22 of R2 and R3 is connected to the gate of the PMOS transistor 2 of the output circuit 100, and the reference potential V4 is supplied.
  • the source sides of the plurality of NMOS transistors Nl to Nn are connected to the power supply potential 14 on the low potential side, and one terminal of each of the plurality of resistors Rnl to Rnn is The NMOS transistors Nl to Nn are connected to the drain side, and the other terminal is connected to the node 22.
  • Each PMOS transistor and resistor of the first circuit group, and each NMOS transistor and resistor of the second circuit group are paired with each other.
  • the combination of the resistors Rpl and Rnl and the combination of the resistors Rpn and Rnn The resistance values are set equal to each other.
  • the combined resistance value of the resistors Rpl--Rpn is controlled by the gates of the transistors in the first circuit group
  • the combined resistance value of the resistors Rnl--Rnn is controlled by the gates of the transistors in the second circuit group.
  • the second circuit group 402 has a drain connected to the power supply potential 13 on the high potential side and a gate width of FIG. Connected to the source of transistor 49, gate connected to power supply potential 13, and gate width M
  • the resistance value connected to the source of the OS transistor 50 is nZ2 of the termination resistance RL.
  • the resistor 54 and the resistor 54 connected in series, the drain is connected to the other terminal of the resistor 54, and the gate is connected to the power supply potential 13.
  • the connected gate width is 1 / n NMOS transistor 51 of MOS transistor 4 and MOS transistor 6, the source is connected to the source of NMOS transistor 51, the drain is connected to power supply potential 14 on the low potential side, and the gate is connected
  • the PMOS transistor 2 includes an lZn PMOS transistor 52 and a differential amplifier 55 having a reference potential 56 for controlling the gate potential of the PMOS transistor 52 connected to a non-inverting input terminal.
  • the inverting input terminal of the differential amplifier 55 is connected to the connection point between the resistor 53 and the resistor 54.
  • This offset potential VOC is linked with the potential of the node 57 to which the resistor 45 and the resistor 46 are connected and the potential of the node 58 to which the resistor 53 and the resistor 54 are connected. Therefore, the offset potential VOC is determined by setting the reference potential 48 and the reference potential 56 so that the potentials of the node 57 and the node 58 become target values. In this way, the differential voltage VOD can be changed with the offset potential VOC-constant.
  • FIG. 6 is a circuit block diagram illustrating the configuration of the high output differential drive circuit of the present invention.
  • the low-voltage differential signal differential drive circuit 300 according to the present invention includes an output circuit 100, an emphasis circuit 300, and a noise circuit (not shown), for example, a reference potential generation circuit 102.
  • step 2 since the differential signal input of each switch circuit of drive circuit 100 and emphasis circuit 400 is inverted, the operation of the switch circuit is inverted, and the potentials of output terminals 7 and 8 of differential drive circuit 300 are inverted. Is also reversed. Steps 3 and 4 repeat these operations.
  • FIG. 8 shows another input / output signal train.
  • Step 1 since the NMOS transistors 3 and 6 of the switch circuit of the drive circuit 100 are turned on and the NMOS transistors 63 and 66 of the switch circuit of the emphasis circuit 400 are turned on, the differential drive circuit 300
  • the potential of the output terminal 8 is high level, and the potential of the output terminal 7 is low level.
  • This high level rises rapidly with the voltage drive of the drive circuit 100 and is further powered by the current drive of the emphasis circuit 400; similarly, the low level falls rapidly with the voltage drive of the drive circuit 100 and further emphasis occurs.
  • the current is supplied by the current drive of the circuit 300, so that the amplitude becomes larger than usual.

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Abstract

A differential driving circuit used for low voltage differential signals and an electronic device incorporating the same are provided wherein no differential amplifiers are used or the number of differential amplifiers are reduced, thereby reducing the circuit area and the current consumption and further solving the problem of oscillation caused by noise, while a high driving performance is achieved. There are included a switch circuit, an output circuit and a reference potential generating circuit. The switch circuit, which comprises MOS transistors, receives differential signals and outputs current signals. The output circuit comprises an NMOS transistor, an end of which is connected to the power supply potential of a higher potential side, the other end of which is connected to a node of the switch circuit and which acts as a source follower, and an PMOS transistor, an end of which is connected to the power supply potential of a lower potential side, the other end of which is connected to the other node of the switch circuit and which acts as a source follower. The reference potential generating circuit supplies reference potentials to the respective gates of the PMOS and NMOS transistors. The reference potential generating circuit includes a potential varying means that varies the differential potentials with an offset potential kept constant. Further, there is included an emphasis circuit for the output circuit.

Description

明 細 書  Specification
差動駆動回路およびそれを内蔵する電子機器  Differential drive circuit and electronic device incorporating the same
技術分野  Technical field
[0001] 本発明は、抵抗終端された一対の差動伝送路の電流方向を変えることによって信 号を伝送する、 LVDS (Low -Voltage Differential Signals：低電圧駆動信号）ィ ンターフェース用の差動駆動回路及びそれを内蔵する電子機器に関する。  [0001] The present invention relates to a differential for an LVDS (Low-Voltage Differential Signals) interface that transmits a signal by changing the current direction of a pair of resistance-terminated differential transmission lines. The present invention relates to a drive circuit and an electronic device incorporating the drive circuit.
背景技術  Background art
[0002] LVDSインターフェース用差動駆動回路として、下記特許文献 1に記載されるもの が知られている。ここに提案されている駆動回路は、差動増幅器を 3つ使うことにより 、オフセット電位を一定に保ちながら差動電圧を変化させる構成をとつている。このた め、回路が複雑となり回路面積が大きくなる、全体の消費電流が大きくなる、また終 段のトランジスタを駆動する 2つの差動増幅器は電源ノイズ等がトリガーとなって発振 し易いという問題がある。さらに駆動回路能力に関して下記特許文献 2に記載される ものが知られている。ここに提案されている駆動回路は、主駆動回路とプリェンファシ ス回路とから構成されて!、るが、 、ずれも電流源でバイアスされる構成となって 、る。 従って、回路は負荷の変動やバラツキに関係なく定電流を供給しょうとするため、負 荷の変化に対しソースドレイン間の電圧 (V )が変動し、コモンモード電圧が定まら  [0002] As a differential drive circuit for an LVDS interface, a circuit described in Patent Document 1 below is known. The drive circuit proposed here uses three differential amplifiers to change the differential voltage while keeping the offset potential constant. This complicates the circuit, increases the circuit area, increases the overall current consumption, and causes the two differential amplifiers that drive the final transistor to easily oscillate triggered by power supply noise. is there. Further, what is described in Patent Document 2 below is known regarding the drive circuit capability. The drive circuit proposed here is composed of a main drive circuit and a pre-facility circuit! However, the deviation is biased by a current source. Therefore, since the circuit tries to supply a constant current regardless of load fluctuations and variations, the voltage (V) between the source and drain fluctuates with changes in the load, and the common mode voltage is not fixed.
SD  SD
ない結果となる。特に待機状態にある時、 EMI障害が発生しやすい状況となるため、 高速駆動に伴うノイズの障害に問題があった。  No results. Especially in the standby state, EMI failure is likely to occur, so there was a problem with noise failure associated with high-speed driving.
特許文献1 :113?6111431号公報  Patent Document 1: 113-6111431
特許文献 2： USP6590432号公報  Patent Document 2: USP6590432 Publication
発明の開示  Disclosure of the invention
発明が解決しょうとする課題  Problems to be solved by the invention
[0003] 本発明はこのような問題を解決するためになされたものであり、差動増幅器を無く すかあるいは数を減らして、回路面積や消費電流を減らし、ノイズによる発振の問題 を解決すると共に、コモンモードレベルを安定にすることで EMI障害の発生を少なく し、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電 子機器を提供することを目的とする。 [0003] The present invention has been made to solve such a problem. In addition to eliminating or reducing the number of differential amplifiers, the circuit area and current consumption are reduced, and the problem of oscillation due to noise is solved. Therefore, by stabilizing the common mode level, the occurrence of EMI disturbances is reduced, and the differential drive circuit for low-voltage differential signals with high drive capability and the power supply that incorporates it The purpose is to provide a child device.
課題を解決するための手段  Means for solving the problem
[0004] 請求項 1に記載の低電圧差動信号用差動駆動回路は、差動信号が入力され電流 信号を出力する MOSトランジスタ力もなるスィッチ回路と、  [0004] A differential drive circuit for low-voltage differential signals according to claim 1 is a switch circuit that also has a MOS transistor power that receives a differential signal and outputs a current signal;
一方が高電位側の電源電位に接続され、他方が前記スィッチ回路の一方のノード に接続され、ソースフォロワとして動作する NMOSトランジスタと、一方が低電位側の 電源電位に接続され、他方が前記スィッチ回路の他方のノードに接続され、ソースフ ォロワとして動作する PMOSトランジスタとから構成される出力回路と、  One is connected to the power supply potential on the high potential side, the other is connected to one node of the switch circuit, the NMOS transistor operates as a source follower, one is connected to the power supply potential on the low potential side, and the other is connected to the switch An output circuit composed of a PMOS transistor connected to the other node of the circuit and acting as a source follower;
前記 NMOSトランジスタと前記 PMOSトランジスタのそれぞれのゲートに基準電位 を供給する基準電位生成回路とを備え、  A reference potential generating circuit for supplying a reference potential to the gates of the NMOS transistor and the PMOS transistor,
前記基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可 変手段を備えることを特徴とする。  The reference potential generating circuit includes a potential changing unit that changes a differential potential with a constant offset potential.
[0005] 請求項 2に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電圧 差動信号用差動駆動回路において、 [0005] The differential drive circuit for low-voltage differential signals according to claim 2 is the differential drive circuit for low-voltage differential signals according to claim 1,
前記スィッチ回路力 前記 NMOSトランジスタのソースに一方の端子が接続されノ ードを形成した第 1トランジスタおよび第 2トランジスタと、前記 PMOSトランジスタのソ ースに一方の端子が接続されノードを形成した第 3トランジスタおよび第 4トランジスタ とからなり、  The switching circuit power The first transistor and the second transistor having one node connected to the source of the NMOS transistor to form a node, and the first transistor having one terminal connected to the source of the PMOS transistor to form a node 3 transistors and 4th transistor
前記第 1トランジスタと前記第 3トランジスタの他方の端子が接続されたノードと前記 第 2トランジスタと前記第 4トランジスタの他方の端子が接続されたノードとが、前記出 力回路の出力端子を形成し、  The node connected to the other terminal of the first transistor and the third transistor and the node connected to the other terminal of the second transistor and the fourth transistor form an output terminal of the output circuit. ,
前記第 1トランジスタと前記第 4トランジスタのゲートが接続されたノードと前記第 2ト ランジスタと前記第 3トランジスタのゲートが接続されたノードとが、前記差動信号の入 力端子を形成することを特徴とする。  The node to which the gates of the first transistor and the fourth transistor are connected, and the node to which the gates of the second transistor and the third transistor are connected form an input terminal for the differential signal. Features.
[0006] 請求項 3に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電圧 差動信号用差動駆動回路において、 [0006] The low-voltage differential signal differential drive circuit according to claim 3 is the low-voltage differential signal differential drive circuit according to claim 1,
前記基準電位生成回路が、前記高電位側の電源電位と前記 NMOSトランジスタの ゲートとの間に接続された第 1抵抗と、 前記 NMOSトランジスタのゲートと前記 PMOSトランジスタのゲートとの間に接続さ れた第 2抵抗と、 A first resistor connected between the power supply potential on the high potential side and the gate of the NMOS transistor; A second resistor connected between the gate of the NMOS transistor and the gate of the PMOS transistor;
前記 PMOSトランジスタのゲートと前記低電位の電源電位との間に接続された第 3 抵抗とからなることを特徴とする。  And a third resistor connected between the gate of the PMOS transistor and the low potential power supply potential.
[0007] 請求項 4に記載の低電圧差動信号用差動駆動回路は、請求項 3に記載の低電圧 差動信号用差動駆動回路において、 [0007] The low-voltage differential signal differential drive circuit according to claim 4 is the low-voltage differential signal differential drive circuit according to claim 3,
前記基準電位生成回路の前記第 1抵抗と、前記第 3抵抗とは抵抗値が等しいことを 特徴とする。  The first resistor and the third resistor of the reference potential generating circuit have the same resistance value.
[0008] 請求項 5に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電圧 差動信号用差動駆動回路において、  [0008] The low-voltage differential signal differential drive circuit according to claim 5 is the low-voltage differential signal differential drive circuit according to claim 1,
前記基準電位生成回路が、直列に接続された PMOSトランジスタと抵抗とを複数 個並列に接続してなる第 1回路群と、  A first circuit group in which the reference potential generation circuit includes a plurality of PMOS transistors and resistors connected in series;
直列に接続された NMOSトランジスタと抵抗とを複数個並列に接続してなる第 2回 路群と、  A second circuit group in which a plurality of NMOS transistors and resistors connected in series are connected in parallel;
前記第 1回路群の抵抗と前記第 2回路群の抵抗との間に接続された抵抗とを備え、 前記第 1回路群の抵抗と、前記第 2回路群の抵抗とはそれぞれ抵抗値が等しく設 定され、前記第 1および第 2回路群のトランジスタのゲートを制御することにより、抵抗 値を可変することを特徴とする。  A resistor connected between the resistor of the first circuit group and the resistor of the second circuit group, and the resistance value of the resistor of the first circuit group and that of the second circuit group are equal to each other. The resistance value is varied by controlling the gates of the transistors of the first and second circuit groups.
[0009] 請求項 6に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電位 差動信号用差動駆動回路において、 [0009] The low-voltage differential signal differential drive circuit according to claim 6 is the low-potential differential signal differential drive circuit according to claim 1,
前記基準電位生成回路が、前記高電位側の電源電位にドレインを接続された第 1 NMOSトランジスタと、  A first NMOS transistor having a drain connected to the power supply potential on the high potential side;
前記第 1NMOSトランジスタのソースにドレインを接続され且つゲートが前記高電 位の側電源電位に接続された第 2NMOSトランジスタと、  A second NMOS transistor having a drain connected to the source of the first NMOS transistor and a gate connected to the high potential side power supply potential;
前記低電位側の電源電位にソースを接続された第 3NMOSトランジスタと、 前記第 3NMOSトランジスタのドレインにソースを接続され且つゲートが前記高電 位側の電源電位に接続された第 4NMOSトランジスタと、  A third NMOS transistor having a source connected to the power supply potential on the low potential side; a fourth NMOS transistor having a source connected to the drain of the third NMOS transistor and a gate connected to the power supply potential on the high potential side;
前記第 2NMOSトランジスタのソースと前記第 4NMOSトランジスタのドレインとの 間に接続された第 1抵抗および第 2抵抗と、 The source of the second NMOS transistor and the drain of the fourth NMOS transistor With a first resistor and a second resistor connected between,
前記第 1NMOSトランジスタと第 5NMOSトランジスタとのゲートに出力端子が接続 され前記ゲート電位を制御し、前記第 1抵抗と前記第 2抵抗との接続されたノード電 位を、第 1基準電位に近づくように動作する第 1差動増幅器と、  An output terminal is connected to the gates of the first NMOS transistor and the fifth NMOS transistor to control the gate potential so that the node potential connected to the first resistor and the second resistor approaches the first reference potential. A first differential amplifier operating on
前記低電位側の電源電位にソースを接続された前記第 3NMOSトランジスタの電 流を制御する前記電流源可変手段とを備える第 1回路群と、  A first circuit group comprising: the current source variable means for controlling a current of the third NMOS transistor having a source connected to the power supply potential on the low potential side;
前記高電位側の電源電位にドレインを接続された前記第 5NMOSトランジスタと、 前記第 5NMOSトランジスタのソースにドレインを接続され且つゲートが前記高電 位側の電源電位に接続された第 6NMOSトランジスタと、前記低電位側の電源電位 にドレインを接続された第 7PMOSトランジスタと、  A fifth NMOS transistor having a drain connected to the power supply potential on the high potential side; a sixth NMOS transistor having a drain connected to the source of the fifth NMOS transistor and a gate connected to the power supply potential on the high potential side; A seventh PMOS transistor having a drain connected to the power supply potential on the low potential side;
前記第 7PMOSトランジスタのソースにソースを接続され且つゲートが前記高電位 側の電源に接続された第 8の NMOSトランジスタと、前記第 6の NMOSトランジスタ のソースと前記第 8NMOSトランジスタのドレインとの間に接続された第 3抵抗および 第 4抵抗と、  An eighth NMOS transistor having a source connected to the source of the seventh PMOS transistor and a gate connected to the power supply on the high potential side; and between the source of the sixth NMOS transistor and the drain of the eighth NMOS transistor. With connected third and fourth resistors,
前記第 7PMOSトランジスタのゲートに出力端子が接続され前記ゲート電位を制御 し、前記第 3抵抗と前記第 4抵抗との接続されたノード電位を、前記第 1基準電位に 近づくように動作する第 2差動増幅器とを備える第 2回路群とを備えることを特徴とす る。  An output terminal is connected to the gate of the seventh PMOS transistor to control the gate potential, and a second node that operates so that the node potential connected to the third resistor and the fourth resistor approaches the first reference potential. And a second circuit group including a differential amplifier.
[0010] 請求項 7に記載の低電圧差動信号用差動駆動回路は、請求項 6に記載の低電圧 差動信号用差動駆動回路において、  The low-voltage differential signal differential drive circuit according to claim 7 is the low-voltage differential signal differential drive circuit according to claim 6,
前記基準電位生成回路の前記第 1抵抗、前記第 2抵抗、前記第 3抵抗および前記 第 4抵抗の抵抗値が、前記出力回路の出力端子に接続される終端抵抗の抵抗値の n/2 (nは正の整数値)倍であることを特徴とする。  The resistance values of the first resistor, the second resistor, the third resistor, and the fourth resistor of the reference potential generation circuit are n / 2 (the resistance value of a termination resistor connected to the output terminal of the output circuit). n is a positive integer value) times.
[0011] 請求項 8に記載の低電圧差動信号用差動駆動回路は、請求項 6に記載の低電圧 差動信号用差動駆動回路において、 [0011] The low-voltage differential signal differential drive circuit according to claim 8 is the low-voltage differential signal differential drive circuit according to claim 6,
前記基準電位生成回路の前記第 1NMOSトランジスタおよび前記第 5NMOSトラ ンジスタのサイズが、前記 NMOSトランジスタのサイズの lZn (nは正の整数値）のサ ィズを有し、 前記第 7PMOSトランジスタのサイズが、前記 PMOSトランジスタのサイズの 1 /n ( nは正の整数値)のサイズを有することを特徴とする。 The size of the first NMOS transistor and the fifth NMOS transistor of the reference potential generation circuit has a size of lZn (n is a positive integer value) the size of the NMOS transistor, The seventh PMOS transistor has a size 1 / n (n is a positive integer value) of the size of the PMOS transistor.
[0012] 請求項 9に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電圧 差動信号用差動駆動回路において、 [0012] A low voltage differential signal differential drive circuit according to claim 9 is the low voltage differential signal differential drive circuit according to claim 1,
前記出力回路の出力端子とエンファシス回路の出力端子とが互いに接続され、 前記エンファシス回路は、さらに異なる差動信号が入力され電流信号を出力する M OSトランジスタからなるエンファシス回路用スィッチ回路の一方のノード力 PMOSトラ ンジスタのドレインと接続され、前記 PMOSトランジスタのソースが前記高電位側の電 源電位に接続され、前記 PMOSトランジスタのゲートがエンファシス回路用バイアス 電源の一方に端子に接続され、  The output terminal of the output circuit and the output terminal of the emphasis circuit are connected to each other, and the emphasis circuit is one node of an emphasis circuit switch circuit including a MOS transistor that receives a different differential signal and outputs a current signal. Connected to the drain of the PMOS transistor, the source of the PMOS transistor is connected to the power supply potential on the high potential side, the gate of the PMOS transistor is connected to one terminal of the bias power supply for the emphasis circuit,
前記エンファシス回路用スィッチ回路の他方のノードが NMOSトランジスタのドレイ ンと接続され、前記 NMOSトランジスタのソースが前記低電位側の電源に接続され、 前記 NMOSトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の 端子に接続されて構成されて成ることを特徴とする。  The other node of the switch circuit for the emphasis circuit is connected to the drain of the NMOS transistor, the source of the NMOS transistor is connected to the power supply on the low potential side, and the gate of the NMOS transistor is the other of the bias power supply for the emphasis circuit It is configured to be connected to the terminal of.
[0013] 請求項 10に記載の低電圧差動信号用差動駆動回路は、請求項 9に記載の低電圧 差動信号用差動駆動回路の前記エンファシス回路用スィッチ回路が、 [0013] The low voltage differential signal differential drive circuit according to claim 10, wherein the emphasis circuit switch circuit of the low voltage differential signal differential drive circuit according to claim 9,
請求項 2のスィッチ回路であることを特徴とする。  The switch circuit according to claim 2.
[0014] 請求項 11に記載の低電圧差動信号用差動駆動回路は、請求項 9に記載の低電圧 差動信号用差動駆動回路の前記エンファシス回路が、 [0014] The low voltage differential signal differential drive circuit according to claim 11 is the low voltage differential signal differential drive circuit according to claim 9, wherein the emphasis circuit is
前記エンファシス回路用スィッチ回路の一方のノードが NMOSトランジスタのソース と接続され、前記 NMOSトランジスタのドレインが前記高電位側の電源に接続され、 前記 NMOSトランジスタのゲートがエンファシス回路用バイアス電源の一方の端子に 接続され、  One node of the switch circuit for the emphasis circuit is connected to the source of the NMOS transistor, the drain of the NMOS transistor is connected to the power supply on the high potential side, and the gate of the NMOS transistor is one terminal of the bias power supply for the emphasis circuit Connected to
前記エンファシス回路用スィッチ回路の他方のノード力 SPMOSトランジスタのソース と接続され、前記 PMOSトランジスタのドレインが前記低電位側の電源に接続され、 前記 PMOSトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の端 子に接続されて成ることを特徴とする。  The other node force of the switch circuit for the emphasis circuit is connected to the source of the SPMOS transistor, the drain of the PMOS transistor is connected to the power supply on the low potential side, and the gate of the PMOS transistor is connected to the other of the bias power supply for the emphasis circuit It is characterized by being connected to a terminal.
[0015] 請求項 12に記載の低電圧差動信号用差動駆動回路は、請求項 11に記載の低電 圧差動信号用差動駆動回路の前記エンファシス回路用スィッチ回路が、 請求項 2のスィッチ回路であることを特徴とする。 A differential drive circuit for low-voltage differential signals according to claim 12 is a low-power differential signal circuit according to claim 11. The switch circuit for an emphasis circuit of the differential drive circuit for a pressure differential signal is the switch circuit according to claim 2.
[0016] 請求項 13に記載の電子機器は、請求項 1乃至 12のいずれかに記載の低電圧差 動信号用差動駆動回路を内蔵することを特徴とする。 [0016] An electronic device according to a thirteenth aspect includes the low-voltage differential signal differential drive circuit according to any one of the first to twelfth aspects.
[0017] 請求項 14に記載の電子機器は、請求項 13に記載の電子機器力 携帯端末である ことを特徴とする [0017] The electronic device according to claim 14 is the electronic device power portable terminal according to claim 13.
発明の効果  The invention's effect
[0018] 本発明の低電圧差動信号用差動駆動回路によれば、回路面積や消費電流を減ら し、ノイズによる発振の問題を解決すると共に、コモンモードレベルを安定にすること で EMI障害の発生を少なくし、高い駆動能力をもつ低電圧差動信号用差動駆動回 路およびそれを内蔵する電子機器を提供することができる。  [0018] According to the differential drive circuit for low-voltage differential signals of the present invention, the circuit area and current consumption are reduced, the oscillation problem due to noise is solved, and the common mode level is stabilized. Therefore, it is possible to provide a differential drive circuit for low-voltage differential signals having a high drive capability and an electronic device incorporating the same.
図面の簡単な説明  Brief Description of Drawings
[0019] [図 1]本発明による実施例 1の差動駆動回路の構成を示す回路ブロック図である。  FIG. 1 is a circuit block diagram showing a configuration of a differential drive circuit according to a first embodiment of the present invention.
[図 2]本発明による実施例 1の基準電位生成回路の構成を示す回路ブロック図である  FIG. 2 is a circuit block diagram showing a configuration of a reference potential generation circuit according to the first embodiment of the present invention.
[図 3]本発明による可変抵抗を備えた基準電位生成回路である。 FIG. 3 is a reference potential generation circuit having a variable resistor according to the present invention.
[図 4]本発明による電位可変手段を備えた基準電位生成回路。  FIG. 4 is a reference potential generating circuit provided with potential varying means according to the present invention.
[図 5]本発明による他の電位可変手段を備えた基準電位生成回路。  FIG. 5 is a reference potential generating circuit provided with another potential varying means according to the present invention.
[図 6]本発明による実施例 2の差動駆動回路の構成を示す回路ブロック図である。  FIG. 6 is a circuit block diagram showing a configuration of a differential drive circuit according to a second embodiment of the present invention.
[図 7]本発明による実施例 2の差動駆動回路の入出力信号トレインを示した図である  FIG. 7 is a diagram showing an input / output signal train of a differential drive circuit according to a second embodiment of the present invention.
[図 8]本発明による実施例 2の差動駆動回路の他の入出力信号トレインを示した図で ある。 FIG. 8 is a diagram showing another input / output signal train of the differential drive circuit according to the second embodiment of the present invention.
[図 9]本発明の他のエンファシス回路による差動駆動回路の入出力信号トレインを示 した図である。  FIG. 9 is a diagram showing an input / output signal train of a differential drive circuit using another emphasis circuit of the present invention.
符号の説明  Explanation of symbols
[0020] 1〜6、 41〜44、 49〜52、 61〜66 トランジスタ  [0020] 1-6, 41-44, 49-52, 61-66 Transistor
45、 46、 53、 54 抵抗 7、 8、 11、 12、 21、 22、 71〜74 ノード 45, 46, 53, 54 Resistance 7, 8, 11, 12, 21, 22, 71-74 nodes
9、 10、 69、 70 差動入力端子  9, 10, 69, 70 Differential input terminal
13、 14 高電位側および低電位側電源電位  13, 14 High potential side and low potential side power supply potential
47、 55 第 1および第 2差動増幅器  47, 55 1st and 2nd differential amplifier
48 第 1基準電位  48 1st reference potential
100 出力回路  100 output circuit
101 スィッチ回路  101 switch circuit
102 基準電位生成回路  102 Reference potential generator
300 低電圧差動信号用差動駆動回路  300 Differential drive circuit for low voltage differential signals
400 エンファシス回路  400 emphasis circuit
401, 402 第 1および第 2回路群  401, 402 1st and 2nd circuit group
Rl〜3、Rpl、Rpn、Rnl、Rnn 抵抗  Rl ~ 3, Rpl, Rpn, Rnl, Rnn resistance
Ρ1〜Ρη、Ν1〜Νη トランジスタ  Ρ1 to Ρη, Ν1 to Νη Transistor
CMC カレントミラー回路  CMC current mirror circuit
IN+ ドライブ回路差動入力信号正側  IN + Drive circuit differential input signal positive side
IN- ドライブ回路差動入力信号負側  IN- Drive circuit differential input signal negative side
EMP+ エンファシス回路差動入力信号正側  EMP + Emphasis circuit differential input signal positive side
EMP- エンファシス回路差動入力信号負側  EMP- Emphasis circuit differential input signal negative side
OUT+ 高出力差動駆動回路出力正側  OUT + High output differential drive circuit output positive side
OUT— 高出力差動駆動回路出力負側  OUT— High output differential drive circuit negative output
HiZ ハイインピーダンス  HiZ high impedance
発明を実施するための最良の形態 BEST MODE FOR CARRYING OUT THE INVENTION
[実施例 1] [Example 1]
本発明による低電圧差動信号用差動駆動回路の第 1の実施の形態について、図 1 を用いて説明する。図 1は、本発明の低電圧差動信号用差動駆動回路の構成を説 明する回路ブロック図である。本発明の低電圧差動信号用差動駆動回路 300は、 L VDSインターフェース規格 (IEEE P1596, 3)に準拠する出力回路 100と基準電 圧生成回路 102から構成される。 [0022] 出力回路 100は、差動信号が入力され終端抵抗 RLへ電流信号を出力するスイツ チ回路 101と、一方が低電位側の電源電位 14に接続され、他方がスィッチ回路 101 のノード 12に接続されて、ソースフォロワとして動作する PMOSトランジスタ 2と、一方 が高電位側の電源電位 13に接続され、他方がスィッチ回路 101のノード 11に接続さ れて、ソースフォロワとして動作する NMOSトランジスタ 1とからなる。 A first embodiment of a low-voltage differential signal differential drive circuit according to the present invention will be described with reference to FIG. FIG. 1 is a circuit block diagram illustrating the configuration of a differential drive circuit for low-voltage differential signals according to the present invention. The low-voltage differential signal differential drive circuit 300 of the present invention includes an output circuit 100 and a reference voltage generation circuit 102 compliant with the LVDS interface standard (IEEE P1596, 3). The output circuit 100 includes a switch circuit 101 that receives a differential signal and outputs a current signal to the termination resistor RL, one of which is connected to the power supply potential 14 on the low potential side, and the other that is a node 12 of the switch circuit 101. PMOS transistor 2 operating as a source follower and NMOS transistor 1 operating as a source follower, one connected to the power supply potential 13 on the high potential side and the other connected to node 11 of the switch circuit 101 It consists of.
[0023] スィッチ回路 101は NMOSトランジスタ 3〜6で構成されており、トランジスタ 3およ びトランジスタ 5のドレインがトランジスタ 1のソースに共通接続され、ノード 11を形成し て 、る。トランジスタ 4およびトランジスタ 6のソースが PMOSトランジスタ 2のソースに 共通接続され、ノード 12を形成している。トランジスタ 3とトランジスタ 4とが直列に接 続された接続点であるノード 8と、トランジスタ 5とトランジスタ 6とが直列に接続された 接続点であるノード 7とが出力回路 100の出力端子を形成する。トランジスタ 3とトラン ジスタ 6の各ゲートが共通接続された接続点であるノード 9と、トランジスタ 5とトランジ スタ 4の各ゲートが接続された接続点であるノード 10とが入力端子を形成する。ノード 9とノード 10の入力端子には、低電位側の電源電圧と高電位側の電源電位まで振れ る互いに反転された差動信号が入力される。ノード 7とノード 8との間〖こは、外部の終 端抵抗 RLが接続される。  The switch circuit 101 includes NMOS transistors 3 to 6, and the drains of the transistors 3 and 5 are commonly connected to the source of the transistor 1 to form a node 11. The sources of transistors 4 and 6 are commonly connected to the source of PMOS transistor 2 to form node 12. Node 8, which is a connection point where transistor 3 and transistor 4 are connected in series, and node 7, which is a connection point where transistor 5 and transistor 6 are connected in series, form an output terminal of output circuit 100. . The node 9 which is a connection point where the gates of the transistor 3 and the transistor 6 are connected in common and the node 10 which is a connection point where the gates of the transistor 5 and the transistor 4 are connected form an input terminal. Inverted differential signals that swing to the low-potential side power supply voltage and the high-potential side power supply potential are input to the input terminals of the nodes 9 and 10. An external termination resistor RL is connected between node 7 and node 8.
[0024] ノード 8の電位を VI、ノード 7の電位を V2とすると、出力の差動電位 VODは、 VO D=V1— V2と表わされる。出力のオフセット電圧 VOCは、 VOC= (V1 +V2) Z2と 表わされる。この構成で、 NMOSトランジスタ 1と PMOSトランジスタ 2のゲートに、基 準電位生成回路 102で生成した基準電位を入力すると、全体力ソースフォロワ構成 であるために、ノード 11の電位とノード 12の電位が決定される。基準電位生成回路 1 02で生成し、 NMOSトランジスタ 1のゲートに力かる電圧を V3、 PMOSトランジスタ 2 のゲートに力かる電圧を V4、ノード 11の電位を V5、ノード 12の電位を V6とする。終 端抵抗 RLを流れる電流を IIとすると、 IIが小さく NMOSトランジスタ 1および PMOS トランジスタ 2が飽和領域で動作する場合、 II = |8 n (V3 - V5 - Vthn) 2/2 = β ρ ( V6-V4-Vthp) 2/2となる。ここで j8 n、 j8 pおよび Vthn、 Vthpはそれぞれ NMO Sトランジスタおよび PMOSトランジスタの 13値と閾値電圧である。そのとき、 VOD=I 1 XRL、 VOC=V5 -Il XRL/2=V6 + I1 XRL/2となる。これらの値 VOCと V ODが目標の値となるように V3と V4の基準電位が決定される。 LVDSの規格による と、 VOCの標準的な値は 1. 2V、 VODの標準的な値は 250mV、 RLの値は ΙΟΟ Ω である。この場合 VOCと VODが目標の値となるような基準電位 V3、 V4を決める例を 示す。簡単のために j8 n= j8 p = 2、 Vthn=Vthp = 0. 5と仮定する。これから、 V3 = 1. 2 + 0. 250/2+ 1 = 2. 45V、 V4= l. 2— 0. 25/2- 1 = 0. 12Vとすれば よいと計算できる。このとき、スィッチトランジスタ 3〜6の β値は ON抵抗が十分小さく なるように大きくすることに注意する必要がある。なお、スィッチ回路 101は、 NMOS トランジスタと PMOSトランジスタとを使用した CMOS回路としても構成することができ る。 [0024] When the potential of node 8 is VI and the potential of node 7 is V2, the differential potential VOD of the output is expressed as VOD = V1-V2. The output offset voltage VOC is expressed as VOC = (V1 + V2) Z2. In this configuration, when the reference potential generated by the reference potential generation circuit 102 is input to the gates of the NMOS transistor 1 and the PMOS transistor 2, the potential of the node 11 and the potential of the node 12 are changed because of the overall force source follower configuration. It is determined. The voltage generated by the reference potential generation circuit 102 and applied to the gate of the NMOS transistor 1 is V3, the voltage applied to the gate of the PMOS transistor 2 is V4, the potential of the node 11 is V5, and the potential of the node 12 is V6. When the current flowing through the terminating resistor RL and II, if II is an NMOS transistor 1 and the PMOS transistor 2 is small to operate in the saturation region, II = | 8 n (V3 - V5 - Vthn) 2/2 = β ρ (V6 -V4-Vthp) becomes a 2/2. Here, j8 n, j8 p and Vthn, Vthp are the 13 values and threshold voltage of the NMOS transistor and PMOS transistor, respectively. At that time, VOD = I 1 XRL and VOC = V5−Il XRL / 2 = V6 + I1 XRL / 2. These values VOC and V The reference potential of V3 and V4 is determined so that OD becomes the target value. According to the LVDS standard, the standard value of VOC is 1.2V, the standard value of VOD is 250mV, and the value of RL is ΙΟΟΩ. In this case, an example is shown in which reference potentials V3 and V4 are determined so that VOC and VOD become target values. For simplicity, we assume j8 n = j8 p = 2 and Vthn = Vthp = 0.5. From this, it can be calculated that V3 = 1. 2 + 0. 250/2 + 1 = 2.45V, V4 = l. 2— 0. 25 / 2- 1 = 0.12V. At this time, it is necessary to note that the β value of the switch transistors 3 to 6 is increased so that the ON resistance becomes sufficiently small. Note that the switch circuit 101 can also be configured as a CMOS circuit using an NMOS transistor and a PMOS transistor.
[0025] 図 2は、本発明による基準電位生成回路 102の実施の形態を説明する回路図であ る。基準電位生成回路 102は、一端が高電位側の第 1電源電位 13に接続された抵 抗 R1と、一端が低電位側の第 2電源電位 14に接続された抵抗 R3と、 R1および R3 に直列に接続された抵抗 R2とで構成される。 R1と R2の接続ノード 21を出力回路 10 0の NMOSトランジスタ 1のゲートへ接続し、基準電位 V3を供給する。 R2と R3の接 続ノード 22を出力回路 100の PMOSトランジスタ 2のゲートへ接続し、基準電位 V4 を供給する。図 3は、抵抗 R1および R3を可変するための可変抵抗を備えた基準電 位生成回路を示す。抵抗 R1及び R3を可変することにより、オフセット電位一定で差 動電位を可変する。高電位側の第 1電源電位 13の電位を VDD、低電位側の第 2電 源電位 14の電位を VSS、ノード 21の電位を V21、ノード 22の電位を V22、抵抗値 の和 R1 +R2+R3を Rとすると、 V21 = (VDD-VSS) X (R2+R3) /R, V22= ( VDD-VSS) X (R3) ZRと表わされる。 NMOSトランジスタ 1および PMOSトランジ スタ 2のゲート幅とゲート長との比をゲート'ソース間電圧に対して流れる電流が等しく なるように調整し、 R3=R1とすると、オフセット電位 VOC= (VDD+VEE) Z2とな る。この状態で、差動電圧 VODはノード 21とノード 22の差動電位に連動する。  FIG. 2 is a circuit diagram illustrating an embodiment of the reference potential generation circuit 102 according to the present invention. The reference potential generating circuit 102 is connected to the resistor R1 having one end connected to the first power supply potential 13 on the high potential side, the resistor R3 having one end connected to the second power supply potential 14 on the low potential side, and R1 and R3. It consists of a resistor R2 connected in series. The connection node 21 of R1 and R2 is connected to the gate of the NMOS transistor 1 of the output circuit 100, and the reference potential V3 is supplied. The connection node 22 of R2 and R3 is connected to the gate of the PMOS transistor 2 of the output circuit 100, and the reference potential V4 is supplied. FIG. 3 shows a reference potential generation circuit having a variable resistor for varying resistors R1 and R3. By varying resistors R1 and R3, the differential potential is varied with a constant offset potential. The potential of the first power supply potential 13 on the high potential side is VDD, the potential of the second power supply potential 14 on the low potential side is VSS, the potential of node 21 is V21, the potential of node 22 is V22, and the sum of the resistance values R1 + R2 When + R3 is R, V21 = (VDD-VSS) X (R2 + R3) / R, V22 = (VDD-VSS) X (R3) ZR. The ratio of the gate width to the gate length of the NMOS transistor 1 and the PMOS transistor 2 is adjusted so that the current flowing with respect to the gate-source voltage is equal, and when R3 = R1, the offset potential VOC = (VDD + VEE ) Z2. In this state, the differential voltage VOD is linked to the differential potential of the nodes 21 and 22.
[0026] 図 4は、電位可変手段を備えた基準電位生成回路を示す。基準電位生成回路 102 は、第 1回路群 301と、第 2回路群 302と、それら第 1回路群 301と第 2回路群 302と の間に直列に接続される抵抗 R2とからなる。第 1回路群 301は、複数個の PMOSト ランジスタ Pl〜Pnのソース側が高電位側の電源電位 13に接続され、複数個の抵抗 Rpl〜Rpnの一方の端子が、それぞれ、上記複数個の PMOSトランジスタ Pl〜Pn のドレイン側に接続され、他方の端子が、ノード 21に接続されて構成される。第 2回 路群 302は、複数個の NMOSトランジスタ Nl〜Nnのソース側が低電位側の電源電 位 14に接続され、複数個の抵抗 Rnl〜Rnnの一方の端子が、それぞれ、上記複数 個の NMOSトランジスタ Nl〜Nnのドレイン側に接続され、他方の端子が、ノード 22 に接続されて構成される。第 1回路群の各 PMOSトランジスタと抵抗と、第 2回路群の 各 NMOSトランジスタと抵抗とは、お互いに対になっており、抵抗 Rplと Rnlとの組 み合わせ、抵抗 Rpnと Rnnの組み合わせの抵抗値はそれぞれ等しく設定される。こ こで、抵抗 Rpl—- Rpnの合成抵抗値は、第 1回路群のトランジスタのゲートで制御さ れ、抵抗 Rnl—- Rnnの合成抵抗値は、第 2回路群のトランジスタのゲートで制御さ れることにより、 VOC—定で VODを変化させることができる。 FIG. 4 shows a reference potential generating circuit provided with potential varying means. The reference potential generation circuit 102 includes a first circuit group 301, a second circuit group 302, and a resistor R2 connected in series between the first circuit group 301 and the second circuit group 302. In the first circuit group 301, a plurality of PMOS transistors Pl to Pn have a source side connected to a power supply potential 13 on the high potential side and a plurality of resistors. One terminal of Rpl to Rpn is connected to the drain side of the plurality of PMOS transistors Pl to Pn, and the other terminal is connected to the node 21. In the second circuit group 302, the source sides of the plurality of NMOS transistors Nl to Nn are connected to the power supply potential 14 on the low potential side, and one terminal of each of the plurality of resistors Rnl to Rnn is The NMOS transistors Nl to Nn are connected to the drain side, and the other terminal is connected to the node 22. Each PMOS transistor and resistor of the first circuit group, and each NMOS transistor and resistor of the second circuit group are paired with each other. The combination of the resistors Rpl and Rnl and the combination of the resistors Rpn and Rnn The resistance values are set equal to each other. Here, the combined resistance value of the resistors Rpl--Rpn is controlled by the gates of the transistors in the first circuit group, and the combined resistance value of the resistors Rnl--Rnn is controlled by the gates of the transistors in the second circuit group. By changing the VOD, the VOD can be changed.
[0027] 図 5は、他の電位可変手段を備えた基準電位生成回路を示す。基準電位生成回 路 102は、第 1回路群 401と第 2回路群 402とを備える。第 1回路群 401は、ドレイン が高電位側の電源電位 13に接続され、ゲート幅が図 1における NMOSトランジスタ 1 の lZnの NMOSトランジスタ 41と、ドレインが NMOSトランジスタ 41のソースに接続 され、ゲートが電源電位 13に接続され、ゲート幅が MOSトランジスタ 3および MOSト ランジスタ 5の 1/nの NMOSトランジスタ 42と、 NMOSトランジスタ 42のソースに接 続された抵抗値が終端抵抗 RLの nZ2である直列に接続された抵抗 45および抵抗 46と、ドレインが抵抗 46のもう一方の端子に接続され、ゲートが電源電位 13に接続 ンジスタ 43と、ドレインが NMOSトランジスタ 43のソースに接続され、ソースが低電位 側の電源電位 14に接続され、ゲートがカレントミラー回路 CMCに接続された NMO Sトランジスタ 44と、 NMOSトランジスタ 41および NMOSトランジスタ 49のゲート電位 を制御する第 1基準電位 48が非反転入力端子に接続された差動増幅器 47とからな る。なお、差動増幅器 47の反転入力端子は、抵抗 45と抵抗 46との接続点に接続さ れている。 FIG. 5 shows a reference potential generation circuit including other potential variable means. The reference potential generation circuit 102 includes a first circuit group 401 and a second circuit group 402. In the first circuit group 401, the drain is connected to the power supply potential 13 on the high potential side, the gate width is the NMOS transistor 41 of the lZn of the NMOS transistor 1 in FIG. 1, the drain is connected to the source of the NMOS transistor 41, and the gate is Connected to the power supply potential 13 in series, 1 / n NMOS transistor 42 with MOS transistor 3 and MOS transistor 5, and nZ2 with termination resistance RL connected to the source of NMOS transistor 42 Connected resistor 45 and resistor 46, drain connected to the other terminal of resistor 46, gate connected to power supply potential 13, transistor 43, drain connected to source of NMOS transistor 43, source on low potential side NMOS transistor 44, and NMOS transistor 41 and NMOS transistor 49 gates whose gates are connected to the current mirror circuit CMC. A first reference potential 48 for controlling the potential comprises a differential amplifier 47 connected to the non-inverting input terminal. The inverting input terminal of the differential amplifier 47 is connected to the connection point between the resistor 45 and the resistor 46.
[0028] 第 2回路群 402は、ドレインが高電位側の電源電位 13に接続され、ゲート幅が図 1 トランジスタ 49のソースに接続され、ゲートが電源電位 13に接続され、ゲート幅が M The second circuit group 402 has a drain connected to the power supply potential 13 on the high potential side and a gate width of FIG. Connected to the source of transistor 49, gate connected to power supply potential 13, and gate width M
OSトランジスタ 50のソースに接続された抵抗値が終端抵抗 RLの nZ2である直列に 接続された抵抗 54および抵抗 54と、ドレインが抵抗 54のもう一方の端子に接続され 、ゲートが電源電位 13に接続されたゲート幅が MOSトランジスタ 4および MOSトラン ジスタ 6の 1/nの NMOSトランジスタ 51と、ソースが NMOSトランジスタ 51のソース に接続され、ドレインが低電位側の電源電位 14に接続され、ゲートが PMOSトランジ スタ 2の lZnの PMOSトランジスタ 52と、 PMOSトランジスタ 52のゲート電位を制御 する基準電位 56が非反転入力端子に接続された差動増幅器 55とからなる。なお、 差動増幅器 55の反転入力端子は、抵抗 53と抵抗 54との接続点に接続されている。 The resistance value connected to the source of the OS transistor 50 is nZ2 of the termination resistance RL. The resistor 54 and the resistor 54 connected in series, the drain is connected to the other terminal of the resistor 54, and the gate is connected to the power supply potential 13. The connected gate width is 1 / n NMOS transistor 51 of MOS transistor 4 and MOS transistor 6, the source is connected to the source of NMOS transistor 51, the drain is connected to power supply potential 14 on the low potential side, and the gate is connected The PMOS transistor 2 includes an lZn PMOS transistor 52 and a differential amplifier 55 having a reference potential 56 for controlling the gate potential of the PMOS transistor 52 connected to a non-inverting input terminal. The inverting input terminal of the differential amplifier 55 is connected to the connection point between the resistor 53 and the resistor 54.
[0029] 差動増幅器 47は、抵抗 45と抵抗 46との接続されたノードの電位を、差動増幅器 4 7に接続された基準電位 48に近づくように制御する。差動増幅器 55は、抵抗 53と抵 抗 54との接続されたノードの電位を、差動増幅器 55に接続された基準電位 56に近 づくように制御する。出力の差動電位は、ノード 8とノード 7との電位差であり、終端抵 抗 RLを流れる電流 Iから、 VOD = I XRLとなる。このとき、基準電位生成回路 102の NMOSトランジスタ 41および NMOSトランジスタ 49には、 lZnの電流が流れている 。 NMOSトランジスタ 42と抵抗 45との接続ノードと、抵抗 46と NMOSトランジスタ 43 との接続ノード間の電位差、および NMOSトランジスタ 50と抵抗 53との接続ノードと 、抵抗 54と NMOSトランジスタ 51との接続ノード間の電位差は、 iZn X (nRL/2 + nRL/2) =I XRLとなる。この値が目標の値となるように NMOSトランジスタ 44を流 れる電流 lZnが決定される。出力のオフセット電位 VOCは、ノード 8の電位 VIとノー ド 7の電位 V2力ら、 VOC= (V1 +V2)Z2と表わされる。このオフセット電位 VOCは 、抵抗 45と抵抗 46とが接続されるノード 57および抵抗 53と抵抗 54とが接続されるノ ード 58の電位と連動する。従って、オフセット電位 VOCは、ノード 57およびノード 58 の電位が目標の値となるように基準電位 48および基準電位 56を設定することで決定 される。このように、オフセット電位 VOC—定で、差動電圧 VODを変化させることが できる。 The differential amplifier 47 controls the potential of the node to which the resistor 45 and the resistor 46 are connected so as to approach the reference potential 48 connected to the differential amplifier 47. The differential amplifier 55 controls the potential of the node where the resistor 53 and the resistor 54 are connected so as to approach the reference potential 56 connected to the differential amplifier 55. The output differential potential is the potential difference between node 8 and node 7, and VOD = I XRL from the current I flowing through the termination resistor RL. At this time, a current of lZn flows through the NMOS transistor 41 and the NMOS transistor 49 of the reference potential generation circuit 102. The potential difference between the connection node between the NMOS transistor 42 and the resistor 45, the connection node between the resistor 46 and the NMOS transistor 43, and the connection node between the NMOS transistor 50 and the resistor 53, and the connection node between the resistor 54 and the NMOS transistor 51. The potential difference of iZn X (nRL / 2 + nRL / 2) = I XRL. The current lZn flowing through the NMOS transistor 44 is determined so that this value becomes the target value. The output offset potential VOC is expressed as VOC = (V1 + V2) Z2 from the potential VI of node 8 and the potential V2 of node 7. This offset potential VOC is linked with the potential of the node 57 to which the resistor 45 and the resistor 46 are connected and the potential of the node 58 to which the resistor 53 and the resistor 54 are connected. Therefore, the offset potential VOC is determined by setting the reference potential 48 and the reference potential 56 so that the potentials of the node 57 and the node 58 become target values. In this way, the differential voltage VOD can be changed with the offset potential VOC-constant.
[0030] 以上説明したとおり、本発明は、 NMOSトランジスタ 1のゲートに供給する電圧 V3 および PMOSトランジスタ 2のゲートに供給する電圧 V4を差動増幅器を必要としな いで供給できるため、消費電力が小さぐ且つ回路面積も大きくならない。さらに差動 増幅器を介さないで制御できるため、電源ノイズなどによる発振に強い構成となって おり、負荷の駆動能力も高い。 [0030] As described above, the present invention relates to the voltage V3 supplied to the gate of the NMOS transistor 1. Since the voltage V4 supplied to the gate of the PMOS transistor 2 can be supplied without the need for a differential amplifier, the power consumption is small and the circuit area is not large. Furthermore, since control can be performed without using a differential amplifier, the structure is strong against oscillation due to power supply noise, etc., and the drive capability of the load is high.
[0031] [実施例 2] [0031] [Example 2]
本発明による低電圧差動信号用差動駆動回路の第 2の実施の形態について、図 6 を用いて説明する。図 6は、本発明の高出力差動駆動回路の構成を説明する回路ブ ロック図である。本発明の低電圧差動信号用差動駆動回路 300は、出力回路 100と エンファシス回路 300およびこれらのノィァス回路（図示されず)例えば基準電位生 成回路 102から構成される。  A second embodiment of the differential drive circuit for low-voltage differential signals according to the present invention will be described with reference to FIG. FIG. 6 is a circuit block diagram illustrating the configuration of the high output differential drive circuit of the present invention. The low-voltage differential signal differential drive circuit 300 according to the present invention includes an output circuit 100, an emphasis circuit 300, and a noise circuit (not shown), for example, a reference potential generation circuit 102.
[0032] ドライブ回路 100は、図 1で説明した回路である。エンファシス回路 400は、ドライブ 回路 100とは異なる差動信号が入力され電流信号を出力する MOSトランジスタから なるエンファシス回路用スィッチ回路のノード 71に、 PMOSトランジスタ 61のドレイン が接続されて 、る。その PMOSトランジスタ 61のソースが電源の高電位側 13に接続 され、さらに PMOSトランジスタ 61のゲートがエンファシス回路用バイアス電源（図示 されず)の一方の端子 67に接続されている。また、エンファシス回路用スィッチ回路 のノード 72には、 NMOSトランジスタ 62のドレインが接続されて!、る。 The drive circuit 100 is the circuit described in FIG. In the emphasis circuit 400, the drain of the PMOS transistor 61 is connected to the node 71 of the switch circuit for the emphasis circuit composed of a MOS transistor that receives a differential signal different from that of the drive circuit 100 and outputs a current signal. The source of the PMOS transistor 61 is connected to the high potential side 13 of the power supply, and the gate of the PMOS transistor 61 is connected to one terminal 67 of an emphasis circuit bias power supply (not shown). The drain of the NMOS transistor 62 is connected to the node 72 of the switch circuit for the emphasis circuit.
その NMOSトランジスタ 62のソースが低電位側の電源 14に接続され、さらに NM OSトランジスタ 62のゲートがエンファシス回路用バイアス電源の他方の端子 68に接 続されている。  The source of the NMOS transistor 62 is connected to the power supply 14 on the low potential side, and the gate of the NMOS transistor 62 is connected to the other terminal 68 of the bias power supply for the emphasis circuit.
[0033] エンファシス回路用スィッチ回路は、図 1のスィッチ回路 101と同様の回路である。  The switch circuit for the emphasis circuit is a circuit similar to the switch circuit 101 in FIG.
NMOSトランジスタ 63および 65のドレインが互いに接続されて、ノード 71を形成し、 NMOSトランジスタ 64および 66のソースが互いに接続されて、ノード 72を形成して いる。 NMOSトランジスタ 63および 64、 NMOSトランジスタ 65および 66のソースとド レインがそれぞれ接続されて、ノード 73およびノード 74を形成している。 NMOSトラ ンジスタ 63および 66のゲートは、互いに正側の差動信号出力端子 69 (図示されず） に接続され、 NMOSトランジスタ 64および 65のゲートは、互いに負側の差動出力端 子 20に接続されている。ドライブ回路 100のノード 8とエンファシス回路 400のノード 7 3およびドライブ回路 100のノード 7とエンファシス回路 400のノード 74が互いに接続 されて、高出力差動駆動回路 300の出力端子 21および 22を形成している。 The drains of NMOS transistors 63 and 65 are connected together to form node 71, and the sources of NMOS transistors 64 and 66 are connected together to form node 72. The sources and drains of NMOS transistors 63 and 64 and NMOS transistors 65 and 66 are connected to form node 73 and node 74, respectively. The gates of the NMOS transistors 63 and 66 are connected to the differential signal output terminal 69 (not shown) on the positive side, and the gates of the NMOS transistors 64 and 65 are connected to the differential output terminal 20 on the negative side. Has been. Node 8 of drive circuit 100 and node 7 of emphasis circuit 400 3 and node 7 of drive circuit 100 and node 74 of emphasis circuit 400 are connected to each other to form output terminals 21 and 22 of high-power differential drive circuit 300.
[0034] 図 7は、ドライブ回路 100に入力される正側の差動入力信号と、エンファシス回路 4 00に入力される正側の差動入力信号に対して現れる、高出力差動駆動回路 300の 出力信号の入出力信号トレインを、各ステップで示した図である。  FIG. 7 shows a high output differential drive circuit 300 that appears for a positive differential input signal input to the drive circuit 100 and a positive differential input signal input to the emphasis circuit 400. FIG. 5 is a diagram showing an input / output signal train of the output signal at each step.
[0035] 図 7のステップ 1において、図 6のドライブ回路 100に入力される正側の差動入力信 号と、エンファシス回路 400に入力される正側の差動入力信号が共に高電位であれ ば、それに対応する各々の負側の差動入力信号は低電位にある。すなわち、ドライ ブ回路側の NMOSトランジスタ 3および 6はスィッチオン状態にあり、 NMOSトランジ スタ 4および 5はスィッチオフ状態にある。同様にエンファシス回路 400の NMOSトラ ンジスタ 63および 66はスィッチオン状態にあり、 NMOSトランジスタ 64および 65は スィッチオフ状態にある。  [0035] In step 1 of FIG. 7, if the positive differential input signal input to the drive circuit 100 of FIG. 6 and the positive differential input signal input to the emphasis circuit 400 are both at a high potential, For example, each negative differential input signal corresponding thereto is at a low potential. That is, the NMOS transistors 3 and 6 on the drive circuit side are in a switch-on state, and the NMOS transistors 4 and 5 are in a switch-off state. Similarly, NMOS transistors 63 and 66 of emphasis circuit 400 are in a switch-on state, and NMOS transistors 64 and 65 are in a switch-off state.
[0036] 一方図 7のステップに関わりなぐ図 6のドライブ回路 100の NMOSトランジスタ 1お よび PMOSトランジスタ 2のゲートには、それぞれドライブ回路用バイアス電源である 基準電位生成回路 102からのノィァス電圧により活性ィ匕されソースフォロアーとして 動作する。従って、基準電位生成回路 102のバイアス電圧で決まる一定電圧が、電 圧ドライブの出力としてノード 11および 12に発生している。またエンファシス回路 400 の PMOSトランジスタ 61および NMOSトランジスタ 62は、エンファシス回路用バイァ ス電源端子 67および 68で、カレントミラー等に見られる電流源により活性ィ匕されてい る。そのため、バイアスの電流で決まる電流駆動回路として動作している。  On the other hand, the gates of the NMOS transistor 1 and the PMOS transistor 2 of the drive circuit 100 in FIG. 6 which are not related to the steps in FIG. 7 are activated by the noise voltage from the reference potential generation circuit 102 which is a bias power supply for the drive circuit, respectively. It acts as a source follower. Therefore, a constant voltage determined by the bias voltage of the reference potential generation circuit 102 is generated at the nodes 11 and 12 as the output of the voltage drive. The PMOS transistor 61 and the NMOS transistor 62 of the emphasis circuit 400 are activated by current sources found in a current mirror or the like at the emphasis circuit bias power supply terminals 67 and 68. Therefore, it operates as a current drive circuit determined by the bias current.
[0037] 今ステップ 1において、ドライブ回路 100のスィッチ回路の NMOSトランジスタ 3およ び 6がオンし、エンファシス回路 400のスィッチ回路の NMOSトランジスタ 63および 6 6がオンしているため、差動駆動回路 300の出力端子 8の電位はハイレベル、出力端 子 7の電位はローレベルとなる。このハイレベルは、ドライブ回路 100の電圧ドライブ で急速に立ち上がり、さらにエンファシス回路 400の電流ドライブにより電流を供給し 、長い信号線負荷の浮遊容量を吸収する駆動能力を有する。同様にローレベルは、 ドライブ回路 100の電圧ドライブで急速に立ち下がり、さらにエンファシス回路 300の 電流ドライブにより、長い信号線負荷の浮遊容量のチャージを引き抜く駆動能力を有 する。エンファシス回路 400は電流ドライブであるため、 PMOSトランジスタ 61および NMOSトランジスタ 62のソースドレイン間電圧 V は負荷に対応して自動可変し、差 [0037] Now, in Step 1, the NMOS transistors 3 and 6 of the switch circuit of the drive circuit 100 are turned on, and the NMOS transistors 63 and 66 of the switch circuit of the emphasis circuit 400 are turned on. The potential of output terminal 8 of 300 is high level, and the potential of output terminal 7 is low level. This high level rises rapidly with the voltage drive of the drive circuit 100, and further has a drive capability of supplying current by the current drive of the emphasis circuit 400 and absorbing stray capacitance of a long signal line load. Similarly, the low level rapidly decreases with the voltage drive of the drive circuit 100, and further has the drive capability of extracting the charge of the floating capacitance of the long signal line load by the current drive of the emphasis circuit 300. To do. Since the emphasis circuit 400 is current drive, the source-drain voltage V of the PMOS transistor 61 and the NMOS transistor 62 is automatically varied according to the load, and the difference
SD  SD
動駆動回路 300のドライブパルス振幅を拡大すると等価の能力を有し、負荷の増加 に対しても高速ドライブが可能となる。  Enlarging the drive pulse amplitude of the dynamic drive circuit 300 has an equivalent capability and enables high-speed drive even when the load increases.
[0038] ステップ 2においては、ドライブ回路 100およびエンファシス回路 400の各スィッチ 回路の差動信号入力が反転するため、スィッチ回路の動作が反転し、差動駆動回路 300の出力端子 7および 8の電位も反転する。ステップ 3およびステップ 4は、これらの 動作の繰り返しとなる。 [0038] In step 2, since the differential signal input of each switch circuit of drive circuit 100 and emphasis circuit 400 is inverted, the operation of the switch circuit is inverted, and the potentials of output terminals 7 and 8 of differential drive circuit 300 are inverted. Is also reversed. Steps 3 and 4 repeat these operations.
[0039] ステップ 5〜7において、図 6のドライブ回路 100に入力される正側の差動入力信号 が低電位で、エンファシス回路 400に入力される正側の差動入力信号が高電位であ れば、それに対応する各々の負側の差動入力信号はそれらの反転電位にある。す なわち、ドライブ回路側の NMOSトランジスタ 3および 6はスィッチオフ状態にあり、 N MOSトランジスタ 4および 5はスィッチオン状態にある。同様にエンファシス回路 400 の NMOSトランジスタ 63および 66はスィッチオン状態にあり、 NMOSトランジスタ 64 および 65はスィッチオフ状態にある。  [0039] In steps 5 to 7, the positive differential input signal input to the drive circuit 100 in FIG. 6 has a low potential, and the positive differential input signal input to the emphasis circuit 400 has a high potential. Thus, the corresponding negative differential input signals are at their inverted potentials. That is, NMOS transistors 3 and 6 on the drive circuit side are in a switch-off state, and NMOS transistors 4 and 5 are in a switch-on state. Similarly, NMOS transistors 63 and 66 of emphasis circuit 400 are in a switch-on state, and NMOS transistors 64 and 65 are in a switch-off state.
[0040] 今ステップ 5〜7において、ドライブ回路 100のスィッチ回路の NMOSトランジスタ 3 および 6がオフし、エンファシス回路 400のスィッチ回路の NMOSトランジスタ 63およ び 66がオンしている。従って差動駆動回路 300の出力端子 8の電位は、ドライブ回 路 100の PMOSトランジスタ 2の電圧ドライブで決まる電圧を、エンファシス回路 400 の PMOSトランジスタ 61を流れる電流の分だけ高くした値となる。一方出力端子 7の 電位は、ドライブ回路 100の NMOSトランジスタ 1の電圧となる電圧ドライブで決まる 電圧を、エンファシス回路 400の NMOSトランジスタ 62を流れる電流の分だけ低くし た値となる。従って、図 7の出力波形に示されるように、振幅が低減し、また定まった 電位が設定され、安定したコモンモード電圧を得ることができるため、 EMI障害を防 ぐことが可能となる。  In Steps 5 to 7, the NMOS transistors 3 and 6 of the switch circuit of the drive circuit 100 are turned off, and the NMOS transistors 63 and 66 of the switch circuit of the emphasis circuit 400 are turned on. Therefore, the potential of the output terminal 8 of the differential drive circuit 300 becomes a value obtained by increasing the voltage determined by the voltage drive of the PMOS transistor 2 of the drive circuit 100 by the amount of current flowing through the PMOS transistor 61 of the emphasis circuit 400. On the other hand, the potential of the output terminal 7 is a value obtained by lowering the voltage determined by the voltage drive, which is the voltage of the NMOS transistor 1 of the drive circuit 100, by the amount of current flowing through the NMOS transistor 62 of the emphasis circuit 400. Therefore, as shown in the output waveform of FIG. 7, the amplitude is reduced, and a fixed potential is set, so that a stable common mode voltage can be obtained, thereby preventing EMI disturbance.
[0041] 図 8は、他の入出力信号トレインを示す。今ステップ 1において、ドライブ回路 100の スィッチ回路の NMOSトランジスタ 3および 6がオンし、エンファシス回路 400のスイツ チ回路の NMOSトランジスタ 63および 66がオンしているため、差動駆動回路 300の 出力端子 8の電位はハイレベル、出力端子 7の電位はローレベルとなる。このハイレ ベルは、ドライブ回路 100の電圧ドライブで急速に立ち上がり、さらにエンファシス回 路 400の電流ドライブにより電流を供給され、同様にローレベルは、ドライブ回路 100 の電圧ドライブで急速に立ち下がり、さらにエンファシス回路 300の電流ドライブによ り、電流が供給されることにより、振幅が通常時よりも大きくなる。これにより、信号線が 長ぐまた信号の高周波成分が減衰した場合でも、前もって振幅が拡大されているた め、一定の信号品質を保つことができる。また、エンファシス回路 400は電流ドライブ であるため、出力電流を Iとし、ドライブ回路用スィッチトランジスタ群のスィッチ抵抗を Rswとすると、電流ドライブにより、 Rswlだけ振幅を増やすことができる。 FIG. 8 shows another input / output signal train. In Step 1, since the NMOS transistors 3 and 6 of the switch circuit of the drive circuit 100 are turned on and the NMOS transistors 63 and 66 of the switch circuit of the emphasis circuit 400 are turned on, the differential drive circuit 300 The potential of the output terminal 8 is high level, and the potential of the output terminal 7 is low level. This high level rises rapidly with the voltage drive of the drive circuit 100 and is further powered by the current drive of the emphasis circuit 400; similarly, the low level falls rapidly with the voltage drive of the drive circuit 100 and further emphasis occurs. The current is supplied by the current drive of the circuit 300, so that the amplitude becomes larger than usual. As a result, even when the signal line is long and the high frequency component of the signal is attenuated, the amplitude is expanded in advance, so that a constant signal quality can be maintained. Further, since the emphasis circuit 400 is current drive, if the output current is I and the switch resistance of the switch transistor group for the drive circuit is Rsw, the current drive can increase the amplitude by Rswl.
[0042] ステップ 2においては、ドライブ回路 100およびエンファシス回路 400の各スィッチ 回路の差動信号入力が反転するため、スィッチ回路の動作が反転し、差動駆動回路 300の出力端子 7および 8の電位も反転する。ステップ 3およびステップ 4は、これらの 動作の繰り返しとなる。 [0042] In step 2, since the differential signal input of each switch circuit of drive circuit 100 and emphasis circuit 400 is inverted, the operation of the switch circuit is inverted, and the potentials of output terminals 7 and 8 of differential drive circuit 300 are inverted. Is also reversed. Steps 3 and 4 repeat these operations.
[0043] ステップ 5〜7において、図 6のドライブ回路 100に入力される差動入力信号はすべ てローになっている。すなわち、ドライブ回路側の NMOSトランジスタ 3および 6はスィ ツチオフ状態にあり、 NMOSトランジスタ 4および 5はスィッチオン状態にある。同様 にエンファシス回路 400の NMOSトランジスタ 63から 66はスィッチオフの状態にある  [0043] In steps 5 to 7, all the differential input signals input to the drive circuit 100 of FIG. 6 are low. That is, NMOS transistors 3 and 6 on the drive circuit side are in a switch-off state, and NMOS transistors 4 and 5 are in a switch-on state. Similarly, NMOS transistors 63 to 66 of emphasis circuit 400 are in a switch-off state.
[0044] 今ステップ 5〜7において、ドライブ回路 100のスィッチ回路の NMOSトランジスタ 3 および 6がオフし、エンファシス回路 400のスィッチ回路の NMOSトランジスタ 63から 66がオフしている。従って差動駆動回路 300の出力端子 8の電位は、ドライブ回路 1 00のみで決まり、振幅が増えることはない。エンファシス回路がオンしている場合は、 オフしている場合に比べ、ハイレベルは Rswlだけ上がり、ローレベルは Rswlだけ下 がる。従ってコモンモード電圧はどちらの場合も変わらず、安定したコモンモード電圧 を得ることができるため、 EMI障害を防ぐことが可能となる In Steps 5 to 7, the NMOS transistors 3 and 6 of the switch circuit of the drive circuit 100 are turned off, and the NMOS transistors 63 to 66 of the switch circuit of the emphasis circuit 400 are turned off. Therefore, the potential of the output terminal 8 of the differential drive circuit 300 is determined only by the drive circuit 100, and the amplitude does not increase. When the emphasis circuit is on, the high level is raised by Rswl and the low level is lowered by Rswl compared to when the emphasis circuit is off. Therefore, the common mode voltage does not change in either case, and a stable common mode voltage can be obtained, which makes it possible to prevent EMI interference.
[0045] 図 9は、図 6のエンファシス回路 400の PMOSトランジスタ 61と NMOSトランジスタ 62を、ドライブ回路 100の NMOSトランジスタ 1と PMOSトランジスタ 2と同種のトラン ジスタにそれぞれ置き換えソースフォロアーとした第 3の実施例の入出力信号トレイン を示す。 [0045] FIG. 9 shows a third implementation in which the PMOS transistor 61 and the NMOS transistor 62 of the emphasis circuit 400 of FIG. 6 are replaced by the same type of transistors as the NMOS transistor 1 and the PMOS transistor 2 of the drive circuit 100, respectively. Example I / O signal train Indicates.
[0046] 図 9のステップ 1〜4において、エンファシス回路 400に入力される差動入力信号は 、ノ、ィインピーダンスとなっている。従って差動駆動回路 300の出力端子 7および 8の 電位は、ドライブ回路 100のドライブ電圧によって決定される。この場合、回路負荷に 応じて高電位出力が得られるように、エンファシス回路 400と切り離した独自の回路 設計が可能となる。またステップ 5〜7において、ドライブ回路 100に入力される差動 入力信号は、ハイインピーダンスとなっている。従って差動駆動回路 300の出力端子 7および 8の電位は、エンファシス回路 400のドライブ電圧により決定される。この場 合も同様に、ドライブ回路 100と切り離して、回路負荷に応じた一定の待機状態の電 圧を設定することが可能となる。動作は、図 7の場合と同様に読み取ることができる。  In steps 1 to 4 of FIG. 9, the differential input signal input to the emphasis circuit 400 has a no-impedance. Therefore, the potentials of the output terminals 7 and 8 of the differential drive circuit 300 are determined by the drive voltage of the drive circuit 100. In this case, an original circuit design separated from the emphasis circuit 400 is possible so that a high potential output can be obtained according to the circuit load. In Steps 5 to 7, the differential input signal input to the drive circuit 100 is high impedance. Therefore, the potentials of the output terminals 7 and 8 of the differential drive circuit 300 are determined by the drive voltage of the emphasis circuit 400. In this case as well, it is possible to set a constant standby voltage according to the circuit load by separating from the drive circuit 100. The operation can be read in the same manner as in FIG.
[0047] 以上説明したとおり、本発明は、電流注入により送信端での振幅を増大するェンフ アシス手段により、出力のドライブ能力を高め、電圧ドライブによりコモンモードレベル を安定にすることで EMI障害の発生を少なくすることができるため、低電圧差動信号 用ではあるが、高速長距離ドライブが可能となる。  [0047] As described above, the present invention improves the drive capability of the output by the emphasis means that increases the amplitude at the transmission end by current injection, and stabilizes the common mode level by the voltage drive, thereby preventing the EMI disturbance. Since the generation can be reduced, high-speed long-distance driving is possible although it is for low-voltage differential signals.
産業上の利用可能性  Industrial applicability
[0048] 本発明の低電圧差動信号用差動駆動回路は、 LVDSインターフェースへの適用 以外に、差動駆動回路自身に適用できる。 [0048] The differential drive circuit for low-voltage differential signals of the present invention can be applied to the differential drive circuit itself in addition to the application to the LVDS interface.

Claims

請求の範囲 The scope of the claims
[1] 差動信号が入力され電流信号を出力する MOSトランジスタ力 なるスィッチ回路と 一方が高電位側の電源電位に接続され、他方が前記スィッチ回路の一方のノード に接続され、ソースフォロワとして動作する NMOSトランジスタと、一方が低電位側の 電源電位に接続され、他方が前記スィッチ回路の他方のノードに接続され、ソースフ ォロワとして動作する PMOSトランジスタとから構成される出力回路と、  [1] A MOS transistor-powered switch circuit that outputs differential signals and outputs current signals. One is connected to the power supply potential on the high potential side, the other is connected to one node of the switch circuit, and operates as a source follower. An output circuit composed of an NMOS transistor, and a PMOS transistor, one of which is connected to the power supply potential on the low potential side and the other connected to the other node of the switch circuit, and operating as a source follower;
前記 NMOSトランジスタと前記 PMOSトランジスタのそれぞれのゲートに基準電位 を供給する基準電位生成回路とを備え、  A reference potential generating circuit for supplying a reference potential to the gates of the NMOS transistor and the PMOS transistor,
前記基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可 変手段を備えることを特徴とする低電圧差動信号用差動駆動回路。  The low-voltage differential signal differential drive circuit according to claim 1, wherein the reference potential generation circuit includes a potential changing unit configured to vary the differential potential with a constant offset potential.
[2] 請求項 1に記載の低電圧差動信号用差動駆動回路において、 [2] In the differential drive circuit for low-voltage differential signals according to claim 1,
前記スィッチ回路力 前記 NMOSトランジスタのソースに一方の端子が接続されノ ードを形成した第 1トランジスタおよび第 2トランジスタと、前記 PMOSトランジスタのソ ースに一方の端子が接続されノードを形成した第 3トランジスタおよび第 4トランジスタ とからなり、  The switching circuit power The first transistor and the second transistor having one node connected to the source of the NMOS transistor to form a node, and the first transistor having one terminal connected to the source of the PMOS transistor to form a node 3 transistors and 4th transistor
前記第 1トランジスタと前記第 3トランジスタの他方の端子が接続されたノードと前記 第 2トランジスタと前記第 4トランジスタの他方の端子が接続されたノードとが、前記出 力回路の出力端子を形成し、  The node connected to the other terminal of the first transistor and the third transistor and the node connected to the other terminal of the second transistor and the fourth transistor form an output terminal of the output circuit. ,
前記第 1トランジスタと前記第 4トランジスタのゲートが接続されたノードと前記第 2ト ランジスタと前記第 3トランジスタのゲートが接続されたノードとが、前記差動信号の入 力端子を形成することを特徴とする低電圧差動信号用差動駆動回路。  The node to which the gates of the first transistor and the fourth transistor are connected, and the node to which the gates of the second transistor and the third transistor are connected form an input terminal for the differential signal. A differential drive circuit for low-voltage differential signals.
[3] 請求項 1に記載の低電圧差動信号用差動駆動回路において、 [3] In the differential drive circuit for low voltage differential signals according to claim 1,
前記基準電位生成回路が、前記高電位側の電源電位と前記 NMOSトランジスタの ゲートとの間に接続された第 1抵抗と、  A first resistor connected between the power supply potential on the high potential side and the gate of the NMOS transistor;
前記 NMOSトランジスタのゲートと前記 PMOSトランジスタのゲートとの間に接続さ れた第 2抵抗と、  A second resistor connected between the gate of the NMOS transistor and the gate of the PMOS transistor;
前記 PMOSトランジスタのゲートと前記低電位の電源電位との間に接続された第 3 抵抗とからなることを特徴とする低電圧差動信号用差動駆動回路。 A third connected between the gate of the PMOS transistor and the low potential power supply potential. A differential drive circuit for low-voltage differential signals, comprising a resistor.
[4] 請求項 3に記載の低電圧差動信号用差動駆動回路において、  [4] In the differential drive circuit for low-voltage differential signals according to claim 3,
前記基準電位生成回路の前記第 1抵抗と、前記第 3抵抗とは抵抗値が等しいことを 特徴とする低電圧差動信号用差動駆動回路。  The low-voltage differential signal differential drive circuit, wherein the first resistor and the third resistor of the reference potential generating circuit have the same resistance value.
[5] 請求項 1に記載の低電圧差動信号用差動駆動回路において、 [5] The low-voltage differential signal differential drive circuit according to claim 1,
前記基準電位生成回路が、直列に接続された PMOSトランジスタと抵抗とを複数 個並列に接続してなる第 1回路群と、  A first circuit group in which the reference potential generation circuit includes a plurality of PMOS transistors and resistors connected in series;
直列に接続された NMOSトランジスタと抵抗とを複数個並列に接続してなる第 2回 路群と、  A second circuit group in which a plurality of NMOS transistors and resistors connected in series are connected in parallel;
前記第 1回路群の抵抗と前記第 2回路群の抵抗との間に接続された抵抗とを備え、 前記第 1回路群の抵抗と、前記第 2回路群の抵抗とはそれぞれ抵抗値が等しく設 定され、前記第 1および第 2回路群のトランジスタのゲートを制御することにより、抵抗 値を可変することを特徴とする低電圧差動信号用差動駆動回路。  A resistor connected between the resistor of the first circuit group and the resistor of the second circuit group, and the resistance value of the resistor of the first circuit group and that of the second circuit group are equal to each other. A differential drive circuit for low-voltage differential signals, wherein the resistance value is varied by controlling the gates of the transistors of the first and second circuit groups.
[6] 請求項 1に記載の低電位差動信号用差動駆動回路において、 [6] In the differential drive circuit for low potential differential signals according to claim 1,
前記基準電位生成回路が、前記高電位側の電源電位にドレインを接続された第 1 NMOSトランジスタと、  A first NMOS transistor having a drain connected to the power supply potential on the high potential side;
前記第 1NMOSトランジスタのソースにドレインを接続され且つゲートが前記高電 位の側電源電位に接続された第 2NMOSトランジスタと、  A second NMOS transistor having a drain connected to the source of the first NMOS transistor and a gate connected to the high potential side power supply potential;
前記低電位側の電源電位にソースを接続された第 3NMOSトランジスタと、 前記第 3NMOSトランジスタのドレインにソースを接続され且つゲートが前記高電 位側の電源電位に接続された第 4NMOSトランジスタと、  A third NMOS transistor having a source connected to the power supply potential on the low potential side; a fourth NMOS transistor having a source connected to the drain of the third NMOS transistor and a gate connected to the power supply potential on the high potential side;
前記第 2NMOSトランジスタのソースと前記第 4NMOSトランジスタのドレインとの 間に接続された第 1抵抗および第 2抵抗と、  A first resistor and a second resistor connected between a source of the second NMOS transistor and a drain of the fourth NMOS transistor;
前記第 1NMOSトランジスタと第 5NMOSトランジスタとのゲートに出力端子が接続 され前記ゲート電位を制御し、前記第 1抵抗と前記第 2抵抗との接続されたノード電 位を、第 1基準電位に近づくように動作する第 1差動増幅器と、  An output terminal is connected to the gates of the first NMOS transistor and the fifth NMOS transistor to control the gate potential so that the node potential connected to the first resistor and the second resistor approaches the first reference potential. A first differential amplifier operating on
前記低電位側の電源電位にソースを接続された前記第 3NMOSトランジスタの電 流を制御する前記電流源可変手段とを備える第 1回路群と、 前記高電位側の電源電位にドレインを接続された前記第 5NMOSトランジスタと、 前記第 5NMOSトランジスタのソースにドレインを接続され且つゲートが前記高電 位側の電源電位に接続された第 6NMOSトランジスタと、前記低電位側の電源電位 にドレインを接続された第 7PMOSトランジスタと、 A first circuit group comprising: the current source variable means for controlling a current of the third NMOS transistor having a source connected to the power supply potential on the low potential side; A fifth NMOS transistor having a drain connected to the power supply potential on the high potential side; a sixth NMOS transistor having a drain connected to the source of the fifth NMOS transistor and a gate connected to the power supply potential on the high potential side; A seventh PMOS transistor having a drain connected to the power supply potential on the low potential side;
前記第 7PMOSトランジスタのソースにソースを接続され且つゲートが前記高電位 側の電源に接続された第 8の NMOSトランジスタと、前記第 6の NMOSトランジスタ のソースと前記第 8NMOSトランジスタのドレインとの間に接続された第 3抵抗および 第 4抵抗と、  An eighth NMOS transistor having a source connected to the source of the seventh PMOS transistor and a gate connected to the power supply on the high potential side; and between the source of the sixth NMOS transistor and the drain of the eighth NMOS transistor. With connected third and fourth resistors,
前記第 7PMOSトランジスタのゲートに出力端子が接続され前記ゲート電位を制御 し、前記第 3抵抗と前記第 4抵抗との接続されたノード電位を、前記第 1基準電位に 近づくように動作する第 2差動増幅器とを備える第 2回路群とを備えることを特徴とす る低電圧差動信号用差動駆動回路。  An output terminal is connected to the gate of the seventh PMOS transistor to control the gate potential, and a second node that operates so that the node potential connected to the third resistor and the fourth resistor approaches the first reference potential. A differential drive circuit for low-voltage differential signals, comprising: a second circuit group including a differential amplifier.
[7] 請求項 6に記載の低電圧差動信号用差動駆動回路において、 [7] The low-voltage differential signal differential drive circuit according to claim 6,
前記基準電位生成回路の前記第 1抵抗、前記第 2抵抗、前記第 3抵抗および前記 第 4抵抗の抵抗値が、前記出力回路の出力端子に接続される終端抵抗の抵抗値の n/2 (nは正の整数値)倍であることを特徴とする低電圧差動信号用差動駆動回路。  The resistance values of the first resistor, the second resistor, the third resistor, and the fourth resistor of the reference potential generation circuit are n / 2 (the resistance value of a termination resistor connected to the output terminal of the output circuit). n is a differential driving circuit for low-voltage differential signals, wherein n is a positive integer value) times.
[8] 請求項 6に記載の低電圧差動信号用差動駆動回路において、 [8] In the differential drive circuit for low-voltage differential signals according to claim 6,
前記基準電位生成回路の前記第 1NMOSトランジスタおよび前記第 5NMOSトラ ンジスタのサイズが、前記 NMOSトランジスタのサイズの lZn (nは正の整数値）のサ ィズを有し、  The size of the first NMOS transistor and the fifth NMOS transistor of the reference potential generation circuit has a size of lZn (n is a positive integer value) the size of the NMOS transistor,
前記第 7PMOSトランジスタのサイズが、前記 PMOSトランジスタのサイズの 1 /n ( nは正の整数値)のサイズを有することを特徴とする低電圧差動信号用差動駆動回 路。  A differential drive circuit for a low-voltage differential signal, wherein the seventh PMOS transistor has a size 1 / n (n is a positive integer value) of the PMOS transistor.
[9] 請求項 1に記載の低電圧差動信号用差動駆動回路において、  [9] The low-voltage differential signal differential drive circuit according to claim 1,
前記出力回路の出力端子とエンファシス回路の出力端子とが互いに接続され、 前記エンファシス回路は、さらに異なる差動信号が入力され電流信号を出力する M OSトランジスタからなるエンファシス回路用スィッチ回路の一方のノード力 PMOSトラ ンジスタのドレインと接続され、前記 PMOSトランジスタのソースが前記高電位側の電 源電位に接続され、前記 PMOSトランジスタのゲートがエンファシス回路用バイアス 電源の一方に端子に接続され、 The output terminal of the output circuit and the output terminal of the emphasis circuit are connected to each other, and the emphasis circuit is one node of an emphasis circuit switch circuit including a MOS transistor that receives a different differential signal and outputs a current signal. Connected to the drain of the PMOS transistor, and the source of the PMOS transistor Connected to the source potential, the gate of the PMOS transistor is connected to one terminal of the bias power supply for the emphasis circuit,
前記エンファシス回路用スィッチ回路の他方のノードが NMOSトランジスタのドレイ ンと接続され、前記 NMOSトランジスタのソースが前記低電位側の電源に接続され、 前記 NMOSトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の 端子に接続されて構成されて成ることを特徴とする低電圧差動信号用差動駆動回路  The other node of the switch circuit for the emphasis circuit is connected to the drain of the NMOS transistor, the source of the NMOS transistor is connected to the power supply on the low potential side, and the gate of the NMOS transistor is the other of the bias power supply for the emphasis circuit A differential drive circuit for low-voltage differential signals, characterized by being connected to the terminal of
[10] 請求項 9に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路用スィ ツチ回路が、 [10] The switch circuit for the emphasis circuit of the differential drive circuit for a low-voltage differential signal according to claim 9,
請求項 2のスィッチ回路であることを特徴とする低電圧差動信号用差動駆動回路。  A differential drive circuit for a low-voltage differential signal, which is the switch circuit according to claim 2.
[11] 請求項 9に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路が、 前記エンファシス回路用スィッチ回路の一方のノードが NMOSトランジスタのソース と接続され、前記 NMOSトランジスタのドレインが前記高電位側の電源に接続され、 前記 NMOSトランジスタのゲートがエンファシス回路用バイアス電源の一方の端子に 接続され、 [11] The emphasis circuit of the low-voltage differential signal differential drive circuit according to claim 9, wherein one node of the emphasis circuit switch circuit is connected to a source of an NMOS transistor, and a drain of the NMOS transistor is Connected to the power supply on the high potential side, the gate of the NMOS transistor is connected to one terminal of the bias power supply for the emphasis circuit,
前記エンファシス回路用スィッチ回路の他方のノード力 SPMOSトランジスタのソース と接続され、前記 PMOSトランジスタのドレインが前記低電位側の電源に接続され、 前記 PMOSトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の端 子に接続されて成ることを特徴とする低電圧差動信号用差動駆動回路。  The other node force of the switch circuit for the emphasis circuit is connected to the source of the SPMOS transistor, the drain of the PMOS transistor is connected to the power supply on the low potential side, and the gate of the PMOS transistor is connected to the other of the bias power supply for the emphasis circuit A differential drive circuit for a low-voltage differential signal, characterized by being connected to a terminal.
[12] 請求項 11に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路用ス イッチ回路が、 [12] The switch circuit for the emphasis circuit of the differential drive circuit for a low-voltage differential signal according to claim 11,
請求項 2のスィッチ回路であることを特徴とする低電圧差動信号用差動駆動回路。  A differential drive circuit for a low-voltage differential signal, which is the switch circuit according to claim 2.
[13] 請求項 1乃至 12のいずれかに記載の低電圧差動信号用差動駆動回路を内蔵する ことを特徴とする電子機器。 [13] An electronic device comprising the low-voltage differential signal differential drive circuit according to any one of [1] to [12].
[14] 請求項 13に記載の電子機器は、携帯端末であることを特徴とする電子機器。 14. The electronic device according to claim 13, wherein the electronic device is a mobile terminal.
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