TWI741326B - 源極驅動器及其輸出緩衝器 - Google Patents

Abstract

一種源極驅動器包括輸出緩衝器與回授電路。輸出緩衝器包括輸入級電路、輸出級電路、上升控制電路與下降控制電路。輸入級電路依據輸入電壓與回授電壓以對應產生第一閘控電壓與第二閘控電壓。輸出級電路依據第一閘控電壓與第二閘控電壓對應產生輸出電壓。回授電路產生並輸出相關於輸出電壓的回授電壓至輸入級電路。上升控制電路與下降控制電路比較輸入電壓與回授電壓，以及依據比較結果來拉降（或拉升）第一閘控電壓與第二閘控電壓。

Description

源極驅動器及其輸出緩衝器

本發明是有關於一種顯示裝置，且特別是有關於一種源極驅動器及其輸出緩衝器。

一般而言，源極驅動器被用來驅動顯示面板的多條資料線(或稱源極線)。源極驅動器配置有多個驅動通道電路，這些驅動通道電路的每一個經由不同的輸出緩衝器去驅動這些資料線中的一條對應資料線。源極驅動器配置有輸出緩衝器，輸出緩衝器可以將數位類比轉換器的類比電壓增益後輸出給顯示面板的資料線(或稱源極線)。隨著顯示面板的解析度以及/或是幀率(Frame rate)越來越高，對一條掃描線的充電時間越來越短。為了要在短時間對一個像素(pixel)進行驅動(充電或放電)，輸出緩衝器須要足夠高的驅動能力。亦即，輸出緩衝器須要足夠高的迴轉率(Slew Rate)。為了提升迴轉率，習知的輸出緩衝器的尾電流(tail current)會被加大。尾電流的增加，意味著功耗的增加。

本發明提供一種源極驅動器及其輸出緩衝器，其可以在對一個像素(pixel)進行驅動的期間內選擇性地使輸出緩衝器進行過驅動(overdrive)，以提高輸出電壓的迴轉率。

本發明的實施例提供一種源極驅動器。源極驅動器包括輸出緩衝器與回授電路。輸出緩衝器包括輸入級電路、輸出級電路、上升控制電路與下降控制電路。輸入級電路的第一輸入端接收輸出緩衝器的輸入電壓。輸入級電路的第二輸入端耦接至回授電路的輸出端以接收第一回授電壓。輸入級電路經配置依照輸入電壓與第一回授電壓對應地產生第一閘控電壓與第二閘控電壓。輸出級電路耦接至輸入級電路，以接收第一閘控電壓與第二閘控電壓。輸出級電路用以依照第一閘控電壓與第二閘控電壓對應地產生輸出緩衝器的輸出電壓給顯示面板的資料線。輸出級電路的輸出端耦接至回授電路的輸入端。上升控制電路用以比較輸入電壓與第一回授電壓而獲得第一比較結果。當第一比較結果表示第一回授電壓要被拉升時，上升控制電路於第一暫態期間拉降第一閘控電壓與第二閘控電壓。下降控制電路用以比較輸入電壓與第一回授電壓而獲得第二比較結果。當第二比較結果表示第一回授電壓要被拉降時，下降控制電路於第二暫態期間拉升第一閘控電壓與第二閘控電壓。回授電路用以產生並輸出相關於輸出電壓的第一回授電壓至輸入級電路的第二輸入端。

本發明的實施例提供一種輸出緩衝器，輸出緩衝器包括輸 入級電路、輸出級電路、上升控制電路與下降控制電路。輸入級電路具有第一輸入端與第二輸入端，輸入級電路的第一輸入端接收輸出緩衝器的輸入電壓，輸入級電路的第二輸入端用以接收輸出緩衝器的第一回授電壓。輸入級電路依照輸入電壓與第一回授電壓對應地產生第一閘控電壓與第二閘控電壓。輸出級電路耦接至輸入級電路以接收第一閘控電壓與第二閘控電壓，輸出級電路用以依照第一閘控電壓與第二閘控電壓對應地產生輸出緩衝器的輸出電壓。上升控制電路用以比較輸入電壓與第一回授電壓而獲得第一比較結果。當第一比較結果表示第一回授電壓要被拉升時，上升控制電路於第一暫態期間拉降第一閘控電壓與第二閘控電壓。下降控制電路用以比較輸入電壓與第一回授電壓而獲得第二比較結果。當第二比較結果表示第一回授電壓要被拉降時，下降控制電路於第二暫態期間拉升第一閘控電壓與第二閘控電壓。

基於上述，本發明諸實施例所述源極驅動器及其輸出緩衝器可以比較輸入電壓與第一回授電壓。當比較結果表示第一回授電壓將要被拉升時，拉降輸出緩衝器的輸出級電路的第一閘控電壓與第二閘控電壓，以提升輸出電壓的迴轉率。當比較結果表示第一回授電壓要被拉降時，拉升輸出緩衝器的輸出級電路的第一閘控電壓與第二閘控電壓，以提升輸出電壓的迴轉率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10:顯示裝置

11:閘極驅動器

12:源極驅動器

12_1、12_2、12_m:驅動通道電路

13:顯示面板

100:輸出緩衝器

110:輸入級電路

120:輸出級電路

130:上升控制電路

131、132:比較電路

140:下降控制電路

141、142:比較電路

310、510:電流鏡

800:回授電路

810:回授電壓產生電路

811:阻抗電路

1010:閂鎖器

1020:轉換電路

1021:準位移位器

1022:數位類比轉換器

1050:控制電路

1310:數位類比轉換電路

1311:數位類比轉換器

1312:單元增益緩衝器

DL_1、DL_2、DL_m:資料線

EN、ENB:控制信號

N1~N12、P1~P12:電晶體

NGATE、PGATE:閘控電壓

P(1,1)、P(m,1)、P(1,n)、P(m,n):像素電路

Pc:目前像素資料

Pp:先前像素資料

R1、R2、R3、R4:分壓電阻

S1、S2、S3、S4、S5:控制信號

S210~S270:步驟

SL_1、SL_2、SL_n:掃描線

SW1:回授開關

SW2、SW3、SW4、SW5:開關

T1:過驅動期間

T2:正常驅動期間

VC1、VC2:控制電壓

VDDA:系統電壓

VFB、VFB1:回授電壓

VIN:輸入電壓

VOUT:輸出電壓

VSSA:參考電壓

圖1是依照本發明實施例說明一種顯示裝置的電路方塊(circuit block)示意圖。

圖2是依照本發明的一實施例所繪示的一種源極驅動器的電路方塊示意圖。

圖3是依照本發明的一實施例所繪示的一種輸出緩衝器的操作方法的流程示意圖。

圖4是依照本發明的一實施例說明圖2所示上升控制電路的電路方塊示意圖。

圖5是依照本發明的另一實施例說明圖2所示上升控制電路的電路方塊示意圖。

圖6是依照本發明的一實施例說明圖2所示下降控制電路的電路方塊示意圖。

圖7是依照本發明的另一實施例說明圖2所示下降控制電路的電路方塊示意圖。

圖8是依照本發明的一實施例所繪示一種源極驅動器的另一電路方塊示意圖。

圖9是依照本發明的另一實施例所繪示的一種源極驅動器的時序示意圖。

圖10是依照本發明的另一實施例說明圖1所示驅動通道電路的電路方塊示意圖。

圖11是依照本發明的另一實施例說明圖10所示阻抗電路的電路方塊示意圖。

圖12是依照本發明的又一實施例說明圖10所示阻抗電路的電路方塊示意圖。

圖13是依照本發明的再一實施例說明圖10所示阻抗電路的電路方塊示意圖。

圖14是依照本發明的更一實施例說明圖10所示阻抗電路的電路方塊示意圖。

在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

圖1是依照本發明實施例說明一種顯示裝置10的電路方塊(circuit block)示意圖。圖1所示顯示裝置10包括閘極驅動器11、源極驅動器12以及顯示面板13。顯示面板13可以是任何類型的平面面板顯示器，例如液晶顯示面板、有機發光二極體顯示面板或是 其他顯示面板。顯示面板13包含多條掃描線(或稱閘極線)、多條資料線(或稱源極線)與多個像素電路。例如圖1所示，所述多條掃描線包含n條掃描線SL_1、SL_2、…、SL_n，所述多條資料線包含m條資料線DL_1、DL_2、…、DL_m，以及所述多個像素電路包含m*n個像素電路P(1,1)、…、P(m,1)、…、P(1,n)、…、P(m,n)，其中m與n可以是依照設計需求所決定的任何整數。

閘極驅動器11的多個輸出端以一對一方式耦接至顯示面板13的不同掃描線。閘極驅動器11可以掃描/驅動顯示面板13的每一條掃描線。閘極驅動器11可以是任何類型的閘極驅動器。例如，依照設計需求，閘極驅動器11可以是習知的閘極驅動器或是其他閘極驅動器。

源極驅動器12具有多個驅動通道電路，例如圖1所示m個驅動通道電路12_1、12_2、…、12_m。這些驅動通道電路12_1~12_m的輸出端以一對一方式耦接至顯示面板13的不同資料線。驅動通道電路12_1~12_m可以將數位的像素資料轉換為對應的輸出電壓(像素電壓)，以及將這些輸出電壓分別輸出給顯示面板13的不同資料線。配合閘極驅動器11的掃描時序，源極驅動器12可以經由資料線DL_1~DL_m將這些輸出電壓寫入顯示面板13的對應像素電路中以顯示影像。

圖2是依照本發明的一實施例說明圖1所示驅動通道電路12_1的電路方塊示意圖。圖1所示其他驅動通道電路12_2~12_m可以參照圖2所示驅動通道電路12_1的相關說明而類推，故不再贅 述。圖2所示驅動通道電路12_1包括輸出緩衝器100與回授電路800。輸出緩衝器100的第一輸入端從前級電路(未繪示)接收輸入電壓VIN，而輸出緩衝器100的輸出端將輸出電壓VOUT輸出至後級電路(例如顯示面板13的資料線DL_1)，並將輸出電壓VOUT回授至回授電路800的輸入端。依據輸出電壓VOUT，回授電路800可以產生並輸出相關於輸出電壓VOUT的回授電壓VFB至輸出緩衝器100的第二輸入端。

於圖2所示實施例中，輸出緩衝器100包括輸入級電路110、輸出級電路120、上升控制電路130以及下降控制電路140。依照設計需求，輸入級電路110可以包括差動輸入對、增益電路以及/或是其他輸入級電路。舉例來說，輸入級電路110可以是習知運算放大器的輸入級電路或是其他放大器的輸入級電路以及/或是增益級電路。輸入級電路110的第一輸入端耦接至輸出緩衝器100的第一輸入端，以便接收輸入電壓VIN。輸入級電路110的第二輸入端經由輸出緩衝器100的第二輸入端耦接至回授電路800的輸出端，以便接收回授電壓VFB。輸入級電路110可以依照輸入電壓VIN與回授電壓VFB對應地產生閘控電壓PGATE與閘控電壓NGATE。

輸出級電路120的第一輸入端耦接至輸入級電路110的第一輸出端，以接收閘控電壓PGATE。輸出級電路120的第二輸入端耦接至輸入級電路110的第二輸出端，以接收閘控電壓NGATE。輸出級電路120的輸出端耦接至輸出緩衝器100的輸出端。輸出級電路120可以依照閘控電壓PGATE與閘控電壓NGATE而對應地產生 輸出緩衝器100的輸出電壓VOUT。在一實施例中，該輸出電壓VOUT可以被提供給顯示面板13的資料線DL_1。輸出級電路120的輸出端耦接至回授電路800的輸入端，以提供輸出電壓VOUT。

於圖2所示實施例中，輸出級電路120包括電晶體P1與電晶體N1。電晶體P1的控制端(例如閘極)耦接至輸入級電路110的第一輸出端，以接收閘控電壓PGATE。電晶體P1的第一端(例如源極)耦接至系統電壓VDDA。系統電壓VDDA的準位可以依照設計需求來決定。電晶體P1的第二端(例如汲極)耦接至輸出級電路120的輸出端，其中輸出級電路120的輸出端輸出所述輸出電壓VOUT。電晶體N1的控制端(例如閘極)耦接至輸入級電路110的第二輸出端，以接收閘控電壓NGATE。電晶體N1的第一端(例如源極)耦接至參考電壓VSSA。參考電壓VSSA的準位可以依照設計需求來決定。電晶體N1的第二端(例如汲極)耦接至輸出級電路120的輸出端與電晶體P1的第二端。

圖2所示輸出級電路120是一個範例。無論如何，輸出級電路120的實施方式不應受限於圖2所示實施例。依照設計需求，輸出級電路120可以包括任何類型的輸出電路。舉例來說，在其他實施例中，輸出級電路120可以是習知運算放大器的輸出級電路或是其他放大器的輸出級電路。

圖3是依照本發明的一實施例所繪示的一種輸出緩衝器的操作方法的流程示意圖。請參照圖2與圖3。於步驟S210中，輸入級電路110依照輸出緩衝器100的輸入電壓VIN與回授電壓VFB而 對應地產生第一閘控電壓(例如閘控電壓PGATE)與第二閘控電壓(例如閘控電壓NGATE)。於步驟S220中，輸出級電路120依照閘控電壓PGATE與閘控電壓NGATE而對應地產生輸出緩衝器100的輸出電壓VOUT。於步驟S230中，上升控制電路130比較輸入電壓VIN與回授電壓VFB而獲得第一比較結果，以及下降控制電路140比較輸入電壓VIN與回授電壓VFB而獲得第二比較結果。

當所述第一比較結果表示回授電壓VFB要被拉升時(步驟S240為「要被拉升」)，上升控制電路130可以於暫態期間拉降閘控電壓PGATE與閘控電壓NGATE(步驟S250)。當上升控制電路130拉降閘控電壓NGATE時，電晶體N1的截止(turn off)狀態可以被確保，以避免出現短路電流。當上升控制電路130拉降閘控電壓PGATE時，流經電晶體P1的電流可以暫時性地被增加，以便加速拉升輸出電壓VOUT。因此，輸出電壓VOUT的迴轉率(Slew Rate)可以被提昇。

依照設計需求，在一些實施例中，步驟S250可能包括下述操作。當輸入電壓VIN大於回授電壓VFB時，上升控制電路130可以拉降閘控電壓PGATE與閘控電壓NGATE。當輸入電壓VIN小於或等於回授電壓VFB時，上升控制電路130可以不調整閘控電壓PGATE與閘控電壓NGATE。

當所述第一比較結果與所述第二比較結果均表示回授電壓VFB不會被改變時(步驟S240為「沒改變」)，上升控制電路130以及下降控制電路140可以不調整閘控電壓PGATE與閘控電壓 NGATE(步驟S260)。在上升控制電路130以及下降控制電路140沒有干涉閘控電壓PGATE與閘控電壓NGATE的情況下，閘控電壓PGATE的準位與閘控電壓NGATE的準位是由輸入級電路110來決定。

當所述第二比較結果表示回授電壓VFB要被拉降時(步驟S240為「要被拉降」)，下降控制電路140可以於暫態期間拉升閘控電壓PGATE與閘控電壓NGATE(步驟S270)。當下降控制電路140拉升閘控電壓PGATE時，電晶體P1的截止(turn off)狀態可以被確保，以避免出現短路電流。當下降控制電路140拉升閘控電壓NGATE時，流經電晶體N1的電流可以暫時性地被增加，以便加速拉降輸出電壓VOUT。因此，輸出電壓VOUT的迴轉率可以被提昇。

依照設計需求，在一些實施例中，步驟S270可能包括下述操作。當輸入電壓VIN小於回授電壓VFB時，下降控制電路140可以拉升閘控電壓PGATE與閘控電壓NGATE。當輸入電壓VIN大於或等於回授電壓VFB時，下降控制電路140可以不調整閘控電壓PGATE與閘控電壓NGATE。

依照不同的設計需求，上述上升控制電路130以及/或是下降控制電路140的方塊的實現方式可以是硬體(hardware)、韌體(firmware)、軟體(software，即程式)或是前述三者中的多者的組合形式。以硬體形式而言，上述上升控制電路130以及/或是下降控制電路140的方塊可以實現於積體電路(integrated circuit)上的邏輯電路。上述上升控制電路130以及/或是下降控制電路140的相 關功能可以利用硬體描述語言(hardware description languages，例如Verilog HDL或VHDL)或其他合適的編程語言來實現為硬體。舉例來說，上述上升控制電路130以及/或是下降控制電路140的相關功能可以被實現於一或多個控制器、微控制器、微處理器、特殊應用積體電路(Application-specific integrated circuit,ASIC)、數位信號處理器(digital signal processor,DSP)、場可程式邏輯閘陣列(Field Programmable Gate Array,FPGA)及/或其他處理單元中的各種邏輯區塊、模組和電路。

於圖2所示實施例中，回授電路800的輸入端耦接至輸出級電路120的輸出端，以接收輸出電壓VOUT。回授電路800的輸出端耦接至輸入級電路110的第二輸入端。回授電路800依照輸出電壓VOUT產生並輸出相關於輸出電壓VOUT的回授電壓VFB至輸入級電路110的第二輸入端。

圖4是依照本發明的一實施例說明圖2所示上升控制電路130的電路方塊示意圖。於圖4所示實施例中，上升控制電路130包括比較電路131、電晶體N2以及電晶體N3。比較電路131可以比較輸入電壓VIN與回授電壓VFB而產生控制電壓VC1作為所述第一比較結果。電晶體N2的控制端(例如閘極)耦接至比較電路131的輸出端，以接收控制電壓VC1。電晶體N2的第一端(例如源極)耦接至參考電壓VSSA。電晶體N2的第二端(例如汲極)耦接至輸出級電路120的第一輸入端，以接收閘控電壓PGATE。電晶體N3的控制端(例如閘極)耦接至比較電路131的輸出端，以接收控 制電壓VC1。電晶體N3的第一端(例如源極)耦接至參考電壓VSSA。電晶體N3的第二端(例如汲極)耦接至輸出級電路120的第二輸入端，以接收閘控電壓NGATE。

當輸入電壓VIN大於回授電壓VFB時，比較電路131可以藉由控制電壓VC1去導通(turn on)電晶體N2以及電晶體N3，以拉降閘控電壓PGATE與閘控電壓NGATE。當輸入電壓VIN小於或等於回授電壓VFB時，比較電路131可以藉由控制電壓VC1去截止(turn off)電晶體N2以及電晶體N3，因此上升控制電路130可以不干涉(不調整)閘控電壓PGATE與閘控電壓NGATE。

在圖4所示實施例中，比較電路131包括電晶體N4、電晶體N5以及電流鏡310。電晶體N4的控制端(例如閘極)耦接至輸入電壓VIN。電晶體N4的第一端(例如源極)耦接至回授電壓VFB。電流鏡310的主電流端耦接至電晶體N4的第二端(例如汲極)。電流鏡310的僕電流端耦接至比較電路131的輸出端，其中比較電路131的所述輸出端可以提供控制電壓VC1給電晶體N2以及電晶體N3。電晶體N5的控制端(例如閘極)耦接至比較電路131的所述輸出端。電晶體N5的第一端(例如源極)耦接至參考電壓VSSA。電晶體N5的第二端(例如汲極)耦接至電流鏡310的僕電流端與電晶體N5的控制端。

於圖4所示實施例中，電流鏡310包括電晶體P2以及電晶體P3。電晶體P2的第一端(例如源極)耦接至系統電壓VDDA。電晶體P2的第二端(例如汲極)與控制端(例如閘極)耦接至電流 鏡310的所述主電流端。電晶體P3的第一端(例如源極)耦接至系統電壓VDDA。電晶體P3的第二端(例如汲極)耦接至電流鏡310的所述僕電流端。電晶體P3的控制端(例如閘極)耦接至電晶體P2的控制端。

圖5是依照本發明的另一實施例說明圖2所示上升控制電路130的電路方塊示意圖。於圖5所示實施例中，上升控制電路130包括比較電路132、電晶體N2以及電晶體N3。圖5所示比較電路132、電晶體N2以及電晶體N3可以參照圖4所示比較電路131、電晶體N2以及電晶體N3的相關說明來類推，故不再贅述。

於圖5所示實施例中，比較電路132包括電晶體N6、電晶體N7、電晶體N8、電晶體N9、電晶體P4以及電流鏡310。電晶體N6的控制端(例如閘極)耦接至輸入電壓VIN。電晶體N6的第一端(例如源極)耦接至回授電壓VFB。電晶體N7的控制端(例如閘極)受控於控制信號EN。電晶體N7的第一端(例如源極)耦接至電晶體N6的第二端(例如汲極)。

電流鏡310的主電流端耦接至電晶體N7的第二端(例如汲極)。電流鏡310的僕電流端耦接至比較電路132的輸出端，其中比較電路132的所述輸出端可以提供控制電壓VC1給電晶體N2以及電晶體N3。圖5所示電流鏡310可以參照圖4所示電流鏡310的相關說明來類推，故不再贅述。

電晶體P4的控制端(例如閘極)受控於控制信號EN。電晶體P4的第一端(例如源極)耦接至系統電壓VDDA。電晶體P4 的第二端(例如汲極)耦接至電流鏡310的致能端。亦即，電晶體P4的第二端耦接至電晶體P2的控制端以及電晶體P3的控制端。電晶體N8的控制端(例如閘極)耦接至比較電路132的所述輸出端。電晶體N8的第一端(例如源極)耦接至參考電壓VSSA。電晶體N8的第二端(例如汲極)耦接至電流鏡310的僕電流端與電晶體N8的控制端。電晶體N9的控制端(例如閘極)受控於控制信號ENB。控制信號ENB是控制信號EN的反相信號。電晶體N9的第一端(例如源極)耦接至參考電壓VSSA。電晶體N9的第二端(例如汲極)耦接至電晶體N8的控制端。

當控制信號EN為高電壓準位(例如系統電壓VDDA的準位或其他準位)時，亦即當控制信號ENB為低電壓準位(例如參考電壓VSSA的準位或其他準位)時，電晶體N7為導通(turn on)，而電晶體P4與電晶體N9為截止(turn off)，此時圖5所示比較電路132的操作相似於圖4所示比較電路131的操作。當控制信號EN為低電壓準位(亦即控制信號ENB為高電壓準位)時，電晶體N7為截止，而電晶體P4與電晶體N9為導通，此時圖5所示比較電路132被禁能(disable)，而且控制電壓VC1被下拉至低電壓準位。當控制電壓VC1被下拉至低電壓準位時，電晶體N2以及電晶體N3會被截止(turn off)。因此，當控制信號EN(控制信號ENB)禁能上升控制電路130時，上升控制電路130可以不干涉(不調整)閘控電壓PGATE與閘控電壓NGATE。

在一些應用情境中，在回授電壓VFB被拉降後，回授電壓 VFB可能會在特定期間低於(小於)輸入電壓VIN，然後在所述特定期間結束後回授電壓VFB的準位回歸至與輸入電壓VIN一致。一般而言，所述特定期間是很短的。藉由控制信號EN(控制信號ENB)的控制，上升控制電路130可以在所述特定期間內被禁能，以及在所述特定期間外被致能(enable)。因此，上升控制電路130在所述特定期間中的誤動作可以被避免。

圖6是依照本發明的一實施例說明圖2所示下降控制電路140的電路方塊示意圖。於圖6所示實施例中，下降控制電路140包括比較電路141、電晶體P5以及電晶體P6。比較電路141可以比較輸入電壓VIN與回授電壓VFB而產生控制電壓VC2作為所述第二比較結果。電晶體P5的控制端(例如閘極)耦接至比較電路141的輸出端，以接收控制電壓VC2。電晶體P5的第一端(例如源極)耦接至系統電壓VDDA。電晶體P5的第二端(例如汲極)耦接至輸出級電路120的第一輸入端，以接收閘控電壓PGATE。電晶體P6的控制端(例如閘極)耦接至比較電路141的輸出端，以接收控制電壓VC2。電晶體P6的第一端(例如源極)耦接至系統電壓VDDA。電晶體P6的第二端(例如汲極)耦接至輸出級電路120的第二輸入端，以接收閘控電壓NGATE。

當輸入電壓VIN小於回授電壓VFB時，比較電路141可以藉由控制電壓VC2去導通(turn on)電晶體P5以及電晶體P6，以拉升閘控電壓PGATE與閘控電壓NGATE。當輸入電壓VIN大於或等於回授電壓VFB時，比較電路141可以藉由控制電壓VC2去截 止(turn off)電晶體P5以及電晶體P6，因此下降控制電路140可以不干涉(不調整)閘控電壓PGATE與閘控電壓NGATE。

在圖6所示實施例中，比較電路141包括電晶體P7、電晶體P8以及電流鏡510。電晶體P7的控制端(例如閘極)耦接至輸入電壓VIN。電晶體P7的第一端(例如源極)耦接至回授電壓VFB。電流鏡510的主電流端耦接至電晶體P7的第二端(例如汲極)。電流鏡510的僕電流端耦接至比較電路141的輸出端，其中比較電路141的所述輸出端可以提供控制電壓VC2給電晶體P5以及電晶體P6。電晶體P8的控制端(例如閘極)耦接至比較電路141的所述輸出端。電晶體P8的第一端(例如源極)耦接至系統電壓VDDA。電晶體P8的第二端(例如汲極)耦接至電流鏡510的僕電流端與電晶體P8的控制端。

於圖6所示實施例中，電流鏡510包括電晶體N10以及電晶體N11。電晶體N10的第一端(例如源極)耦接至參考電壓VSSA。電晶體N10的第二端(例如汲極)與控制端(例如閘極)耦接至電流鏡510的所述主電流端。電晶體N11的第一端(例如源極)耦接至參考電壓VSSA。電晶體N11的第二端(例如汲極)耦接至電流鏡510的所述僕電流端。電晶體N11的控制端(例如閘極)耦接至電晶體N10的控制端。

圖7是依照本發明的另一實施例說明圖2所示下降控制電路140的電路方塊示意圖。於圖7所示實施例中，下降控制電路140包括比較電路142、電晶體P5以及電晶體P6。圖7所示比較電路 142、電晶體P5以及電晶體P6可以參照圖6所示比較電路141、電晶體P5以及電晶體P6的相關說明來類推，故不再贅述。

於圖7所示實施例中，比較電路142包括電晶體P9、電晶體P10、電晶體P11、電晶體P12、電晶體N12以及電流鏡510。電晶體P9的控制端(例如閘極)耦接至輸入電壓VIN。電晶體P9的第一端(例如源極)耦接至回授電壓VFB。電晶體P10的控制端(例如閘極)受控於控制信號ENB。電晶體P10的第一端(例如源極)耦接至電晶體P9的第二端(例如汲極)。

電流鏡510的主電流端耦接至電晶體P10的第二端(例如汲極)。電流鏡510的僕電流端耦接至比較電路142的輸出端，其中比較電路142的所述輸出端可以提供控制電壓VC2給電晶體P5以及電晶體P6。圖7所示電流鏡510可以參照圖6所示電流鏡510的相關說明來類推，故不再贅述。

電晶體N12的控制端(例如閘極)受控於控制信號ENB。電晶體N12的第一端(例如源極)耦接至參考電壓VSSA。電晶體N12的第二端(例如汲極)耦接至電流鏡510的致能端。亦即，電晶體N12的第二端耦接至電晶體N10的控制端以及電晶體N11的控制端。電晶體P11的控制端(例如閘極)耦接至比較電路142的所述輸出端。電晶體P11的第一端(例如源極)耦接至系統電壓VDDA。電晶體P11的第二端(例如汲極)耦接至電流鏡510的僕電流端與電晶體P11的控制端。電晶體P12的控制端(例如閘極)受控於控制信號EN。控制信號EN是控制信號ENB的反相信號。 電晶體P12的第一端(例如源極)耦接至系統電壓VDDA。電晶體P12的第二端(例如汲極)耦接至電晶體P11的控制端。

當控制信號EN為高電壓準位(例如系統電壓VDDA的準位或其他準位)時，亦即當控制信號ENB為低電壓準位(例如參考電壓VSSA的準位或其他準位)時，電晶體P10為導通(turn on)，而電晶體N12與電晶體P12為截止(turn off)，此時圖7所示比較電路142的操作相似於圖6所示比較電路141的操作。當控制信號EN為低電壓準位(亦即控制信號ENB為高電壓準位)時，電晶體P10為截止，而電晶體N12與電晶體P12為導通，此時圖7所示比較電路142被禁能(disable)，而且控制電壓VC2被上拉至高電壓準位。當控制電壓VC2被上拉至高電壓準位時，電晶體P5以及電晶體P6會被截止(turn off)。因此，當控制信號EN(控制信號ENB)禁能下降控制電路140時，下降控制電路140可以不干涉(不調整)閘控電壓PGATE與閘控電壓NGATE。

在一些應用情境中，在回授電壓VFB被拉升後，回授電壓VFB可能會在特定期間超出(大於)輸入電壓VIN，然後在所述特定期間結束後回授電壓VFB的準位回歸至與輸入電壓VIN一致。一般而言，所述特定期間是很短的。藉由控制信號EN(控制信號ENB)的控制，下降控制電路140可以在所述特定期間內被禁能，以及在所述特定期間外被致能(enable)。因此，下降控制電路140在所述特定期間中的誤動作可以被避免。

圖8是依照本發明的一實施例說明圖2所示回授電路800 的電路方塊示意圖。在圖8所示實施例中，回授電路800包括回授開關SW1以及回授電壓產生電路810。回授開關SW1的第一端耦接至輸出緩衝器100的輸入級電路110的第二輸入端。回授開關SW1的第二端耦接至輸出緩衝器100的輸出級電路120的輸出端。回授開關SW1受控於控制信號S1。回授開關SW1於過驅動(overdrive)期間為截止(turn off)，以及於正常驅動期間為導通(turn on)。當回授開關SW1為導通時，輸出緩衝器100相當於一個單元增益緩衝器(unity gain buffer)。此時，輸出電壓VOUT被用來作為回授電壓VFB而被回饋至輸出緩衝器100的輸入級電路110的第二輸入端。因此，輸出電壓VOUT可以追隨輸入電壓VIN。

回授電壓產生電路810的輸出端耦接至輸出緩衝器100的輸入級電路110的第二輸入端。回授電壓產生電路810的輸入端耦接至輸出緩衝器100的輸出級電路120的輸出端，以接收輸出電壓VOUT。在過驅動期間，回授電壓產生電路810可以產生並輸出相關於輸出電壓VOUT的回授電壓VFB至輸出緩衝器100的輸入級電路110的第二輸入端。當輸入電壓VIN處於「上升模式」時，回授電壓VFB低於輸出電壓VOUT。當輸入電壓VIN處於「下降模式」時，回授電壓VFB高於輸出電壓VOUT。因此，輸出緩衝器100可以在過驅動期間內進行過驅動，以提高輸出電壓VOUT的迴轉率。在正常驅動期間，回授電壓產生電路810可以不輸出回授電壓VFB至輸出緩衝器100的第二輸入端。亦即，回授電壓產生電路810在正常驅動期間可以不干涉輸出緩衝器100的第二輸入端。

於圖8所示實施例中，回授電壓產生電路810包括開關SW2、開關SW3、分壓電阻R1以及阻抗電路811。開關SW2受控於控制信號S2，而開關SW3受控於控制信號S3。於過驅動期間，開關SW2以及開關SW3為導通。於正常驅動期間，開關SW2以及開關SW3為截止。開關SW2的第一端耦接至輸出緩衝器100的輸出級電路120的輸出端。開關SW3的第一端耦接至輸出緩衝器100的輸入級電路110的第二輸入端。

分壓電阻R1的第一端耦接至開關SW2的第二端。分壓電阻R1的第二端耦接至開關SW3的第二端。阻抗電路811耦接至分壓電阻R1的第二端，以提供阻抗。分壓電阻R1與阻抗電路811可以進行分壓操作，以產生相關於輸出電壓VOUT的回授電壓VFB1。其中，當開關SW3導通時，回授電壓VFB1被傳輸至輸入級電路110的第二輸入端做為回授電壓VFB。當開關SW3截止時，回授電壓產生電路810可以不干涉輸入級電路110的第二輸入端。

圖9是依照本發明的另一實施例所繪示的一種源極驅動器的時序示意圖。圖9所示橫軸表示時間，縱軸表示信號準位。請同時參考圖5、圖7、圖8與圖9。當輸入電壓VIN處於上升模式時，阻抗電路811輸出低於輸出電壓VOUT的回授電壓VFB1。在過驅動期間T1，控制信號S2與控制信號S3為高邏輯準位，而控制信號S1為低邏輯準位，因此開關SW2以及開關SW3被導通，而開關SW1不導通，低於輸出電壓VOUT的回授電壓VFB1會經過開關SW3被提供至輸出緩衝器100的輸入級電路110的第二輸入端。因此，在 過驅動期間T1輸出電壓VOUT可以高於目標準位。當輸入電壓VIN處於下降模式時，阻抗電路811輸出高於輸出電壓VOUT的回授電壓VFB1。亦即，高於輸出電壓VOUT的回授電壓VFB1在過驅動期間T1會經過開關SW3被提供至輸出緩衝器100的輸入級電路110的第二輸入端(此時回授開關SW1為截止)。因此，在過驅動期間T1輸出電壓VOUT可以低於目標準位。

在正常驅動期間T2，控制信號S2與控制信號S3為低邏輯準位，而控制信號S1為高邏輯準位，因此開關SW2以及開關SW3不導通，而開關SW1被導通，回授電壓VFB1不會被提供至輸出緩衝器100的輸入級電路110的第二輸入端。因此，在正常驅動期間T2輸出電壓VOUT可以回復至目標準位(例如輸入電壓VIN的準位)。關於控制信號EN對於上升控制電路130與下降控制電路140的操作時序，已於前述圖5、圖7進行說明，不再贅述。

圖10是依照本發明的另一實施例說明圖1所示驅動通道電路12_1的電路方塊示意圖。圖1所示其他驅動通道電路12_2~12_m可以參照圖10所示驅動通道電路12_1的相關說明而類推，故不再贅述。圖10所示驅動通道電路12_1包括閂鎖器1010、轉換電路1020、輸出緩衝器100以及回授電路800。閂鎖器1010可以提供目前像素資料Pc給轉換電路1020。閂鎖器1010可以是任何類型的閂鎖器。例如，依照設計需求，閂鎖器1010可以是習知的線閂鎖器或是其他閂鎖器。

轉換電路1020可以將目前像素資料Pc轉換為類比電壓(以 下稱為輸入電壓VIN)，以及將輸入電壓VIN輸出給輸出緩衝器100。於圖10所示實施例中，轉換電路1020可以包括準位移位器(leve1shifter)1021以及數位類比轉換器(digital to analog converter,DAC)1022。準位移位器1021可以調大目前像素資料Pc的電壓擺幅(voltage swing)，而數位類比轉換器1022可以將目前像素資料轉換為輸入電壓VIN。數位類比轉換器1022可以將輸入電壓VIN輸出給輸出緩衝器100。在其他實施例中，準位移位器1021可能會因為設計需求而被省略，使得數位類比轉換器1022可以直接接收目前像素資料Pc。

圖10所示輸出緩衝器100可以參照圖2至圖9的相關說明來類推，故不再贅述。輸出緩衝器100的第一輸入端(例如是非反相輸入端)耦接至數位類比轉換器1022的輸出端，以接收輸入電壓VINT。輸出緩衝器100的輸出端可以產生輸出電壓VOUT給顯示面板13的資料線DL_1以及回授電路800的輸入端。依據輸出電壓VOUT，回授電路800可以產生並輸出相關於輸出電壓VOUT的回授電壓VFB至輸出緩衝器100的第二輸入端(例如是反相輸入端)。圖10所示回授電路800可以參照圖2至圖9的相關說明來類推，故不再贅述。

依照應用環境的需求，控制電路1050可以選擇性地將一個掃描線期間(一個像素電路被開啟(turn on)的期間)切分為過驅動(overdrive)期間與正常驅動期間。基於控制電路1050對回授開關SW1以及回授電壓產生電路810的控制，輸出緩衝器100可以在 過驅動期間對資料線DL_1進行過驅動，而在正常驅動期間對資料線DL_1進行正常驅動。輸出緩衝器100可以在過驅動期間內對顯示面板13的資料線DL_1進行過驅動，以提高輸出電壓VOUT的迴轉率(slew rate)。基此，輸出緩衝器100內部的電性參數，例如尾電流(tail current)等，不需要為了提高迴轉率而調整/改變。

依照應用環境的需求，控制電路1050也可以選擇性地將一個掃描線期間(一個像素電路被開啟的期間)全部做為正常驅動期間。亦即，輸出緩衝器100對資料線DL_1進行的過驅動操作可以選擇性地被禁能(disable)。

關於過驅動期間的時間長度，其可以依照應用環境的需求而選擇性地被設置。於圖1所示實施例中，資料線DL_1耦接顯示面板13的近像素電路(例如像素電路P(1,1))與遠像素電路(例如像素電路P(1,n))。所述近像素電路至源極驅動器12的距離小於所述遠像素電路至源極驅動器12的距離。一般而言，所述遠像素電路的時間常數大於所述近像素電路的時間常數。基於設計需求，控制電路1050可以依照像素電路在顯示面板13中的位置(像素電路至源極驅動器12的距離)而動態地調整所述過驅動期間的時間長度。舉例來說，與近像素電路相關的過驅動期間的時間長度小於與遠像素電路相關的過驅動期間的時間長度。

回授開關SW1受控於控制電路1050的控制信號S1。控制電路1050於過驅動期間截止回授開關SW1，以及於正常驅動期間導通回授開關SW1。當回授開關SW1為導通時，輸出電壓VOUT 被用來作為回授電壓VFB而被回饋至輸出緩衝器100的第二輸入端。因此，輸出電壓VOUT可以追隨輸入電壓VIN。

在過驅動期間，回授電壓產生電路810可以產生並輸出相關於輸出電壓VOUT的回授電壓VFB至輸出緩衝器100的第二輸入端。當輸入電壓VIN處於「上升模式」時，回授電壓VFB低於輸出電壓VOUT。當輸入電壓VIN處於「下降模式」時，回授電壓VFB高於輸出電壓VOUT。因此，輸出緩衝器100可以在過驅動期間內對顯示面板13的資料線DL_1進行過驅動，以提高輸出電壓VOUT的迴轉率。在正常驅動期間，回授電壓產生電路810可以不輸出回授電壓VFB1至輸出緩衝器100的第二輸入端。亦即，回授電壓產生電路810在正常驅動期間可以不干涉輸出緩衝器100的第二輸入端。

於圖10所示實施例中，「輸入電壓VIN處於上升模式」可以被定義為「目前像素資料Pc所對應的輸入電壓VIN大於先前像素資料所對應的輸入電壓VIN」，以及「輸入電壓VIN處於下降模式」可以被定義為「目前像素資料Pc所對應的輸入電壓VIN小於先前像素資料所對應的輸入電壓VIN」。所述先前像素資料可以被理解為，在前一個掃描線期間中的目前像素資料Pc。相對地，目前像素資料Pc是在目前掃描線期間中的像素資料。控制電路1050可以檢查目前像素資料Pc與先前像素資料，以判定輸入電壓VIN要被拉升或是要被拉降。

當目前像素資料Pc大於先前像素資料並且驅動通道電路 12_1操作於正極性(positive polarity)時，控制電路1050可以判定「輸入電壓VIN要被拉升」。或者，當目前像素資料Pc小於先前像素資料並且驅動通道電路12_1操作於負極性(negative polarity)時，控制電路1050可以判定「輸入電壓VIN要被拉升」。亦即，輸入電壓VIN處於上升模式。當輸入電壓VIN處於上升模式時，控制電路1050控制回授電壓產生電路810，使得回授電壓VFB1低於輸出電壓VOUT。回授電壓VFB1在過驅動期間會被提供至輸出緩衝器100的第二輸入端做為回授電壓VFB(此時回授開關SW1為截止)。因此，在過驅動期間輸出電壓VOUT1可以高於目標準位。所述目標準位可以符合輸入電壓VIN的準位。回授電壓VFB1在正常驅動期間不會被提供至輸出緩衝器100的第二輸入端(此時回授開關SW1為導通)。因此，在正常驅動期間輸出電壓VOUT可以回復至目標準位(例如輸入電壓VIN的準位)。

當目前像素資料Pc小於先前像素資料並且驅動通道電路12_1操作於正極性時，控制電路1050可以判定「輸入電壓VIN要被拉降」。或者，當目前像素資料Pc大於先前像素資料並且驅動通道電路12_1操作於負極性時，控制電路1050可以判定「輸入電壓VIN要被拉降」。亦即，輸入電壓VIN處於下降模式。當輸入電壓VIN處於下降模式時，控制電路1050控制回授電壓產生電路810，使得回授電壓VFB1高於輸出電壓VOUT。回授電壓VFB1在過驅動期間會被提供至輸出緩衝器100的第二輸入端做為回授電壓VFB(此時回授開關SW1為截止)。因此，在過驅動期間輸出電壓VOUT 可以低於目標準位。所述目標準位可以符合輸入電壓VIN的準位。回授電壓VFB1在正常驅動期間不會被提供至輸出緩衝器100的第二輸入端(此時回授開關SW1為導通)。因此，在正常驅動期間輸出電壓VOUT可以回復至目標準位(例如輸入電壓VIN的準位)。

在其他實施例中，依照設計需求(針對一些特殊顯示面板)，當目前像素資料Pc小於先前像素資料並且驅動通道電路12_1操作於正極性時，控制電路1050可以判定「輸入電壓VIN要被拉升」。或者，當目前像素資料Pc大於先前像素資料並且驅動通道電路12_1操作於負極性時，控制電路1050可以判定「輸入電壓VIN要被拉升」。亦即，輸入電壓VIN處於上升模式。

在其他實施例中，依照不同的設計需求(針對一些特殊顯示面板)，當目前像素資料Pc大於先前像素資料並且驅動通道電路12_1操作於正極性時，控制電路1050可以判定「輸入電壓VIN要被拉降」。或者，當目前像素資料Pc小於先前像素資料並且驅動通道電路12_1操作於負極性時，控制電路1050可以判定「輸入電壓VIN要被拉降」。亦即，輸入電壓VIN處於下降模式。

圖11是依照本發明的一實施例說明圖10所示阻抗電路811的電路方塊示意圖。於圖11所示實施例中，阻抗電路811包括分壓電阻R2、開關SW4以及開關SW5。分壓電阻R2的第一端耦接至分壓電阻R1的第二端。分壓電阻R1與分壓電阻R2的阻值比例可以依照設計需求來決定。分壓電阻R1與分壓電阻R2可以進行分壓操作，以產生相關於輸出電壓VOUT的回授電壓VFB1。

開關SW4的第一端與開關SW5的第一端共同耦接至分壓電阻R2的第二端。開關SW4的第二端耦接至參考電壓VSSA。依照設計需求，參考電壓VSSA可以是低於輸出電壓VOUT的任何電壓，例如接地電壓或是其他固定電壓。開關SW5的第二端耦接至系統電壓VDDA。依照設計需求，系統電壓VDDA可以是高於輸出電壓VIN的任何電壓。開關SW4受控於控制電路1050的控制信號S4，而開關SW5受控於控制電路1050的控制信號S5。當輸入電壓VIN處於上升模式時，控制電路1050導通開關SW4並且截止開關SW5。當輸入電壓VIN處於下降模式時，控制電路1050截止開關SW4並且導通開關SW5。

圖12是依照本發明的又一實施例說明圖10所示阻抗電路811的電路方塊示意圖。於圖12所示實施例中，阻抗電路811包括分壓電阻R3、分壓電阻R4、開關SW4以及開關SW5。開關SW4的第一端耦接至分壓電阻R1的第二端。分壓電阻R3的第一端耦接至開關SW4的第二端。分壓電阻R3的第二端耦接至參考電壓VSSA。依照設計需求，參考電壓VSSA可以是低於輸出電壓VOUT的任何電壓，例如接地電壓或是其他固定電壓。開關SW4受控於控制電路1050的控制信號S4。當輸入電壓VIN處於上升模式時，控制電路1050導通開關SW4。當輸入電壓VIN處於下降模式時，控制電路1050截止開關SW4。

開關SW5的第一端耦接至分壓電阻R1的第二端。分壓電阻R4的第一端耦接至開關SW5的第二端。分壓電阻R4的第二端 耦接至系統電壓VDDA。依照設計需求，系統電壓VDDA可以是高於輸出電壓VOUT的任何電壓。開關SW5受控於控制電路1050的控制信號S5。當輸入電壓VIN處於上升模式時，控制電路1050截止開關SW5。當輸入電壓VIN處於下降模式時，控制電路1050導通開關SW5。

分壓電阻R3的阻值與分壓電阻R4的阻值可以依照設計需求來決定。舉例來說，分壓電阻R3的阻值可以不同於分壓電阻R4的阻值。因此，當輸入電壓VIN處於上升模式時，分壓電阻R1與分壓電阻R3可以提供第一阻值比例。當輸入電壓VIN處於下降模式時，分壓電阻R1與分壓電阻R4可以提供第二阻值比例，其中第二阻值比例不同於第一阻值比例。

圖13是依照本發明的再一實施例說明圖10所示阻抗電路811的電路方塊示意圖。於圖13所示實施例中，阻抗電路811包括分壓電阻R2以及數位類比轉換電路1310。分壓電阻R2的第一端耦接至分壓電阻R1的第二端。圖13所示分壓電阻R2可以參照圖11所示分壓電阻R2的相關說明來類推，故不再贅述。

控制電路1050可以記錄在前一個掃描線期間中的目前像素資料Pc，作為先前像素資料Pp。數位類比轉換電路1310的輸入端耦接至控制電路1050，以接收先前像素資料Pp。數位類比轉換電路1310的輸出端耦接至分壓電阻R2的第二端。數位類比轉換電路1310可以將先前像素資料Pp轉換為先前電壓Vp。數位類比轉換電路1310可以將先前電壓Vp輸出給分壓電阻R2的第二端。當目前 像素資料Pc大於先前像素資料Pp並且驅動通道電路12_1操作於正極性時，相關於目前像素資料Pc的輸入電壓VIN大於相關於先前像素資料Pp的先前電壓Vp，使得回授電壓VFB1低於輸出電壓VOUT。當目前像素資料Pc小於先前像素資料Pp並且驅動通道電路12_1操作於正極性時，相關於目前像素資料Pc的輸入電壓VIN小於相關於先前像素資料Pp的先前電壓Vp，使得回授電壓VFB1高於輸出電壓VOUT。

當目前像素資料Pc小於先前像素資料Pp並且驅動通道電路12_1操作於負極性時，相關於目前像素資料Pc的輸入電壓VIN大於相關於先前像素資料Pp的先前電壓Vp，使得回授電壓VFB1低於輸出電壓VOUT。當目前像素資料Pc大於先前像素資料Pp並且驅動通道電路12_1操作於負極性時，相關於目前像素資料Pc的輸入電壓Vi小於相關於先前像素資料Pp的先前電壓Vp，使得回授電壓VFB1高於輸出電壓VOUT。

在其他實施例中，依照不同的設計需求(針對一些特殊顯示面板)，當目前像素資料Pc小於先前像素資料Pp並且驅動通道電路12_1操作於正極性時，相關於目前像素資料Pc的輸入電壓VIN大於相關於先前像素資料Pp的先前電壓Vp，使得回授電壓VFB1低於輸出電壓VOUT。當目前像素資料Pc大於先前像素資料Pp並且驅動通道電路12_1操作於正極性時，相關於目前像素資料Pc的輸入電壓Vi小於相關於先前像素資料Pp的先前電壓Vp，使得回授電壓VFB1高於輸出電壓VOUT。

在其他實施例中，依照不同的設計需求(針對一些特殊顯示面板)，當目前像素資料Pc大於先前像素資料Pp並且驅動通道電路12_1操作於負極性時，相關於目前像素資料Pc的輸入電壓VIN大於相關於先前像素資料Pp的先前電壓Vp，使得回授電壓VFB1低於輸出電壓VOUT。當目前像素資料Pc小於先前像素資料Pp並且驅動通道電路12_1操作於負極性時，相關於目前像素資料Pc的輸入電壓Vi小於相關於先前像素資料Pp的先前電壓Vp，使得回授電壓VFB1高於輸出電壓VOUT。

於圖13所示實施例中，數位類比轉換電路1310包括數位類比轉換器1311以及單元增益緩衝器1312。數位類比轉換器1311的輸入端耦接至控制電路1050，以接收先前像素資料Pp。單元增益緩衝器1312的輸入端耦接至數位類比轉換器1311的輸出端。單元增益緩衝器1312的輸出端耦接至分壓電阻R2的第二端，以提供先前電壓Vp。數位類比轉換電路1310可以根據先前像素資料Pp動態地改變為先前電壓Vp。在其他實施例中，數位類比轉換電路1310可以自由地將先前電壓Vp設置為系統電壓VDDA、參考電壓VSSA或任何其他電壓。

圖14是依照本發明的更一實施例說明圖10所示阻抗電路811的電路方塊示意圖。於圖14所示實施例中，阻抗電路811包括分壓電阻R3、分壓電阻R4、開關SW4、開關SW5以及數位類比轉換電路1310。圖6所示分壓電阻R3、分壓電阻R4、開關SW4以及開關SW5可以參照圖4所示分壓電阻R3、分壓電阻R4、開關SW4 以及開關SW5的相關說明來類推，故不再贅述。

分壓電阻R3的第一端耦接至開關SW34的第二端。分壓電阻R4的第一端耦接至開關SW5的第二端。數位類比轉換電路1310的輸出端耦接至分壓電阻R3的第二端與分壓電阻R4的第二端。數位類比轉換電路1310可以將先前像素資料Pp轉換為先前電壓Vp。數位類比轉換電路1310可以將先前電壓Vp輸出給分壓電阻R3的第二端與分壓電阻R4的第二端。圖14所示數位類比轉換電路1310可以參照圖13所示數位類比轉換電路1310的相關說明來類推，故不再贅述。

依照不同的設計需求，上述控制電路1050的方塊的實現方式可以是硬體、韌體、軟體(即程式)或是前述三者中的多者的組合形式。以硬體形式而言，上述控制電路1050的方塊可以實現於積體電路上的邏輯電路。上述控制電路1050的相關功能可以利用硬體描述語言(例如Verilog HDL或VHDL)或其他合適的編程語言來實現為硬體。舉例來說，上述控制電路1050的相關功能可以被實現於一或多個控制器、微控制器、微處理器、特殊應用積體電路(ASIC)、數位信號處理器(DSP)、場可程式邏輯閘陣列(FPGA)及/或其他處理單元中的各種邏輯區塊、模組和電路。

綜上所述，本發明諸實施例所述源極驅動器12及其輸出緩衝器100可以選擇性地改變輸出緩衝器100的回授電壓VFB。在對一個像素進行驅動的期間可以包括過驅動期間與正常驅動期間。所述源極驅動器12中的回授電路800可以在過驅動期間內調高(或調 低)輸出緩衝器100的回授電壓VFB，並且輸出緩衝器100可以比較輸入電壓VIN與回授電壓VFB。當比較結果表示當回授電壓VFB要被拉升時，輸出緩衝器100的輸出級電路120的閘控電壓PGATE與閘控電壓NGATE被拉降，以提升輸出電壓VOUT的迴轉率。當回授電壓VFB要被拉降時，輸出緩衝器100的輸出級電路120的閘控電壓PGATE與閘控電壓NGATE被拉升，以提升輸出電壓VOUT的迴轉率。因此，本發明的源極驅動器12可在短時間內對輸出電壓VOUT進行過驅動。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

12_1:驅動通道電路

100:輸出緩衝器

110:輸入級電路

120:輸出級電路

130:上升控制電路

140:下降控制電路

800:回授電路

N1、P1:電晶體

NGATE、PGATE:閘控電壓

VDDA:系統電壓

VFB:回授電壓

VIN:輸入電壓

VOUT:輸出電壓

VSSA:參考電壓

Claims (33)

1. 一種源極驅動器，包括一輸出緩衝器與一回授電路，其中該輸出緩衝器包括：一輸入級電路，具有一第一輸入端與一第二輸入端，其中該輸入級電路的該第一輸入端接收該輸出緩衝器的一輸入電壓，該輸入級電路的該第二輸入端耦接至該回授電路的一輸出端以接收一第一回授電壓，且該輸入級電路經配置以依照該輸入電壓與該第一回授電壓對應地產生一第一閘控電壓與一第二閘控電壓；一輸出級電路，耦接至該輸入級電路以接收該第一閘控電壓與該第二閘控電壓，經配置用以依照該第一閘控電壓與該第二閘控電壓對應地產生該輸出緩衝器的一輸出電壓給一顯示面板的一資料線，其中該輸出級電路的一輸出端耦接至該回授電路的一輸入端；一上升控制電路，經配置用以比較該輸入電壓與該第一回授電壓而獲得一第一比較結果，其中當該第一比較結果表示該第一回授電壓要被拉升，即該輸入電壓大於該第一回授電壓時，該上升控制電路於一第一暫態期間拉降該第一閘控電壓與該第二閘控電壓；以及一下降控制電路，經配置用以比較該輸入電壓與該第一回授電壓而獲得一第二比較結果，其中當該第二比較結果表示該第一回授電壓要被拉降，即該輸入電壓小於該第一回授電壓時，該下降控制電路於一第二暫態期間拉升該第一閘控電壓與該第二閘控 電壓，其中該回授電路用以產生並輸出相關於該輸出電壓的該第一回授電壓至該輸入級電路的該第二輸入端。
2. 如申請專利範圍第1項所述的源極驅動器，其中該輸出級電路包括：一第一電晶體，具有一控制端耦接至該輸入級電路以接收該第一閘控電壓，其中該第一電晶體的一第一端耦接至一系統電壓，該第一電晶體的一第二端耦接至該輸出級電路的該輸出端；以及一第二電晶體，具有一控制端耦接至該輸入級電路以接收該第二閘控電壓，其中該第二電晶體的一第一端耦接至一參考電壓，該第二電晶體的一第二端耦接至該輸出級電路的該輸出端。
3. 如申請專利範圍第1項所述的源極驅動器，其中當該輸入電壓大於該第一回授電壓時，該上升控制電路拉降該第一閘控電壓與該第二閘控電壓，以及當該輸入電壓小於或等於該第一回授電壓時，該上升控制電路不調整該第一閘控電壓與該第二閘控電壓。
4. 如申請專利範圍第1項所述的源極驅動器，其中該上升控制電路包括：一比較電路，經配置用以比較該輸入電壓與該第一回授電壓而產生一控制電壓作為該第一比較結果；一第一電晶體，具有一控制端耦接至該比較電路的一輸出端 以接收該控制電壓，其中該第一電晶體的一第一端耦接至一參考電壓，該第一電晶體的一第二端耦接至該輸出級電路的一第一輸入端以接收該第一閘控電壓；以及一第二電晶體，具有一控制端耦接至該比較電路的該輸出端以接收該控制電壓，其中該第二電晶體的一第一端耦接至該參考電壓，該第二電晶體的一第二端耦接至該輸出級電路的一第二輸入端以接收該第二閘控電壓。
5. 如申請專利範圍第4項所述的源極驅動器，其中該比較電路包括：一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該第一回授電壓；一電流鏡，具有一主電流端耦接至該第三電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；以及一第四電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第四電晶體的一第一端耦接至該參考電壓，該第四電晶體的一第二端耦接至該電流鏡的該僕電流端。
6. 如申請專利範圍第4項所述的源極驅動器，其中該比較電路包括：一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該第一回授電壓；一第四電晶體，具有一控制端受控於一第一控制信號，其中 該第四電晶體的一第一端耦接至該第三電晶體的一第二端；一電流鏡，具有一主電流端耦接至該第四電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；一第五電晶體，具有一控制端受控於該第一控制信號，其中該第五電晶體的一第一端耦接至一系統電壓，該第五電晶體的第二端耦接至該電流鏡的一致能端；以及一第六電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第六電晶體的一第一端耦接至該參考電壓，該第六電晶體的一第二端耦接至該電流鏡的該僕電流端。
7. 如申請專利範圍第6項所述的源極驅動器，其中該比較電路更包括：一第七電晶體，具有一控制端受控於一第二控制信號，其中該第七電晶體的一第一端耦接至該參考電壓，該第七電晶體的一第二端耦接至該第六電晶體的該控制端。
8. 如申請專利範圍第1項所述的源極驅動器，其中當該輸入電壓小於該第一回授電壓時，該下降控制電路拉升該第一閘控電壓與該第二閘控電壓，以及當該輸入電壓大於或等於該第一回授電壓時，該下降控制電路不調整該第一閘控電壓與該第二閘控電壓。
9. 如申請專利範圍第1項所述的源極驅動器，其中該下降控制電路包括：一比較電路，經配置用以比較該輸入電壓與該第一回授電壓 而產生一控制電壓作為該第二比較結果；一第一電晶體，具有一控制端耦接至該比較電路的一輸出端以接收該控制電壓，其中該第一電晶體的一第一端耦接至一系統電壓，該第一電晶體的一第二端耦接至該輸出級電路的一第一輸入端以接收該第一閘控電壓；以及一第二電晶體，具有一控制端耦接至該比較電路的該輸出端以接收該控制電壓，其中該第二電晶體的一第一端耦接至該系統電壓，該第二電晶體的一第二端耦接至該輸出級電路的一第二輸入端以接收該第二閘控電壓。
10. 如申請專利範圍第9項所述的源極驅動器，其中該比較電路包括：一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該第一回授電壓；一電流鏡，具有一主電流端耦接至該第三電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；以及一第四電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第四電晶體的一第一端耦接至該系統電壓，該第四電晶體的一第二端耦接至該電流鏡的該僕電流端。
11. 如申請專利範圍第9項所述的源極驅動器，其中該比較電路包括：一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第 三電晶體的一第一端耦接至該第一回授電壓；一第四電晶體，具有一控制端受控於一第一控制信號，其中該第四電晶體的一第一端耦接至該第三電晶體的一第二端；一電流鏡，具有一主電流端耦接至該第四電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；一第五電晶體，具有一控制端受控於該第一控制信號，其中該第五電晶體的一第一端耦接至一參考電壓，該第五電晶體的第二端耦接至該電流鏡的一致能端；以及一第六電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第六電晶體的一第一端耦接至該系統電壓，該第六電晶體的一第二端耦接至該電流鏡的該僕電流端。
12. 如申請專利範圍第11項所述的源極驅動器，其中該比較電路更包括：一第七電晶體，具有一控制端受控於一第二控制信號，其中該第七電晶體的一第一端耦接至該系統電壓，該第七電晶體的一第二端耦接至該第六電晶體的該控制端。
13. 如申請專利範圍第1項所述的源極驅動器，其中該回授電路包括：一回授開關，具有一第一端與一第二端分別耦接至該輸入級電路的該第二輸入端與該輸出級電路的該輸出端，其中該回授開關於一過驅動期間為截止，以及該回授開關於一正常驅動期間為導通以傳送該輸出電壓做為該第一回授電壓至該輸入級電路的該 第二輸入端；以及一回授電壓產生電路，用以在該過驅動期間產生並輸出相關於該輸出電壓的一第二回授電壓做為該第一回授電壓至該輸入級電路的該第二輸入端，以及在該正常驅動期間不輸出該第二回授電壓至該輸入級電路的該第二輸入端，其中當該輸入電壓處於一上升模式時，該第二回授電壓低於該輸出電壓，以及當該輸入電壓處於一下降模式時，該第二回授電壓高於該輸出電壓。
14. 如申請專利範圍第13項所述的源極驅動器，更包括：一數位類比轉換器，耦接至該輸入級電路的該第一輸入端，用以將一目前像素資料轉換為該輸入電壓，以及將該輸入電壓輸出給該輸入級電路的該第一輸入端；其中「該輸入電壓處於該上升模式」被定義為「該目前像素資料所對應的該輸入電壓大於一先前像素資料所對應的該輸入電壓」，以及「該輸入電壓處於該下降模式」被定義為「該目前像素資料所對應的該輸入電壓小於該先前像素資料所對應的該輸入電壓」。
15. 如申請專利範圍第13項所述的源極驅動器，其中該資料線耦接該顯示面板的一近像素電路與一遠像素電路，該近像素電路至該源極驅動器的距離小於該遠像素電路至該源極驅動器的距離，以及與該近像素電路相關的該過驅動期間小於與該遠像素電路相關的該過驅動期間。
16. 如申請專利範圍第13項所述的源極驅動器，其中該回授電壓產生電路包括：一第一開關，具有一第一端耦接至該輸出級電路的該輸出端，其中該第一開關於該過驅動期間為導通，以及該第一開關於該正常驅動期間為截止；一第二開關，具有一第一端耦接至該輸入級電路的該第二輸入端，其中該第二開關於該過驅動期間為導通，以及該第二開關於該正常驅動期間為截止；一第一分壓電阻，具有一第一端耦接至該第一開關的一第二端，其中該第一分壓電阻的一第二端耦接至該第二開關的一第二端；以及一阻抗電路，耦接至該第一分壓電阻的該第二端。
17. 如申請專利範圍第16項所述的源極驅動器，其中該阻抗電路包括：一第二分壓電阻，具有一第一端耦接至該第一分壓電阻的該第二端；一第三開關，具有一第一端耦接至該第二分壓電阻的一第二端，其中該第三開關的一第二端耦接至一參考電壓，該參考電壓低於該輸出電壓，當該輸入電壓處於該上升模式時該第三開關為導通，以及當該輸入電壓處於該下降模式時該第三開關為截止；以及一第四開關，具有一第一端耦接至該第二分壓電阻的該第二 端，其中該第四開關的一第二端耦接至一系統電壓，該系統電壓高於該輸出電壓，當該輸入電壓處於該上升模式時該第四開關為截止，以及當該輸入電壓處於該下降模式時該第四開關為導通。
18. 如申請專利範圍第16項所述的源極驅動器，其中該阻抗電路包括：一第三開關，具有一第一端耦接至該第一分壓電阻的該第二端，其中當該輸入電壓處於該上升模式時該第三開關為導通，以及當該輸入電壓處於該下降模式時該第三開關為截止；一第二分壓電阻，具有一第一端耦接至該第三開關的一第二端，其中該第二分壓電阻的一第二端耦接至一參考電壓，該參考電壓低於該輸出電壓；一第四開關，具有一第一端耦接至該第一分壓電阻的該第二端，其中當該輸入電壓處於該上升模式時該第四開關為截止，以及當該輸入電壓處於該下降模式時該第四開關為導通；以及一第三分壓電阻，具有一第一端耦接至該第四開關的一第二端，其中該第三分壓電阻的一第二端耦接至一系統電壓，該系統電壓高於該輸出電壓。
19. 如申請專利範圍第16項所述的源極驅動器，其中該阻抗電路包括：一第二分壓電阻，具有一第一端耦接至該第一分壓電阻的該第二端；以及一數位類比轉換電路，具有一輸出端耦接至該第二分壓電阻 的一第二端，用以將一先前像素資料轉換為一先前電壓，以及將該先前電壓輸出給該第二分壓電阻的該第二端。
20. 如申請專利範圍第19項所述的源極驅動器，其中該數位類比轉換電路包括：一數位類比轉換器，具有一輸入端用以接收該先前像素資料；以及一單元增益緩衝器，具有一輸入端耦接至該數位類比轉換器的一輸出端，其中該單元增益緩衝器的一輸出端耦接至該第二分壓電阻的該第二端以供應該先前電壓。
21. 如申請專利範圍第16項所述的源極驅動器，其中該阻抗電路包括：一第三開關，具有一第一端耦接至該第一分壓電阻的該第二端，其中當該輸入電壓處於該上升模式時該第三開關為導通，以及當該輸入電壓處於該下降模式時該第三開關為截止；一第二分壓電阻，具有一第一端耦接至該第三開關的一第二端；一第四開關，具有一第一端耦接至該第一分壓電阻的該第二端，其中當該輸入電壓處於該上升模式時該第四開關為截止，以及當該輸入電壓處於該下降模式時該第四開關為導通；一第三分壓電阻，具有一第一端耦接至該第四開關的一第二端；以及一數位類比轉換電路，具有一輸出端耦接至該第二分壓電阻 的一第二端與該第三分壓電阻的一第二端，用以將一先前像素資料轉換為一先前電壓，以及將該先前電壓輸出給該第二分壓電阻的該第二端與該第三分壓電阻的該第二端。
22. 一種輸出緩衝器，包括：一輸入級電路，具有一第一輸入端與一第二輸入端，其中該輸入級電路的該第一輸入端經配置用以接收該輸出緩衝器的一輸入電壓，該輸入級電路的該第二輸入端經配置用以接收該輸出緩衝器的一第一回授電壓，以及該輸入級電路依照該輸入電壓與該第一回授電壓對應地產生一第一閘控電壓與一第二閘控電壓；一輸出級電路，耦接至該輸入級電路以接收該第一閘控電壓與該第二閘控電壓，經配置用以依照該第一閘控電壓與該第二閘控電壓對應地產生該輸出緩衝器的一輸出電壓；一上升控制電路，經配置用以比較該輸入電壓與該第一回授電壓而獲得一第一比較結果，其中當該第一比較結果表示該第一回授電壓要被拉升，即該輸入電壓大於該第一回授電壓時，該上升控制電路於一第一暫態期間拉降該第一閘控電壓與該第二閘控電壓；以及一下降控制電路，經配置用以比較該輸入電壓與該第一回授電壓而獲得一第二比較結果，其中當該第二比較結果表示該第一回授電壓要被拉降，即該輸入電壓小於該第一回授電壓時，該下降控制電路於一第二暫態期間拉升該第一閘控電壓與該第二閘控電壓。
23. 如申請專利範圍第22項所述的輸出緩衝器，其中該輸出級電路包括：一第一電晶體，具有一控制端耦接至該輸入級電路以接收該第一閘控電壓，其中該第一電晶體的一第一端耦接至一系統電壓，該第一電晶體的一第二端耦接至該輸出級電路的一輸出端，而該輸出級電路的該輸出端輸出該輸出緩衝器的該輸出電壓；以及一第二電晶體，具有一控制端耦接至該輸入級電路以接收該第二閘控電壓，其中該第二電晶體的一第一端耦接至一參考電壓，該第二電晶體的一第二端耦接至該輸出級電路的該輸出端。
24. 如申請專利範圍第22項所述的輸出緩衝器，其中當該輸入電壓大於該第一回授電壓時，該上升控制電路拉降該第一閘控電壓與該第二閘控電壓，以及當該輸入電壓小於或等於該第一回授電壓時，該上升控制電路不調整該第一閘控電壓與該第二閘控電壓。
25. 如申請專利範圍第22項所述的輸出緩衝器，其中該上升控制電路包括：一比較電路，經配置用以比較該輸入電壓與該第一回授電壓而產生一控制電壓作為該第一比較結果；一第一電晶體，具有一控制端耦接至該比較電路的一輸出端以接收該控制電壓，其中該第一電晶體的一第一端耦接至一參考電壓，該第一電晶體的一第二端耦接至該輸出級電路的一第一輸 入端以接收該第一閘控電壓；以及一第二電晶體，具有一控制端耦接至該比較電路的該輸出端以接收該控制電壓，其中該第二電晶體的一第一端耦接至該參考電壓，該第二電晶體的一第二端耦接至該輸出級電路的一第二輸入端以接收該第二閘控電壓。
26. 如申請專利範圍第25項所述的輸出緩衝器，其中該比較電路包括：一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該第一回授電壓；一電流鏡，具有一主電流端耦接至該第三電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；以及一第四電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第四電晶體的一第一端耦接至該參考電壓，該第四電晶體的一第二端耦接至該電流鏡的該僕電流端。
27. 如申請專利範圍第25項所述的輸出緩衝器，其中該比較電路包括：一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該第一回授電壓；一第四電晶體，具有一控制端受控於一第一控制信號，其中該第四電晶體的一第一端耦接至該第三電晶體的一第二端；一電流鏡，具有一主電流端耦接至該第四電晶體的一第二 端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；一第五電晶體，具有一控制端受控於該第一控制信號，其中該第五電晶體的一第一端耦接至一系統電壓，該第五電晶體的第二端耦接至該電流鏡的一致能端；以及一第六電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第六電晶體的一第一端耦接至該參考電壓，該第六電晶體的一第二端耦接至該電流鏡的該僕電流端。
28. 如申請專利範圍第27項所述的輸出緩衝器，其中該比較電路更包括：一第七電晶體，具有一控制端受控於一第二控制信號，其中該第七電晶體的一第一端耦接至該參考電壓，該第七電晶體的一第二端耦接至該第六電晶體的該控制端。
29. 如申請專利範圍第22項所述的輸出緩衝器，其中當該輸入電壓小於該第一回授電壓時，該下降控制電路拉升該第一閘控電壓與該第二閘控電壓，以及當該輸入電壓大於或等於該第一回授電壓時，該下降控制電路不調整該第一閘控電壓與該第二閘控電壓。
30. 如申請專利範圍第22項所述的輸出緩衝器，其中該下降控制電路包括：一比較電路，經配置用以比較該輸入電壓與該第一回授電壓而產生一控制電壓作為該第二比較結果；一第一電晶體，具有一控制端耦接至該比較電路的一輸出端 以接收該控制電壓，其中該第一電晶體的一第一端耦接至一系統電壓，該第一電晶體的一第二端耦接至該輸出級電路的一第一輸入端以接收該第一閘控電壓；以及一第二電晶體，具有一控制端耦接至該比較電路的該輸出端以接收該控制電壓，其中該第二電晶體的一第一端耦接至該系統電壓，該第二電晶體的一第二端耦接至該輸出級電路的一第二輸入端以接收該第二閘控電壓。
31. 如申請專利範圍第30項所述的輸出緩衝器，其中該比較電路包括：一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該第一回授電壓；一電流鏡，具有一主電流端耦接至該第三電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；以及一第四電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第四電晶體的一第一端耦接至該系統電壓，該第四電晶體的一第二端耦接至該電流鏡的該僕電流端。
32. 如申請專利範圍第30項所述的輸出緩衝器，其中該比較電路包括：一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該第一回授電壓；一第四電晶體，具有一控制端受控於一第一控制信號，其中 該第四電晶體的一第一端耦接至該第三電晶體的一第二端；一電流鏡，具有一主電流端耦接至該第四電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；一第五電晶體，具有一控制端受控於該第一控制信號，其中該第五電晶體的一第一端耦接至一參考電壓，該第五電晶體的第二端耦接至該電流鏡的一致能端；以及一第六電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第六電晶體的一第一端耦接至該系統電壓，該第六電晶體的一第二端耦接至該電流鏡的該僕電流端。
33. 如申請專利範圍第32項所述的輸出緩衝器，其中該比較電路更包括：一第七電晶體，具有一控制端受控於一第二控制信號，其中該第七電晶體的一第一端耦接至該系統電壓，該第七電晶體的一第二端耦接至該第六電晶體的該控制端。

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