TWI503892B - 高壓元件及其製造方法 - Google Patents

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高壓元件及其製造方法
本發明係有關一種高壓元件及其製造方法，特別是指一種利用低壓元件製程之高壓元件及其製造方法。
第1圖顯示先前技術之橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件100剖視示意圖。如第1圖所示，於P型基板11中，形成絕緣區12，以電性隔絕LDMOS元件100與基板11中其他元件，絕緣區12例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構。LDMOS元件100包含閘極13、N型漂移區14、N型源極15、N型汲極16、P型本體區17、以及P型本體極18。其中，N型漂移區14、N型源極15、以及N型汲極16係由微影技術且/或以部分或全部之閘極13、絕緣區12為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型本體區17以及P型本體極18則是由微影技術且/或以部分或全部之閘極13、絕緣區12為遮罩，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，源極15與汲極16分別位於閘極13兩側下方。而且LDMOS元件中，閘極13有一部分位於場氧化區12a上。
第2圖顯示先前技術之雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件200剖視示意圖。與前述LDMOS元件主要的不同之處在於，DDDMOS元件之閘極23完全位於P型基板11表面上。如圖所示，於P型基板11中，形成絕緣區22，以電性隔絕DDDMOS元件200與基板11中其他元件，絕緣區22例如為LOCOS結構或如圖所示之STI結構。DDDMOS元件200包含閘極23、N型漂移區24、N型源極25、N型汲極26、N型隔絕區29、P型井區27、以及P型本體極28。其中，N型漂移區24、N型源極25、N型汲極26、以及N型隔絕區29係由微影技術且/或以部分或全部之閘極23、絕緣區22為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型井區27以及P型本體極28則是由微影技術且/或以部分或全部之閘極23、絕緣區22為遮罩，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，源極25與汲極26分別位於閘極23兩側下方。
LDMOS與DDDMOS元件為高壓元件，亦即其係設計供應用於較高的操作電壓，但當高壓元件需要與一般較低操作電壓之元件整合於同一基板上時，為配合較低操作電壓之元件製程，需要以相同的離子植入參數來製作高壓元件和低壓元件，使得高壓元件的離子植入參數受到限制，因而降低了高壓元件崩潰防護電壓，限制了元件的應用範圍。若不犧牲高壓元件崩潰防護電壓，則必須增加製程步驟，另行以不同離子植入參數的步驟來製作高壓元件，但如此一來將提高製造成本，才能達到所欲的崩潰防護電壓。
有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓元件及其製造方法，在不增加製程步驟的情況下，提高元件操作之崩潰防護電壓，增加元件的應用範圍，並可整合於低壓元件之製程。
本發明目的在提供一種高壓元件及其製造方法。
為達上述之目的，本發明提供了一種高壓元件，形成於一第一導電型基板中，且另有一低壓元件形成於該基板中，該基板具有一上表面，該高壓元件包含：一漂移區，形成於該上表面下方，其具有第二導電型；一閘極，形成於該上表面上方，且至少部分該漂移區位於該閘極下方；一源極與一汲極，皆具有第二導電型，分別形成於閘極兩側之上表面下方，且該汲極位於該漂移區中，而該汲極與該閘極間，由該漂移區隔開；以及一緩和區，具有第二導電型，形成於該上表面下方之該漂移區中，且該緩和區介於該閘極與該汲極之間，且該緩和區與該低壓元件中之一輕摻雜汲極(lightly doped region,LDD)區，利用相同製程步驟所形成。
就另一觀點，本發明也提供了一種高壓元件製造方法，包含：提供一第一導電型基板，其具有一上表面，且另有一低壓元件形成於該基板中；形成一漂移區於該上表面下方，其具有第二導電型；形成一閘極於該上表面上方，且至少部分該漂移區位於該閘極下方；分別形成一源極與一汲極於閘極兩側之上表面下方，皆具有第二導電型，且該汲極位於該漂移區中，而該汲極與該閘極間，由該漂移區隔開；以及形成一緩和區於該上表面下方之該漂移區中，具有第二導電型，且該緩和區介於該閘極與該波極之間，且該緩和區與該低壓元件中之一輕摻雜汲極(lightly doped region,LDD)區，利用相同製程步驟所形成。
其中一種較佳的實施例中，上述高壓元件中，該低壓元件宜更包含一低壓閘極，形成於該上表面上方；以及一低壓源極與一低壓汲極，具有第二導電型，分別形成於該低壓閘極兩側之該上表面下方，且由上視圖視之，該低壓源極或/且該低壓汲極位於該輕摻雜汲極區中；其中，該輕摻雜汲極區用以緩和該低壓元件操作時之熱載子效應。
另一種較佳實施例中，上述高壓元件宜更包含一第二導電型隔絕區，形成於該上表面下方，且該漂移區、該源極、該汲極、與該緩和區位於該隔絕區中；以及一第一導電型井區，形成於該上表面下方該隔絕區中，且該隔絕區與該漂移區、該源極、該汲極、以及該緩和區之間，由該井區隔開；其中，該高壓元件係一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件。
又一種更佳實施例中，該高壓元件宜更包含：一第一導電型本體區，形成於該上表面下方，且該源極位於該本體區中，且部分該本體區與該漂移區在水平方向上互相鄰接；以及一第一導電型本體極，形成於該上表面下方之該本體區中；其中，該高壓元件係一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件。
上述高壓元件中，其中該輕摻雜汲極區利用一離子植入技術完成，其製程參數根據該第二導電型為N型或P型而宜有所不同：第二導電型為N型時：植入離子為含磷離子，加速電壓為30~120千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 ；以及第二導電型為P型時：植入離子為含硼離子，加速電壓為10~100千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 或植入離子為含二氟化硼離子，加速電壓為30~140千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第3圖，顯示本發明的第一個實施例。本實施例顯示本發明應用於DDDMOS元件300之剖視示意圖。如圖所示，DDDMOS元件300形成於基板11中，且基板11具有上表面111與絕緣區32；其中絕緣區32用以電性隔絕DDDMOS元件300與基板11中其他元件。絕緣區32例如為LOCOS結構或如圖所示之STI結構。基板11例如為P型但不限於為P型。DDDMOS元件300包含閘極33、N型漂移區34、N型源極35、N型汲極36、N型隔絕區39、N型緩和區31、P型井區37、以及P型本體極38。其中，閘極33形成於上表面111上方。N型漂移區34、N型源極35、N型汲極36、N型隔絕區39、以及N型緩和區31形成於上表面111下方，係由微影技術且/或以部分或全部之閘極33、絕緣區32為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型井區37以及P型本體極38形成於上表面111下方，由微影技術且/或以部分或全部之閘極33、絕緣區32為遮罩，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，源極35與汲極36分別位於閘極33兩側下方。汲極36位於漂移區34中，而汲極36與閘極33間，由漂移區34隔開，且至少部分漂移區34位於閘極33下方。且漂移區34、源極35、汲極36、與緩和區31位於隔絕區39中。另外，隔絕區39與漂移區34、源極35、汲極36、以及緩和區31之間，由井區37隔開。
與先前技術不同的是，在本實施例中，DDDMOS元件300具有緩和區31，形成於基板11上表面下方之漂移區34中，且緩和區31介於閘極33與汲極36之間，且緩和區31與同樣形成於基板11中之低壓元件之輕摻雜汲極(lightly doped region,LDD)區，利用相同製程步驟所形成。此外，DDDMOS元件可具有或省略N型隔絕區39、P型井區37以及P型本體極38。
此種安排方式的優點，在製程上可以但不限於利用形成於同一基板11中之低壓元件相同製程步驟，而不需要另外新增光罩或製程步驟，故可降低製造成本。
第4A-4F圖顯示本發明的第二個實施例。本實施例舉例說明本發明之第一個實施例DDDMOS元件300的製造方法。並說明如何利用基板11中之低壓元件製程，來完成本發明之高壓元件。為方便說明，第4A-4F圖中，由左而右以橫向虛線示意分開但形成於基板11的兩個不同元件；分別為低壓NMOS元件400、以及本發明之高壓元件，例如但不限於如圖所示之DDDMOS元件300。如第4A圖所示，首先提供例如但不限於P型基板11，其具有上表面111。接著於P型基板11中，分別於低壓NMOS元件400中上表面111下方形成P型井區47，於DDDMOS元件300中，上表面111下方形成絕緣區32、N型隔絕區39、P型井區37、以及N型漂移區34。
接著於P型基板11中，如第4B圖所示，於上表面111上，分別於低壓NMOS元件400中形成閘極43，於DDDMOS元件300中形成閘極33。
接下來，如第4C圖所示，利用同一光罩所形成之光阻31b或其他遮罩同時定義低壓NMOS元件400之LDD區41與高壓元件DDDMOS元件300之緩和區31，並以如虛線箭頭所示意之N型雜質之加速離子植入P型基板11中，以於低壓NMOS元件400中形成LDD區41，並同時於高壓元件DDDMOS元件300中形成緩和區31。其中，N型源極45與N型汲極46，分別形成於閘極43兩側之上表面111下方，且由上視圖(未示出)視之，源極45或/且低壓汲極46位於輕摻雜汲極區41中；輕摻雜汲極區41用以緩和低壓NMOS元件400操作時之熱載子效應。
再接下來，如第4D圖所示，利用相同或不同製程步驟，於低壓NMOS元件400與高壓DDDMOS元件300中，形成N型源極45與35、N型汲極46與36。其中，由上視圖(未示出)視之，源極45或/且該汲極46位於輕摻雜汲極區41中。
再接下來，如第4E圖所示，於高壓DDDMOS元件300中，形成P型本體極38。最後請參閱第4F圖，分別完成低壓NMOS元件400與高壓DDDMOS元件300。
需說明的是，輕摻雜汲極區41與緩和區31利用同一離子植入製程步驟完成，其製程參數根據輕摻雜汲極區41與緩和區31為N型或P型而不同：N型時：植入離子為含磷離子，加速電壓為30~120千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 ；以及P型時：植入離子為含硼離子，加速電壓為10~100千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 或植入離子為含二氟化硼離子，加速電壓為30~140千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 。
第5圖顯示本發明的第三個實施例。與第一個實施例不同的是，本實施例應用本發明於高壓LDMOS元件。如圖所示，LDMOS元件500形成於基板11中，且基板11具有上表面111與絕緣區52；其中絕緣區32用以電性隔絕LDMOS元件500與基板11中其他元件，絕緣區52例如為STI結構或如圖所示之LOCOS結構。基板11例如為P型但不限於為P型。LDMOS元件500包含閘極53、N型漂移區54、N型源極55、N型汲極56、N型緩和區51、P型本體區57、以及P型本體極58。其中，N型漂移區54、N型源極55、N型汲極56、以及N型緩和區51形成於上表面111下方，係由微影技術且/或以部分或全部之閘極53、絕緣區52為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型本體區57以及P型本體極58形成於上表面111下方，則是由微影技術且/或以部分或全部之閘極53、絕緣區52為遮罩，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，源極55與汲極56分別位於閘極53兩側下方。而汲極56與閘極53間，由漂移區54隔開。源極55與本體極58形成於上表面111下方之本體區57中。其中，緩和區51，形成於上表面111下方之漂移區54中，且緩和區51介於閘極53與汲極56之間，且緩和區51與同樣形成於基板11中之低壓元件中之輕摻雜汲極區，利用相同製程步驟所形成。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，上述所有實施例中，隔絕區、漂移區、源極、汲極、緩和區等不限於為N型，且井區、本體區、本體極等不限於為P型，而可以互換，只要其他摻雜區做相應之調整即可；又如，本發明不限於應用在DDDMOS元件與LDMOS元件，亦可以應用於其他高壓元件。本發明的範圍應涵蓋上述及其他所有等效變化。
11．．．基板
12,22,32,52．．．絕緣區
12a．．．場氧化區
13,23,33,43,53．．．閘極
14,24,34,54．．．漂移區
15,25,35,45,55．．．源極
16,26,36,46,56．．．汲極
17．．．本體區
18,28,38,58．．．本體極
29,39．．．隔離區
31,51．．．緩和區
37．．．井區
41．．．LDD區
100,200,300,500．．．高壓元件
111．．．上表面
400．．．低壓元件
第1圖顯示先前技術之LDMOS元件100剖視示意圖。
第2圖顯示先前技術之DDDMOS元件200剖視示意圖。
第3圖顯示本發明的第一個實施例。
第4A-4F圖顯示本發明的第二個實施例。
第5圖顯示本發明的第三個實施例。
11．．．基板
31．．．緩和區
32．．．絕緣區
33．．．閘極
34．．．漂移區
35．．．源極
36．．．汲極
37．．．井區
38．．．本體極
39．．．隔離區
300．．．高壓元件

Claims (10)

  1. 一種高壓元件，形成於一第一導電型基板中，且另有一低壓元件形成於該基板中，該基板具有一上表面，該高壓元件包含：一漂移區，形成於該上表面下方，其具有第二導電型；一閘極，形成於該上表面上方，且至少部分該漂移區位於該閘極下方；一源極與一汲極，皆具有第二導電型，分別形成於閘極兩側之上表面下方，且該汲極位於該漂移區中，而該汲極與該閘極間，由該漂移區隔開；以及一緩和區，具有第二導電型，形成於該上表面下方之該漂移區中，且該緩和區介於該閘極與該汲極之間，且該緩和區與該低壓元件中之一輕摻雜汲極(lightly doped region,LDD)區，利用相同製程步驟所形成。
  2. 如申請專利範圍第1項所述之高壓元件，其中該低壓元件更包含：一低壓閘極，形成於該上表面上方；以及一低壓源極與一低壓汲極，具有第二導電型，分別形成於該低壓閘極兩側之該上表面下方，且由上視圖視之，該低壓源極或/且該低壓汲極位於該輕摻雜汲極區中；其中，該輕摻雜汲極區用以緩和該低壓元件操作時之熱載子效應。
  3. 如申請專利範圍第1項所述之高壓元件，更包含：一第二導電型隔絕區，形成於該上表面下方，且該漂移區、該源極、該汲極、與該緩和區位於該隔絕區中；以及一第一導電型井區，形成於該上表面下方該隔絕區中，且該隔絕區與該漂移區、該源極、該汲極、以及該緩和區之間，由該井區隔開；其中，該高壓元件係一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件。
  4. 如申請專利範圍第1項所述之高壓元件，更包含：一第一導電型本體區，形成於該上表面下方，且該源極位於該本體區中；以及一第一導電型本體極，形成於該上表面下方之該本體區中；其中，該高壓元件係一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件。
  5. 如申請專利範圍第2項所述之高壓元件，其中該緩和區與該輕摻雜汲極區利用同一離子植入製程步驟完成，其製程參數根據該第二導電型為N型或P型而不同：第二導電型為N型時：植入離子為含磷離子，加速電壓為30~120千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 ；以及第二導電型為P型時：植入離子為含硼離子，加速電壓為10~100千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 或植入離子為含二氟化硼離子，加速電壓為30~140千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 。
  6. 一種高壓元件製造方法，包含：提供一第一導電型基板，其具有一上表面，且另有一低壓元件形成於該基板中；形成一漂移區於該上表面下方，其具有第二導電型；形成一閘極於該上表面上方，且至少部分該漂移區位於該閘極下方；分別形成一源極與一汲極於閘極兩側之上表面下方，皆具有第二導電型，且該汲極位於該漂移區中，而該汲極與該閘極間，由該漂移區隔開；以及形成一緩和區於該上表面下方之該漂移區中，具有第二導電型，且該緩和區介於該閘極與該汲極之間，且該緩和區與該低壓元件中之一輕摻雜汲極(lightly doped region,LDD)區，利用相同製程步驟所形成。
  7. 如申請專利範圍第6項所述之高壓元件製造方法，其中該低壓元件更包含：一低壓閘極，形成於該上表面上方；以及一低壓源極與一低壓汲極，具有第二導電型，分別形成於該低壓閘極兩側之該上表面下方，且由上視圖視之，該低壓源極或/且該低壓汲極位於該輕摻雜汲極區中；其中，該輕摻雜汲極區用以緩和該低壓元件操作時之熱載子效應。
  8. 如申請專利範圍第6項所述之高壓元件製造方法，更包含：形成一第二導電型隔絕區於該上表面下方，且該漂移區、該源極、該汲極、與該緩和區位於該隔絕區中；以及形成一第一導電型井區於該上表面下方該隔絕區中，且該隔絕區與該漂移區、該源極、該汲極、以及該緩和區之間，由該井區隔開；其中，該高壓元件係一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件。
  9. 如申請專利範圍第6項所述之高壓元件製造方法，更包含：形成一第一導電型本體區於該上表面下方，且該源極位於該本體區中；以及形成一第一導電型本體極於該上表面下方之該本體區中；其中，該高壓元件係一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件。
  10. 如申請專利範圍第7項所述之高壓元件製造方法，其中該緩和區與該輕摻雜汲極區利用同一離子植入製程步驟完成，其製程參數根據該第二導電型為N型或P型而不同：第二導電型為N型時：植入離子為含磷離子，加速電壓為30~120千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 ；以及第二導電型為P型時：植入離子為含硼離子，加速電壓為10~100千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 或植入離子為含二氟化硼離子，加速電壓為30~140千伏特，植入劑量為1*1013 至6*1013 個離子/cm2 。
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