TWI255674B - Semiconductor device and method of manufacturing the same - Google Patents

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TWI255674B
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Yoshihiko Nemoto
Kazumasa Tanida
Kenji Takahashi
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Renesas Tech Corp
Toshiba Corp
Rohm Co Ltd
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Description

1255674 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置之電極構造，尤其是關於具有 穿通電極的半導體裝置及其安裝構造。 【先前技術】 習知之半導體裝置係於半導體基板上形成具有開口的 光阻，對開口施以電鍍形成導電柱，藉由利用樹脂固定導 電柱而製造者（例如，參照專利文獻1 )。 [專利文獻1 ] 曰本專利特開平1 1 - 3 0 7 9 3 7號公報（參照第7頁及圖1 ) 【發明内容】 (發明所欲解決之問題） 習知之半導體裝置係如上述所製造，尤其是，具有穿通 電極的半導體裝置，係將電極穿通於半導體基板内，藉由 絕緣膜電性隔離穿通電極和半導體基板。製造如此之半導 體裝置時，首先，施以蝕刻加工處理，於半導體基板形成 微細的深孔（為高的寬高比），於孔的内壁覆被性良好地藉 由化學氣相生長法（CVD : Chemical Vapor Deposition)沉 積絕緣膜，進一步藉由化學氣相生長法覆被性良好地沉積 組成電鍍的陰極的金屬膜。 在將該金屬膜作為陰極而由電鍍於孔部埋設金屬之 後，除去多餘的由化學氣相生長法沉積的絕緣膜及由電鍍 形成的金屬，藉由從半導體基板的背面研削半導體基板以 使孔底部的金屬露出。 7 3丨2/發明說明書(補件)/93-01/92129741 1255674 但是，需要在半導體基板形成寬高比大的孔，至少在孔 的側壁使絕緣膜覆被性良好，並且，無缺陷產生地進行沉 積，然而，其本身的技術難度卻相當大。 另外，因為電鍍用的陰極不僅在孔底部而且還覆被於側 壁部，因此，在對孔進行電鍍而埋入金屬時，不僅發生來 自底部的電鍍生長，而且還引起侧壁部的電鍍生長。一般， 電鍍的流動性優良的孔上部的側壁處的生長速度快，因此 隨著電鍍的進行，有孔上部被率先埋設，而其下的部分未 生成電鍍部分的顧慮。為避免此情況的產生，有控制電鍍 生長的必要，但該種控制卻極為困難。 如此情況不僅對半導體裝置的製造本身造成困難，影響 到半導體裝置的普及，而且，所製造的半導體裝置的良率 也極低，由此成為高價且可靠度低的半導體裝置。 本發明係為了解決上述問題點而完成者，其目的在於得 到製造容易且具有穿通電極的半導體裝置。 本發明之另一目的在於，提供良率高且可容易製造半導 體裝置的方法。 (解決問題之手段） 本發明之半導體裝置，其具備有：第1及第2半導體基 板，具有相互對向配置的對向面；第1半導體元件，形成 於第1半導體基板的對向面上，且由第1半導體電路及第 1電極所組成；第2半導體元件，形成於第2半導體基板 的對向面上，且由第2半導體電路及第2電極所組成；配 線層’由失於第1及第2電極間的導電材所組成，及穿通 8 312/發明說明書(補件)/93-01 /92129741 1255674 電極，穿通第1半導體基板，同時介由配線層而連接於第 1及第2電極；且第2半導體基板係搭載於第1半導體基 板上，分開並配置於穿通電極的側面方向；從第1半導體 基板突出的穿通電極的側面及第2半導體元件的側面係由 絕緣材所覆被；穿通電極的一端係在第1半導體基板的背 面作為第1外部端子而露出；穿通電極的另一端係處在與 第2半導體基板的背面相同高度的位置，同時從絕緣材露 出作為第2外部端子。 【實施方式】 (實施形態1 ) 以下，參照圖式詳細說明本發明之實施形態1。圖1為 顯示本發明之實施形態1之半導體裝置的剖面圖，圖2為 顯示習知之半導體裝置的剖面圖。 圖1中，在第1半導體基板1上形成第1半導體電路3, 在第1半導體電路3内或其周緣形成第1電極（或電極 群）7。 另外，在第2半導體基板2上形成第2半導體電路4， 在第2半導體電路4的指定位置形成第2電極（或電極 群）8。 在第1半導體基板1上形成的含有第1半導體電路3的 第1半導體元件5，及在第2半導體基板2上形成的含有 第2半導體電路4的第2半導體元件6，係使各自的電路 形成面彼此對向配置，並介由第1電極7及第2電極8相 互連接。 9 3丨2/發明說明書(補件)/93-01 /92129741 1255674 另外，從第1半導體元件5的第1半導體電路3所形成 的面的相反面（背面）露出，垂直於第2半導體基板2的方 向進行展延，形成到達第2半導體元件6的第2半導體電 路4所形成的面的相反面為止的柱狀的穿通電極1 2。 穿通電極1 2的一端係從第1半導體基板1露出，作為 第1外部端子1 0而可與外部裝置連接，另外，穿通電極 1 2的另一端係從與藉由第2半導體基板2的第2半導體元 件6的第2半導體電路4的形成面的相反面所構成的平面 大致相同的平面露出，作為第2外部端子1 1而可與外部裝 置連接。 第1外部端子1 0的配線層9係形成於第1半導體基板1 的主表面上，在第1半導體基板1上形成有配線層，配線 層的一端連接於穿通電極12，另一端連接於第1及第2電 極7及8的任一的至少一方電極。 另外，在第1及第2半導體基板1及2的電路形成面的 相反面（背面）、處在與第2半導體基板2大致相同平面的 穿通電極1 2的頭頂部（第2外部端子1 1 )及第1半導體基 板1的側面以外的面，係由絕緣材1 3所覆被。在此，圖1 中，元件符號3 0顯示絕緣膜。 另一方面，如圖2所示，習知之半導體裝置係於半導體 基板2 1上形成1個半導體電路2 2，並由絕緣膜2 3覆被半 導體基板21的上下兩面。穿通電極12穿通半導體基板 2 1，露出的穿通電極的兩端係作為突起電極2 4。在此，圖 2中，元件符號9顯示配線層。 10 3 12/發明說明書(補件)/93-01/92129741 1255674 如上所述，相對於習知之半導體裝置，本實施形態之半 導體裝置，以與具有相同的穿通電極的習知半導體裝置大 致相同的體積，可容易搭載約2倍的半導體電路。 (實施形態2 ) 圖3為顯示本發明之實施形態2之半導體裝置的剖面 圖。 又，圖3中，對與前述（參照圖1 )相同的元件則賦予相 同的元件符號，並省略詳細說明。 上述實施形態1中，藉由使第1電極7及第2電極8直 接接觸，以連接第1半導體元件5與第2半導體元件6。 本實施形態中，如圖3所示，藉由在第1電極7及第2電 極8間形成凸塊電極2 0，也可連接第1半導體元件5與第 2半導體元件6。 藉由如此之連接方法，可容易連接第1半導體元件5與 第2半導體元件6。 另外，本實施形態中，局部利用連接於穿通電極1 2的 配線層9，可進行第1半導體元件5與凸塊電極2 0的連接。 又，凸塊電極2 0可形成於第1半導體基板1側，也可 形成於第2半導體基板2側，或形成於兩側。 (實施形態3 ) 以下，說明上述實施形態1及2的半導體裝置的製造方 法。 圖4及圖5為習知半導體裝置的製造方法的步驟圖，圖 6至圖1 9為顯示本發明之實施形態3的半導體裝置的製造 11 312/發明說明書(補件)/93-01 /92129741 1255674 方法的步驟圖。 又，圖4至圖1 9中，對與前述（參照圖1至圖3 )相同的 元件則賦予相同的元件符號，並省略詳細說明。 例如，在形成如前述的圖2的習知半導體裝置的穿通電 極的情況，如圖4所示，於半導體基板2 1上形成高寬高比 的深孔2 5，在其内壁覆被絕緣膜2 6，並進一步覆被電鍍用 的襯底金屬2 7。 又，如圖5所示，施以用於孔25的埋設的電鍍28，漸 漸進行穿通電極1 2的形成。 以下，說明本實施形態之具有穿通電極1 2的半導體裝 置的製造方法。 在圖6之步驟中，首先，在具有指定的電阻的P型或η 型的第1半導體基板1上形成含有連接端子部的第1半導 體電路3。 其次，在圖7之步驟中，在第1半導體基板1的第1半 導體電路3的周緣位置形成指定深度的孔。 又，形成於第1半導體基板1的孔的深度，為較半導體 元件有效動作的厚度深，且在後述的第1半導體基板的研 削步驟中，使施於第1半導體基板1的機械損傷等不致到 達該有效動作的層（活性層）為止的程度，例如只要較1 0 // m深即可。 在第1半導體基板1形成孔時，若要將孔加工為極端的 深，在步驟上將產生各式各樣的困難。為避免此，希望能 將孔盡量加工為較淺，若可以的話以寬高比為1〜2較佳。 12 3 12/發明說明書(補件)/93-01 /92129741 1255674 在將孔徑如前述般形成為1 Ο // m的實用大小的程度時，若 考慮寬高比，孔的深度、換言之第1半導體裝置的厚度可 為10〜20#πι，亦即20#m以下。 再者’在圖8之步驟中*在第1半導體基板1上沉積絕 緣膜（例如，S i 0 2 ) 3 0。又，藉由蝕刻除去沉積於圖7中形 成的孔的底部及處在第1半導體電路3的指定位置的第1 半導體電路3的連接端子的絕緣膜30。 在圖9之步驟中，一端成為連接於穿通電極12的配線， 沉積成為後述之電鍍時的襯底的金屬膜9，加工為配線圖 案（連接配線、配線層）9。此時，所加工的金屬膜9也形成 於除去絕緣膜3 0的孔底部及孔側壁部。 再者，在圖10之步驟中，塗敷光阻31，藉由光微影技 術，形成將圖7中形成的孔的上方部開口的指定厚度的光 阻圖案（光阻3 1 )。 此時，光阻厚度較成為柱狀的穿通電極的電鍍厚度略 厚，例如為5 0 // m〜1 0 0 // m。 再者，在圖1 1之步驟中，利用半導體基板的導電性， 將第1半導體基板1作為陰極，藉由電鍍將如Cu的金屬埋 設於光阻圖案3 1的開口部。 此時，以至少成為圖9中所形成的連接配線9的最表面 的方式，預先形成適合電鍍生長的成為襯底的例如Cu的金 屬材料。 在圖12之步驟中，預先於第2半導體基板2上形成第2 半導體電路4及凸塊電極20，準備個片化的第2半導體元 13 312/發明說明書(補件)/93-01/92129741 1255674 件6 〇 除去在圖1 0中形成的光阻3 1，使電路形成面對向以使 在第1半導體基板1上形成第1半導體電路3的第1半導 體元件5,及在第2半導體基板2上形成第2半導體電路4 的第2半導體元件6進行位置對準，介由凸塊電極連接第 1半導體元件5及第2半導體元件6。 此時，第2半導體元件6係載置於成為穿通電極1 2的 電鍍的柱1 2的内側。另外，第2半導體元件6可較電鍍的 高度（厚度）更厚，例如，可為電鍍的柱1 2的高度的1 0倍 左右的 500// m 〜700// hi。 在圖13之步驟中，在第1半導體基板1上，以覆被成 為第2半導體元件6及穿通電極1 2的電鍍的柱全部的方 式，例如，由具有類似環氧樹脂的當初流動性，且硬化後 良好的絕緣材1 3進行覆被，使其硬化。 在圖1 4之步驟中，從第2半導體元件6的搭載側將絕 緣材（樹脂）1 3，研削加工至穿通電極（電鍍的柱）的頭頂部 1 2露出為止。 此時，因為第2半導體元件6較電鍍的柱1 2的高度要 厚，因此，第2半導體元件6的背面便露出。 在圖1 5之步驟中，在第2半導體元件6側介由接合層 3 3黏貼支持體3 2，從第1半導體基板1的背面（第1半導 體電路3形成面的相反面），進行研削加工直至沉積於穿通 電極底部或孔底部的連接配線9的背面露出為止。 如圖1 6所示，根據必要，為進行第1半導體基板1的 14 312/發明說明書(補件)/93-01 /92129741 1255674 背面的依機械研削的損傷部的除去，僅蝕刻除去半導體基 板本身的指定量。 另外，如圖1 7所示，為除去穿通電極底部的配線層9 或穿通電極底部本身的機械研削痕，將該部分僅除去指定 量。 又，關於該第1半導體基板1的蝕刻除去及穿通電極底 部的蝕刻除去，可省略任一方，也可省略兩方，穿通電極 底部可用作為外部端子，另外，可交換此等的步驟順序。 在圖1 8之步驟中，與接合層3 3 —起剝離支持體3 2，形 成如前述的圖3所示的具有穿通電極的半導體裝置。 又，穿通電極1 2的離第1半導體基板1的高度，最好 定為寬高比小者。但是，若太小則總厚將變薄，半導體基 板本身（第1半導體基板1的厚度與第2半導體基板的厚度 的合計）的彎曲剛性將降低。因此，當將實用上厚厚塗敷的 光阻3 1開口 ，將可由電鍍埋設該部分的界限厚度設為5 0 // m〜1 0 0 // m時，半導體裝置的總厚可為1 0 0 # m或此以下。 在圖1 9之步驟中，在圖1 3的絕緣材1 3的被覆前，在 第1半導體基板1、第2半導體基板2及穿通電極12，如 元件符號3 2所顯示，將非導電糊膠（N C P : Ν ο n C ο n d u c t i v e Paste)預先塗敷，在覆晶搭接（覆晶接合（FCB : FI ip Chip B ◦ n d i n g ))後，藉由樹脂等的絕緣材1 3覆被，便可提升非 導電糊膠的強度與可靠度。 該情況，除非導電糊膠外，若使用非導電薄膜（N C F : Ν ο η Conductive Film)、異向導電糊膠（ACP : Anisotropic 15 312/發明說明書(補件)/93-01 /92129741 1255674
Conductive Paste)及異向導電薄膜（ACF : Anistropic Conductive Film)，也可獲得相同的效果。 在製造習知之半導體裝置的情況，在穿通電極的形成 中，寬高比高的深孔2 5的蝕刻，與對孔2 5的覆被性良好 的絕緣膜26及電鍍的襯底金屬27的沉積有困難。 另外，在深孔2 5中，不會引起空洞形成的孔埋設電鍍 不僅困難，而且，因為還從孔側壁部進行生長，因此藉由 使電鍍液的流動性良好，且容易電解集中的孔上部的生長 速度快速，而不使空洞產生的孔埋設很困難。 藉由如本實施形態的步驟來形成具有穿通電極的半導 體裝置，便無須使用習知之穿通電極形成用的深孔形成、 對其側壁的覆被性良好的絕緣膜的形成、及依電鍍的孔的 埋設時的孔側壁、尤其是來自該孔上部的依電鍍生長的中 央部附近的電鍍的抑制空洞用的困難技術。 在本實施形態中，進行寬高比低的孔的形成，另外，先 藉由電鍍僅在孔底部的電鍍生長建立穿通電極後，由絕緣 材覆被穿通電極的周圍，而無須沉積覆被困難的電極側壁 主要部的絕緣膜，且，無須在孔側壁部沉積作為電鍍的陰 極的金屬膜，因此可簡單形成不會產生空洞的穿通電極。 另外，可容易形成習知半導體裝置的大致2倍的積體度 的半導體裝置。 (實施形態4 ) 圖2 0及圖2 1為顯示本發明之實施形態4之半導體裝置 的剖面圖。 16 312/發明說明書(補件)/93-01/92129741 1255674 又，圖2 0及圖2 1中，對與前述（參照圖1〜圖1 9 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 在圖20及圖21中，在第1半導體基板1，在第1半導 體基板1的周緣以外（與第2半導體元件6對向的區域内） 設置穿通第1半導體基板1内的新的第1外部端子44。 在圖2 0中，第1外部端子4 4係介由凸塊電極2 0連接 於第2半導體元件6，另外，在圖21中，介由連接配線9 連接於第1半導體元件5的第1半導體電路3。 如此，半導體裝置可為通過第1外部端子1 0、4 4而與 第1及第2半導體電路作各式各樣的連接的方法，從而可 提升設計自由度。 (實施形態5 ) 以下，說明上述實施形態4所示的半導體裝置的製造方 法。 圖2 2至圖2 8為顯示本發明之實施形態5的半導體裝置 的製造方法的步驟圖。 又，圖2 2至圖2 8中，對與前述（參照圖1〜圖2 1 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 在圖22之步驟中，首先，在具有指定的電阻的P型或η 型的第1半導體基板1上形成第1半導體電路3。又，除 指定的孔形成部與連接部（電極部）的位置以外的部分，電 路形成部係由絕緣膜3 0所覆被。 其次，在圖2 3之步驟中，在絕緣膜3 0的上面進一步沉 積第1絕緣膜4 0，形成指定厚度的光阻3 1，除去孔形成部。 17 312/發明說明書(補件)/93-01 /92129741 1255674 在圖2 4之步驟中，將第1絕緣膜4 0作為光罩 半導體基板1的2個部位的孔形成部分別形成為 的孔。 又，在圖2 5之步驟中，在第1絕緣膜4 0的上 2絕緣膜4 1。進一步藉由蝕刻除去孔的底部及處 導體電路3的指定位置的連接部（電極）的全部絕 成為連接配線9的部分的第2絕緣膜41。 在圖26之步驟中，在第1半導體基板1的上3 為電鍍時的襯底的金屬膜9。進一步，將金屬膜 半導體基板1作為陰極，對孔、連接部及含有配 第1半導體基板1的上面進行電鍍，使電鍍金屬 再者，在圖2 7之步驟中，藉由化學機械研磨6 Chemical Mechanical Polishing)研削加工全面 鍍金屬42直至第2絕緣膜41露出為止。 此時，殘留藉由第2絕緣膜41的面而成為凹乐 連接部及配線層 9的金屬部分。 在圖2 8之步驟中，在研削面形成將穿通電極ft 口的光阻圖案3 1，將第1半導體基板1作為陰極 鍍，而於光阻圖案開口部埋設金屬。 以後，與圖1 2至圖1 8的步驟相同，連接第1 件5及第2半導體元件6，形成如前述的圖20及 具有穿通電極12的半導體裝置。 如此，便無須使用如習知的困難技術，便可形 極後，可容易形成習知半導體裝置的大致2倍的 3 12/發明說明書(補件)/93-01 /92129741 ，將第1 指定深度 面沉積第 在第1半 緣膜，和 Θ沉積成 9或第1 線層9的 42生長。 “CMP : 形成的電 ί的孔、 多成部開 進行電 半導體元 圖21的 成穿通電 積體度的 18 1255674 具有複數外部端子的半導體裝置。 又，在此雖顯示所謂雙層鑲嵌的應用，但使用依光蝕的 金屬膜圖案形成及孔部分的孔埋設，也可形成相同的構造 的半導體裝置。 (實施形態6 ) 圖2 9為顯示本發明之實施形態6之半導體裝置的剖面 圖。 又，圖2 9中，對與前述（參照圖1〜圖2 8 )相同的元件 則賦予相同的元件符號，並省略詳細說明。 在圖29中，藉由在第1半導體基板1的第1外部端子 1 0側的露出的半導體設置絕緣膜（背面絕緣膜）6 0，半導體 裝置便成為電性、化學上穩定的裝置，從而可提升可靠度。 (實施形態7 ) 以下，說明上述實施形態6所示的背面絕緣膜6 0的形 成方法。 圖3 0〜圖3 2為顯示本發明之實施形態7的背面絕緣膜 6 0的形成方法的步驟圖。 又，圖3 0〜圖3 2中，對與前述（參照圖1〜圖2 9 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 在圖30之步驟中，與圖16之步驟相同，為進行第1半 導體基板1的背面的依機械研削的損傷部的除去，僅餘刻 除去半導體基板本身的指定量。 其次，在圖3 1之步驟中，將電源7 2的一方連接於浸潰 於溶液7 1中的半導體裝置的第1半導體基板1，另一方連 19 312/發明說明書(補件)/93-01 /92129741 1255674 接對向配置於第1半導體基板1的第1外部端子1 0的露出 面側的電極（對向電極）7 0，以使第1半導體基板1通電。 當第1半導體基板1通電時，僅將第1半導體基板1本身 的露出部分陽極氧化，形成背面絕緣膜6 0。 又，雖使電極7 0與露出第1外部端子1 0的第1半導體 基板1的面側對向，但並不一定要使其對向。 在圖3 2之步驟中，除去形成第1外部端子1 0的部分的 連接配線9，以使穿通電極底部露出。 如此，可較簡單且選擇性、亦即僅於除穿通電極1 2的 底部以外的第1半導體基板1本身的露出部分，形成背面 絕緣膜6 0。 另外，相同地，藉由電鍍塗敷的原理，可選擇性形成絕 緣性的有機膜。 又，當然無須說明亦可明白，可使用半導體步驟中一般 被使用的絕緣膜的沉積及電極部的蝕刻除去的製造方法。 (實施形態8 ) 圖3 3為顯示本發明之實施形態8之半導體裝置的剖面 圖。 又，圖3 3中，對與前述（參照圖1〜圖3 2 )相同的元件 則賦予相同的元件符號，並省略詳細說明。 在圖3 3中，藉由在第1及的2外部端子1 0及1 1的任 何的至少一方形成突起電極80、81(第1突起電極80、第 2突起電極8 1 )，可提升介由外部端子的連接性。 (實施形態9 ) 20 3 12/發明說明書(補件)/93-01 /92129741 1255674 以下，說明上述實施形態8所示的第2突起電極81的 形成方法。 圖3 4至圖3 7為顯示本發明之實施形態8的第2突起電 極8 1的形成方法的步驟圖。 又，圖3 4至圖3 7中，對與前述（參照圖1至圖3 3 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 在圖3 4之步驟中，與圖1 4之步驟相同，從第2半導體 元件的搭載側將絕緣材1 3，研削加工至穿通電極1 2露出 為止。 其次，在圖3 5之步驟中，將電源7 2的一端連接於電鍍 液9 0中的第1半導體基板1，另一端連接對向配置於穿通 電極1 2的露出面的電極7 0，將電極7 0作為陽極，將第1 半導體基板1作為陰極，將露出之穿通電極頭頂部作為襯 底進行電鍍，形成第2突起電極81。 又，雖使電極7 0與穿通電極1 2的露出面側對向，但並 不一定要使其對向。 再者，在圖36之步驟中，與圖15之步驟相同，在第2 半導體元件側介由接合層3 3黏貼支持體3 2，從第1半導 體基板1的背面進行研削加工，直至沉積於穿通電極1 2 的底部或孔底部的連接配線9的背面露出為止。 在圖3 7之步驟中，僅蝕刻除去第1半導體基板1本身 的指定量。 在圖3 5之階段，因為有導通的第1半導體基板1〜穿通 電極1 2均電性短路，因此，藉由插入如上述的電鍍步驟可 21 312/發明說明書(補件)/93-01 /92129741 1255674 僅於第2外部端子1 1簡單形成第2突起電極8 1。 (實施形態1 0 ) 以下，說明上述實施形態8所示的第1突起電極8 0的 形成方法。 圖3 8至圖41為顯示本發明之實施形態8的第1突起電 極80的形成方法的步驟圖。 又，圖3 8至圖4 1中，對與前述（參照圖1至圖3 7 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 在圖38之步驟中，如圖15或圖16所示步驟，在除去 穿通電極底部的襯底金屬層後，在圖3 9之步驟中，將露出 於穿通電極1 2的底部的金屬作為襯底，在無電解電鍍液 91中，藉由無電解電鍍而僅於露出於穿通電極12的底部 的金屬上形成第1突起電極80。 另外，在圖4 0之步驟中，在前述的圖3 7之步驟後，在 除去穿通電極底部的襯底金屬層後，在圖4 1之步驟中，藉 由與圖39之步驟中相同的無電解電鍍而僅於露出於穿通 電極1 2的底部形成第1突起電極8 0。 例如，在藉由C u來構成穿通電極的情況，藉由無電解 電鍍鎳所選擇性生長的性質、亦即利用而僅於露出於穿通 電極1 2的底部的金屬（C u )使無電解電鍍皮膜（如鎳）生長 的性質，可簡單形成突起電極。 (實施形態1 1 ) 圖4 2為顯示本發明之實施形態1 1之疊層型半導體裝置 的剖面圖。 22 3 12/發明說明書(補件)/93-01 /92129741 1255674 又，圖4 2中，對與前述（參照圖1至圖4 1 )相同的元件 則賦予相同的元件符號，並省略詳細說明。 圖42所示半導體裝置，係為將目前為止所示的半導體 裝置複數個疊層而組成者。 在圖42中，沿垂直方向疊層2個半導體裝置，藉由連 接第1突起電極80及第2突起電極81以疊層半導體裝置。 另夕卜，在上部的半導體裝置的第1突起電極80側的面 及下部的半導體裝置的第2突起電極8 1側的面，形成由樹 脂1 1 0形成的層，以接觸著第1及第2突起電極8 0、8 1。 如此，藉由複數疊層半導體裝置，因為提升積體度，同 時可縮短傳輸路徑，因此可提升動作速度。 又，若使穿通電極位置相同，個個的半導體元件也可為 互異者。 另外，在圖42中，顯示在半導體裝置的上下形成凸塊 電極（第1及第2突起電極）的例子，但即便為其中一方也 無任何功能上的差異。 (實施形態1 2 ) 圖4 3為顯示本發明之實施形態1 2之半導體裝置的剖面 圖。 又，圖4 3中，對與前述（參照圖1至圖4 2 )相同的元件 則賦予相同的元件符號，並省略詳細說明。 圖43所示半導體裝置，係為將目前為止所示的疊層型 的半導體裝置在垂直方向疊層2個，藉由連接各第1突起 電極80以疊層半導體裝置。 23 312/發明說明書(補件)/93-01 /92129741 1255674 另外，在上部及下部的半導體裝置的第1突起電極8 Ο 側的面形成由樹脂1 1 0形成的層，以使上部及下部的半導 體裝置的第1突起電極8 0相互接觸。 如圖4 3所示，連接第1外部端子（突起電極）彼此而成 為一體化者，係在各個半導體裝置中，當從第1半導體基 板1的背面至第1半導體電路（活性層）3的距離短，且使 用的半導體裝置的雜散時，容易受到外部散亂的影響。另 外，因為無論從何種角度而言機械性也較為脆弱，因此， 藉由使該面彼此對向連接，可起到保護的作用。 又，該情況，為了該保護作用的目的，即便省略形成於 第1半導體基板背面的絕緣膜的形成，藉由使該面彼此對 向連接而起到的保護作用，可得到相同的可靠性。 (實施形態1 3 ) 圖4 4及圖4 5為顯示本發明之實施形態1 3之半導體裝 置的剖面圖。 又，圖44及圖45中，對與前述（參照圖1至圖43)相同 的元件則賦予相同的元件符號，並省略詳細說明。 圖4 4及圖4 5係為疊層追加了前述的實施形態4的第1 外部端子4 4的半導體元件者，圖4 4為連接第1突起電極 彼此而形成一體化者，圖4 5為連接第2突起電極彼此而形 成一體化者。 藉由如此之連接關係，如圖4 4所示，使第1半導體元 件5的背面彼此對向連接的情況，在被一體化的此等半導 體元件相互的連接中，因為端子數多且傳輸路徑也縮短， 24 312/發明說明書(補件)/93 -01 /92129741 1255674 在成為一體化的半導體元件内部的大規模且高速的信號處 理有必要的情況，變得相當有效。 另夕卜，如圖4 5所示，使第2半導體元件6的背面彼此 對向連接的情況，與使第1半導體元件5的背面彼此連接 的圖4 4比較，成為一體化的半導體裝置可大量取得與外埠 的連接端子，因此，在與外部的大規模的信號處理有必要 的情況，變得相當有效。 (實施形態1 4 ) 圖4 6至圖4 9為顯示本發明之實施形態1 4之半導體裝 置的剖面圖。 又，圖4 6至圖4 9中，對與前述（參照圖1至圖4 5 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 在圖4 6及圖4 7中，由絕緣材1 3覆被第2半導體元件6 的背面（第2半導體基板2的背面），圖4 6所示半導體裝置 係為由覆被穿通電極1 2及第2半導體元件6的側面的絕緣 材1 3，同時還覆被著第2半導體元件6的背面。另外，圖 4 7所示半導體裝置係為由別的步驟來進行使覆被穿通電 極1 2及第2半導體元件6的側面的絕緣材1 3進行覆被的 步驟，及由絕緣膜1 4 0覆被第2半導體元件6的背面的步 驟者。 如此，藉由絕緣材（絕緣膜）覆被第2半導體元件6的背 面，不僅可電性穩定，而且一般絕緣材1 3兼具保護的功 能，因此可提升化學、機械对性，可增加可靠性。 又，如圖4 7所示，在由別的步驟進行覆被的情況，此 25 312/發明說明書(補件)/93-01 /92129741 1255674 時的絕緣材1 3可為相同的材質，也可為不同的材質。 另外，關於圖46及圖47的半導體裝置也相同，如圖48 及圖49，可在表面、背面的任一面或兩面形成凸塊電極（第 1及第2的突起電極）。形成第1及第2的突起電極的效果 與前述相同。 (實施形態1 5 ) 圖5 0至圖5 5為顯示本發明之實施形態1 5之半導體裝 置的剖面圖。 又，圖50至圖55中，對與前述（參照圖1至圖49)相同 的元件則賦予相同的元件符號，並省略詳細說明。 在圖5 0顯示前述的實施形態1 4中在由絕緣材1 3所覆 被的第2半導體元件6的背面區域形成配線層150的半導 體裝置。配線層1 5 0不一定要為1層，也可介由層間絕緣 膜形成為2層以上。在除電極形成部外的配線層1 5 0的上 面形成保護膜1 5 1。該保護層1 5 1因露出的配線材的性質 而可省略。 配線層1 5 0的上面的指定位置形成有電極（島）1 5 2。 另外，在圖5 1中，藉由如設定為複數的絕緣膜圖案1 51 來決定電極1 5 2的配置位置，可將再配線（配線層）1 5 0的 一部分用作為複數的外部端子。 如圖5 2至圖5 4所示，在第2半導體元件6的絕緣材1 3 所露出的背面形成配線層1 5 0 (參照圖5 2 )，又，在除電極 形成部外的配線層上面形成保護膜1 5 1 (參照圖5 3 )。在電 極形成部形成電極1 5 2，進行第1半導體基板1的背面的 26 312/發明說明書(補件)/93-01/92129741 1255674 研削加工、蝕刻除去，藉由無電解電鍍形成凸塊電極（第1 突起電極8 0 )(參照圖5 4 )。如圖5 5所示，也可於電極1 5 2 上形成錫球1 6 0。 如此，可將第2半導體元件6的背面側有效用作為電極 (外部端子），因此，不會限制上部露出的穿通電極1 2的頭 頂部的大小，可配置大的電極1 5 2。 另外，可提升電極的配置自由度，還可取得多數個電極 數（外部端子數）。 另外，可提升積體度，同時可增加設計的自由度。 又，在此，雖顯示對應實施形態1 4的圖4 6的形態，但 即使於圖4 7也可為相同構造，並可獲得相同的效果。 (實施形態1 6 ) 以下，說明上述實施形態1 4的圖4 6所示的半導體裝置 的製造方法。 圖5 6至圖5 9為顯示本發明之實施形態1 6的半導體裝 置的製造方法的步驟圖。 又，圖5 6至圖5 9中，對與前述（參照圖1至圖5 5 )相同 的元件則賦予相同的元件符號，並省略詳細說明。另外， 在製造步驟中，因為與其前述的圖6至圖9、圖15至圖18 所示步驟相同，故省略說明，並進行對應圖1 〇至圖1 4的 說明。 圖5 6之步驟中，在孔形成部將較其後連接的第2半導 體元件6的厚度要厚的光阻圖案3 1開口。 其次，在圖5 7之步驟中，將第1半導體基板1作為陰 27 312/發明說明書(補件)/93-01 /92129741 1255674 極，藉由電鍍將電極材埋設於光阻圖案3 1的開口部，以形 成穿通電極1 2。 在埋設時，電鍍較連接的第2半導體元件6的背面高且 較光阻3 1的厚度低的電極材。 在圖5 8之步驟中，以電度之電極材的柱（穿通電極）1 2 變得較搭載時的第2半導體元件6的背面高的方式，預先 將第2半導體元件6加工為較薄，並介由凸塊電極2 0與第 1半導體元件5連接。 在圖5 9之步驟中，由樹脂及玻璃等的絕緣材1 3進行覆 被，使其硬化，進行研削加工以使所形成的穿通電極1 2 的頭頂部露出為止。 此時，因為第2半導體元件6的厚度較所電鍍的穿通電 極的高度薄，因此，絕緣材1 3與穿通電極1 2的側面一起 還覆被於第2半導體元件6的背面。 如此，僅改變光阻厚、電鍍高度、搭載的半導體元件的 厚度，並在此狀態利用實施形態3所示的各步驟，即可簡 單地絕緣覆被第2半導體元件6的背面。 (實施形態1 7 ) 以下，說明上述實施形態1 4的圖4 6及圖4 8所示的半 導體裝置的製造方法。 圖6 0至圖6 3為顯示本發明之實施形態1 7的半導體裝 置的製造方法的步驟圖。 又，圖6 0至圖6 3中，對與前述（參照圖1〜圖5 9 )相同 的元件則賦予相同的元件符號，並省略詳細說明。另外， 28 3 12/發明說明書(補件)/93-01 /92129741 1255674 在製造步驟中，因為與其前述的圖6〜圖9、圖15〜圖18 所示步驟相同，故省略說明，並進行對應圖1 0〜圖1 4的 說明。 圖6 0之步驟中，在指定的位置介由凸塊電極2 0及指定 的電極（第2電極8 )連接預先研削為指定厚度的第2半導 體元件6。 其次，在圖6 1之步驟中，例如，具有如感光性聚醯亞 胺的當初流動性，於塗敷後具有感光性，藉由介由光罩的 曝光而可形成圖案，進一步將硬化後良好的絕緣膜1 3的材 料塗敷為較第2半導體元件6的厚度要厚。 在由絕緣膜1 3覆被第2半導體元件全體後，藉由曝光、 顯像，將孔部分開口並使其硬化。 在圖6 2之步驟中，於開口部將第1半導體基板1作為 陰極，將連接配線層9作為襯底而較第2半導體元件6的 厚度要厚，並藉由電鍍埋設導電材以形成導電材的柱（穿通 電極）1 7 0。 如圖6 3所示，此時，電極1 7 0也可在電鍍步驟使較感 光性聚醯亞胺更為突出而作為凸塊電極，該情況可省略形 成其他用途的凸塊電極的步驟。 其後，根據必要也可從第2半導體元件6的背面側研削 感光性聚醯亞胺，以使成為穿通電極的導電材的柱1 7 0的 頭頂部露出，而將頭頂部、感光性聚醯亞胺表面設為相同 的平坦面。此時，因為第2半導體元件6較電鍍的柱1 7 0 薄，因此於第2半導體元件背面作為絕緣膜1 3殘留著聚醯 29 3 12/發明說明書(補件)/93-01 /92129741 1255674 亞胺。 如此，在第2半導體元件6的搭載後，可形成較第2半 導體元件厚的電鍍柱，可簡單進行第2半導體元件6的搭 載、位置對準。 (實施形態1 8 ) 圖6 4至圖6 6為顯示本發明之實施形態1 8的半導體裝 置的製造方法的步驟圖。 又，圖6 4至圖6 6中，對與前述（參照圖1至圖6 3 )相同 的元件則賦予相同的元件符號，並省略詳細說明。另外， 在製造步驟中，因為與其前述的圖6至圖1 8所示步驟相 同，故省略說明，並進行對應圖1 4及圖1 5的步驟間的說 明。 圖6 4之步驟中，與圖1 4之步驟相同，研削加工絕緣材 1 3至穿通電極頭頂部露出為止。 其次，在圖6 5之步驟中，例如，具有如感光性聚龜亞 胺的當初流動性，於塗敷後具有感光性，藉由介由光罩的 曝光而可形成圖案，進一步將硬化後良好的絕緣膜1 3的材 料1 8 0以一定膜厚塗敷於第2半導體元件6的背面。 在圖6 6之步驟中，藉由曝光、顯像，將露出的穿通電 極頭頂部開口 ，並使其熱硬化而成為絕緣膜。另外，在無 感光性的情況，另外藉由光阻形成圖案，並進行蝕刻。 如此所獲得者便成為可靠度高的良好的絕緣膜。 另外，此處雖使用感光性聚醯亞胺作為絕緣膜，但藉由 使用在利用依照化學氣相生長法（C V D : C h e m i c a 1 V a ρ 〇 r 30 3 12/發明說明書(補件)/93-01 /92129741 1255674 D e p 〇 s i t i ο η )等的成膜技術的沉積及光阻的依I虫刻的圖案 形成的半導體步驟所習知的技術，還可得到微細加工性及 可靠度更為優良者。 另外，在微細加工性上雖略差但也可使用稱為網版印刷 等的更為人習知的手法來簡單形成。另外，將該方法應用 於（金屬）配線與層間絕緣膜、保護膜，可於第2半導體元 件6的背面簡單形成再配線及新的外部端子。 又，該方法在前述實施形態1 6可適用於形成再配線等 的情況。 圖9 3及圖9 4為顯示本發明之實施形態1 8的半導體裝 置的製造方法的步驟圖。 該絕緣膜的形成，如圖9 3及圖9 4所示，藉由對於第1 半導體基板1進行通電，藉由至少為共同的接地電位介由 第1半導體基板1〜穿通電極1 2〜凸塊電極2 0電性連接於 第2半導體元件6，在第2半導體元件6的背面藉由與電 鍍塗敷相同的方法，例如將聚醯亞胺系的材料等作為絕緣 膜1 8 2可選擇性覆被。 另外，與該方法相同，如圖9 4所示，藉由陽極氧化也 可形成絕緣膜1 8 2。 又，此等之方法係在研削加工第1半導體基板1，剝落 支持體後，可同時進行依實施形態7的相同的絕緣膜形成 (背面絕緣膜6 0 )。 又，圖中，元件符號70顯示電極陣列，72顯示電源， 1 8 1顯示溶液。 31 312/發明說明書(補件)/93-01 /92129741 1255674 (實施形態1 9 ) 圖6 7為顯示本發明之實施形態1 9之半導體裝置的剖面 圖，圖6 8至圖7 2為顯示本發明之實施形態1 9的半導體裝 置的製造方法的步驟圖。 又，圖6 8至圖7 2中，對與前述（參照圖1至圖6 6 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 圖6 7所示半導體裝置係使用被稱為所謂的S Ο I ( S i 1 i c ο η on Insulator)基板的基板作為第1半導體基板1。 SOI基板係為在半導體基板母材（半導體）190的上層具 有絕緣膜（埋設絕緣膜）1 9 1 ;及再於其上層具有極薄的半導 體膜（活性層）的基板（參照圖6 8及圖6 9 )。 使用該SO I基板（第1半導體基板）1的半導體裝置的製 造方法與前述的實施形態3所示的方法大致相同。 以下，說明使用SO I基板1的半導體裝置的製造方法。 在圖68之步驟中，使用SOI基板作為第1半導體基板， 形成超過S 0 I基板的極薄的半導體膜3及埋設絕緣膜1 9 1 而到達半導體基板母材1 9 0的孔。 在圖69之步驟中，與圖8及圖9之步驟相同，在SOI 基板上面沉積絕緣膜3 0，藉由蝕刻除去孔底部及電極部的 絕緣膜，並於其上形成連接配線9。 在圖7 0之步驟中，與圖1 0及圖1 1之步驟相同，藉由 電鍍將穿通電極材1 2埋設於光阻圖案3 1的開口部。此時， 因為孔底部到達S 0 I基板母材1 9 0，因此可進行將S 0 I基 板母材（半導體）作為電極的電鍍處理。 32 312/發明說明書(補件)/93-01 /9212974 ] 1255674 再者，在圖71之步驟中，與圖12至圖14之步驟相同， 載置第2半導體元件6，在由絕緣材1 3覆被後，研削加工 至穿通電極的頭頂部露出為止。又，在圖7 1之步驟中，將 S Ο I基板母材1 9 0作為陰極，藉由電鍍形成凸塊電極（第2 突起電極）8 1。 在圖7 2之步驟中，在第2半導體基板2的背面介由接 合層3 3接合支持體3 2，藉由僅蝕刻除去殘留於S Ο I基板1 的背面的半導體基板母材1 9 0，至S Ο I基板1 ( 1 9 1 )的背面 側的穿通電極底部露出為止。 此時，在埋設絕緣膜1 9 1上形成極薄的半導體膜，半導 體基板母材1 9 0最終消失。因此，利用適宜進行半導體電 路的設計及半導體電路的製造步驟，便不會產生半導體基 板1 ( 1 9 1 )與穿通電極（1 2 )的短路，可省略連接配線9形成 前的絕緣膜3 0的沉積步驟及孔1 2的底部的除去步驟。 另外，穿通電極的電鍍可同樣利用此時未除去的半導體 基板母材1 9 0的導電性，因而無須特殊的步驟。 又，半導體基板母材研削後的半導體基板母材的蚀刻除 去，因埋設氧化膜（絕緣膜）1 9 1而自動停止除去處理，因 此，不需要進行蝕刻量的控制。 如此，S Ο I基板因為預先形成埋設氧化膜1 9 1，因此重 新形成絕緣膜的必要，從而可製造電性穩定性優良且可靠 度高的半導體裝置。 又，在此，在實施形態1〜1 3中，顯示由S Ο I基板來代 替第1半導體基板的例子，但在實施形態1 4〜1 8中，也可 33 312/發明說明書(補件)/93-01 /92129741 1255674 作相同的替代。 另外，在此雖說明了於半導體基板中形成埋設氧化膜 1 9 1的所謂埋設氧化型S Ο I基板，但也可使用在半導體基 板表面預先形成氧化膜，將此藉由高溫黏貼於其他的半導 體基板上，將一方的半導體基板研削指定的厚度的所謂黏 貼配合型S 0 I基板。 又，在此雖例示了將S 0 I 基板用作為半導體基板 的例子，但是在形成薄膜電晶體於絕緣基板上的所謂 TFT(Thin Film Transistor)基板的背面形成導電 層，形成到達該導電層的孔，利用通電於該導電層將 穿通電極電鍍，最終除去該導電層，便可獲得相同構 造及相同作用的半導體裝置。 (實施形態2 0 ) 圖7 3為顯示本發明之實施形態2 0之半導體裝置的剖面 圖。 又，圖7 3中，對與前述（參照圖1至圖7 2 )相同的元件 則賦予相同的元件符號，並省略詳細說明。 在圖73中，在形成於SOI基板的露出於第1半導體元 件5的背面埋設絕緣膜1 9 1的背面形成配線層1 5 0。 該配線層1 5 0因為使用在半導體步驟中所習用的方法進 行再配線，因此藉由絕緣膜1 9 1可簡單進行再配線。 另外’在背面研削加工該S 0 I基板的半導體基板母材1 9 0 時，當在穿通電極底部露出的時點不停止研削，而研削至 完全除去半導體基板母材1 9 0而使埋設絕緣膜1 9 1的背面 312/發明說明書(補件)/93-01 /92129741 34 1255674 (絕緣膜背面）露出為止時，可獲得無段差的絕緣體1 9 1的 面，因此可更為簡單形成配線層1 5 0。 又，還可於該配線層1 5 0形成突起電極8 0。 (實施形態2 1 ) 圖7 4及圖7 5為顯示本發明之實施形態2 1之半導體裝 置的剖面圖。 又，圖7 4及圖7 5中，對與前述（參照圖1至圖7 3 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 圖7 4為使實施形態4及實施形態1 9組合之半導體裝 置，圖7 5為使實施形態4及實施形態2 0組合之半導體裝 置。 在圖7 4中，因為可使配線不迂迴於S ΟI基板的埋設氧 化膜（絕緣膜）1 9 1的背面而用作為第1外部端子，因此電 傳輸路徑短且可增加端子數。 又’若使用該S ΟI基板時’形成第1半導體電路3的極 薄的半導體層與埋設氧化膜1 9 1的合計厚度依然很薄，因 此孔形成的蝕刻深度可極淺，孔部分的導電材埋設無須依 靠電鍍而藉由連接配線9的成膜進行埋設，因此製造簡 單，且可多數形成微細的端子。 又，如圖7 5所示，也可在S ΟI基板1的背面形成配線 層150，形成突起電極80。 (實施形態2 2 ) 圖7 6及圖7 7為顯示本發明之實施形態2 2之半導體裝 置的剖面圖。 35 3 12/發明說明書(補件)/93-01 /92129741 1255674 又，圖7 6及圖7 7中，對與前述（參照圖1至圖7 5 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 圖7 6所示半導體裝置係使用SO I基板或形成於絕緣基 板上的薄膜電晶體（TFT : Thin Film Transistor)作為第2 半導體元件6的第2半導體基板2。 圖7 7所示半導體裝置係使用S 0 I基板作為圖7 4所示的 半導體裝置的第2半導體基板2。 因此，在前述的實施形態1〜1 3及將S 0 I基板用作為第 1半導體基板1的實施形態中，藉由使用預先存在絕緣層 的基板，無須在第2半導體元件6的背面形成絕緣膜，與 由絕緣材（絕緣膜）覆被第2半導體元件6的背面的實施形 態相同，不僅可電性穩定，而且可提升化學、機械耐性， 可增加可靠性。 該情況的半導體裝置的製造方法，在實施形態3中，在 圖1 2的步驟使用SO I基板作為第2半導體元件6，或使用 形成在絕緣基板上的薄膜電晶體。 另外，在圖1 4之步驟中，研削加工至第2半導體元件6 的絕緣材被面露出為止。 (實施形態2 3 ) 圖78及圖79為顯示本發明之實施形態23之半導體裝 置的剖面圖。 又，圖7 8及圖7 9中，對與前述（參照圖1〜圖7 7 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 圖78係在圖76所示半導體裝置中，在露出於第2半導 36 312/發明說明書(補件)/93-01 /92129741 1255674 體元件6的背面的絕緣材背面形成配線層1 5 Ο，將該背面 用作為外部端子的配置區域。 如圖7 8所示，也可在配線層1 5 0的上面形成凸塊電極 (第2突起電極8 1 )。 因此，無須追加絕緣膜形成步驟，即可進行使積體度上 升，且使連接端子數增加的步驟。 又，如圖79所示，也可在圖77所示半導體裝置的第1 半導體元件5的背面形成配線層1 5 0。 (實施形態2 4 ) 圖8 0及圖8 1為顯示本發明之實施形態2 4之半導體裝 置的剖面圖。 又，圖8 0及圖8 1中，對與前述（參照圖1至圖7 9 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 圖80係介由形成於圖46所示半導體裝置的第2半導體 元件6的背面的再配線（配線層1 5 0 )，沉積第3半導體元 件240。第3半導體元件240具有與第2半導體元件6相 同的構造。其中，元件符號2 41顯示半導體電路，2 4 2顯 示電極。 圖8 1係介由形成於圖7 9所示半導體裝置的第2半導體 元件6的背面的再配線（配線層1 5 0 )，順序沉積由S Ο I基 板或TFT基板所形成的第3半導體元件240及第4半導體 元件244。第3半導體元件240及第4半導體元件244具 有與第2半導體元件6相同的構造。其中，元件符號2 4 5、 241顯示半導體電路，242、246顯示電極。圖81中，在表 37 312/發明說明書(補件)/93-01 /92129741 1255674 背兩面形成凸塊電極（突起電極80、81)。 如此，藉由反覆相同的構造，可疊層複數的半導體元 件，藉此可提升積體度。 (實施形態2 5 ) 圖8 2至圖8 6為顯示本發明之實施形態2 5的半導體裝 置的製造方法的步驟圖。 又，圖8 2至圖8 6中，對與前述（參照圖1至圖8 1 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 圖8 2至圖8 6所示製造方法，係為製造實施形態2 4所 示半導體裝置的方法，在實施形態1 6〜1 8或實施形態2 2、 23的再配線形成時，在形成於第3半導體元件240的凸塊 電極位置形成與此連接的端子，以下，為重複與實施形態 16〜18相同的方法，將穿通電極12向上方延長者。 在圖82之步驟中，第1及第2半導體元件5、6係使用 S 0 I基板。 在圖8 3之步驟中，藉由研削加工使第2半導體基板背 面的絕緣層與穿通電極頭頂部露出。 在圖8 4之步驟中，在第2半導體基板2施以再配線1 5 0， 形成將穿通電極形成部1 2開口的光阻圖案3 1。然後，將 第1半導體基板1作為陰極，藉由電鍍處理埋設被延長的 穿通電極1 2。 在圖85之步驟中，除去光阻圖案31，載置由SOI基板 所組成的第3半導體元件2 4 0，並由絕緣材1 3所覆被。 在圖8 6之步驟中，進行與圖8 3之步驟相同的研削加 38 312/發明說明書(補件)/93-01 /92129741 1255674 工，以使延長的穿通電極頭頂部與第2半導體基 絕緣層露出。 又，在沉積第4半導體元件以降的情況，重複 圖 86的步驟。 最後，研削加工第1半導體基板背面以使穿通 露出。此時，也可在表背面形成凸塊電極（突起1 穿通電極1 2的延長也可與實施形態1 7、1 8所 同。 藉由如此的方法，可製造使積體度提升的半導 (實施形態2 6 ) 圖8 7為顯示本發明之實施形態2 6之疊層型半 的剖面圖。 又，圖8 7中，對與前述（參照圖1至圖8 6 )相 則賦予相同的元件符號，並省略詳細說明。 圖8 7顯示複合前述的實施形態1〜2 5的構造i 的半導體裝置，顯示將實施形態8的圖3 3所示半 2 6 0及實施形態1 5的圖5 5所示半導體裝置2 6 1 導體裝置。 在圖8 7中，顯示將2個圖3 3所示半導體裝置 個圖55所示半導體裝置261疊層而成者，但也可 序疊層多個前述的實施形態1〜2 5所示半導體裝 此，可形成依多樣的半導體裝置的極大規模的疊 (實施形態2 7 ) 圖8 8及圖8 9為顯示本發明之實施形態2 7之f 3 12/發明說明書(補件)/93-01 /92129741 板背面的 圖8 2至 電極底部 〔極）。 示方法相
體裝置。 導體裝置 同的元件 I行疊層 導體裝置| 疊層的半 2 6 0 及 1 按任一順 置。藉 ^ 〇 春列型的 39 1255674 半導體裝置的剖面圖。 又，圖8 8及圖8 9中，對與前述（參照圖1至圖8 7 )相同 的元件則賦予相同的元件符號，並省略詳細說明。 圖88所示半導體裝置，係為在一片的第1半導體基板 上平面搭載著複數的第2半導體元件6的半導體模組。 圖89所示半導體裝置，係為在第1半導體基板上形成 相互獨立的第1半導體電路群，並於各電路群載置著第2 半導體元件。圖8 9中，當在「A」的部分切斷進行個片化 時，形成圖1、圖3等所示的半導體裝置。 如此之半導體裝置為藉由實施形態3所示的製造方法可 同樣獲得者，藉此，可形成大規模的積體化。 (實施形態2 8 ) 圖9 0為顯示本發明之實施形態2 8之複合型半導體裝置 的剖面圖。 圖9 0係為於實施形態2 7所示的半導體模組2 9 0，藉由 實施形態2 5的疊層構造組合第3半導體元件群2 9 1的半導 體裝置，藉此，可形成與平面疊層的複合的大規模的半導 體模組。 (實施形態2 9 ) 圖9 1為顯示本發明之實施形態2 9之複合型的半導體裝 置的剖面圖。 圖9 1係為於與實施形態2 7、2 8所示的半導體模組的第 1半導體基板1相反側所露出的連接端子連接實施形態1 〜1 0、實施形態1 4〜2 3的半導體裝置或實施形態1 1〜1 3、 40 3 1W發明說明書(補件)/93-01 /92129741 87 1255674 實施形態2 6的疊層的半導體裝置者（複合圖4 2〜4 5、 的疊層構造者），藉此，可形成極大規模的複合型的半 模組。 (實施形態3 0 ) 圖9 2為顯示本發明之實施形態3 0之半導體裝置的 圖。 又，圖9 2中，對與前述（參照圖1至圖9 1 )相同的 則賦予相同的元件符號，並省略詳細說明。 圖9 2係在第1半導體基板1未形成第1半導體電s 的情況，積體度與前述的構造相比較劣，但構造單純 縮短製造步驟，因此良率佳且可獲得廉價的半導體裝 又，若使用金屬板來取代第1半導體基板1也可獲 同的構造。 另外，在背面研削時可使用背面研削或一併於此進 刻，將第1半導體基板的半導體基板母材及金屬板全 去。 (發明效果） 如上所述，根據本發明，因為具備第1及第2半導 板，具有相互對向配置的對向面；第1半導體元件， 於第1半導體基板的對向面上，且由第1半導體電路 1電極所組成；第2半導體元件，形成於第2半導體 的對向面上，且由第2半導體電路及第2電極所組成 線層，由夾於第1及第2電極間的導電材所組成；及 電極，穿通第1半導體基板，同時，介由配線層而連 312/發明說明書(補件)/93-0】/9212974 ] 導體 剖面 t件 ‘3 而可 置。 得相 行I虫 部除 體基 形成 及第 I板 ；配 穿通 接於 41 1255674 第1及第2電極，第2半導體基板係搭載於第1半導體基 板上，分開並配置於穿通電極的側面方向，從第1半導體 基板突出的穿通電極的側面及第2半導體元件的側面係由 絕緣材所覆被，穿通電極的一端係在第1半導體基板的背 面作為第1外部端子而露出，穿通電極的另一端係處在與 第2半導體基板的背面相同高度的位置，同時，作為第2 外部端子而從絕緣材露出，因此可以與習知半導體裝置大 致相同的體積，其效果為可容易製造可搭載較習知要多的 半導體電路的半導體裝置。 【圖式簡單說明】 圖1為顯示本發明之實施形態1之半導體裝置的剖面 圖。 圖2為顯示習知半導體裝置的剖面圖。 圖3為顯示本發明之實施形態2之半導體裝置的剖面 圖。 圖4為顯示習知半導體裝置的製造方法的步驟圖。 圖5為顯示習知半導體裝置的製造方法的步驟圖。 圖6為顯示本發明之實施形態3之半導體裝置的剖面 圖。 圖7為顯示本發明之實施形態3之半導體裝置的製造方 法的步驟圖。 圖8為顯示本發明之實施形態3之半導體裝置的製造方 法的步驟圖。 圖9為顯示本發明之實施形態3之半導體裝置的製造方 42 312/發明說明書(補件)/93-01/92129741 1255674 法的步驟圖。 圖1 0為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 1為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 2為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 3為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 4為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 5為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 6為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 7為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 8為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖1 9為顯示本發明之實施形態3之半導體裝置的製造 方法的步驟圖。 圖2 0為顯示本發明之實施形態4之半導體裝置的剖面 圖。 圖2 1為顯示本發明之實施形態4之半導體裝置的剖面 43 312/發明說明書(補件)/93-01 /92129741 1255674 圖。 圖2 2為顯示本發明之實施形態5之半導體裝置的製造 方法的步驟圖。 圖2 3為顯示本發明之實施形態5之半導體裝置的製造 方法的步驟圖。 圖24為顯示本發明之實施形態5之半導體裝置的製造 方法的步驟圖。 圖2 5為顯示本發明之實施形態5之半導體裝置的製造 方法的步驟圖。 圖2 6為顯示本發明之實施形態5之半導體裝置的製造 方法的步驟圖。 圖2 7為顯示本發明之實施形態5之半導體裝置的製造 方法的步驟圖。 圖2 8為顯示本發明之實施形態5之半導體裝置的製造 方法的步驟圖。 圖2 9為顯示本發明之實施形態6之半導體裝置的剖面 圖。 圖3 0為顯示本發明之實施形態7之背面絕緣膜的形成 方法的步驟圖。 圖3 1為顯示本發明之實施形態7之背面絕緣膜的形成 方法的步驟圖。 圖3 2為顯示本發明之實施形態7之背面絕緣膜的形成 方法的步驟圖。 圖3 3為顯示本發明之實施形態8之半導體裝置的剖面 44 312/發明說明書(補件)/93-01 /92 ] 29741 1255674 圖。 圖3 4為顯示本發明之實施形態9之第2突起電極的形 成方法的步驟圖。 圖3 5為顯示本發明之實施形態9之第2突起電極的形 成方法的步驟圖。 圖3 6為顯示本發明之實施形態9之第2突起電極的形 成方法的步驟圖。 圖3 7為顯示本發明之實施形態9之第2突起電極的形 成方法的步驟圖。 圖3 8為顯示本發明之實施形態1 0之第1突起電極的形 成方法的步驟圖。 圖3 9為顯示本發明之實施形態1 0之第1突起電極的形 成方法的步驟圖。 圖4 0為顯示本發明之實施形態1 0之第1突起電極的形 成方法的步驟圖。 圖4 1為顯示本發明之實施形態1 0之第1突起電極的形 成方法的步驟圖。 圖4 2為顯示本發明之實施形態1 1之半導體裝置的剖面 圖。 圖4 3為顯示本發明之實施形態1 2之半導體裝置的剖面 圖。 圖4 4為顯示本發明之實施形態1 3之半導體裝置的剖面 圖。 圖4 5為顯示本發明之實施形態1 3之半導體裝置的剖面 45 312/發明說明書(補件)/93-01 /92129741 1255674 圖。 圖4 6為顯示本發明之實施形態1 4之半導體裝置的剖面 圖。 圖4 7為顯示本發明之實施形態1 4之半導體裝置的剖面 圖。 圖4 8為顯示本發明之實施形態1 4之半導體裝置的剖面 圖。 圖4 9為顯示本發明之實施形態1 4之半導體裝置的剖面 圖。 圖5 0為顯示本發明之實施形態1 5之半導體裝置的剖面 圖。 圖5 1為顯示本發明之實施形態1 5之半導體裝置的剖面 圖。 圖5 2為顯示本發明之實施形態1 5之半導體裝置的剖面 圖。 圖5 3為顯示本發明之實施形態1 5之半導體裝置的剖面 圖。 圖5 4為顯示本發明之實施形態1 5之半導體裝置的剖面 圖。 圖5 5為顯示本發明之實施形態1 5之半導體裝置的剖面 圖。 圖5 6為顯示本發明之實施形態1 6之半導體裝置的製造 方法的步驟圖。 圖5 7為顯示本發明之實施形態1 6之半導體裝置的製造 46 3 12/發明說明書(補件)/93-01 /92129741 1255674 方法的步驟圖。 圖5 8為顯示本發明之實施形態1 6之半導體裝置的製造 方法的步驟圖。 圖5 9為顯示本發明之實施形態1 6之半導體裝置的製造 方法的步驟圖。 圖6 0為顯示本發明之實施形態1 7之半導體裝置的製造 方法的步驟圖。 圖6 1為顯示本發明之實施形態1 7之半導體裝置的製造 方法的步驟圖。 圖6 2為顯示本發明之實施形態1 7之半導體裝置的製造 方法的步驟圖。 圖6 3為顯示本發明之實施形態1 7之半導體裝置的製造 方法的步驟圖。 圖6 4為顯示本發明之實施形態1 8之半導體裝置的製造 方法的步驟圖。 圖6 5為顯示本發明之實施形態1 8之半導體裝置的製造 方法的步驟圖。 圖6 6為顯示本發明之實施形態1 8之半導體裝置的製造 方法的步驟圖。 圖6 7為顯示本發明之實施形態1 9之半導體裝置的剖面 圖。 圖6 8為顯示本發明之實施形態1 9之半導體裝置的製造 方法的步驟圖。 圖6 9為顯示本發明之實施形態1 9之半導體裝置的製造 47 3丨2/發明說明書(補件)/93-01/92129741 1255674 方法的步驟圖。 圖7 0為顯示本發明之實施形態1 9之半導體裝置的製造 方法的步驟圖。 圖7 1為顯示本發明之實施形態1 9之半導體裝置的製造 方法的步驊圖。 圖7 2為顯示本發明之實施形態1 9之半導體裝置的製造 方法的步驟圖。 圖7 3為顯示本發明之實施形態2 0之半導體裝置的剖面 圖。 圖7 4為顯示本發明之實施形態2 1之半導體裝置的剖面 圖。 圖7 5為顯示本發明之實施形態2 1之半導體裝置的剖面 圖。 圖7 6為顯示本發明之實施形態2 2之半導體裝置的剖面 圖。 圖7 7為顯示本發明之實施形態2 2之半導體裝置的剖面 圖。 圖7 8為顯示本發明之實施形態2 3之半導體裝置的剖面 圖。 圖7 9為顯示本發明之實施形態2 3之半導體裝置的剖面 圖。 圖8 0為顯示本發明之實施形態2 4之半導體裝置的剖面 圖。 圖8 1為顯示本發明之實施形態2 4之半導體裝置的剖面 48 3丨2/發明說明書(補件)/93-0】/92129741 1255674 圖。 圖8 2為顯示本發明之實施形態2 5之半導體裝置的製造 方法的步驟圖。 圖8 3為顯示本發明之實施形態2 5之半導體裝置的製造 方法的步驟圖。 圖8 4為顯示本發明之實施形態2 5之半導體裝置的製造 方法的步驟圖。 圖8 5為顯示本發明之實施形態2 5之半導體裝置的製造 方法的步驟圖。 圖8 6為顯示本發明之實施形態2 5之半導體裝置的製造 方法的步驟圖。 圖8 7為顯示本發明之實施形態2 6之半導體裝置的剖面 圖。 圖8 8為顯示本發明之實施形態2 7之半導體裝置的剖面 圖。 圖8 9為顯示本發明之實施形態2 7之半導體裝置的剖面 圖。 圖9 0為顯示本發明之實施形態2 8之半導體裝置的剖面 圖。 圖9 1為顯示本發明之實施形態2 9之半導體裝置的剖面 圖。 圖9 2為顯示本發明之實施形態3 0之半導體裝置的剖面 圖。 圖9 3為顯示本發明之實施形態1 8之半導體裝置的製造 49 312/發明說明書(補件)/93-01 /92129741 1255674 方法的步驟圖。 圖9 4為顯示本發明之實施形態1 8之半導體裝置的製造 方法的步驟圖。 (元件符號說明） 1 第 1 半 導 體 基 板 2 第 2 半 導 體 基 板 3 第 1 半 導 體 電 路 4 第 2 半 導 體 電 路 5 第 1 半 導 體 元 件 6 第 2 半 導 體 元 件 7 第 1 電 極 (電極群 8 第 2 電 極 (電極群 9 S己 線 層 10 第 1 外 部 端 子 11 第 2 外 部 端 子 12 穿 通 電 極 13 絕 緣 材 20 凸 塊 電 極 2 1 半 導 體 基 板 22 半 導 體 電 路 23 絕 緣 膜 24 突 起 電 極 25 深 孔 26 絕 緣 膜 312/發明說明書(補件)/93-01 /92129741 50 1255674 27 概 底 金 屬 28 電 鍍 30 絶 緣 膜 31 塗 敷 光 阻 32 支 持 體 33 接 合 層 40 第 1 絕 緣 膜 41 第 2 絕 緣 膜 42 電 鍍 金 屬 44 第 1 外 部 端 子 60 絕 緣 膜 (背面絕 緣膜） 70 電 極 (對向電極 ) 7 1 溶 液 72 電 源 80 第 1 突 起 電 極 81 第 2 突 起 電 極 90 電 鍍 液 91 無 電 解 電 鍍 液 110 樹 脂 140 絕 緣 膜 1 50 S己 線 層 15 1 保 護 膜 1 52 電 極 (島） 1 60 錫 球 312/發明說明書(補件)/93-01 /92129741
51 1255674 1 70 柱 (穿通電極） 180 材 料 1 82 絕 緣 膜 18 1 溶 液 1 90 半 導 體 基 板 母 材（半導體） 19 1 絕 緣 膜 (埋設絕緣膜） 240 第 3 半 導 體 元 件 24 1 半 導 體 電 路 242 電 極 244 第 4 半 導 體 元 件 245 半 導 體 電 路 246 電 極 260 半 導 體 裝 置 26 1 半 導 體 裝 置 29 0 半 導 體 模 組 29 1 第 3 半 導 體 元 件群 52 312/發明說明書(補件)/93-01 /92 ] 29741

Claims (1)

1255674 拾、申請專利範圍： 1 . 一種半導體裝置，其特徵為具備有： 第1及第2半導體基板，具有相互對向配置的對向面； 第1半導體元件，形成於上述第1半導體基板的對向面 上，且由第1半導體電路及第1電極所組成； 第2半導體元件，形成於上述第2半導體基板的對向面 上，且由第2半導體電路及第2電極所組成； 第1配線層，由夾於上述第1及第2電極間的導電材所 組成；及 穿通電極，穿通上述第1半導體基板，同時介由上述第 1配線層而連接於上述第1及第2電極；且 上述第2半導體基板係搭載於上述第1半導體基板上， 分開並配置於上述穿通電極的側面方向； 從上述第1半導體基板突出的穿通電極的側面及上述第 2半導體元件的側面係由絕緣材所覆被； 上述穿通電極的一端係在上述第1半導體基板的背面作 為第1外部端子而露出； 上述穿通電極的另一端係處在與上述第2半導體基板的 背面相同高度的位置，同時從上述絕緣材露出作為第2外 部端子。 2 .如申請專利範圍第1項之半導體裝置，其中，上述第 1外部端子包含在上述第2半導體基板的搭載區域内從上 述第1半導體基板的背面露出的外部端子。 3.如申請專利範圍第1或2項之半導體裝置，其中，由 53 312/發明說明書(補件)/93-01 /92129741 1255674 絕緣材來覆被上述第2半導體基板的背面。 4 .如申請專利範圍第1項之半導體裝置，其中： 在上述第1電極與上述第2電極之間設置元件連接用突 起電極； 上述第1及第2半導體元件係介由上述元件連接用突起 電極所連接。 5 .如申請專利範圍第1項之半導體裝置，其中： 在上述第1外部端子與上述第2外部端子的至少一方， 設置從上述穿通電極的露出面突出的裝置連接用突起電 極； 並將上述裝置連接用突起電極當作為外部端子。 6 .如申請專利範圍第1項之半導體裝置，其中： 使用S 0 I基板作為上述第1半導體基板； 上述S 0 I基板係使形成於上述第1半導體基板的背面的 S 0 I絕緣膜露出。 7.如申請專利範圍第1項之半導體裝置，其中： 使用SOI基板作為上述第2半導體基板； 上述S 0 I基板係使形成於上述第2半導體基板的背面的 S 0 I絕緣膜露出。 8 .如申請專利範圍第1項之半導體裝置，其中，介由上 述第1或第2外部端子相互連接複數個申請專利範圍第1 項之半導體裝置。 9 .如申請專利範圍第1項之半導體裝置，其中： 在上述第1半導體基板以指定間隔成對形成上述穿通電 54 312/發明說明書(補件)/93-01 /92129741 1255674 極與上述第1半導體電路； 在上述複數的第1半導體電路的第1電極的各個上，連 接上述第2電極並載置上述第2半導體元件； 由絕緣材覆被上述第1及第2半導體基板的半導體電路 形成面、各第2半導體基板的側面及各穿通電極的側面， 並在一片的第1半導體基板上形成為平面一體化。 1 0 . —種半導體裝置之製造方法，其特徵為具備如下步 驟： 電路形成步驟，在第1半導體基板上形成包含連接端子 部的第1半導體電路； 孔形成步驟，在上述第1半導體基板上的預先形成於 第2半導體基板上之具有第2半導體電路及第2電極的第 2半導體元件的載置位置的外側，形成到達上述第1半導 體基板的半導體基板母材的指定深度的第1孔， 絕緣膜沈積步驟，在上述第1孔的側面部及底部和上述 第1半導體基板的第1半導體電路形成面側的面部沉積絕 緣膜； 絕緣膜除去步驟，除去形成於上述孔底部及上述連接端 子部的上述絕緣膜； 配線連接步驟，形成將一端連接於上述孔底部的半導體 基板母材，另一端連接於上述連接端子部的導電材所組成 的配線層，並將上述另一端當作為第1電極； 光阻圖案形成步驟，在上述第1半導體電路形成面側塗 敷光阻，形成將上述第1孔的形成部予以開口的指定厚度 55 312/發明說明書(補件)/93-01 /92129741 1255674 的光阻圖案； 電極形成步驟，將上述第1半導體基板母材作為陰極， 藉由電鍍於上述光阻圖案開口部的上述導電材上形成穿通 電極； 除去上述光阻的光阻除去步驟； 元件連接步驟，介由上述第1電極及上述第2電極，用 以連接具有形成於上述第1半導體基板上的上述第1半導 體電路及上述第1電極的第1半導體元件，和上述第2半 導體元件； 穿通電極絕緣覆被步驟，在上述第1半導體基板的電路 形成面上，由絕緣材覆被上述第2半導體基板及上述穿通 電極； 表面研削步驟，從上述第1半導體基板的上述第2半導 體基板的載置側，使上述穿通電極露出為止，研削加工在 上述穿通電極絕緣覆被步驟所覆被的絕緣材；及 背面研削步驟，將上述第1半導體基板的背面研削加工 指定厚度。 1 1 .如申請專利範圍第1 0項之半導體裝置之製造方法， 其在上述表面研削步驟後，具備有突起電極形成步驟，用 以將上述第1半導體基板作為陰極，藉由電鍍，在露出於 上述第2半導體基板的上述穿通電極的頭頂部形成突起電 才虽 ° 1 2 ,如申請專利範圍第1 1項之半導體裝置之製造方法， 其在上述背面研削步驟後，具備有背面蝕刻步驟，用以蝕 56 312/發明說明書(補件)/93-01 /92129741 1255674 刻除去露出於上述第1半導體基板的背面的上述半導體基 板母材，直至上述穿通電極從上述第1半導體基板突出為 止。 1 3 .如申請專利範圍第1 0項之半導體裝置之製造方法， 其中： 上述孔形成步驟係在離上述第1孔的指定距離的位置， 形成到達上述半導體基板母材的指定深度的第2孔； 上述絕緣膜沉積步驟係於上述第2孔的側面部及底部沉 積絕緣膜； 上述絕緣膜除去步驟係除去形成於上述第2孔底部的絕 緣膜； 上述配線連接步驟係形成一端連接於上述連接端子部 的配線， 上述光阻圖案形成步驟係形成將上述第2孔的形成部開 口的指定厚度的光阻圖案； 上述電極形成步驟係將導電材埋設於上述第2孔。 1 4 .如申請專利範圍第1 0項之半導體裝置之製造方法， 其中： 上述光阻圖案形成步驟係形成較相對於上述第2半導體 基板的上述第2半導體電路形成面的背面高的光阻圖案； 上述電極形成步驟係形成較相對於上述第2半導體基板 的上述第2半導體電路形成面的背面高的穿通電極； 上述表面研削步驟係僅使上述穿通電極露出。 1 5 .如申請專利範圍第1 0項之半導體裝置之製造方法， 57 3丨2/發明說明書(補件)/93-01 /92129741 1255674 其更具備有表面導電部形成步驟，其由相應於上述穿通電 極的頭頂部的位置的絕緣膜圖案來覆被依上述表面研削步 驟的研削加工面，將上述第1半導體基板的半導體基板的 母材作為陰極，藉由電鍍，形成連接於上述頭頂部且高於 上述絕緣圖案表面的高度的導電部。 58 312/發明說明書(補件)/93-01/92 ] 2974 ]
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