JP4035034B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4035034B2
JP4035034B2 JP2002347895A JP2002347895A JP4035034B2 JP 4035034 B2 JP4035034 B2 JP 4035034B2 JP 2002347895 A JP2002347895 A JP 2002347895A JP 2002347895 A JP2002347895 A JP 2002347895A JP 4035034 B2 JP4035034 B2 JP 4035034B2
Authority
JP
Japan
Prior art keywords
semiconductor
electrode
semiconductor substrate
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002347895A
Other languages
English (en)
Other versions
JP2004186187A (ja
Inventor
義彦 根本
一真 谷田
健司 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Toshiba Corp
Rohm Co Ltd
Original Assignee
Renesas Technology Corp
Toshiba Corp
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Toshiba Corp, Rohm Co Ltd filed Critical Renesas Technology Corp
Priority to JP2002347895A priority Critical patent/JP4035034B2/ja
Priority to US10/670,557 priority patent/US6995455B2/en
Priority to DE10349692A priority patent/DE10349692B4/de
Priority to TW092129741A priority patent/TWI255674B/zh
Priority to KR1020030084402A priority patent/KR100572737B1/ko
Priority to CNB2003101195386A priority patent/CN1305133C/zh
Publication of JP2004186187A publication Critical patent/JP2004186187A/ja
Priority to US11/281,727 priority patent/US7452751B2/en
Application granted granted Critical
Publication of JP4035034B2 publication Critical patent/JP4035034B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、この発明は半導体装置の電極構造、特に貫通電極を有する半導体装置とその実装構造に関するものである。
【０００２】
【従来の技術】
従来の半導体装置は、半導体基板に開口を有するレジストを形成し、開口にめっきを施して導電柱を形成し、導電柱を樹脂で固めることにより製造されていた（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−３０７９３７号公報（第７頁、第１図）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は以上のように製造され、特に、貫通電極を有する半導体装置は、半導体基板内を電極が貫通し、絶縁膜により、貫通電極と半導体基板とを電気的に隔てている。このような半導体装置を製造するには、まずエッチング加工により、半導体基板に微細な孔を深く（高いアスペクト比で）形成し、孔の内壁に被覆性良く、化学的気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により絶縁膜を堆積し、さらに電気めっきの陰極となる金属膜を、化学的気相成長法により被覆性良く堆積させる。
この金属膜を陰極として電気めっきで孔部分に金属を埋め込んだ後、余分な化学的気相成長法による金属膜と、めっきによる金属を除去して、半導体基板の裏面より半導体基板を研削することによって孔の底部の金属を露出させていた。
【０００５】
しかし、半導体基板にアスペクト比の大きな孔を形成し、孔の少なくとも側壁に絶縁膜を被覆性良く、欠陥を生じないように堆積することが必要であるが、これ自体がかなり難しい技術であった。
さらに、めっきの陰極は孔底部だけでなく側壁部にも被着しているため、孔に電気めっきで金属を埋め込む際、底部からのめっき成長だけでなく、側壁部からもめっき成長が起こる。一般に、めっきの流動性が良い孔上部の側壁からの成長速度が早いことから、めっきを進行させるに従って、孔上部が先に埋まってしまい、その下の部分にめっきされない部分が生じる恐れがあった。これを避けるためにめっき成長を制御することが必要であるが、制御は極めて困難だった。
このようなことが、半導体装置の製造自体を困難にしていたため、その普及を妨げており、製造された半導体装置も、歩留まりが極めて低く、高価なものとなり、信頼性の低いものとなっていた。
【０００６】
この発明は上記のような問題点を解決するためになされたもので、製造の容易な半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、互いに対向配置された対向面を有する第１および第２の半導体基板と、第１の半導体基板の対向面上に形成され、第１の半導体回路および第１の電極からなる第１の半導体素子と、第２の半導体基板の対向面上に形成され、第２の半導体回路および第２の電極からなる第２の半導体素子と、第１および第２の電極の間に挟持された導電材からなる配線層と、第１の半導体基板を貫通するとともに、配線層を介して第１および第２の電極に接続された貫通電極とを備え、第２の半導体基板は第１の半導体基板に搭載され、貫通電極の側面方向に離間配置され、第１の半導体基板から突出した貫通電極の側面および第２の半導体素子の側面は絶縁材で被覆され、貫通電極の一端は、第１の半導体基板の裏面で第１の外部端子として露出し、貫通電極の他端は、第２の半導体基板の裏面と同一高さに位置するとともに、第２の外部端子として絶縁材から露出したものである。
【０００８】
【発明の実施の形態】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１について詳細に説明する。図１はこの発明の実施の形態１を示す半導体装置の断面図であり、図２は従来の半導体装置の断面図である。
図１において、第１の半導体基板上（第１の半導体基板１）に第１の半導体回路３が形成され、第１の半導体回路内もしくはその周縁部には、第１の電極（または電極群）７が形成されている。
また、第２の半導体基板上（第２の半導体基板２）には、第２の半導体回路４が形成され、第２の半導体回路４の所定位置には、第２の電極（または電極群）８が形成されている。
【０００９】
第１の半導体基板上に第１の半導体回路３を形成する第１の半導体素子５と、第２の半導体基板上に第２の半導体回路４を形成する第２の半導体素子６とは、それぞれの回路形成面同士を対向配置させ、第１の電極と第２の電極とを介して相互接続されている。
また、第１の半導体素子５の第１の半導体回路形成面の反対の面（裏面）から露出し、第２の半導体基板２の方向に垂直に展延して、第２の半導体素子６の第２の半導体回路形成面の反対の面まで達する柱上の貫通電極１２が形成されている。
貫通電極１２の一端は、第１の半導体基板１から露出され、第１の外部端子１０として外部装置と接続可能であり、また、貫通電極１２の他端は、第２の半導体基板２の第２の半導体素子６の第２の半導体回路形成面の反対の面によって構成される平面と略同一な平面から露出され、第２の外部端子１１として、外部装置と接続可能である。
【００１０】
第１の外部端子１０の配線層は、第１の半導体基板１の主面上に形成されており、第１の半導体基板上では、一端が貫通電極１２に接続され、他端が第１および第２の電極のどちらか少なくとも一方に接続する配線層を形成している。
また、第１および第２の半導体基板の回路形成面の反対の面（裏面）と、第２の半導体基板２と略同一平面である貫通電極１２の頭頂部（第２の外部端子１１）と、第１の半導体基板の側面との面以外の面は、絶縁材１３で被覆されている。
【００１１】
一方、従来の半導体装置は図２のように、半導体基板上に１つの半導体回路２２を形成し、半導体基板２１の上下両面を絶縁膜２３で被覆している。貫通電極１２は半導体基板２１を貫通し、露出した貫通電極の両端は突起電極２４としている。
以上のように、従来の半導体装置に対して、本実施の形態の半導体装置は、同様の貫通電極を持つ従来の半導体装置とほぼ同じ体積で、容易に約２倍の半導体回路を搭載することができる。
【００１２】
実施の形態２．
図３は、この発明の実施の形態２を示す半導体装置の断面図である。
なお、図３において前述（図１参照）と同一のものは同一符号を付して詳述を省略する。
上記実施の形態１では、第１の電極７と第２の電極８とを直接接触させることにより、第１の半導体素子５と第２の半導体素子６とを接続させた。本実施の形態では、図３のように、第１の電極７と第２の電極８との間にバンプ電極２０を形成することにより、第１の半導体素子５と第２の半導体素子６とを接続してもよい。
【００１３】
このような接続方法にすることにより、第１の半導体素子５と第２の半導体素子６との接続が容易となる。
また、本実施の形態で、貫通電極１２に接続する配線層を一部利用して、第１の半導体素子５とバンプ電極２０との接続を行うことができる。
なお、バンプ電極２０は、第１の半導体基板側に形成されても、第２の半導体素子側に形成されても、あるいは両側に形成されてもよい。
【００１４】
実施の形態３．
上記実施の形態１および２の半導体装置の製造方法について説明する。
図４〜図５は、従来の半導体装置の製造方法の工程図であり、図６〜図１９は、この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
なお、図４〜図１９において、前述（図１〜図３参照）と同一のものは同一符号を付して詳述を省略する。
例えば、前述の図２のような従来の半導体装置の貫通電極を形成する場合には、図４のように、半導体基板２１にアスペクト比が高く、深い孔２５を形成し、その内壁に絶縁膜２６、さらに、めっきの下地金属２７を被覆させる。
さらに、図５のように、孔２５を埋めるためのめっき２８を施して、貫通電極１２の形成を行っていく。
【００１５】
次に、本実施の形態での貫通電極１２を有する半導体装置の製造方法について説明する。
図６において、まず、所定の電気抵抗を有するＰ型もしくはｎ型の第１の半導体基板上に接続端子部を含む第１の半導体回路３を形成する。
次に、図７において、第１の半導体基板１の第１の半導体回路３の周縁部の位置に所定深さの孔を形成する。
なお、第１の半導体基板１に形成する孔の深さは、半導体素子が実効的に動作している厚さより深く、かつ後述する第１の半導体基板の研削工程で、第１の半導体基板１に与える機械的損傷などがこの実効的な動作をする層（活性層）にまで達しない程度、例えば１０μm程度より深ければよい。
第１の半導体基板１に孔を形成する際、孔を極端に深くすると工程上に様々な困難が発生する。これを回避するためには、孔はできるだけ浅くすることが望ましく、アスペクト比を１〜２程度にできればよい。孔の径を前述のように、１０μm程度を実用的な大きさとして形成する場合、アスペクト比を考慮すると、孔の深さ、言い換えると第１の半導体装置の厚さは１０〜２０μm程度、すなわち、２０μm以下がよい。
【００１６】
次に、図８において、第１の半導体基板上に絶縁膜（例えばＳｉＯ２）３０を堆積する。さらに、図７で形成した孔の底部と、第１の半導体回路３の所定位置にある第１の半導体回路３の接続端子部とに堆積された絶縁膜３０をエッチングにより除去する。
図９において、一端が貫通電極１２に接続する配線となり、後述するめっきの際の下地となる金属膜９を堆積し、配線パターン（接続配線、配線層）９に加工する。このとき加工された金属膜９は、絶縁膜３０を除去した孔底部および孔側壁部にも形成される。
次に、図１０において、レジスト３１を塗布し、写真製版により、図７で形成した孔の上方部を開口した所定厚のフォトレジストパターン（レジスト３１）を形成する。
このとき、レジスト厚は柱状の貫通電極となるめっき厚より若干厚い、例えば５０μm〜１００μm程度にする。
【００１７】
次に、図１１において、半導体基板の導電性を利用して、第１の半導体基板１を陰極として、電気めっきにより、例えばＣｕのような金属をレジストパターン開口部に埋め込む。
このとき、めっきの成長に適した下地となる例えばＣｕのような金属材料を、図９で形成した接続配線９の少なくとも最表面となるように予め形成しておく。
図１２において、予め第２の半導体基板２に、所定の回路（第２の半導体回路４）およびバンプ電極２０を形成し、個片化した第２の半導体素子６を用意する。
図１０で形成したフォトレジスト３１を除去し、第１の半導体基板１に第１の半導体回路３を形成した第１の半導体素子５と、第２の半導体基板２に第２の半導体回路４を形成した第２の半導体素子６とを、回路形成面を対向させて位置合せし、バンプ電極２０を介して第１の半導体素子５と第２の半導体素子６とを接続する。
このとき、第２の半導体素子６は、貫通電極１２となるめっきの柱の内側に載置される。また、第２の半導体素子６はめっきの高さ（厚さ）より厚くてもよく、例えばめっきの高さの１０倍程度の５００μm〜７００μmであってもよい。
【００１８】
次に、図１３において、第１の半導体基板上で、第２の半導体素子６および貫通電極１２となるめっきの柱のすべてを覆うように、例えばエポキシ樹脂のような当初流動性があり、硬化後良好な絶縁材１３で被覆し、硬化させる。
図１４において、第２の半導体素子搭載側から絶縁材（樹脂）１３を、貫通電極（めっきの柱の頭頂部）１２が露出するまで研削する。
このとき、第２の半導体素子６はめっきの柱の高さより厚いため、第２の半導体素子６の裏面が露出することとなる。
図１５において、第２の半導体素子側に接着層３３を介して支持体３２を貼り、第１の半導体基板の裏面（第１の半導体回路形成面の反対の面）から、貫通電極底部または孔底部に堆積した接続配線９の背面が露出するまで研削加工を行う。
【００１９】
図１６のように、必要に応じて、第１の半導体基板裏面の機械研削による損傷部除去のために半導体基板自体を所定量だけエッチング除去する。
また、図１７のように、貫通電極底部の配線層９あるいは貫通電極底部自体の機械研削痕除去のために、この部分を所定量だけエッチング除去する。
なお、この第１の半導体基板１のエッチング除去や貫通電極底部のエッチング除去については、いずれか一方を省略することも、両方とも省略することも可能で、外部端子として用いることができ、さらにこれらの工程順を入れ替えることも可能である。
図１８において、接着層３３とともに支持体３２を剥がし、前述の図３のような、貫通電極を有する半導体装置が形成される。
なお、貫通電極の第１の半導体基板回路１からの高さは、アスペクト比が小さくして決定する方が望ましい。しかし、あまり小さくすると総厚が薄くなってしまい、半導体基板（第１の半導体基板１の厚さと第２の半導体基板の厚さとの合計）自体の曲げ剛性が低下してしまう。したがって、実用的に厚く塗布したレジスト３１が開口し、この部分をめっきで埋め込むことが可能である限界厚さが５０μm〜１００μm程度であるとすると、半導体装置の総厚は１００μm程度またはそれ以下であることがよい。
【００２０】
なお、図１９において、図１３の絶縁材１３の被覆の前に、第１の半導体基板１、第２の半導体基板２および貫通電極１２に非導電ペースト（ＮＣＰ：ＮｏｎＣｏｎｄｕｃｔｉｖ Ｐａｓｔｅ）をプリコートして、フリップチップボンディング（フリップチップ接合）（ＦＣＢ：Ｆｌｉｐ Ｃｈｉｐ Ｂｏｎｄｉｎｇ）後、樹脂などの絶縁材１３で被覆することにより、非導電ペーストによる強度と信頼性とを向上させることができる。
この場合、非導電ペーストの他に、非導電フィルム（ＮＣＦ：Ｎｏｎ Ｃｏｎｄｕｃｔｉｖ Ｆｉｌｍ）、異方導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖ Ｐａｓｔｅ）、異方導電フィルム（ＡＣＦ：Ａｎｉｓｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖ Ｆｉｌｍ）を用いても同様の効果を得ることができる。
【００２１】
従来の半導体装置を製造する場合、貫通電極の形成では、アスペクト比が高く、深い孔２５のエッチングと、孔２５への被覆性の良い絶縁膜２６およびめっきの下地金属２７の堆積は困難であった。
また、深い孔２５では、空洞形成の起こらない穴埋めめっきが困難なだけでなく、孔側壁部からも成長が行われるため、めっき液の流動性が良く、かつ電解集中しやすい孔上部の成長速度が早いことにより、空洞を発生させない穴埋めめっきは困難であった。
【００２２】
本実施の形態のような工程によって貫通電極を有する半導体装置を形成することにより、従来の貫通電極形成のための深い孔の形成や、その側壁への被覆性の良い絶縁膜の形成、電気めっきによる孔の穴埋め時に孔側壁や、特にその孔上部からのめっき成長による孔中央部付近のめっきの空洞を抑制するための困難な技術を用いることがない。
本実施の形態では、アスペクト比の低い孔の形成を行い、また、先に電気めっきにより孔底部からのめっき成長のみで貫通電極を立てた後、貫通電極周囲を絶縁材で覆うことにより、被覆の難しい電極側壁主要部の絶縁膜を堆積することなく、かつ、孔側壁部にめっきの陰極となる金属膜を堆積することなく、空洞の生じない貫通電極を簡単に形成することができる。
また、従来のほぼ２倍の集積度の半導体装置を容易に形成することができる。
【００２３】
実施の形態４．
図２０および図２１はこの発明の実施の形態４を示す半導体装置の断面図である。
なお、図２０および図２１において、前述（図１〜図１９参照）と同一のものは同一符号を付して詳述を省略する。
図２０および図２１において、第１の半導体基板１において、第１の半導体基板１の周縁部以外（第２の半導体素子との対向する領域内）に第１の半導体基板内を貫通した新たな第１の外部端子４４を設ける。
図２０では、第１の外部端子４４がバンプ電極２０を介して第２の半導体素子６に接続されており、また、図２１では、接続配線９を介して第１の半導体素子５（第１の半導体回路３）に接続されている。
このように、半導体装置は第１の外部端子１０、４４を通じて第１および第２の半導体回路とさまざまな接続方法が可能であり、設計の自由度を向上させることができる。
【００２４】
実施の形態５．
上記実施の形態４に示した半導体装置の製造方法について説明する。
図２２〜図２８は、この発明の実施の形態５を示す半導体装置の製造方法の工程図である。
なお、図２２〜図２８において、前述（図１〜図２１参照）と同一のものは同一符号を付して詳述を省略する。
図２２において、所定の電気抵抗を有するＰ型もしくはｎ型の第１の半導体基板上に第１の半導体回路３を形成する。さらに、回路形成部は、予め、所定の孔形成部と接続部（電極部）との位置を除いて絶縁膜３０で覆われている。
【００２５】
次に、図２３において、絶縁膜３０の上面にさらに第１の絶縁膜４０を堆積し、所定厚のレジスト３１を形成し、孔形成部を除去する。
図２４において、第１の絶縁膜４０をマスクとし、第１の半導体基板１の２箇所の孔形成部に所定深さの孔をそれぞれ形成する。
次に、図２５において、第１の絶縁膜４０の上面に第２の絶縁膜４０を堆積する。さらに、エッチングにより、孔の底部および第１の半導体回路３の所定位置にある接続部（電極）の全ての絶縁膜と、接続配線９となる部分の第２の絶縁膜４０とを除去する。
図２６において、第１の半導体基板１の上面にめっきの下地となる金属膜９を堆積する。さらに、金属膜９または第１の半導体基板１を陰極として、孔、接続部および配線層９を含む第１の半導体基板の上面に対して電気めっきを行い、めっき金属４２を成長させる。
【００２６】
次に、図２７において、全面に成長した金属を第２の絶縁膜４０が露出するまでめっき金属４２を化学的機械研磨法（ＣＭＰ）によって研削する。
このとき、第２の絶縁膜面より凹状になっている孔、接続部、配線層９の金属部分が残留する。
図２８において、研削面に貫通電極形成部を開口したレジストパターン３１を形成し、第１の半導体基板１を陰極として、電気めっきにより、金属をレジストパターン開口部に埋め込む。
以降、図１２〜図１８までの工程と同様に、第１の半導体素子１と第２の半導体素子６とを接続して、前述の図２０および図２１のような、貫通電極を有する半導体装置が形成される。
このように、従来のように困難な技術を用いることなく、貫通電極を形成でき、従来のほぼ２倍の集積度で、複数の外部端子を有する半導体装置を容易に形成することができる。
なお、ここではいわゆるデュアルダマシンの応用として示したが、フォトエッチングによる金属膜パターン形成と、孔部分の穴埋めっきとを用いても同様な構造の半導体装置を形成することができる。
【００２７】
実施の形態６．
図２９はこの発明の実施の形態６を示す半導体装置の断面図である。
なお、図２９において、前述（図１〜図２８参照）と同一のものは同一符号を付して詳述を省略する。
図２９において、第１の半導体基板１の第１の外部端子側の面に露出した半導体に絶縁膜（裏面絶縁膜）６０を設けることにより、半導体装置が電気的・化学的に安定したものとなり、信頼性を向上させることができる。
【００２８】
実施の形態７．
上記実施の形態６に示した裏面絶縁膜６０の形成方法について説明する。
図３０〜図３２は、この発明の実施の形態７を示す裏面絶縁膜６０の形成方法の工程図である。
なお、図３０〜図３２において、前述（図１〜図２９参照）と同一のものは同一符号を付して詳述を省略する。
図３０において、図１６の工程と同様に、第１の半導体基板裏面の機械研削による損傷部除去のため半導体基板自体を所定量だけエッチング除去する。
次に、図３１において、電源７２の一方を溶液中７１の第１の半導体基板１に接続し、他方を第１の半導体基板１の第１の外部端子の露出面側に対向させて配置した電極（対向電極）７０を接続して、第１の半導体基板１に通電させる。第１の半導体基板１に通電させると、第１の半導体基板自体が露出した部分のみが陽極酸化し、裏面絶縁膜６０が形成される。
なお、電極７０を第１の外部端子の露出面側に対向させたが、必ずしも対向させる必要はない。
【００２９】
図３２において、第１の外部端子１０が形成される部分の接続配線９を除去し、貫通電極底部を露出させる。
このように、比較的簡単に、選択的に、すなわち、貫通電極底部を除く第１の半導体基板自体の露出部分のみに、裏面絶縁膜６０を形成することができる。
また、同様に、電着塗装の原理により、絶縁性の有機膜を選択的に形成することもできる。
なお、半導体工程で一般的に用いられる絶縁膜の堆積と、電極部のエッチング除去による製造方法を用いることが可能であることはいうまでもない。
【００３０】
実施の形態８．
図３３はこの発明の実施の形態８を示す半導体装置の断面図である。
なお、図３３において、前述（図１〜図３２参照）と同一のものは同一符号を付して詳述を省略する。
図３３において、第１および第２の外部端子のどちらか少なくとも一方に突起電極８０、８１（第１の突起電極８０、第２の突起電極８１）を形成することにより、外部端子を介しての接続性を向上させることができる。
【００３１】
実施の形態９．
上記実施の形態８に示す第２の突起電極８１の形成方法について説明する。
図３４〜図３７は、この発明の実施の形態８を示す第２の突起電極８１の形成方法の工程図である。
なお、図３４〜図３７において、前述（図１〜図３３参照）と同一のものは同一符号を付して詳述を省略する。
図３４において、図１４の工程と同様に、第２の半導体素子搭載側から絶縁材１３を、貫通電極１２が露出するまで研削する。
次に、図３５において、電源７２の一端を電気めっき液９０中の第１の半導体基板１に接続し、他端を貫通電極１２の露出面に対向配置された電極７０を接続し、電極７０を陽極、第１の半導体基板１を陰極にして、露出した貫通電極頭頂部を下地として電気めっきを行い、第２の突起電極８１を形成する。
なお、電極７０を貫通電極１２の露出面側に対向配置させたが、必ずしも対向させる必要はない。
【００３２】
次に、図３６において、図１５と同様に、第２の半導体素子側に接着層３３を介して支持体３２を貼り、第１の半導体基板１の裏面から、貫通電極底部または孔底部に堆積した接続配線９の背面が露出するまで研削加工を行う。
図３７において、第１の半導体基板自体を所定量だけエッチング除去する。
図３５の段階では、導通がある第１の半導体基板１〜貫通電極１２がすべて電気的に短絡しているため、以上のような電気めっきの工程を挿入することにより、第２の外部端子上にのみ簡単に突起電極を形成することができる。
【００３３】
実施の形態１０．
上記実施の形態８に示す第１の突起電極８０の形成方法について説明する。
図３８〜図４１は、この発明の実施の形態８を示す第１の突起電極８０の形成方法の工程図である。
なお、図３８〜図４１において、前述（図１〜図３７参照）と同一のものは同一符号を付して詳述を省略する。
図３８において、図１５または図１６に示す工程のように、貫通電極底部の下地金属層を除去した後、図３９において、貫通電極底部に露出した金属を下地として、無電解めっき液９１中で、無電解めっきにより、貫通電極底部に露出した金属のみに第１の突起電極８０を形成する。
【００３４】
また、図４０において、前述の図３７の工程後、貫通電極底部の下地金属層を除去し、図４１において、図３９と同様に無電解めっきにより、貫通電極部に第１の突起電極８０を形成することもできる。
例えば、貫通電極１２がＣｕにより構成されている場合、無電解Ｎｉめっきなどによって選択的に成長する性質、すなわち、貫通電極底部に露出した金属（Ｃｕ上）のみに無電解めっき皮膜（例えばＮｉ）が成長する性質を利用することで、簡単に突起電極を形成することができる。
【００３５】
実施の形態１１．
図４２は、この発明の実施の形態１１を示す半導体装置の断面図である。
なお、図４２において、前述（図１〜図４１参照）と同一のものは同一符号を付して詳述を省略する。
図４２に示す半導体装置は、前述までに示した半導体装置を複数積層したものである。
図４２では、半導体装置を垂直方向に２つ積層しており、第１の突起電極８０と、第２の突起電極８１とを接続することにより半導体装置が積層されている。
また、上部の半導体装置の第１の突起電極側の面と、下部の半導体装置の第２の突起電極側の面とには、樹脂１１０による層が形成され、第１および第２の突起電極が接続されている。
【００３６】
このように、半導体装置を複数積層することにより、集積度が向上するとともに伝送路が短くできるため、動作速度を向上させることができる。
なお、貫通電極位置を同一にしておけば、個々の半導体素子は異なるものであってもよい。
また、図４２では、半導体装置の上下にバンプ電極（第１および第２の突起電極）を形成した例で示したが、一方のみでも何ら機能上の差はない。
【００３７】
実施の形態１２．
図４３は、この発明の実施の形態１２を示す半導体装置の断面図である。
なお、図４３において、前述（図１〜図４２参照）と同一のものは同一符号を付して詳述を省略する。
図４３に示す半導体装置は、前述までに示した半導体装置を垂直方向に２つ積層しており、各第１の突起電極８０を接続することにより半導体装置が積層されている。
また、上部および下部の半導体装置の第１の突起電極側の面には、樹脂１１０による層が形成され、上部および下部の半導体装置の第１の突起電極が接続されている。
【００３８】
図４３のように、第１の外部端子同士を接続して一体化したものは、第１の半導体基板１においてその裏面から第１の半導体回路（活性層）３までの距離が短くそれだけ外乱などの影響を受けやすい。また、機械的にもどちらかといえばより脆弱なため、この面同士を対向させて接続することにより保護作用も得られる。
さらにこの場合、この保護作用のために第１の半導体基板裏面に形成する絶縁膜の形成を省略しても、この面同士の対向接続による保護作用により、同等の信頼性を得ることができる。
【００３９】
実施の形態１３．
図４４および図４５は、この発明の実施の形態１３を示す半導体装置の断面図である。
なお、図４４および図４５において、前述（図１〜図４３参照）と同一のものは同一符号を付して詳述を省略する。
図４４および図４５は、前述の実施の形態４における第１の外部端子を追加した半導体素子を積層したものであり、図４４は、第１の突起電極同士を接続して一体化したものであり、図４５は、第２の突起電極同士を接続して一体化したものである。
【００４０】
このような接続関係により、図４４のように第１の半導体素子５の裏面同士を対向させて接続した場合、一体化したこれらの半導体素子相互の接続において端子数が多く伝送路も短くなることで、一体化した半導体素子内部での大規模かつ高速な信号処理が必要な場合に有効となる。
また、図４５のように、第２の半導体素子６の裏面同士を対向させて接続した場合、第１の半導体素子５の裏面同士を接続した図４４に比べ、一体化した半導体装置は、外部との接続端子を多く取れることから、外部との大規模な信号処理が必要な用途に有効となる。
【００４１】
実施の形態１４．
図４６〜図４９は、この発明の実施の形態１４を示す半導体装置の断面図である。
なお、図４６〜図４９において、前述（図１〜図４５参照）と同一のものは同一符号を付して詳述を省略する。
図４６および図４７において、第２の半導体素子６の裏面（第２の半導体基板２の裏面）が絶縁材１３で覆われており、図４６に示す半導体装置は、貫通電極１２や第２の半導体素子６の側面を覆う絶縁材１３で、第２の半導体素子６の裏面も同時に被覆したものである。また、図４７に示す半導体装置は、貫通電極１２や第２の半導体素子６の側面を覆う絶縁材１３を被覆させる工程と、第２の半導体素子６の裏面を絶縁膜１４０で被覆させる工程とを、別の工程で行ったものである。
【００４２】
このように、第２の半導体素子６の裏面を絶縁材（絶縁膜）で被覆することにより、電気的に安定するだけでなく、一般に絶縁材１３は保護の機能も兼ね備えるため、化学的、機械的に耐性が向上することで信頼性が増す。
なお、図４７のように、別工程で被覆する場合、この時の絶縁材１３は同じ材質であっても、異なっていてもよい。
また、図４６および図４７の半導体装置についても同様に、図４８および図４９のように、表裏いずれか、または両方にバンプ電極（第１および第２の突起電極）を形成してもよい。第１および第２の突起電極形成による効果は、前述と同様である。
【００４３】
実施の形態１５．
図５０〜図５５は、この発明の実施の形態１５を示す半導体装置の断面図である。
なお、図５０〜図５５において、前述（図１〜図４９参照）と同一のものは同一符号を付して詳述を省略する。
図５０は、前述の実施の形態１４で絶縁被覆された第２の半導体素子裏面の領域に配線層１５０を形成した半導体装置を示す。配線層１５０は１層である必要は無く、層間絶縁膜を介して２層以上形成することができる。電極形成部を除く、配線層１５０の上面には保護膜１５１が形成されている。この保護層１５１は露出する配線材の性質によっては省略することができる。
配線層１５０の上面の所定位置は、電極（ランド）１５２が形成されている。
また、図５１では、電極１５２の配置位置を複数にするような絶縁膜パターンで決定することにより、再配線（配線層）１５０の一部を複数の外部端子として使用することができる。
【００４４】
図５２〜図５４のように、第２の半導体素子裏面に配線層１５０を形成し、さらに、電極形成部を除く配線層上面には保護膜１５１を形成する。電極形成部には電極１５２を形成し、第１の半導体基板１の裏面の研削加工、エッチング除去を行い、無電解めっきによりバンプ電極（第１の突起電極８０）を形成する。図５５のように、電極１５２にはんだボール１６０を形成してもよい。
【００４５】
このように、第２の半導体素子６の裏面側を電極（外部端子）として有効に利用することができるため、上部に露出した貫通電極頭頂部の大きさに制約されることなく、大きな電極を配置することができる。
また、電極の配置の自由度を向上させることができ、電極数（外部端子数）も多く取ることができる。
また、集積度が向上するとともに、設計の自由度を増すことができる。
なお、ここでは、実施の形態１４の図４６に対応する形態で示したが、図４７にも同様な構造を施しても、同様な効果を得ることができる。
【００４６】
実施の形態１６．
上記実施の形態１４の図４６に示す半導体装置の製造方法について説明する。
図５６〜図５９は、この発明の実施の形態１６を示す半導体装置の製造方法の工程図である。
なお、図５６〜図５９において、前述（図１〜図５５参照）と同一のものは同一符号を付して詳述を省略する。また、製造工程において、前述の図６〜図９、図１５〜図１８に示す工程は同一であるため説明を省略し、図１０〜図１４に対応する説明を行う。
図５６において、後に接続する第２の半導体素子６の厚さよりも厚いレジストパターン３１を孔形成部に開口する。
【００４７】
次に、図５７において、第１の半導体基板１を陰極として、電気めっきにより、電極材（貫通電極）１２をレジストパターン開口部に埋め込む。
埋め込む際、接続する第２の半導体素子６の裏面よりも高く、かつレジスト厚より低く電極材をめっきする。
図５８において、搭載時の第２の半導体素子６の裏面よりも、めっきした電極材の柱（貫通電極）１２が高くなるように、第２の半導体素子６は予め薄く加工し、バンプ電極２０を介して第１の半導体素子５と接続する。
図５９において、樹脂やガラスなどの絶縁材１３で被覆し、硬化させ、形成された貫通電極１２の頭頂部が露出するまで研削加工を行う。
【００４８】
このとき、第２の半導体素子６の厚さはめっきされた貫通電極の高さよりも薄いため、絶縁材１３は、貫通電極１２の側面とともに、第２の半導体素子６の裏面にも被覆される。
このように、レジスト厚、めっきの高さ、搭載する半導体素子の厚さを変えるだけで、実施の形態３に示された各工程をそのまま利用し、簡単に第２の半導体素子６の裏面を絶縁被覆することができる。
【００４９】
実施の形態１７．
上記実施の形態１４の図４６および図４８に示す半導体装置の製造方法について説明する。
図６０〜図６３は、この発明の実施の形態１７を示す半導体装置の製造方法の工程図である。
なお、図６０〜図６３において、前述（図１〜図５９参照）と同一のものは同一符号を付して詳述を省略する。また、製造工程において、前述の図６〜図９、図１５〜図１８に示す工程は同一であるため説明を省略し、図１０〜図１４に対応する説明を行う。
【００５０】
図６０において、予め所定の厚さに研削した第２の半導体素子６を所定の位置に、バンプ電極２０および所定の電極（第１の電極７）を介して接続する。
次に、図６１において、例えば感光性ポリイミドのような当初流動性があり、塗布後に感光性を有し、マスクを介した露光によってパターン形成が可能で、さらに硬化後良好な絶縁膜１３となる材料を、第２の半導体素子６の厚さより厚く塗布する。
第２の半導体素子全体を絶縁膜１３で覆った後、露光・現像により、孔部分を開口し、硬化させる。
図６２において、開口部に第１の半導体基板１を陰極とし、接続配線層９を下地として第２の半導体素子６の厚さより高く、電気めっきにより導電材を埋め込み、導電材の柱（貫通電極）１７０を形成する。
図６３において、このとき、電気めっき工程で感光性ポリイミド面より突出させてバンプ電極としてもよく、この場合には、別途バンプ電極を形成する工程を省略することができる。
【００５１】
この後、必要に応じて、第２の半導体素子６の裏面側から感光性ポリイミドを研削して貫通電極となる導電材の柱１７０の頭頂部を露出させ、頭頂部と、感光性ポリイミド表面を同一の平坦面としてもよい。このとき、第２の半導体素子６はめっきの柱より薄いため、第２の半導体素子裏面にポリイミド膜が絶縁膜１３として残留する。
このように、第２の半導体素子搭載の後に、第２の半導体素子厚より厚いめっきの柱を形成することができるので、第２の半導体素子６の搭載、位置合わせが簡単になる。
【００５２】
実施の形態１８．
図６４〜図６６は、この発明の実施の形態１８を示す半導体装置の製造方法の工程図である。
なお、図６４〜図６６において、前述（図１〜図６３参照）と同一のものは同一符号を付して詳述を省略する。また、製造工程において、前述の図６〜図１８に示す工程は同一であるため説明を省略し、図１４と図１５との工程の間に以下に説明する工程を追加する。
図６４において、図１４と同様に、絶縁材１３を研削して貫通電極頭頂部を露出させる。
【００５３】
次に、図６５において、例えば感光性ポリイミドのような当初流動性があり、塗布後に感光性を有し、マスクを介した露光によってパターン形成が可能で、さらに硬化後良好な絶縁膜となる材料１８０を、第２の半導体素子６の裏面に一定膜厚で塗布する。
図６６において、塗布した材料１８０が感光性を有する絶縁膜の場合は、露光・現像により、露出した貫通電極頭頂部を開口し、熱硬化によって絶縁膜とする。また、感光性の無い場合は、別途フォトレジストによりパターン形成し、エッチングする。
このようにして得られたものは、信頼性の高い良好な絶縁膜となる。
【００５４】
また、ここでは絶縁膜として感光性ポリイミドを用いたが、化学的気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの成膜技術による堆積と、フォトレジストとを用いたエッチングによるパターン形成といった半導体工程で良く知られた技術を用いることにより、さらに微細加工性と信頼性とのよいものとなる。
また、微細加工性においては若干落ちるがスクリーン印刷といったやはりよく知られた手法を用いて簡単に形成することができる。また、この手法を（金属）配線と層間絶縁膜、保護膜に適用して、第２の半導体素子６の裏面に再配線や新たな外部端子を簡単に形成することができる。
さらにこの手法は、前述の実施の形態１６において再配線などを形成する場合にも適用することができる。
【００５５】
図９３、図９４は、この発明の実施の形態１８を示す半導体装置の製造方法の工程図である。
この絶縁膜の形成は、図９３および図９４に示すように、第１の半導体基板に通電することによって、少なくとも共通である接地電位によって第１の半導体基板１〜貫通電極１２〜バンプ電極２０を介して第２の半導体素子６に電気的に接続していることから、第２の半導体素子６の裏面に電着塗装と同様な方法によって、例えばポリイミド系の材料などを絶縁膜１８２として選択的に被着することができる。
また、この方法と同様に、陽極酸化によっても絶縁膜を形成することができる。
さらに、これらの方法は、第１の半導体基板１を研削し、支持体を引き剥がした後、実施の形態７による同様な絶縁膜形成（裏面絶縁膜６０）を同時に行うこともできる。
【００５６】
実施の形態１９．
図６７は、この発明の実施の形態１９を示す半導体装置の断面図であり、図６８〜図７２は、この発明の実施の形態１９を示す半導体装置の製造方法の工程図である。
なお、図６７〜図７２において、前述（図１〜図６６参照）と同一のものは同一符号を付して詳述を省略する。
図６７に示す半導体装置は、第１の半導体基板１として、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板と呼ばれる基板を用いている。
ＳＯＩ基板は、半導体基板母材（半導体）１９０の上層に絶縁膜（埋め込み絶縁膜）１９１と、さらにその上層に極薄の半導体膜（活性層）を有する基板である。
【００５７】
このＳＯＩ基板（第１の半導体基板）１を用いた半導体装置の製造方法は、前述の実施の形態３で示した方法とほぼ同じである。
次に、ＳＯＩ基板１を用いた半導体装置の製造方法について説明する。
図６８において、第１の半導体基板としてＳＯＩ基板を用い、ＳＯＩ基板の極薄の半導体膜と、埋め込み絶縁膜１９１とを超えて半導体基板母材１９０まで達する孔を形成する。
次に、図６９において、図８および図９の工程と同様に、ＳＯＩ基板上面に絶縁膜を堆積し、エッチングにより孔底部と電極部との絶縁膜を除去して、接続配線９を形成する。
図７０において、図１０および図１１の工程と同様に、レジスト開口部に電気めっきにより貫通電極材を埋め込む。このとき、孔底部は、ＳＯＩ基板母材１９０にまで達しているため、ＳＯＩ基板母材（半導体）の導電性を利用してめっきすることができる。
【００５８】
次に、図７１において、図１２〜図１４の工程と同様に、第２の半導体素子６を載置し、絶縁材１３で被覆した後、貫通電極頭頂部が露出するまで研削加工する。なお、図７１では、ＳＯＩ基板母材１９０を陰極として、めっきによりバンプ電極（第２の突起電極）８１を形成している。
図７２において、第２の半導体基板２の裏面に接着層３３を介して支持体３２を接着させ、ＳＯＩ基板１の裏面側の貫通電極底部が露出するまで、ＳＯＩ基板１の裏面に残留した半導体基板母材１９０のみをエッチングにより除去する。
このとき、埋め込み絶縁膜上に極薄の半導体膜が形成されていて半導体基板母材１９０は最終的に無くなる。したがって、半導体回路の設計と半導体回路の製造工程とを適切に行うことで、半導体基板と貫通電極との短絡がおこらず、接続配線形成前の絶縁膜の堆積の工程と、孔底部の除去工程を省略することができる。
【００５９】
また、貫通電極材の電気めっきは、この時点で除去されていない半導体基板母材１９０の導電性を同じように利用できるため特殊な工程は必要ない。
さらに半導体基板母材研削後の半導体基板母材のエッチング除去は、埋め込み酸化膜（絶縁膜）１９１で除去が自動的に停止するため、エッチング量の制御が不要となる。
このように、ＳＯＩ基板は、埋め込み酸化膜１９１があらかじめ形成されているため、改めて絶縁膜を形成する必要が無く、電気的な安定性がよく信頼性の高い半導体装置を製造することができる。
なお、ここでは実施の形態１〜１３において、第１の半導体基板１をＳＯＩ基板で置きかえる例を示したが、実施の形態１４〜１８においても同様に置きかえることができる。
また、ここでは、半導体基板中に埋め込み酸化膜１９１を形成した、いわゆる埋め込み酸化型ＳＯＩ基板について説明したが、半導体基板表面に予め酸化膜を形成し、これを別の半導体基板に高温で貼り付け、一方の半導体基板を所定厚まで研削した、いわゆる貼り合わせ型ＳＯＩ基板を用いてもよい。
さらにここでは、第１の半導体基板としてＳＯＩ基板を用いる例をもって示したが、絶縁基板上に薄膜トランジスタを形成した、いわゆるＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板の裏面に導電層を形成し、この導電層に達するように孔を形成し、この導電層に通電することで貫通電極をめっきし、最終的にこの導電層を除去することで、同一構造同一作用の半導体装置が得られる。
【００６０】
実施の形態２０．
図７３は、この発明の実施の形態２０を示す半導体装置の断面図である。
なお、図７３において、前述（図１〜図７２参照）と同一のものは同一符号を付して詳述を省略する。
図７３において、ＳＯＩ基板１に形成した第１の半導体素子５の裏面に露出した埋め込み絶縁膜背面に、配線層１５０を形成する。
この配線層１５０は、半導体工程で良く用いられる手法を用いて再配線するもので、絶縁膜１９１により簡単に再配線することができる。
また、このＳＯＩ基板１の半導体基板母材１９０を裏面研削する際に、貫通電極底部が露出する時点で研削を停止せず、半導体基板母材１９０を完全に除去して埋め込み酸化膜背面（絶縁膜背面）が露出するまで研削すると、段差がない絶縁体１９１の面が得られるために、さらに簡単に配線層１５０を形成することができる。
さらに、この配線層１５０に突起電極８０を形成してもよい。
【００６１】
実施の形態２１．
図７４および図７５は、この発明の実施の形態２１を示す半導体装置の断面図である。
なお、図７４および図７５において、前述（図１〜図７３参照）と同一のものは同一符号を付して詳述を省略する。
図７４は、実施の形態４と実施の形態１９とを組み合わせた半導体装置であり、図７５は、実施の形態４と実施の形態２０とを組み合わせた半導体装置である。
【００６２】
図７４において、ＳＯＩ基板１の埋め込み酸化膜（絶縁膜）１９１の背面を、配線で迂回させずに第１の外部端子として利用できるため、電送路が最短で、端子数を増加させることができる。
さらに、このＳＯＩ基板１を用いると、第１の半導体回路３を形成した極薄の半導体層と埋め込み酸化膜１９１との合計厚さは依然として薄いため、孔形成のエッチング深さは極めて浅くでき、孔部分の導電材埋め込みは、めっきによらず接続配線９の成膜によって埋め込めるため、製造が簡単で、微細な端子を多数形成させることができる。
なお、図７５のように、ＳＯＩ基板１の裏面に配線層１５０を形成し、突起電極８０を形成してもよい。
【００６３】
実施の形態２２．
図７６および図７７は、この発明の実施の形態２２を示す半導体装置の断面図である。
なお、図７６および図７７において、前述（図１〜図７５参照）と同一のものは同一符号を付して詳述を省略する。
図７６に示す半導体装置は、第２の半導体基板２（第２の半導体素子６）として、ＳＯＩ基板あるいは、絶縁基板上に形成された薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いる。
図７７に示す半導体装置は、図７４に示す半導体装置の第２の半導体基板２として、ＳＯＩ基板を用いる。
したがって、前述の実施の形態１〜１３と、第１の半導体基板１としてＳＯＩ基板を適用した実施の形態とにおいて、予め絶縁層が存在する基板を用いることにより、第２の半導体素子６の裏面に絶縁膜を形成せずに、より簡単に、第２の半導体素子６の裏面を絶縁材（絶縁膜）で被覆した実施の形態１４と同様に、電気的に安定し、化学的、機械的に耐性が向上することで信頼性を増すことができる。
【００６４】
この場合の半導体装置の製造方法は、実施の形態３において、図１２の工程で第２の半導体素子６としてＳＯＩ基板を用いたものか、あるいは絶縁基板上に形成した薄膜トランジスタを用いる。
また、図１４の工程において、第２の半導体素子６の絶縁材背面が露出するまで研削加工する。
【００６５】
実施の形態２３．
図７８および図７９は、この発明の実施の形態２３を示す半導体装置の断面図である。
なお、図７８および図７９において、前述（図１〜図７７参照）と同一のものは同一符号を付して詳述を省略する。
図７８は、図７６に示した半導体装置において、第２の半導体素子裏面に露出した絶縁材背面に配線層１５０を形成し、背面を外部端子の配置領域として利用する。
図７８のように、配線層１５０の上面に、バンプ電極（第２の突起電極８１）を形成してもよい。
したがって、集積度を向上させ、接続端子数を増加させることを、絶縁膜形成工程の追加なしに行うことができる。
なお、図７９のように、図７７に示す半導体装置の第１の半導体素子裏面にも配線層１５０を形成してもよい。
【００６６】
実施の形態２４．
図８０および図８１は、この発明の実施の形態２４を示す半導体装置の断面図である。
なお、図８０および図８１において、前述（図１〜図７９参照）と同一のものは同一符号を付して詳述を省略する。
図８０は、図４６に示した半導体装置の第２の半導体素子６の裏面に形成した再配線（配線層１５０）を介して、第３の半導体素子２４０を積層する。第３の半導体素子２４０は、第２の半導体素子６と同一構造をとる。
図８１は、図７９に示した半導体装置の第２の半導体素子６の裏面に形成された再配線（配線層１５０）を介して、ＳＯＩ基板またはＴＦＴ基板で形成された第３半導体素子２４０および第４の半導体素子２４４を順次積層する。第３および第４の半導体素子２４０、２４４は、第２の半導体素子６と同一構造をとる。図８１では、表裏両面にバンプ電極（突起電極８０、８１）が形成されている。
このように、同じ構造を繰り返すことにより、複数の半導体素子を積層することができ、これにより集積度の向上を図ることができる。
【００６７】
実施の形態２５．
図８２〜図８６は、この発明の実施の形態２５を示す半導体装置の製造方法の工程図である。
なお、図８２〜図８６において、前述（図１〜図８１参照）と同一のものは同一符号を付して詳述を省略する。
図８２〜図８６に示す製造方法は、実施の形態２４に示す半導体装置を製造する方法であり、実施の形態１６〜１８、あるいは実施の形態２２、２３の再配線形成において、第３の半導体素子２４０に形成したバンプ電極位置にこれと接続する端子を形成し、以下実施の形態１６〜１８と同じ方法を繰り返し、貫通電極１２を上方に延長するものである。
【００６８】
図８２において、第１および第２の半導体素子５、６はＳＯＩ基板を用いる。
図８３において、研削により、第２の半導体基板裏面の絶縁層と、貫通電極頭頂部を露出させる。
図８４において、第２の半導体基板２に再配線を施し、貫通電極形成部を開口したレジストパターン３１を形成する。そして、第１の半導体基板１を陰極として、電気めっきにより、延長させる貫通電極１２を埋め込む。
図８５において、レジスト３１を除去し、ＳＯＩ基板からなる第３の半導体素子２４０を載置し、絶縁材１３を被覆させる。
図８６において、図８３の工程と同様に研削加工して、延長した貫通電極頭頂部と第２の半導体基板裏面の絶縁層を露出させる。
【００６９】
さらに第４の半導体素子以降を積層する場合には、図８２から図８６までの工程を繰り返す。
最後に、第１の半導体基板裏面を研削し、貫通電極底部を露出させる。このとき、表裏にバンプ電極（突起電極）を形成してもよい。
貫通電極１２の延長は、実施の形態１７、１８に示された方法でも同様に可能である。
このような方法により、集積度を向上させる半導体装置を製造することができる。
【００７０】
実施の形態２６．
図８７は、この発明の実施の形態２６を示す半導体装置の断面図である。
なお、図８７において、前述（図１〜図８６参照）と同一のものは同一符号を付して詳述を省略する。
図８７は、前述の実施の形態１〜２５による構造を複合して積層した半導体装置を示し、実施の形態８の図３３に示した半導体装置２６０と、実施の形態１５の図５５に示した半導体装置２６１とを積層した半導体装置を示す。
図８７では、図３３に示した半導体装置２６０を２個と、図５５に示した半導体装置を１個とで、積層したものを示したが、前述の実施の形態１〜２５で示した半導体装置のどれをどの順に何個積層してもよい。これにより、多様な半導体装置による極めて大規模な積層が可能となる。
【００７１】
実施の形態２７．
図８８および図８９は、この発明の実施の形態２７を示す半導体装置の断面図である。
なお、図８８および図８９において、前述（図１〜図８７参照）と同一のものは同一符号を付して詳述を省略する。
図８８に示す半導体装置は、１枚の第１の半導体基板上に複数の第２の半導体素子６を平面的に搭載する半導体モジュールである。
図８９に示す半導体装置は、第１の半導体基板上に、互いに独立した第１の半導体回路群を形成し、その各々に第２の半導体素子を載置している。図８９において、「Ａ」の部分で切断し、個片化すると、図１、３などに示した半導体装置となる。
このような半導体装置は、実施の形態３で示した製造方法によって同様に得られるものあり、これにより大規模な集積化が可能となる。
【００７２】
実施の形態２８．
図９０は、この発明の実施の形態２８を示す半導体装置の断面図である。
図９０は、実施の形態２７に示した半導体モジュール２９０に、実施の形態２５の積層構造により第３の半導体素子群２９１を組み合わせた半導体装置で、これにより平面と積層の複合した大規模な半導体モジュールとなる。
【００７３】
実施の形態２９．
図９１は、この発明の実施の形態２９を示す半導体装置の断面図である。
図９１は、実施の形態２７、２８で示した半導体モジュールの第１の半導体基板１と、反対側に露出した接続端子に、実施の形態１〜１０、実施の形態１４〜２３の半導体装置または実施の形態１１〜１３、実施の形態２６の積層した半導体装置を接続したもの（図４２〜４５、８７の積層構造を複合したもの）で、極めて大規模な複合型の半導体モジュールとなる。
【００７４】
実施の形態３０．
図９２は、この発明の実施の形態３０を示す半導体装置の断面図である。
なお、図９２において、前述（図１〜図９１参照）と同一のものは同一符号を付して詳述を省略する。
図３０は、第１の半導体基板１に第１の半導体回路３を形成しない場合で、集積度は前述までのものに比べて劣るものの、構造が単純であって製造工程が短いために、歩留まりが良く、安価な半導体装置を得ることができる。
さらに、第１の半導体基板１に代えて金属板を用いても同様の構造を得ることができる。
また、裏面研削の際、裏面研削あるいはこれにエッチングを併用して、第１の半導体基板の半導体基板母材や金属板をすべて除去してもよい。
【００７５】
【発明の効果】
以上のように、この発明によれば、互いに対向配置された対向面を有する第１および第２の半導体基板と、第１の半導体基板の対向面上に形成され、第１の半導体回路および第１の電極からなる第１の半導体素子と、第２の半導体基板の対向面上に形成され、第２の半導体回路および第２の電極からなる第２の半導体素子と、第１および第２の電極の間に挟持された導電材からなる配線層と、第１の半導体基板を貫通するとともに、配線層を介して第１および第２の電極に接続された貫通電極とを備え、第２の半導体基板は第１の半導体基板に搭載され、貫通電極の側面方向に離間配置され、第１の半導体基板から突出した貫通電極の側面および第２の半導体素子の側面は絶縁材で被覆され、貫通電極の一端は、第１の半導体基板の裏面で第１の外部端子として露出し、貫通電極の他端は、第２の半導体基板の裏面と同一高さに位置するとともに、第２の外部端子として絶縁材から露出したので、従来の半導体装置とほぼ同じ体積で、従来よりも多くの半導体回路を搭載可能な半導体装置を容易に製造することのできる半導体装置が得られる効果がある。
【図面の簡単な説明】
【図１】 図１はこの発明の実施の形態１を示す半導体装置の断面図である。
【図２】 従来の半導体装置の断面図である。
【図３】 この発明の実施の形態２を示す半導体装置の断面図である。
【図４】 従来の半導体装置の製造方法の工程図である。
【図５】 従来の半導体装置の製造方法の工程図である。
【図６】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図７】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図８】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図９】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１０】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１１】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１２】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１３】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１４】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１５】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１６】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１７】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１８】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図１９】 この発明の実施の形態３を示す半導体装置の製造方法の工程図である。
【図２０】 この発明の実施の形態４を示す半導体装置の断面図である。
【図２１】 この発明の実施の形態４を示す半導体装置の断面図である。
【図２２】 この発明の実施の形態５を示す半導体装置の製造方法の工程図である。
【図２３】 この発明の実施の形態５を示す半導体装置の製造方法の工程図である。
【図２４】 この発明の実施の形態５を示す半導体装置の製造方法の工程図である。
【図２５】 この発明の実施の形態５を示す半導体装置の製造方法の工程図である。
【図２６】 この発明の実施の形態５を示す半導体装置の製造方法の工程図である。
【図２７】 この発明の実施の形態５を示す半導体装置の製造方法の工程図である。
【図２８】 この発明の実施の形態５を示す半導体装置の製造方法の工程図である。
【図２９】 この発明の実施の形態６を示す半導体装置の断面図である。
【図３０】 この発明の実施の形態７を示す裏面絶縁膜の形成方法の工程図である。
【図３１】 この発明の実施の形態７を示す裏面絶縁膜の形成方法の工程図である。
【図３２】 この発明の実施の形態７を示す裏面絶縁膜の形成方法の工程図である。
【図３３】 この発明の実施の形態８を示す半導体装置の断面図である。
【図３４】 この発明の実施の形態９を示す第２の突起電極の形成方法の工程図である。
【図３５】 この発明の実施の形態９を示す第２の突起電極の形成方法の工程図である。
【図３６】 この発明の実施の形態９を示す第２の突起電極の形成方法の工程図である。
【図３７】 この発明の実施の形態９を示す第２の突起電極の形成方法の工程図である。
【図３８】 この発明の実施の形態１０を示す第１の突起電極の形成方法の工程図である。
【図３９】 この発明の実施の形態１０を示す第１の突起電極の形成方法の工程図である。
【図４０】 この発明の実施の形態１０を示す第１の突起電極の形成方法の工程図である。
【図４１】 この発明の実施の形態１０を示す第１の突起電極の形成方法の工程図である。
【図４２】 この発明の実施の形態１１を示す半導体装置の断面図である。
【図４３】 この発明の実施の形態１２を示す半導体装置の断面図である。
【図４４】 この発明の実施の形態１３を示す半導体装置の断面図である。
【図４５】 この発明の実施の形態１３を示す半導体装置の断面図である。
【図４６】 この発明の実施の形態１４を示す半導体装置の断面図である。
【図４７】 この発明の実施の形態１４を示す半導体装置の断面図である。
【図４８】 この発明の実施の形態１４を示す半導体装置の断面図である。
【図４９】 この発明の実施の形態１４を示す半導体装置の断面図である。
【図５０】 この発明の実施の形態１５を示す半導体装置の断面図である。
【図５１】 この発明の実施の形態１５を示す半導体装置の断面図である。
【図５２】 この発明の実施の形態１５を示す半導体装置の断面図である。
【図５３】 この発明の実施の形態１５を示す半導体装置の断面図である。
【図５４】 この発明の実施の形態１５を示す半導体装置の断面図である。
【図５５】 この発明の実施の形態１５を示す半導体装置の断面図である。
【図５６】 この発明の実施の形態１６を示す半導体装置の製造方法の工程図である。
【図５７】 この発明の実施の形態１６を示す半導体装置の製造方法の工程図である。
【図５８】 この発明の実施の形態１６を示す半導体装置の製造方法の工程図である。
【図５９】 この発明の実施の形態１６を示す半導体装置の製造方法の工程図である。
【図６０】 この発明の実施の形態１７を示す半導体装置の製造方法の工程図である。
【図６１】 この発明の実施の形態１７を示す半導体装置の製造方法の工程図である。
【図６２】 この発明の実施の形態１７を示す半導体装置の製造方法の工程図である。
【図６３】 この発明の実施の形態１７を示す半導体装置の製造方法の工程図である。
【図６４】 この発明の実施の形態１８を示す半導体装置の製造方法の工程図である。
【図６５】 この発明の実施の形態１８を示す半導体装置の製造方法の工程図である。
【図６６】 この発明の実施の形態１８を示す半導体装置の製造方法の工程図である。
【図６７】 この発明の実施の形態１９を示す半導体装置の断面図である。
【図６８】 この発明の実施の形態１９を示す半導体装置の製造方法の工程図である。
【図６９】 この発明の実施の形態１９を示す半導体装置の製造方法の工程図である。
【図７０】 この発明の実施の形態１９を示す半導体装置の製造方法の工程図である。
【図７１】 この発明の実施の形態１９を示す半導体装置の製造方法の工程図である。
【図７２】 この発明の実施の形態１９を示す半導体装置の製造方法の工程図である。
【図７３】 この発明の実施の形態２０を示す半導体装置の断面図である。
【図７４】 この発明の実施の形態２１を示す半導体装置の断面図である。
【図７５】 この発明の実施の形態２１を示す半導体装置の断面図である。
【図７６】 この発明の実施の形態２２を示す半導体装置の断面図である。
【図７７】 この発明の実施の形態２２を示す半導体装置の断面図である。
【図７８】 この発明の実施の形態２３を示す半導体装置の断面図である。
【図７９】 この発明の実施の形態２３を示す半導体装置の断面図である。
【図８０】 この発明の実施の形態２４を示す半導体装置の断面図である。
【図８１】 この発明の実施の形態２４を示す半導体装置の断面図である。
【図８２】 この発明の実施の形態２５を示す半導体装置の製造方法の工程図である。
【図８３】 この発明の実施の形態２５を示す半導体装置の製造方法の工程図である。
【図８４】 この発明の実施の形態２５を示す半導体装置の製造方法の工程図である。
【図８５】 この発明の実施の形態２５を示す半導体装置の製造方法の工程図である。
【図８６】 この発明の実施の形態２５を示す半導体装置の製造方法の工程図である。
【図８７】 この発明の実施の形態２６を示す半導体装置の断面図である。
【図８８】 この発明の実施の形態２７を示す半導体装置の断面図である。
【図８９】 この発明の実施の形態２７を示す半導体装置の断面図である。
【図９０】 この発明の実施の形態２８を示す半導体装置の断面図である。
【図９１】 この発明の実施の形態２９を示す半導体装置の断面図である。
【図９２】 この発明の実施の形態３０を示す半導体装置の断面図である。
【図９３】 この発明の実施の形態１８を示す半導体装置の製造方法の工程図である。
【図９４】 この発明の実施の形態１８を示す半導体装置の製造方法の工程図である。
【符号の説明】
１ 第１の半導体基板、２ 第２の半導体基板、３ 第１の半導体回路、４ 第２の半導体回路、５ 第１の半導体素子、６ 第２の半導体素子、７ 第１の電極、８ 第２の電極、９ 接続配線（配線層）、１０ 第１の外部端子、１１第２の外部端子、１２ 貫通電極、１３ 絶縁材、２０ バンプ電極、３０ 絶縁膜、３１ レジスト、３２ 支持体、３３ 接着層、４０ 第１の絶縁膜、４１ 第２の絶縁膜、４２ めっき金属、４４ 新たな第１の外部端子、６０ 裏面絶縁膜、７０ 対向電極（陽極）、７１ 溶液、８０ 第１の突起電極、８１ 第２の突起電極、９０ 電気めっき液、９１ 無電解めっき液、１１０ 樹脂、１４０ 絶縁膜、１５０ 配線層、１５１ 保護膜、１５２ 電極（ランド）、１６０ はんだボール、１７０ 導電材の柱（めっき）、１８１ 溶液、１８２ 絶縁膜、１９０ ＳＯＩ基板母材、１９１ 絶縁層、２４０ 第３の半導体素子、２４１ 第３の半導体回路、２４２ 第３の電極、２４３ 貫通電極、２４４ 第４の半導体素子、２４５ 第４の半導体回路、２４６ 第４の電極、２６０、２６１ 半導体装置、２９０ 半導体モジュール、２９１ 第３の半導体素子群。

Claims (32)

  1. 互いに対向配置された対向面を有する第１および第２の半導体基板と、
    前記第１の半導体基板の対向面上に形成され、第１の半導体回路および第１の電極からなる第１の半導体素子と、
    前記第２の半導体基板の対向面上に形成され、第２の半導体回路および第２の電極からなる第２の半導体素子と、
    前記第１および第２の電極の間に挟持された導電材からなる第１の配線層と、
    前記第１の半導体基板を貫通するとともに、前記第１の配線層を介して前記第１および第２の電極に接続された貫通電極とを備え、
    前記第２の半導体基板は前記第１の半導体基板に搭載され、前記貫通電極の側面方向に離間配置され、
    前記第１の半導体基板から突出した前記貫通電極の側面および前記第２の半導体素子の側面は絶縁材で被覆され、
    前記貫通電極の一端は、前記第１の半導体基板の裏面で第１の外部端子として露出し、
    前記貫通電極の他端は、前記第２の半導体基板の裏面と同一高さに位置するとともに、第２の外部端子として前記絶縁材から露出したことを特徴とする半導体装置。
  2. 前記第１の外部端子は、前記第２の半導体基板の搭載領域内において前記第１の半導体基板の裏面から露出した外部端子を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の半導体基板の裏面を絶縁材で被覆したことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第１および第２の半導体基板の絶縁材の表面と、前記第２の外部端子の露出面とに導電材からなる第２の配線層を備え、
    前記第２の配線層は、前記第２の外部端子として露出した前記貫通電極と接続されたことを特徴とする請求項３に記載の半導体装置。
  5. 前記第２の配線層は、複数の第２の外部端子として構成されたことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の電極と前記第２の電極との間に素子接続用突起電極を設け、
    前記第１および第２の半導体素子は、前記素子接続用突起電極を介して接続されたことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
  7. 前記第１の外部端子と、前記第２の外部端子との少なくとも一方に、前記貫通電極の露出面から突出する装置接続用突起電極を設け、
    前記装置接続用突起電極を外部端子としたことを特徴とする請求項１から請求項６までのいずれか１項に記載の半導体装置。
  8. 前記第１の半導体基板としてＳＯＩ基板を用い、
    前記ＳＯＩ基板は、前記第１の半導体基板の裏面に形成されたＳＯＩ絶縁膜を露出したことを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。
  9. 前記第１の半導体基板の前記ＳＯＩ絶縁膜上に、前記第１の外部端子と接続される第３の配線層を設けたことを特徴とする請求項８に記載の半導体装置。
  10. 前記装置接続用突起電極は、前記第３の配線層から突出して、半導体装置の外部端子として設けられたことを特徴とする請求項９に記載の半導体装置。
  11. 前記第２の半導体基板としてＳＯＩ基板を用い、
    前記ＳＯＩ基板は、前記第２の半導体基板の裏面に形成されたＳＯＩ絶縁膜を露出したことを特徴とする請求項１から請求項１０までのいずれか１項に記載の半導体装置。
  12. 前記第２の半導体基板の前記ＳＯＩ絶縁膜上に、前記第２の外部端子と接続される第４の配線層を設けたことを特徴とする請求項１１に記載の半導体装置。
  13. 前記装置接続用突起電極は、前記第４の配線層から突出して、半導体装置の外部端子としたことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第２の半導体基板に搭載された第３の半導体基板と、
    前記第３の半導体基板上に形成され、第３の半導体回路および第３の電極からなる第３の半導体素子とを備え、
    前記第２の外部端子を介して、前記第３の電極と接続し、前記第３の半導体素子の側面および、前記第３の半導体基板の前記第３の半導体回路形成面側を絶縁材で被覆したことを特徴とする請求項１から請求項１３までのいずれか１項に記載の半導体装置。
  15. 前記第１の半導体素子と、前記第２の半導体素子と同一構造の半導体素子とを３つ以上備え、
    前記第１の半導体素子および前記第２の半導体素子と同一構造の複数の半導体素子は各貫通電極に接続され、前記第１の半導体素子および前記複数の半導体素子の半導体回路形成面側を絶縁材で被覆したことを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１の半導体基板に所定間隔で、前記貫通電極と前記第１の半導体回路とを対で形成し、
    前記複数の第１の半導体回路の第１の電極のそれぞれに、前記第２の電極を接続して前記第２の半導体素子を載置し、
    前記第１および第２の半導体基板の半導体回路形成面と、各第２の半導体基板の側面と、各貫通電極の側面とを絶縁材で被覆し、１枚の第１の半導体基板上に平面的に一体化したことを特徴とする請求項１から請求項１０までのいずれか１項に記載の半導体装置。
  17. 前記各貫通電極の露出部の少なくとも一方に突起電極を形成したことを特徴とする請求項１６に記載の半導体装置。
  18. 前記複数の第１の半導体回路の第１の電極に接続する半導体装置の少なくとも１つに、半導体素子を複数積層したことを特徴とする請求項１６または請求項１７に記載の半導体装置。
  19. 前記第１の半導体基板の厚さを２０μｍ以下としたことを特徴とする請求項１から請求項１８までのいずれか１項に記載の半導体装置。
  20. 前記第１の半導体基板と、前記第１の半導体基板上に載置された前記第２の半導体素子と、それぞれを接続する接合部との高さの合計を１００μｍ以下としたことを特徴とする請求項１から請求項１９までのいずれか１項に記載の半導体装置。
  21. 第１の半導体基板上に、接続端子部を含む第１の半導体回路を形成する回路形成ステップと、
    前記第１の半導体基板上の、予め第２の半導体基板上に形成された第２の半導体回路および第２の電極を有する第２の半導体素子の載置位置の外側に、前記第１の半導体基板の半導体基板母材に達する所定深さの第１の孔を形成する孔形成ステップと、
    前記第１の孔の側面部および底部と、前記第１の半導体基板の第１の半導体回路形成面側の面部とに、絶縁膜を堆積する絶縁膜堆積ステップと、
    前記孔底部と、前記接続端子部に形成された前記絶縁膜を除去する絶縁膜除去ステップと、
    一端を前記孔底部の半導体基板母材に接続し、他端を前記接続端子部に接続した導電材からなる配線層を形成し、前記他端を第１の電極とする配線接続ステップと、
    前記第１の半導体回路形成面側に、レジストを塗布し、前記第１の孔の形成部を開口した所定厚のレジストパターンを形成するレジストパターン形成ステップと、
    前記第１の半導体基板母材を陰極とし、電気めっきにより前記レジストパターン開口部の前記導電材上に貫通電極を形成する電極形成ステップと、
    前記レジストを除去するレジスト除去ステップと、
    前記第１の電極および前記第２の電極を介して、前記第１の半導体基板上に形成された前記第１の半導体回路および前記第１の電極を有する第１の半導体素子と、前記第２の半導体素子とを接続する素子接続ステップと、
    前記第１の半導体基板の回路形成面上で、前記第２の半導体基板と前記貫通電極とを絶縁材で被覆する貫通電極絶縁被覆ステップと、
    前記第１の半導体基板の前記第２の半導体基板の載置側から、前記貫通電極が露出するまで、前記貫通電極絶縁被覆ステップで被覆した絶縁材を研削する表面研削ステップと、
    前記第１の半導体基板の裏面を所定厚だけ研削する裏面研削ステップと
    を備えたことを特徴とする半導体装置の製造方法。
  22. 前記表面研削ステップの後、前記第１の半導体基板を陰極として、電気めっきにより、前記第２の半導体基板側に露出した前記貫通電極の頭頂部に突起電極を形成する突起電極形成ステップを備えたことを特徴とする請求項２１に記載の半導体装置の製造方法。
  23. 前記裏面研削ステップの後、前記貫通電極が前記第１の半導体基板から突出するまで、前記第１の半導体基板の裏面に露出した前記半導体基板母材をエッチング除去する裏面エッチングステップを備えたことを特徴とする請求項２１または請求項２２に記載の半導体装置の製造方法。
  24. 前記裏面エッチングステップは、突出した前記貫通電極の底部表面に、前記貫通電極と接続するための表面処理を施したことを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 前記孔形成ステップは、前記第１の孔から所定距離の位置に、前記半導体基板母材に達する所定深さの第２の孔を形成し、
    前記絶縁膜堆積ステップは、前記第２の孔の側面部および底部に絶縁膜を堆積し、
    前記絶縁膜除去ステップは、前記第２の孔底部に形成された絶縁膜を除去し、
    前記配線接続ステップは、一端を前記接続端子部に接続する配線を形成し、
    前記レジストパターン形成ステップは、前記第２の孔の形成部を開口した所定厚のレジストパターンを形成し、
    前記電極形成ステップは、前記第２の孔に導電材を埋め込むことを特徴とする請求項２１から請求項２４までのいずれか１項に記載の半導体装置の製造方法。
  26. 前記レジストパターン形成ステップは、
    前記第２の半導体基板の前記第２の半導体回路形成面に対する裏面よりも高いレジストパターンを形成し、
    前記電極形成ステップは、前記第２の半導体基板の前記第２の半導体回路形成面に対する裏面よりも高い貫通電極を形成し、
    前記表面研削ステップは、前記貫通電極のみを露出させることを特徴とする請求項２１から請求項２５までのいずれか１項に記載の半導体装置の製造方法。
  27. 前記表面研削ステップで前記貫通電極のみが露出された絶縁材の研削加工面に配線層を形成する表面配線層形成ステップを備えたことを特徴とする請求項２６に記載の半導体装置の製造方法。
  28. 前記表面研削ステップによる研削加工面を前記貫通電極の頭頂部の位置に応じた絶縁膜パターンで被覆し、前記第１の半導体基板の半導体基板母材を陰極として、電気めっきにより、前記頭頂部に接続し前記絶縁パターン表面の高さ以上の導電部を形成する表面導電部形成ステップを備えたことを特徴とする請求項２１から請求項２５までのいずれか１項に記載の半導体装置の製造方法。
  29. 前記表面導電部形成ステップは、
    前記絶縁膜パターンで形成された絶縁膜表面に配線層を形成することを特徴とする請求項２８に記載の半導体装置の製造方法。
  30. 前記表面研削ステップによる研削加工面を前記貫通電極の頭頂部の位置に応じた絶縁膜パターンで被覆し、前記頭頂部に接続する配線層を形成する表面配線部形成ステップを備えたことを特徴とする請求項２１から請求項２５までのいずれか１項に記載の半導体装置の製造方法。
  31. 埋め込み酸化膜型ＳＯＩ基板または貼り合わせ型ＳＯＩは、絶縁膜を介して両側に半導体層が形成され、一方の半導体層は前記半導体基板母材とし、他方の半導体層は前記半導体基板母材より薄い活性層とし、
    前記回路形成ステップは、前記埋め込み酸化膜型ＳＯＩ基板または前記貼り合わせ型ＳＯＩを前記第１の半導体基板とし、前記活性層側に前記第１の半導体回路を形成し、
    前記孔形成ステップは、前記半導体基板の前記活性層側から前記半導体基板母材に達するまでの前記孔を形成し、
    前記裏面研削ステップは、前記半導体基板母材を、前記第１の半導体基板の絶縁膜が露出するまで研削を行うことを特徴とする請求項２１に記載の半導体装置の製造方法。
  32. 埋め込み酸化膜型ＳＯＩ基板または貼り合わせ型ＳＯＩは、絶縁膜を介して両側に半導体層が形成され、一方の半導体層は前記半導体基板母材とし、他方の半導体層は前記半導体基板母材より薄い活性層とし、
    前記回路形成ステップは、前記埋め込み酸化膜型ＳＯＩ基板または前記貼り合わせ型ＳＯＩを前記第１の半導体基板とし、前記活性層側に前記第１の半導体回路を形成し、
    前記孔形成ステップは、前記半導体基板の前記活性層側から前記半導体基板母材に達するまでの前記孔を形成し、
    前記裏面研削ステップは、前記半導体基板母材を前記所定厚だけ研削し、前記半導体基板母材の研削面をエッチング除去して、前記貫通電極の底部を突出させることを特徴とする請求項２１に記載の半導体装置の製造方法。
JP2002347895A 2002-11-29 2002-11-29 半導体装置およびその製造方法 Expired - Fee Related JP4035034B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2002347895A JP4035034B2 (ja) 2002-11-29 2002-11-29 半導体装置およびその製造方法
US10/670,557 US6995455B2 (en) 2002-11-29 2003-09-26 Semiconductor device
DE10349692A DE10349692B4 (de) 2002-11-29 2003-10-24 Halbleitervorrichtung mit Durchgangselektrode und Verfahren zur Herstellung derselben
TW092129741A TWI255674B (en) 2002-11-29 2003-10-27 Semiconductor device and method of manufacturing the same
KR1020030084402A KR100572737B1 (ko) 2002-11-29 2003-11-26 반도체장치 및 그 제조방법
CNB2003101195386A CN1305133C (zh) 2002-11-29 2003-11-28 半导体器件及其制造方法
US11/281,727 US7452751B2 (en) 2002-11-29 2005-11-18 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002347895A JP4035034B2 (ja) 2002-11-29 2002-11-29 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2004186187A JP2004186187A (ja) 2004-07-02
JP4035034B2 true JP4035034B2 (ja) 2008-01-16

Family

ID=32322042

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002347895A Expired - Fee Related JP4035034B2 (ja) 2002-11-29 2002-11-29 半導体装置およびその製造方法

Country Status (6)

Country Link
US (2) US6995455B2 (ja)
JP (1) JP4035034B2 (ja)
KR (1) KR100572737B1 (ja)
CN (1) CN1305133C (ja)
DE (1) DE10349692B4 (ja)
TW (1) TWI255674B (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4289146B2 (ja) * 2003-03-27 2009-07-01 セイコーエプソン株式会社 三次元実装型半導体装置の製造方法
JP4340517B2 (ja) 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US20050179120A1 (en) * 2003-12-16 2005-08-18 Koji Yamaguchi Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment
US20090115042A1 (en) * 2004-06-04 2009-05-07 Zycube Co., Ltd. Semiconductor device having three-dimensional stacked structure and method of fabricating the same
JP4016984B2 (ja) * 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
US7459376B2 (en) * 2005-02-04 2008-12-02 Infineon Technologies Ag Dissociated fabrication of packages and chips of integrated circuits
JP2007036060A (ja) * 2005-07-28 2007-02-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP4609317B2 (ja) * 2005-12-28 2011-01-12 カシオ計算機株式会社 回路基板
KR100884238B1 (ko) * 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
KR101030769B1 (ko) * 2007-01-23 2011-04-27 삼성전자주식회사 스택 패키지 및 스택 패키징 방법
JP2008218926A (ja) 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
JP4952372B2 (ja) * 2007-05-23 2012-06-13 株式会社デンソー 複合ｉｃパッケージ及びその製造方法
JP2009010178A (ja) * 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
JP4585561B2 (ja) * 2007-09-04 2010-11-24 株式会社東芝 半導体装置の製造方法
JP2009200422A (ja) * 2008-02-25 2009-09-03 Panasonic Corp 半導体装置とその製造方法及び実装方法
FR2932004B1 (fr) * 2008-06-03 2011-08-05 Commissariat Energie Atomique Dispositif electronique empile et procede de realisation d'un tel dispositif electronique
JP5693961B2 (ja) * 2008-09-18 2015-04-01 国立大学法人 東京大学 半導体装置の製造方法
JP4945545B2 (ja) * 2008-11-10 2012-06-06 株式会社日立製作所 半導体装置の製造方法
JP2010262992A (ja) * 2009-04-30 2010-11-18 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
FR2953063B1 (fr) * 2009-11-20 2012-08-24 St Microelectronics Tours Sas Procede d'encapsulation de composants electroniques sur tranche
US8587121B2 (en) * 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
CN102254857B (zh) * 2010-05-18 2015-11-25 异基因开发有限责任公司 半导体工艺及结构
US8441112B2 (en) * 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
US9159825B2 (en) 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
KR101888369B1 (ko) 2010-10-12 2018-08-14 퀄컴 인코포레이티드 박형 기판을 갖는 수직 반도체 디바이스
US8802504B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9478507B2 (en) 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage
US9466536B2 (en) * 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
US8748245B1 (en) 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
CN112805871B (zh) * 2018-10-10 2023-07-07 株式会社村田制作所 发电元件安装基板、电池组、电子设备以及电动车辆
CN113013132A (zh) * 2019-12-20 2021-06-22 群创光电股份有限公司 电性连接结构及包含其的电子装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JP3119927B2 (ja) 1992-03-18 2000-12-25 株式会社東芝 半導体装置
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JPH11307937A (ja) 1998-04-18 1999-11-05 Ibiden Co Ltd コア基板、コア基板の製造方法及び多層プリント配線板
JP2001148457A (ja) 1999-11-22 2001-05-29 Matsushita Electronics Industry Corp 高周波用半導体装置
JP4320492B2 (ja) 1999-12-08 2009-08-26 株式会社デンソー 半導体素子の実装構造および半導体素子の実装構造の製造方法
KR100321159B1 (ko) * 1999-12-29 2002-03-18 박종섭 스택형 메모리 모듈 및 그의 제조 방법
US6404043B1 (en) 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication

Also Published As

Publication number Publication date
CN1305133C (zh) 2007-03-14
DE10349692A1 (de) 2004-06-17
CN1505138A (zh) 2004-06-16
KR20040047653A (ko) 2004-06-05
TWI255674B (en) 2006-05-21
DE10349692B4 (de) 2006-07-06
US20040106335A1 (en) 2004-06-03
KR100572737B1 (ko) 2006-04-24
US20060084258A1 (en) 2006-04-20
US7452751B2 (en) 2008-11-18
US6995455B2 (en) 2006-02-07
JP2004186187A (ja) 2004-07-02
TW200412214A (en) 2004-07-01

Similar Documents

Publication Publication Date Title
JP4035034B2 (ja) 半導体装置およびその製造方法
US10354942B2 (en) Staged via formation from both sides of chip
TWI511248B (zh) 多孔基材中之通路
KR100637287B1 (ko) 반도체장치의 제조방법과 이것을 사용한 전자기기
JP4937842B2 (ja) 半導体装置およびその製造方法
JP2009111384A (ja) ３ｄ電子モジュールをビアにより垂直に相互接続する方法
JP2012231096A (ja) 半導体装置及びその製造方法
JP2007115776A (ja) 半導体チップ及びその製造方法
WO2010061495A1 (ja) 半導体装置及びその製造方法
KR101139650B1 (ko) 배선 기판, 그 제조 방법, 및 반도체 장치
JP2006339232A (ja) 回路基板およびその製造方法、半導体装置およびその製造方法
JP2009302453A (ja) 半導体装置および半導体装置の製造方法
WO2023020007A1 (zh) 半导体结构的制造方法及半导体结构
JP2004273480A (ja) 配線基板およびその製造方法および半導体装置
JP3945380B2 (ja) 半導体装置およびその製造方法
JP2007012896A (ja) 回路基板、回路基板の製造方法および半導体装置
JP5377657B2 (ja) 半導体装置の製造方法
US20050179120A1 (en) Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment
US20060267190A1 (en) Semiconductor device, laminated semiconductor device, and method for producing semiconductor device
JP2005203752A (ja) 半導体装置の製造方法、半導体装置、回路基板、電子機器
US10651374B2 (en) Semiconductor device, and method for manufacturing the same
JP2009135193A (ja) シリコンスルーホールを有する半導体チップ装置及びその製造方法
TW200939442A (en) Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
JP2012134526A (ja) 半導体装置
JP4168494B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20040608

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20041027

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050708

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071026

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4035034

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131102

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees