KR20010070094A - 반도체장치 및 그 제조방법 - Google Patents

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나카미카와다케시
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체장치를 제조하기 위한 방법은, 복수의 금속성연결부재들(12)을 임시기판(13) 및 반도체칩(11) 중의 적어도 하나 위에 형성하는 단계, 임시기판(13) 및 반도체칩(11)을 서로에 대해 미는 단계, 임시기판(13) 및 반도체칩(11) 사이의 공간을 수지(14)로 채워 이 공간에 금속성연결부재들(12)을 파묻는 단계, 수지(14)를 경화시켜 제1보호층을 형성하는 단계, 및 임시기판(13)을 제1보호층 및 금속성연결부재들(12)로부터 제거하는 단계를 포함한다. 이 방법에 의해 제조된 반도체장치에 따르면, 반도체장치의 패키지는 개재기를 사용하지 않음으로써 비용절감을 실현하면서 소형화될 수 있고, 핸들링 및 성능시험은 더 편리하게 행해진다.

Description

반도체장치 및 그 제조방법{Semiconductor device and method for manufacturing same}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 더 작은 패키지사이즈를 구현하는 반도체장치 및 그 제조방법에 관한 것이다.
반도체장치를 위한 새로운 패키지들이 높은 정도의 성능, 소형화 또는 동작속도에 대한 요구들에 응답하여 잇따라 개발되어 왔다. 반도체장치의 평면적인 소형화와 더 얇은 구조는 실장하는 반도체칩들(때때로 "LSI칩"이라 함)의 더 높은 집적에 의해 실현되어, 전자기기의 여전히 더 높은 성능 및 동작속도를 지향하고 있다. LSI칩들의 더 높은 정도의 성능을 실현하기 위하여,플립칩볼그리드어레이(FCBGA)공정이 개발되었다.
FCBGA공정에 의해 형성되는 도 1에 보여진 패키지구조를 구비한 기존의 반도체장치는 배선패턴을 갖는 LSI칩(11), 배선패턴에 대응하는 복수의 납땜범프들(12), 및 복수의 전극패드들(33)을 갖는 다층개재기(24)를 구비한다. 다층개재기는 반도체장치의 핸들링성능을 높이며, 표준화된 기판의 연결부들에 대응하는 땜납볼들(25)의 배열을 얻게 하고, 게다가 LSI칩(11)의 성능시험 동안에 LSI칩(11)의 표면을 프로브(probe)로부터 보호하는 역할을 한다.
납땜레지스트(34)가 전극패드들(33)을 제외한 개재기(24)의 표면에 형성되고, 땜납볼들은 전극패드들(34)에 반대되는 표면에 형성된다. 하부채움수지(14)가 LSI칩(11), 납땜범프들(12) 및 전극패드들(33) 사이의 갭에 채워지며, 납땜범프들(12) 및 전극패드들(33)이 전기 및 기계적으로 연결되는 동안 경화된다.
기존의 반도체장치 제조의 경우, 우선 LSI칩(11)은 개재기(24)와 정렬되고, LSI칩(11)과 개재기(24)는 리플로잉에 의하여 서로 결합된다. 필요에 따른 세정 이후에, 하부채움수지(14)는 LSI칩(11), 납땜범프들(12) 및 전극패드(33) 사이의 갭에 추가로 채워지며 경화된다. 그 후, 땜납볼들(25)과 같은 연결단자들이 필요에 따라 개재기(24)의 반대 표면에 실장된다.
기존 반도체장치에서 개재기(24)로부터 LSI칩(11)을 박리하는 일이 어렵기 때문에, LSI칩을 개재기(24)로 상처나게 하여 성능시험에서 좋지 못한 것으로 판정되게 한다. 따라서, 개재기(24)는 가능한 한 저가로 제조되어야 하고, LSI스테퍼(stepper)를 사용하지 않으면서 정렬기(aligner)를 사용하여 제조되어야한다. 비용감소가 제조방법에서 달성됨에도 불구하고, 소형화는 LSI스테퍼가 채용되는 경우보다 더 어렵게되어, LSI칩(11)에 비하여 개재기(24)뿐 아니라 패키지 자체도 큰 스케일로 만들게 한다.
베어(bare)칩공정이 패키지의 소형화 및/또는 간이화를 위해 사용될 것이다. 그러나, 이 공정에 의해 형성된 LSI칩은 전체적으로 얇고 보호층을 갖지 않으며, 핸들링은 귀찮은 작업들로 신중하게 행해져야 한다. 게다가, 베어칩공정에 의해 제조된 반도체장치들은 전극패드의 시험 동안에 발생된 프로빙 손상 또는 상처와 같은 데미지를 받기 쉽다. 따라서, 성능시험은 쉽게 행해질 수 없다.
전술한 바를 고려한 본 발명의 목적은, 패키지가 개재기의 사용 없이도 소형화되고 패키지에 대한 핸들링과 성능시험이 쉽사리 행해지면서 비용절감을 실현하는 반도체장치를 제공함에 있다.
도 1은 FCBGA페키지구조를 구비한 기존의 반도체장치를 보여주는 종단면도,
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체장치의 제조를 위한 단계들을 연속적으로 보여주는 종단면도들,
도 3a는 외부연결용 땜납볼들의 형성 이전에 선단이 둥글게된 납땜범프들을 갖는 기존의 반도체장치를 보여주고, 도 3b는 본 발명의 제1실시예에 따른 선단이 평평하게된 납땜범프들을 갖는 반도체장치를 비슷한 모양으로 보여주며,
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 반도체장치의 제조를 위한 단계들을 연속적으로 보여주는 종단면도들,
도 5는 조동(black copper)산화물로 열처리가 행해지는 임시기판의 표면을 보여주는 사시도,
도 6a 내지 도 6f는 본 발명의 제3실시예에 따른 반도체장치의 제조를 위한 단계들을 연속적으로 보여주는 종단면도들,
도 7a 내지 도 7e는 본 발명의 제4실시예에 따른 반도체장치의 제조를 위한 단계들을 연속적으로 보여주는 종단면도들,
도 8은 리드전선들이 연결된 LSI칩을 보여주는 평면도,
도 9a 내지 도 9c는 가공된 리드전선들이 연결된 LSI칩을 제조하는 단계들을 연속적으로 보여주는 종단면도들,
도 10a 내지 도 10g는 본 발명의 제5실시예에 따른 반도체장치의 제조를 위한 단계들을 연속적으로 보여주는 종단면도들,
도 11a 내지 도 11g는 본 발명의 제6실시예에 따른 반도체장치의 제조를 위한 단계들을 연속적으로 보여주는 종단면도들.
*도면의 주요부분에 대한 부호의 설명
11 : LSI칩 12 : 납땜범프
13 : 임시기판 14 : 하부채움수지
15, 25 : 땜납볼 22 : 금속패턴
본 발명은, 제1양태에서, 복수의 금속성연결부재들을 임시기판 및 반도체칩 중의 적어도 하나 위에 형성하는 단계; 임시기판 및 반도체칩을 서로에 대해 밀어 임시기판 및 반도체칩 사이에서 금속성연결부재들을 가압하는 단계; 임시기판 및 반도체칩 사이의 공간을 수지로 채워 이 공간에 금속성연결부재들을 파묻는(embed) 단계; 수지를 경화시켜 제1보호층을 형성하는 단계; 및 임시기판을 제1보호층 및 금속성연결부재들로부터 제거하는 단계를 포함하는 반도체장치를 제조하기 위한 방법을 제공한다.
본 발명은, 제2양태에서, 복수의 칩전극들을 갖는 반도체칩, 개별 칩전극들과 전기적으로 접촉하는 복수의 금속성연결부재들, 및 금속성연결부재들 사이의 공간을 채우는 수지보호층을 포함하며, 상기 수지보호층은 금속성연결부재들의 각각의 상단표면을 노출시키는 상단표면을 갖는 반도체장치를 제공한다.
본 발명의 제1 및 제2 양태들에 따르면, 반도체장치의 패키지는 개재기의 사용없이 비용절감과 함께 소형화될 수 있고, 핸들링 및 성능시험은 더 편리하게 행해진다.
본 발명의 전술한 및 다른 목적들, 특징들 및 이점들은 다음의 설명으로부터 더 명확해질 것이다.
이제, 본 발명을 첨부 도면들을 참조하여 보다 구체적으로 설명한다.
실시예 1
우선, 도 2a에 보인 것처럼, 주석(Sn) 및 납(Pb)을 포함하는 땜납들로 만들어진 금속범프들(12)이 LSI칩(11)의 표면상에 형성되어 전극들이 연결된다. 금속범프(12)는 외부연결단자로서 사용될 것이고 그 재료는 위의 땜납으로 제한되지는 않으며 금(Au)과 같은 다른 재료가 사용될 수 있다.
그 후, 금속범프들(12)은, LSI칩(11)이 도 2b에 보인 것처럼 임시기판(13)의 특정 위치에 대해 위치되도록 임시기판(13)에 대해 정렬된다. 임시기판(13)은 요철이 없는 평면과 LSI칩(11)의 치수와 유사한 치수를 갖는다. 예를 들면, 임시기판(13)은 구리, 스테인레스강 또는 알루미늄으로 만든 금속판 위에 테트라플루오르에틸렌막을 코팅함으로써 또는 금속판을 테트라플루오르에틸렌으로함침(impregnation)함으로써 제작될 수 있다.
다음으로, 도 2c에 보인 것처럼, 특정 부하가 LSI칩(11) 및 임시기판(13)에 가해져 금속범프들(12)과 임시기판(13)이 서로 밀착되게 한다. 금속범프들의 수가 1000개일 때, LSI칩(11)과 임시기판(13)은 바람직하게는 100 내지 150℃의 온도에서 10 내지 50㎏의 부하로 서로에 대해 가압된다. 융제(flux)가 임시기판(13)이나 금속범프(12)상에 납땜의 접합능력을 향상시키기 위해 도포될 수 있다.
전술의 비교적 가벼운 가압력은 LSI칩(11)에 대한 부담을 줄여주며 LSI칩(11)과 임시기판(13)간의 결합강도를 향상시키나, 가압조건들은 이것에 한정되지는 않는다. 긴밀한 결합을 위해 독점적으로 사용되는 디그(dig)가 사용될 수 있다.
그 후, 도 2d에 보인 것처럼, 하부채움수지(14)가 LSI칩(11), 납땜범프들(12) 및 임시기판(13) 사이의 갭(gap)에 채워지고 특정 조건들 하에서 경화되어, LSI칩(11) 및 금속범프들(12)을 보호하기 위한 보호층으로서 역할을 하게 된다. 다음은 전술한 조건들의 예이다. 주성분이 실리콘이산화물인 충전제(filler)를 함유하는 반도체 봉지용 에폭시기반 페이스트(epoxy-based paste)가 하부채움수지(14)로서 사용되고, 하부채움수지(14)는 주사기, 바늘 및 디스펜서를 사용하여 갭에 주입되며, 그 후에 한 시간동안 150℃에서 경화된다.
다음, 도 2e에 보인 것처럼, 도 2d의 상태로 있는 임시기판(13)은 금속범프들(12) 및 하부채움수지(14)로부터 떨어져 나가게 된다(박리된다). 테트라플루오르에틸렌으로 임시기판(13)을 표면 코팅하는 것은 임시기판이 떨어져 나가는 것을 용이하게 한다. 그 후, 도 2f에 보인 것처럼, 외부연결용 땜납볼들(15)이 하부채움수지 및 금속범프들(12)을 포함하는 면에서 노출되는 개별 금속범프들(12)에 결합된다.
제1실시예에서는, 경화된 금속범프들의 개개의 앞부분들이 금속범프들(12)에 임시기판(13)을 특정 압력으로 가압함에 의해 평평한 모양으로 형성되나 구 형상으로 되지는 않으므로, 평평한 앞부분들을 갖는 단자들은 임시기판(13)이 도 2e에 보여진 것처럼 LSI칩(11)으로부터 떨어져 나간 후에 얻어질 수 있다.
예를 들면, 구 형상의 앞부분을 갖는 금속범프가 사용되는 경우, 하부채움수지(14)는, 도 3a에 보인 것처럼, 보호층(14)의 표면과 보호층(14)의 표면으로부터 후퇴한 금속범프들(12)의 구 형상의 표면 사이의 갭 속으로 들어가 우수한 접촉 및 전기전도도가 나빠지게 한다. 반면, 제1실시예에서는, 보호층(14)의 표면에 대해 노출되는 평평한 선단을 갖는 금속범프(12)가 안전하게 형성되므로, 하부채움수지(14)가 들어가는 것이 도 3b에 보인 것처럼 방지되어 우수한 접촉 및 전기전도도를 제공한다.
실시예 2
우선, 도 4a에 보인 것처럼, 땜납으로 만들어진 금속범프들(12)이 LSI칩(11)의 표면상에 형성되어 전극들이 제1실시예와 유사하게 연결된다. 도 4b에 보인 것처럼, LSI칩(11)은 구리(Cu)나 알루미늄(Al)으로 만들어진 임시기판(13)상에 배치되고 금속범프들(12)이 임시기판(13)상의 의사(quasi)패턴과 정확히 일치하도록 하는 특정 패턴을 갖는다. 융제가 땜납의 접합능력을 향상시키기 위해 임시기판(13)이나 금속범프(12)상에 도포될 것이다.
임시기판(13)이 구리로 만들어진 경우, 금속범프(12)와 접촉하지 않는 윤이나는 기판표면의 부분(13a)은 조동산화물로 처리(검게하는 처리)되어 도 5에 보인 것 같은 전극패드의 의사패턴(31)을 형성한다. 이것에 의해, 용해된 땜납이 의사패턴(31)의 주위로 흐르는 귀찮은 일이, 금속범프들(12)이 리플로잉에 의해 임시기판(13)에 결합될 때에 방지될 수 있다.
구리로 만들어지며 금속범프들과 접촉하는 의사패턴을 구비한 알루미늄기판 또는 구리로 만들어지며 금속범프들과 접촉하는, 도 5에 보여진 것과 유사한 의사패턴을 구비한 스테인레스강기판이 임시기판으로서 사용될 것이다.
의사패턴은 니켈 및 금을 포함하거나 구리, 니켈 및 구리와는 다른 금속을 포함하는 적층구조일 것이다.
그 후, 도 4c에 보인 것처럼, LSI칩(11)상에 형성된 복수의 금속범프들(12)은 리플로우되어 LSI칩(11) 및 임시기판(13)을 서로 연결시킨다. 연결구조를 갖는 LSI칩은 세정될 것이다.
도 4d에 보인 것처럼, 하부채움수지(14)는 LSI칩(11), 임시기판(13) 및 금속범프들(12) 사이의 갭에 주입되며 특정 조건들 하에서 경화되어 보호층을 형성한다. 이 조건들은 제1실시예의 조건들과 동일할 것이다.
다음으로, 도 4e에 보인 것처럼, 도 4d의 상태로 있는 임시기판(13)은 건식식각에 의해 금속범프들(12) 및 하부채움수지(14)로부터 제거된다. 염화제2철(ferric chloride)을 함유한 식각제(etchant)가 도 4d에 보인임시기판(13)을 위한 건식식각에 사용될 것이다.
임시기판(13)상의 의사패턴이 니켈 및 금을 포함하는 적층구조에 의해 형성되는 경우, 금속범프(12)의 남땜부가 약간 식각되어 오목부(cancave)를 형성하는 귀찮은 일이 방지될 수 있다.
그 후, 도 4f에 보인 것처럼, 외부연결용 땜납볼들(15)이 하부채움수지 및 금속범프들(12)들을 포함하는 정렬된 표면에 대해 노출하는 개개의 금속범프들(12)들에 결합된다.
제2실시예에서는, 금속범프들(12)과 하부채움수지(14)를 접착하는 임시기판(13)이 식각에 의해 제거되므로, 임시기판(13)은 임시기판이 강하게 접착되어 있는 경우라도 쉽게 제거된다.
제1 및 제2 실시예들의 반도체장치들이 하부채움수지(14)로 만들어진 단일의 보호층을 구비하고 있지만, 개개의 보호층들은 도 2a 내지 2f 또는 도 4a 내지 4f에 보여진 단계들을 반복함으로써 다층으로 될 수 있다. 다층을 얻기 위해, 단일의 보호층의 형성 이후에, 그 위에 다른 보호층이 형성되고 대응하는 금속범프들은 서로 연결된다. 이 단계들을 반복하면 다층으로된 보호층이 제공된다.
배선기판이 패키지(반도체장치) 위에 리플로잉장치에 수용된 배선기판 및 패키지 사이에 땜납볼들을 용해시킴으로써 실장되는 경우, 가해진 열과 후속하는 열을 가하는(heat-applying) 공정에 의해 발생된 기판과 패키지의 열팽창력들 간의 차이에 기인한 변형응력이 땜납볼들(25)에 가해질 것이다. 이 응력이 극도로 큰 경우, 갈라진 금(crack)들이 생성될 것이다. 그러나, 변형응력은 다층의 보호층들을사용하고 패키지 및 배선기판 간의 갭을 적절히 조절함으로써 줄어들거나 감소될 수 있다.
실시예 3
우선, 도 6a에 보여진 LSI칩(11)이 도 6b에 보여진 것처럼 임시기판(13)의 의사패턴 위에 개별 전극들에 대응하게 실장된 금속범프들(12)과 정확히 배치된다. 융제가 땜납의 접합능력을 향상시키기 위해 임시기판(13)이나 LSI칩(11)상에 도포될 것이다.
금속범프들(12)은 땜납으로 만들어지거나 땜납과 구리 또는 땜납, 금 및 니켈을 포함한 적층구조일 것이다. 임시기판(13)은, 의사패턴을 제외하면 검게하는 처리가 행해진 스테인레스강 기판, 알루미늄기판 또는 구리기판일 것이다.
다음으로, 도 6c에 보인 것처럼, 임시기판(13)상에 형성된 복수의 금속범프들(12)은 리플로우되어 LSI칩(11)과 임시기판(13)을 서로 연결시킨다. 이러한 연결구조를 갖는 LSI칩은 세정될 것이다.
그 후, 도 6d에 보인 것처럼, 하부채움수지(14)가 LSI칩(11), 임시기판(13) 및 금속범프들(12) 사이에 주입되며 특정 조건들 하에서 경화되어 보호층을 형성한다. 그 조건들은 제1실시예의 조건과 동일할 것이다.
다음으로, 도 6e에 보인 것처럼, 도 6d의 상태로 있는 임시기판(13)은 금속범프들(12)과 하부채움수지(14)로부터 습식식각에 의해 제거된다. 염화제2철을 함유한 식각제가 스테인레스강기판과 같은 임시기판(13)을 쉽게 제거하기 위해 습식식각에 사용될 것이다.
임시기판(13)상의 의사패턴이 니켈과 금을 포함한 적층구조에 의해 형성되는 경우, 금속범프(12)의 납땜부분이 약간 식각되어 오목부를 형성하는 귀찮은 일이 방지될 수 있다.
그 후, 도 6f에 보인 것처럼, 외부연결용 땜납볼들(15)이 하부채움수지(14)와 금속범프들(12)을 포함하는 정렬된 표면에서 노출되는 개별 금속범프들(12)에 결합된다.
제2 및 제3 실시예들에서, 경화된 금속범프들의 개개의 앞부분들은 금속범프들의 리플로우에 의해 평평한 모양으로 형성되나 구 형상으로 형성되는 않고, 따라서, 보호층의 표면에 대해 노출되는 평평한 앞부분들을 갖는 단자들은, 임시기판(13)이 도 4e에 보인 것처럼 LSI칩(11)으로부터 제거될 때에 얻어질 수 있다. 이것에 의해, 제1실시예와 유사하게, 하부채움수지(14)가 들어가는 것이 방지되어 우수한 접촉 및 전기전도도를 제공한다.
제1 내지 제3 실시예들의 각각에서, 기존의 개재기(interposer, 24)(도 1)가 소유한 회로기판의 표준화된 배선패턴에 대응하는 땜납볼들(25)의 배열을 얻는 개재기능은 LSI칩(11)이나 회로기판의 연결 측에 속하게 된다.
실시예 4
우선, 도 7a에 보여진 LSI칩(11)이, 의사패턴을 따라 임시기판 위에 한 끝이 고정되는 복수의 리드전선들(21)을 포함하여 임시기판(13)과 정확히 일치하게 배치되고, LSI칩은 리드전선들(21)의 다른 끝을 리플로잉함으로써 임시기판(13)에 도 7b에 보인 것처럼 연결된다. 이 연결구조를 갖는 LSI칩은 세정될 것이다.
임시기판(13)은 스테인레스강, 알루미늄 또는 구리로 만들어진다. 리드전선들은 LSI칩에 대향하는 임시기판(13)의 표면상에 몰딩에 의해 형성된다.
개별 리드전선들(21)은 LSI칩(11) 및 임시기판(13)에 연결된 땜납으로 만들어진 부분들과, 다른 금속으로 만들어진 다른 부분들을 구비한다. 그 대신에, 완전히 스테인레스강, 구리 또는 땜납으로 만들어진 리드전선이 사용될 수도 있다. LSI칩(11)에 연결된 납땜리드전선 부분의 땜납형성이 낮은 융점을 갖도록 조절된다면, 연결단계는 편리하게 수행된다. 융제가 땜납의 접합능력을 향상시키기 위해 임시기판(13)이나 LSI칩(11)상에 도포될 것이다. 리드전선은 비교적 단단하나, 단단한 리드전선 대신에, 땜납이나 금으로 만들어진 부드러운 전선이 리드전선으로서 사용될 수 있다.
다음으로, 도 7c에 보인 것처럼, 하부채움수지(14)가 LSI칩(11), 임시기판(13) 및 리드전선들(21) 사이의 갭에 주입되며 특정 조건들 하에서 경화되어 보호층을 형성한다. 이 조건들은 제1실시예의 조건들과 동일할 것이다.
그 후, 도 7d에 보인 것처럼, 도 7c의 상태로 있는 임시기판(13)은 리드전선들(21) 및 하부채움수지(14)로부터 습식식각을 사용하여 제거된다. 염화제2철을 함유한 식각제가 전술의 습식식각에 사용될 것이다.
그 후, 도 7e에 보인 것처럼, 외부연결용 땜납볼들(15)이 하부채움수지(14)와 리드전선들(21)을 포함하는 정렬된 표면에 대해 노출되는 개별 리드전선들(21)에 결합된다.
리드전선(21)을 형성하는 예를 설명한다.
리드전선들(21)이 도 7b에 보여진 구조와는 다른 LSI칩(11) 측에 형성되는 구조를 보여주는 도 8에서, 복수의 리드전선들(21)이 사각형프레임(32)의 모든 측면들로부터 개구(32a)의 중심쪽으로 연장된다. LSI칩(11)은 리드전선들(21)의 개개의 앞부분들에 전기적 및 기계적으로 결합된다.
도 9a에서, 복수의 리드전선들(21)의 한쪽 끝들은 LSI칩(11) 주변의 밑에 위치되고 리드전선들의 다른쪽 끝들은 프레임(23) 개구의 하단주변을 따라 위치된다. 그 후, 도 9b에 보인 것처럼, 개별 리드전선들(21)이 특정 구조를 갖는 몰딩을 사용함에 의해 절단된다. 그 때, 도 9c에 보인 것처럼, 리드전선들(21)은 특정 모양으로 구부려져 복수의 리드전선들(21)을 갖는 LSI칩(11)을 제공한다.
배선패턴이 변형되어질 리드전선들(21)은 제4실시예의 보호층에 나타나므로, 리드전선들의 배선피치 및 배열은, 리드전선들이 보호층에 드러난 리드전선들(21)의 상태를 바꿈으로써 실장되는 배선기판의 배선패턴에 의존하여 변형될 수 있다.
실시예 5
도 10a에 보여진 LSI칩(11)은, 전극형성면 위에, 금도금이 행해지는 복수의 금속범프들(12)을 구비한다. 이 구조를 갖는 LSI칩은 도 10b에 보인 것 같은 볼록패턴을 갖는 임시기판(13)과 정확히 일치하게 배치된다.
볼록패턴(22)은, 스테인레스강, 알루미늄 또는 구리로 만들어진 기판 위에 감광성레지스터를 코팅하며, 배선패턴을 포토리소그라피기술로 형성하고, 이 배선패턴을 금으로 도금하거나 구리 및 금을 포함한 적층구조로 도금함으로써, 임시기판(13) 위에 형성된다.
볼록패턴(22)의 형성은, 전술한 것과는 다른 기법, 예를 들면, 활성법(active method), 클래드(clad)재료를 위한 포토리소그라피기법을 채용한 식각법, 및 프레스가공법을 사용하여 수행될 수 있다.
다음으로, 도 10c에 보인 것처럼, LSI칩 위의 금속범프들이 임시기판(13)의 볼록패턴(22)과 정확히 일치하게 배치된 후, 금속범프들(12)의 표면상의 금과 볼록패턴의 금은 LSI칩(11) 및 임시기판(13)을 서로에 대해 가압하는 동안의 압력 하에서 서로 결합된다.
그 후, 도 10d에 보인 것처럼, 하부채움수지(14)는 LSI칩(11), 임시기판(13) 및 금속범프들(12) 사이의 갭에 주입되며 특정 조건들 하에서 경화되어 보호층을 형성한다. 이 조건들은 제1실시예의 조건들과 동일할 것이다.
그 후, 도 10e에 보인 것처럼, 임시기판(13)은 볼록패턴(22) 및 하부채움수지(14)로부터 습식식각을 사용하여 제거된다. 이런 식으로, 도 10d의 임시기판(13)으로 덮여진 볼록패턴(22)은 노출되어 금속패턴(22)의 단자로 변환되어질 수 있다. 전술의 구성을 갖는 임시기판(13)은 염화제2철을 함유한 식각제로써 제거될 수 있다.
다음으로, 도 10f에 보인 것처럼, 땜납레지스트(23)는 외부연결용 패드부 이외의 부분에 인쇄법을 사용하여 도포되고 특정 조건들 하에서 경화되어 금속패턴(22)의 단자를 위한 보호층을 형성한다.
그 후, 도 10g에 보인 것처럼, 외부연결을 위한 땜납볼들(15)은 금속패턴(22)의 각 단자의 패드부들에 결합된다.
실시예 6
도 11a에 보여진 LSI칩(11)은, 전극형성면 위에, 금도금이 행해지는 복수의 금속범프들(12)을 구비한다. 이 구조를 갖는 LSI칩은 도 11b에 보여진 것과 같은 볼록패턴(22)을 갖는 임시기판(13)과 정확히 일치하게 배치된다.
볼록패턴(22)은, 감광성레지스트를 스테인레스강, 알루미늄 또는 구리로 만들어진 기판상에 코팅하며, 배선패턴을 포토리소그라피기술로 형성하고, 이 배선패턴을 금으로 도금함으로써, 임시기판(13)상에 형성된다. 감광성레지스트가 떨어져 나간 이후에, 임시기판(13)은 도금된 금을 마스크로서 사용하여 하프에칭(half-etching)을 받게 된다. 임시기판(13)의 볼록패턴(22)은 전술한 것으로 제한되지 않으며, 활성법 등이 제5실시예와 유사하게 사용될 수 있다.
다음으로, 도 11c에 보인 것처럼, LSI칩상의 금속범프들이 임시기판(13)의 볼록패턴(22)과 정확히 일치하게 배치된 후, 금과 금의 결합은 LSI칩(11) 및 임시기판(13)을 서로에 대해 가압하는 동안의 압력 하에서 행해져, 금속범프들(12)을 대응하는 패턴들(22)에 연결시킨다.
그 후, 도 11d에 보인 것처럼, 하부채움수지(14)는 LSI칩(11), 임시기판(13) 및 금속범프들(12) 사이의 갭에 주입되며 특정 조건들 하에서 경화되어 보호층을 형성한다. 이 조건들은 제1실시예의 조건들과 동일할 것이다.
그 후, 도 11e에 보인 것처럼, 임시기판(13)은 습식식각을 이용하여 하부채움수지(14) 쪽에 볼록패턴(22)을 남겨두게 제거된다. 이런 식으로, 도 11d의 임시기판(13)으로 덮여져 있는 볼록패턴(22)은 노출되어 금속패턴(22)의 단자로 변환된다. 전술의 구성을 갖는 임시기판(13)은 염화제2철을 함유한 식각제로써 제거될 수 있다. 임시기판이 볼록패턴(22)을 갖는 단일 금속판으로써 형성되므로, 식각 후의 금속판은 추가 가공 없이 배선으로서 사용될 수 있다.
그 후, 도 11f에 보인 것처럼, 납땜레지스트(23)가 외부연결용 패드부 이외의 부분에 인쇄법을 이용하여 도포되며 특정 조건들 하에서 경화되어 연결패턴(22)을 위한 보호층을 형성한다.
그 후, 도 11g에 보인 것처럼, 외부연결용 땜납볼들(15)이 금속패턴(22)의 단자들의 각각의 패드부들에 결합된다.
반도체장치에서의 LSI칩(11)의 표면은 제5 및 제6 실시예들에서의 수지로 만들어진 보호층에 더하여 보호층(경화된 납땜레지스트)(23)으로 덮여지므로, 핸들링과 성능 시험은 보다 편리하게 행해진다. 배선패턴이 변형될 수 있는 금속패턴(22)의 단자는 보호층 속에 존재하므로. 금속패턴의 배선피치 및 배열은 배선기판의 배선패턴에 의존하여 보호층이 노출된 금속패턴의 단자의 상태를 변경함으로써 변형될 수 있다.
제4 내지 제6 실시예들의 각각에서, 개재기능은 보호층(14 또는 23)에 구비되므로, 회로기판의 LSI칩(11) 쪽 및 연결부 쪽에 제1 내지 제3 실시예들과는 다른 개재기능을 갖는 것이 불필요하다. 따라서, 기존의 LSI칩 및 기존의 회로기판의 설계는 추가 가공 없이 사용될 수 있다.
제1 내지 제6 실시예들에서, 패키지는 LSI칩(11)을 임시기판(13)에 고정시키며, 하부채움수지(14)를 주입 및 경화하고, 임시기판(13)의 적어도 일부를 떨어져나가게 하거나 제거함으로써 제조되므로, 패키지사이즈는 기존의 개재기(도 1의 24)를 필요로 하지 않으면서 LSI칩(11)의 사이즈로 줄어들게 되어 반도체장치를 소형으로 제작할 수 있게 한다. 이렇게 얻어진 단순화된 구조는 더 높은 생산성과 더 낮은 비용의 패키지를 실현시킨다.
게다가 제1 내지 제6 실시예들에서는, LSI칩(11)의 전극패드상에 형성된 금속범프(12)의 상단의 높이와 실질적으로 동일한 높이를 갖는 보호층(14)이 금속범프들(12)의 각각의 주변을 덮고 있고 LSI칩(11)의 표면을 보호하고 있으므로, 금속패드(12)에 대한 프로빙(probing)시의 LSI패드의 원래의 전극패드는 성능시험 동안에 발생될 지도 모를 손상이나 상처(scar)로부터 보호될 수 있다. 더욱이, LSI칩(11)은 하부채움수지(14)에 의해 보호되기 때문에 핸들링과 성능시험은 편리하게 행해진다.
제1 내지 제6 실시예들에서, 하부채움수지(14) 자체와 하부채움수지(14)를 채우기 위한 방법은 앞서 기술된 것들로 한정되지는 않는다. 예를 들어, 에폭시-페놀 기반 수지, 페놀기반수지, 아크릴기반수지 및 실리콘기반수지를 포함한 다양한 수지가 하부채움수지(14)로서 사용될 수 있다. 채용되는 하부채움수지의 종류에 의존하여, 주입법은 포팅(potting)법, 전사몰딩(transfer-molding)법 및 인쇄법으로부터 선택될 수 있다. 하부채움수지의 경화는 채용되는 수지의 종류 및 특성들에 의존하여 행해질 것이고 앞서 기술된 방법과 조건들로 제한되지는 않는다.
포팅법의 경우, 하부채움수지는 LSI칩의 주변으로 주사기 같은 주입기를 사용하여 흐르게될 것이고, 이 수지는 LSI칩 및 임시기판 사이의 갭 속으로 들어갈수 있다. 전사법의 경우, 예를 들어 도 7b에 보여진 LSI칩(11)과 임시기판(13)은 한 쌍의 몰드들에 의해 끼어있게 되고, 하부채움수지(14)는 그 몰드들 속으로 강제로 주입되어, 몰딩형상을 갱신시킨다. 인쇄법의 경우, 포팅법과 유사하게, 하부채움수지(14)는 적하방식으로(dropwise) LSI칩(11)의 주변으로 첨가되어 갭 속으로 들어갈 수 있다. 이 경우, 하부채움수지(14)는 좁은 공간 속으로 양호하게 주입된다.
임시기판이 막일 때, 임시기판을 하부채움수지로부터 매끄럽게 벗겨내는데 필요한 강도는 얻어지지 않는다. 그러나, 제1 내지 제6 실시예들에서는, 금속판으로 이루어진 임시기판(13)은 다음의 이점들 (1) 내지 (3)을 제공한다.
(1) 필요한 강도를 스스로 갖는 임시기판(13)은 납땜범프들(12) 및 보호층(14)으로부터 임시기판(13)을 벗겨내기 용이하게 한다.
(2) 유기성분들이 임시기판(13)을 벗겨낸 이후의 납땜범프상에 남아있지 않으므로, 우수한 전기전도도 및 접촉능력이 나빠지지 않는다.
(3) 임시기판(13)이 특정 강도의 평탄성(planarity)을 가지므로, 납땜범프들(12)의 상단부들과 보호층(14)의 표면은 특정 압력에서의 납땜범프들의 리플로우 동안에 단일 평면을 형성한다.
이점 (3)에 관련하여, 개재기(24)와 납땜범프들은 도 1에 보인 기존 반도체장치의 신뢰도를 높이기 위해 높은 강도로 서로 접착되므로, 박리 후의 표면은 평탄하지 않아서 개재기(24)가 LSI칩(11)으로부터 벗겨내어진 때조차도, 본 발명의 실시예들과는 달리 단일 평면을 제공할 수 없다. 막과 같은 부재가 임시기판(13)대신 사용되는 경우, 막과 같은 부재의 탄성은 납땜범프들(12) 및 보호층(14)에 의해 형성된 단일 평면을 제공할 수 없다.
본 발명의 임시기판은 제1 내지 제6 실시예들에서 기술된 것들로 제한되지 않으며, 땜납연결단계 및 임시기판제거단계를 쉽사리 행하는 어떠한 구성도 사용될 수 있다. 실시예들 각각의 최종단계에서의 외부연결용 땜납볼들(15)의 형성은 필수적인 것은 아니며, 실시예들에서의 재료 및 값들은 그것들로 제한되지 않는다.
보호층(14) 및 납땜범프들(12)을 LSI칩(11)에 결합함으로써 형성된 부재는 제1 내지 제6 실시예들에서 패키지로서 언급되었지만, 본 발명에 채용가능한 패키지는 그것으로 제한되지 않고, 예를 들어, 히트스플리터(heat splitter)(히트싱크)를 그 바닥면(예로는, 도 2a의 상단면)에 갖는 LSI칩(11)도 패키지라 불린다.
전술의 실시예들은 예를 위해서만 기술되었으므로, 본 발명은 전술의 실시예들로 제한되지 않고 다양한 변형들 또는 대체물들이 본 발명의 범위를 벗어남없이 이 기술의 숙련자들에 의해 본 발명으로부터 쉽사리 만들어질 수 있다.
상술한 바와 같이, 본 발명에 따르면, 반도체장치의 패키지는 개재기의 사용없이 비용절감과 함께 소형화될 수 있고, 핸들링 및 성능시험은 더 편리하게 행해진다.

Claims (21)

  1. 반도체장치를 제조하기 위한 방법에 있어서,
    (a) 복수의 금속성연결부재들(12)을 임시기판(13) 및 반도체칩(11) 중의 적어도 하나 위에 형성하는 단계;
    (b) 임시기판(13) 및 반도체칩(11)을 서로에 대해 밀어 임시기판 및 반도체칩 사이에서 금속성연결부재들(12)을 가압하는 단계;
    (c) 임시기판(13) 및 반도체칩(11) 사이의 공간을 수지(14)로 채워 이 공간에 금속성연결부재들(12)을 파묻는 단계;
    (d) 수지(14)를 경화시켜 제1보호층을 형성하는 단계; 및
    (e) 임시기판(13)을 제1보호층 및 금속성연결부재들(12)로부터 제거하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 단계 (b)는 금속성연결부재들(12)의 각각을 가열하여 임시기판과 접촉하는 실질적으로 평평한 표면을 갖게 하는 단계를 구비한 방법.
  3. 제1항에 있어서, 금속성연결부재들(12)은 반도체칩(11)상에 형성된 개별 칩전극들상에 형성된 금속범프들인 방법.
  4. 제1항에 있어서, 금속성연결부재들(12)은 전선들인 방법.
  5. 제1항에 있어서, 금속성연결부재들(12)의 각각은 칩전극들 중의 대응하는 하나 위에 형성된 금속범프, 및 임시기판(13)상에 형성된 금속패턴(22)의 단자를 구비하는 방법.
  6. 제5항에 있어서, 금속패턴(22)의 단자는 임시기판(13)의 재료와 같거나 다른 재료로 만들어진 방법.
  7. 제5항에 있어서, 금속패턴(22)의 단자는 도금, 식각 또는 프레싱에 의하여 형성되는 방법.
  8. 제5항에 있어서, 단계 (e) 이후에 제1보호층으로부터 노출되는 금속패턴(22)의 단자를 보호하기 위한 제2보호층을 형성하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서, 단계 (e) 이후에 제1보호층으로부터 노출되는 금속성연결부재(22)의 일부 상에 땜납볼들(25)을 형성하는 단계를 더 포함하는 방법.
  10. 제1항에 있어서, 임시기판(13)은 단계 (e)에서의 기계적 박리 또는 식각에 의해 제1보호층 및 금속성연결부재(12)로부터 제거되는 방법.
  11. 제1항에 있어서, 임시기판(13)은 테트라플루오르에틸렌코팅 또는 테트라플루오르에틸렌함침으로 표면처리된 판인 방법.
  12. 제1항에 있어서, 임시기판(13)은 금속판인 방법.
  13. 복수의 칩전극들을 갖는 반도체칩(11), 개별 칩전극들과 전기적으로 접촉하는 복수의 금속성연결부재들(12), 및 금속성연결부재들(12) 사이의 공간을 채우는 수지보호층을 포함하며,
    상기 수지보호층은 금속성연결부재들(12)의 각각의 상단표면을 노출시키는 상단표면을 갖는 반도체장치.
  14. 제13항에 있어서, 수지보호층과 접촉하게 배치되며 개별 금속성연결부재(12)의 상단표면과 접촉하는 복수의 단자들을 갖는 회로기판을 더 포함하는 반도체장치.
  15. 제13항에 있어서, 제1보호층으로부터 노출하는 금속성연결부재들(12)의 선단들은 제1보호층과 함께 단일 평면을 형성하는 반도체장치.
  16. 제13항에 있어서, 제1보호층은 복수의 적층된 수지층들에 의해 형성되는 반도체장치.
  17. 제13항에 있어서, 금속성연결부재들(12)은 칩전극들상에 형성된 금속범프들인 반도체장치.
  18. 제13항에 있어서, 금속성연결부재들(12)은 전선들인 반도체장치.
  19. 제13항에 있어서, 금속성연결부재들(12)은 칩전극들상에 형성된 금속범프들과 임시기판(13)상의 금속범프들에 대응하게 형성된 금속패턴(22)의 단자를 구비하는 반도체장치.
  20. 제13항에 있어서, 금속패턴(22)의 단자를 보호하기 위한 제2보호층을 더 포함하는 반도체장치.
  21. 제13항에 있어서, 제1보호층으로부터 노출된 금속성연결부재(12)의 부분상의 납땜범프들을 더 포함하는 반도체장치.
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