KR102241937B1 - 반도체 소자의 갭필 방법 - Google Patents

반도체 소자의 갭필 방법 Download PDF

Info

Publication number
KR102241937B1
KR102241937B1 KR1020160158611A KR20160158611A KR102241937B1 KR 102241937 B1 KR102241937 B1 KR 102241937B1 KR 1020160158611 A KR1020160158611 A KR 1020160158611A KR 20160158611 A KR20160158611 A KR 20160158611A KR 102241937 B1 KR102241937 B1 KR 102241937B1
Authority
KR
South Korea
Prior art keywords
gas
substrate
frequency power
power source
purge
Prior art date
Application number
KR1020160158611A
Other languages
English (en)
Other versions
KR20180059261A (ko
Inventor
류동호
이경은
최연주
Original Assignee
주식회사 원익아이피에스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 원익아이피에스 filed Critical 주식회사 원익아이피에스
Priority to KR1020160158611A priority Critical patent/KR102241937B1/ko
Publication of KR20180059261A publication Critical patent/KR20180059261A/ko
Application granted granted Critical
Publication of KR102241937B1 publication Critical patent/KR102241937B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명은 단차를 구비하는 패턴 상에 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막을 증착하는 단계; 및 증착된 상기 절연막 중에서 단차의 측벽에 형성된 부분 보다는 단차의 상부면에 형성된 부분을 식각(etching) 공정으로 선택적으로 제거하는 단계; 를 포함하는 제 1 단위사이클을 복수회 진행함으로써 상기 단차의 갭(gap)을 상기 절연막으로 충전(filling)하는 것을 특징으로 하는, 반도체 소자의 갭필 방법을 제공한다.

Description

반도체 소자의 갭필 방법{Method for filling gap of the semiconductor device}
본 발명은 반도체 소자의 갭필 방법에 관한 것으로서, 보다 상세하게는 홀 패턴, 비아 패턴 또는 트렌치 패턴을 포함하는 반도체 소자의 갭필 방법에 관한 것이다.
전자 소자의 집적화에 따라 원자층 증착법으로 나노 단위의 박막을 균일하게 증착하는 기술이 개발되고 있다. 한편, 실리콘 질화막 공정은 점차 고온에 대한 민감도가 증가함에 따라 공정온도를 저감하려는 노력이 진행되고 있으며 이의 일환으로 플라즈마를 이용한 저온공정의 개발이 수행되고 있다. 다이렉트 플라즈마를 이용한 질화막을 트렌치나 홀과 같은 단차 구조에 형성하는 경우, 단차 구조 측부에 형성된 질화막의 막질이 상대적으로 저하되는 문제점이 나타나고 있다. 나아가, 단차의 갭을 절연막으로 충전하는 과정에서 심(seam)이 나타나는 문제점도 나타나고 있다.
관련 선행기술로는 대한민국 공개공보 제2004-0107428호(2004.12.20.공개, 발명의 명칭:질화막의 막질 개선 방법 및 반도체 장치의 제조 방법)가 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 단차 구조의 갭을 보이드(void)나 심(seam)을 형성하지 않으면서 효과적으로 충전하는 반도체 소자의 갭필 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 따른 반도체 소자의 갭필 방법을 제공한다. 상기 반도체 소자의 갭필 방법은 단차를 구비하는 패턴 상에 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막을 증착하는 단계; 및 증착된 상기 절연막 중에서 단차의 측벽에 형성된 부분 보다는 단차의 상부면에 형성된 부분을 식각(etching) 공정으로 선택적으로 제거하는 단계; 를 포함하는 제 1 단위사이클을 복수회 진행함으로써 상기 단차의 갭(gap)을 상기 절연막으로 충전(filling)하는 것을 특징으로 한다.
상기 반도체 소자의 갭필 방법에서, 상기 절연막을 증착하는 단계는 상기 단차의 상부면에 형성된 제 1 절연막과 상기 단차의 측벽에 형성된 제 2 절연막을 형성하는 단계를 포함하되, 상기 제 2 절연막이 상기 제 1 절연막 보다 더 단단한 것을 특징으로 한다.
상기 반도체 소자의 갭필 방법에서, 상기 듀얼 주파수 전원은 고주파 전원과 저주파 전원으로 이루어지되, 상기 저주파 전원의 파워는 상기 고주파 전원의 파워의 5 내지 15%인 것을 특징으로 한다.
상기 반도체 소자의 갭필 방법에서, 상기 절연막을 증착하는 단계는, 상기 단차를 구비하는 패턴을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계; 및 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계;를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현하는 것을 특징으로 한다.
상기 반도체 소자의 갭필 방법에서, 상기 절연막을 증착하는 단계는, 상기 단차를 구비하는 패턴을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계; 상기 기판 상에 싱글 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계;를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현하는 것을 특징으로 한다.
상기 반도체 소자의 갭필 방법에서, 상기 절연막을 증착하는 단계는, 상기 단차를 구비하는 패턴을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계; 상기 기판 상에 싱글 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계;를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현하는 것을 특징으로 한다.
상기 반도체 소자의 갭필 방법에서, 상기 절연막을 증착하는 단계는, 상기 단차를 구비하는 패턴을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계;를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현하는 것을 특징으로 한다.
상기 반도체 소자의 갭필 방법에서, 상기 듀얼 주파수 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가지는 고주파 전원과 300 KHz 내지 600 KHz의 주파수 범위를 가지는 저주파 전원으로 이루어질 수 있다.
상기 반도체 소자의 갭필 방법에서, 상기 싱글 주파수 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가지는 고주파 전원으로 이루어며, 상기 듀얼 주파수 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가지는 고주파 전원과 300 KHz 내지 600 KHz의 주파수 범위를 가지는 저주파 전원으로 이루어질 수 있다.
상기 반도체 소자의 갭필 방법에서, 상기 단차를 구비하는 패턴은 홀 패턴, 비아 패턴 또는 트렌치 패턴을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일부 실시예들에 따르면, 단차 구조의 갭을 보이드(void)나 심(seam)을 형성하지 않으면서 효과적으로 충전하는 반도체 소자의 갭필 방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 갭필 방법을 순차적으로 도해하는 단면도이다.
도 2a 내지 도 2d는 본 발명의 다양한 실시예들에 따른 반도체 소자의 갭필 방법을 나타내는 도면들이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다. 동일한 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 갭필 방법을 순차적으로 도해하는 단면도이다.
도 1a를 참조하면, 단차를 구비하는 패턴(10) 상에 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막(50)을 증착한다. 절연막(50)은 단차의 갭(30)의 일부를 충전(filling)할 수 있다. 상기 단차를 구비하는 패턴(50)은 홀 패턴, 비아 패턴 또는 트렌치 패턴을 포함할 수 있다.
상기 듀얼 주파수 전원은 고주파 전원과 저주파 전원으로 이루어진다. 예를 들어, 고주파 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가질 수 있으며, 저주파 전원은 300 KHz 내지 600 KHz의 주파수 범위를 가질 수 있다.
본 발명자는 고주파 전원만 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막을 증착하는 경우, 단차의 상부면에 형성된 제 1 절연막 보다 상기 단차의 측벽에 형성된 제 2 절연막이 더 무르다는 것을 확인하였다. 즉, 고주파 전원을 인가하여 구현된 플라즈마를 사용할 경우, 플라즈마의 직진성으로 인하여 단차 구조 중 상부(top)나 바닥(bottom)에 형성된 박막의 막질에 비해 측벽(side)에 형성된 박막의 막질이 저하되어 후속의 식각 공정에서 취약함을 가진다.
하지만 챔버의 상측에 고주파 전원을 인가하되 챔버의 상측 또는 하측에 저주파 전원을 동시에 인가하여 구현된 플라즈마를 사용하게 되면, 저주파 전원으로 구현된 플라즈마로 인한 이온화된 원자의 움직임이 기판 쪽으로 향하게 되어 플라즈마에 대한 효과를 극대화시켜 패턴 내 막질도 개선할 수 있음을 확인하였다.
뿐만 아니라, 저주파 전원의 파워(power)를 증가하면 플라즈마의 영역이 변경되어 이는 플라즈마의 시스(sheath) 영역을 변경시킬 수 있어 이를 이용하면 패턴 내 측벽 부분에 형성되는 박막의 막질을 개선시킬 수 있다.
즉, 본 발명자는 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막(50)을 증착하는 경우, 단차의 상부면에 형성된 제 1 절연막(50a)과 상기 단차의 측벽에 형성된 제 2 절연막(50b)이 모두 단단하게 형성될 수 있음을 확인하였다.
나아가, 듀얼 주파수 전원 중에서 고주파 전원의 파워와 저주파 전원의 파워를 조절하면, 상기 단차의 측벽에 형성된 제 2 절연막(50b)이 단차의 상부면에 형성된 제 1 절연막(50a) 보다 더 단단하게 구현될 수 있음을 확인하였다. 예컨대, 저주파 전원의 파워는 고주파 전원의 파워의 50% 이하로 설정되면, 엄격하게는, 저주파 전원의 파워가 고주파 전원의 파워의 5 내지 15% 범위로 설정되면, 상기 단차의 측벽에 형성된 제 2 절연막(50b)이 단차의 상부면에 형성된 제 1 절연막(50a) 보다 더 단단하게 구현될 수 있다.
도 1b를 참조하면, 증착된 절연막(50) 중에서 단차의 측벽에 형성된 부분(50b) 보다는 단차의 상부면에 형성된 부분(50a)을 식각(etching) 공정으로 선택적으로 제거한다. 이는 단차의 상부면에 형성된 제 1 절연막(50a)이 단차의 측벽에 형성된 제 2 절연막(50b) 보다 더 무르기 때문이다. 상기 식각(etching) 공정은 등방성 식각 공정을 포함할 수 있다. 이러한 공정에 따라 단차를 구비하는 패턴(10)의 갭(30) 일부는 갭(30)의 측벽 및 바닥에 형성된 절연막으로 충전될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 갭필 방법에서, 절연막(50)의 증착 공정은 다이렉트 플라즈마(direct plasma) 방식을 이용할 수 있다. 상기 다이렉트 플라즈마 방식은, 예를 들어, 반응가스 및/또는 후처리가스를 전극과 기판 사이의 처리공간에 공급하고 듀얼 주파수 전원을 인가함으로써, 반응가스 및/또는 후처리가스의 플라즈마가 챔버 내부의 처리공간에서 직접 형성되는 방식을 포함한다. 이에 반하여, 절연막(50)의 식각 공정은 리모트 플라즈마(remote plasma) 방식을 이용할 수 있다. 상기 리모트 플라즈마 방식은, 예를 들어, 반응가스의 플라즈마를 리모트 플라즈마 발생기에서 활성화시켜 챔버 내부로 유입시키는 방식을 포함하며, 다이렉트 플라즈마에 비하여 전극 등의 챔버 내부 부품의 손상이 적고 파티클 발생을 저감할 수 있다는 이점을 가질 수 있다.
계속하여, 단차를 구비하는 패턴 상에 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막을 증착하는 단계; 및 증착된 상기 절연막 중에서 단차의 측벽에 형성된 부분 보다는 단차의 상부면에 형성된 부분을 식각(etching) 공정으로 선택적으로 제거하는 단계;를 포함하는 상술한 제 1 단위사이클을 추가적으로 더 수행하여, 갭(30)을 절연막으로 충전할 수 있다.
예를 들어, 도 1c를 참조하면, 단차를 구비하는 패턴(10) 상에 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막(51)을 증착한다. 절연막(51)은 단차의 갭(30)의 나머지 일부를 충전(filling)할 수 있다.
듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막(51)을 증착하는 경우, 단차의 상부면에 형성된 제 1 절연막(51a)과 상기 단차의 측벽에 형성된 제 2 절연막(51b)이 모두 단단하게 형성될 수 있음을 확인하였다.
나아가, 듀얼 주파수 전원 중에서 고주파 전원의 파워와 저주파 전원의 파워를 조절하면, 상기 단차의 측벽에 형성된 제 2 절연막(51b)이 단차의 상부면에 형성된 제 1 절연막(51a) 보다 더 단단하게 구현될 수 있음을 확인하였다. 예컨대, 저주파 전원의 파워는 고주파 전원의 파워의 50% 이하로 설정되면, 엄격하게는, 저주파 전원의 파워가 고주파 전원의 파워의 5 내지 15% 범위로 설정되면, 상기 단차의 측벽에 형성된 제 2 절연막(51b)이 단차의 상부면에 형성된 제 1 절연막(51a) 보다 더 단단하게 구현될 수 있다.
도 1d를 참조하면, 증착된 절연막(51) 중에서 단차의 측벽에 형성된 부분(51b) 보다는 단차의 상부면에 형성된 부분(51a)을 식각(etching) 공정으로 선택적으로 제거한다. 이는 단차의 상부면에 형성된 제 1 절연막(51a)이 단차의 측벽에 형성된 제 2 절연막(51b) 보다 더 무르기 때문이다. 상기 식각(etching) 공정은 등방성 식각 공정을 포함할 수 있다. 이러한 공정에 따라 단차를 구비하는 패턴(10)의 갭(30)은 갭(30)의 측벽 및/또는 바닥에 형성된 절연막(50, 51)으로 충전될 수 있다.
설명의 편의상, 절연막을 증착하고 식각하는 공정으로 이루어진 상기 제 1 단위사이클을 2회 반복하여 진행함으로써 단차의 갭을 절연막으로 완전하게 충전하는 구성을 도시하였으나, 본 발명의 기술적 사상은 상기 제 1 단위사이클이 복수회 반복된다는 것일 뿐, 이러한 구체적인 반복 횟수에 한정되는 것은 아니다.
상술한 내용과 같이, 본 발명의 일 실시예에 따른 반도체 소자의 갭필 방법에서는, 단차의 상부면에 형성된 절연막이 단차의 측벽에 형성된 절연막 보다 더 무르기 때문에, 식각 공정에서 상부의 식각이 충분하게 진행되어 충전 과정에서 심(seam)이 발생하는 것을 방지할 수 있다.
이하에서는, 상술한 제 1 단위사이클 중에서 원자층 증착 공정(ALD)의 다양한 실시예들을 설명한다.
도 2a를 참조하면, 상술한 제 1 단위사이클 중에서 상기 절연막을 증착하는 단계는, 단차를 구비하는 패턴(10)을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계(S100); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계(S200); 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계(S310); 및 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계(S400);를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현할 수 있다.
도 2b를 참조하면, 상술한 제 1 단위사이클 중에서 상기 절연막을 증착하는 단계는, 단차를 구비하는 패턴(10)을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계(S100); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계(S200); 상기 기판 상에 싱글 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계(S320); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계(S400); 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계(S510); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계(S600);를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현할 수 있다.
도 2c를 참조하면, 상술한 제 1 단위사이클 중에서 상기 절연막을 증착하는 단계는, 단차를 구비하는 패턴(10)을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계(S100); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계(S200); 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계(S310); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계(S400); 상기 기판 상에 싱글 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계(S520); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계(S600);를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현할 수 있다.
도 2d를 참조하면, 상술한 제 1 단위사이클 중에서 상기 절연막을 증착하는 단계는, 단차를 구비하는 패턴(10)을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계(S100); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계(S200); 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계(S310); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계(S400); 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계(S510); 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계(S600);를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현할 수 있다.
도 2a 내지 도 2d를 참조하여 설명한 제 2 단위사이클은 소소가스, 퍼지가스, 반응가스, 후처리가스 등을 기판 상에 시분할 방식 또는 공간분할 방식으로 제공하는 원자층 증착(ALD; Atomic Layer Deposition) 공정에 의한 것으로 이해될 수 있다. 본 발명의 기술적 사상은, 소스가스 및 반응가스 등을 기판이 배치된 챔버 내에 시간에 따라 불연속적으로 공급함으로써 증착이 구현되는 시분할 방식 뿐만 아니라, 소스가스 및 반응가스 등이 공간적으로 이격되면서 연속적으로 공급되는 시스템 내에 기판이 순차적으로 이동함으로써 증착이 구현되는 공간분할 방식에도 적용될 수 있다.
상술한 제 2 단위사이클에서, 상기 싱글 주파수 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가지는 고주파 전원으로 이루어며, 상기 듀얼 주파수 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가지는 고주파 전원과 300 KHz 내지 600 KHz의 주파수 범위를 가지는 저주파 전원으로 이루어진다. 본 발명의 일 실시예에 따른 원자층 증착 공정에서는 상부전극(예를 들어, 샤워헤드)에 고주파 전원을 인가하고, 상부전극(예를 들어, 샤워헤드) 또는 하부전극(예를 들어, 스테이지 히터)에 저주파 전원을 인가하는 다이렉트 듀얼 플라즈마(direct dual plasma)를 사용하며, 박막을 형성하고 처리하는 과정에서 고주파 전원과 저주파 전원이 동시에 인가되는 시간을 확보함으로써, 최종적으로 구현하고자 하는 박막의 막질을 조절하였다.
상술한 제 2 단위사이클에서, 불활성가스는 희가스(rare gas)를 의미할 수 있다. 희가스는, 구체적으로, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 및 라돈(Rn) 중에서 선택된 적어도 어느 하나의 가스를 말한다. 따라서, 본 발명에서 언급하는 불활성가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 및 라돈(Rn) 중 적어도 어느 하나를 포함할 수 있다.
상술한 제 2 단위사이클에서, 소스가스는 형성하고자 하는 박막의 종류에 따라 적절하게 선택될 수 있다. 예를 들어, 형성하고자 하는 박막이 실리콘 질화막인 경우, 상기 소스가스는 실란, 디실란, 트리메틸시릴(TMS), 트리스(디메틸아미노)실란(TDMAS), 비스(3차-부틸아미노)실란(BTBAS) 및 디클로로실란(DCS)으로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다. 이 경우, 반응가스는 질소성분(N)을 함유하는 가스를 포함할 수 있다. 여기에서, 질소성분(N)을 함유하는 반응가스는 암모니아가스(NH3)를 포함할 수 있다. 다른 예로서, 상기 질소성분(N)을 함유하는 반응가스는 질소가스(N2)와 수소가스(H2)의 혼합가스를 포함할 수도 있다. 특히, 반응가스가 질소가스(N2)와 수소가스(H2)의 혼합가스를 포함하는 경우, 퍼지가스로서 질소가스(N2)를 단위사이클 내내 주입하면서 단위증착막을 형성하는 단계에서만 추가로 수소가스(H2)를 제공하는 방식으로 반응가스의 제공을 구현할 수도 있다. 물론, 상술한 박막과 소스가스의 종류는 예시적이며, 본 발명의 기술적 사상이 이러한 예시적인 물질의 종류에 한정되는 것은 아니다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 단차를 구비하는 패턴 상에 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막을 증착하는 단계; 및
    증착된 상기 절연막 중에서 단차의 측벽에 형성된 부분 보다는 단차의 상부면에 형성된 부분을 식각(etching) 공정으로 선택적으로 제거하는 단계;
    를 포함하는 제 1 단위사이클을 복수회 진행함으로써 상기 단차의 갭(gap)을 상기 절연막으로 충전(filling)하되,
    상기 절연막을 증착하는 단계는, 상기 단차를 구비하는 패턴을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계; 상기 기판 상에 싱글 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계;를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현하는 것을 특징으로 하는, 반도체 소자의 갭필 방법.
  2. 제 1 항에 있어서,
    상기 절연막을 증착하는 단계는 상기 단차의 상부면에 형성된 제 1 절연막과 상기 단차의 측벽에 형성된 제 2 절연막을 형성하는 단계를 포함하되, 상기 제 2 절연막이 상기 제 1 절연막 보다 더 단단한 것을 특징으로 하는, 반도체 소자의 갭필 방법.
  3. 제 2 항에 있어서,
    상기 듀얼 주파수 전원은 고주파 전원과 저주파 전원으로 이루어지되, 상기 저주파 전원의 파워는 상기 고주파 전원의 파워의 5 내지 15%인 것을 특징으로 하는, 반도체 소자의 갭필 방법.
  4. 삭제
  5. 삭제
  6. 단차를 구비하는 패턴 상에 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막을 증착하는 단계; 및
    증착된 상기 절연막 중에서 단차의 측벽에 형성된 부분 보다는 단차의 상부면에 형성된 부분을 식각(etching) 공정으로 선택적으로 제거하는 단계;
    를 포함하는 제 1 단위사이클을 복수회 진행함으로써 상기 단차의 갭(gap)을 상기 절연막으로 충전(filling)하되,
    상기 절연막을 증착하는 단계는, 상기 단차를 구비하는 패턴을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계; 상기 기판 상에 싱글 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계;를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현하는 것을 특징으로 하며,
    상기 절연막을 증착하는 단계는 상기 단차의 상부면에 형성된 제 1 절연막과 상기 단차의 측벽에 형성된 제 2 절연막을 형성하는 단계를 포함하되, 상기 듀얼 주파수 전원은 고주파 전원과 저주파 전원으로 이루어지며, 상기 저주파 전원의 파워는 상기 고주파 전원의 파워의 5 내지 15%으로 설정함으로써 상기 제 2 절연막이 상기 제 1 절연막 보다 더 단단한 것을 특징으로 하는,
    반도체 소자의 갭필 방법.
  7. 단차를 구비하는 패턴 상에 듀얼 주파수 전원을 인가하여 구현한 플라즈마를 이용한 원자층 증착(ALD) 공정으로 절연막을 증착하는 단계; 및
    증착된 상기 절연막 중에서 단차의 측벽에 형성된 부분 보다는 단차의 상부면에 형성된 부분을 식각(etching) 공정으로 선택적으로 제거하는 단계;
    를 포함하는 제 1 단위사이클을 복수회 진행함으로써 상기 단차의 갭(gap)을 상기 절연막으로 충전(filling)하되,
    상기 절연막을 증착하는 단계는, 상기 단차를 구비하는 패턴을 가지는 기판 상에 소스가스를 제공하여 상기 기판 상에 상기 소스가스 중 적어도 일부가 흡착되는 흡착단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미흡착된 소스가스를 퍼지하는 제 1 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 반응가스를 제공하여 단위증착막을 형성하는 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 미반응된 반응가스를 퍼지하는 제 2 퍼지단계; 상기 기판 상에 듀얼 주파수 전원을 이용하여 플라즈마를 발생시켜 활성화된 후처리가스를 제공하여 상기 단위증착막을 후처리하는 후처리 단계; 상기 기판 상에 질소가스와 불활성가스 중 적어도 어느 하나이거나 이들의 조합으로 이루어진 퍼지가스를 제공하여 상기 기판 상에 잔류하는 후처리가스를 퍼지하는 제 3 퍼지단계;를 구비하는 제 2 단위사이클을 복수회 수행함으로써 구현하는 것을 특징으로 하며,
    상기 절연막을 증착하는 단계는 상기 단차의 상부면에 형성된 제 1 절연막과 상기 단차의 측벽에 형성된 제 2 절연막을 형성하는 단계를 포함하되, 상기 듀얼 주파수 전원은 고주파 전원과 저주파 전원으로 이루어지며, 상기 저주파 전원의 파워는 상기 고주파 전원의 파워의 5 내지 15%으로 설정함으로써 상기 제 2 절연막이 상기 제 1 절연막 보다 더 단단한 것을 특징으로 하는,
    반도체 소자의 갭필 방법.
  8. 제 1 항, 제 6 항 또는 제 7 항에 있어서,
    상기 듀얼 주파수 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가지는 고주파 전원과 300 KHz 내지 600 KHz의 주파수 범위를 가지는 저주파 전원으로 이루어진, 반도체 소자의 갭필 방법.
  9. 제 1 항 또는 제 6 항에 있어서,
    상기 싱글 주파수 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가지는 고주파 전원으로 이루어며, 상기 듀얼 주파수 전원은 13.56 MHz 내지 27.12 MHz의 주파수 범위를 가지는 고주파 전원과 300 KHz 내지 600 KHz의 주파수 범위를 가지는 저주파 전원으로 이루어진, 반도체 소자의 갭필 방법.
  10. 제 1 항, 제 6 항 또는 제 7 항에 있어서,
    상기 단차를 구비하는 패턴은 홀 패턴, 비아 패턴 또는 트렌치 패턴을 포함하는, 반도체 소자의 갭필 방법.
KR1020160158611A 2016-11-25 2016-11-25 반도체 소자의 갭필 방법 KR102241937B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160158611A KR102241937B1 (ko) 2016-11-25 2016-11-25 반도체 소자의 갭필 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160158611A KR102241937B1 (ko) 2016-11-25 2016-11-25 반도체 소자의 갭필 방법

Publications (2)

Publication Number Publication Date
KR20180059261A KR20180059261A (ko) 2018-06-04
KR102241937B1 true KR102241937B1 (ko) 2021-04-20

Family

ID=62628309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160158611A KR102241937B1 (ko) 2016-11-25 2016-11-25 반도체 소자의 갭필 방법

Country Status (1)

Country Link
KR (1) KR102241937B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102638425B1 (ko) * 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
KR102703707B1 (ko) * 2020-09-08 2024-09-04 어플라이드 머티어리얼스, 인코포레이티드 단일 챔버 유동성 막 형성 및 처리들

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014532304A (ja) 2011-09-23 2014-12-04 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ プラズマ活性化されるコンフォーマル誘電体膜

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060011449A (ko) * 2004-07-30 2006-02-03 주식회사 하이닉스반도체 반도체소자의 소자분리 방법
US8524612B2 (en) * 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
US8728955B2 (en) * 2012-02-14 2014-05-20 Novellus Systems, Inc. Method of plasma activated deposition of a conformal film on a substrate surface
KR102037869B1 (ko) * 2013-02-08 2019-10-29 삼성전자주식회사 Ｓｔｉ를 가진 반도체 소자 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014532304A (ja) 2011-09-23 2014-12-04 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ プラズマ活性化されるコンフォーマル誘電体膜

Also Published As

Publication number Publication date
KR20180059261A (ko) 2018-06-04

Similar Documents

Publication Publication Date Title
JP7171604B2 (ja) 高アスペクト比トレンチをアモルファスシリコン膜で間隙充填するための２段階プロセス
JP7321747B2 (ja) シリコンヒドロハライド前駆体を用いたＳｉＮのプラズマエンハンスト原子層堆積（ＰＥＡＬＤ）
US8076242B2 (en) Methods of forming an amorphous silicon thin film
US9818604B2 (en) Method for depositing insulating film on recessed portion having high aspect ratio
KR20210063434A (ko) 갭 충진 (gapfill) 을 위한 도핑되거나 도핑되지 않은 실리콘 카바이드 증착 및 원격 수소 플라즈마 노출
JP2020517097A (ja) アモルファスシリコン間隙充填を改善するための表面改質
CN114078741A (zh) 衬底处理方法
KR102241937B1 (ko) 반도체 소자의 갭필 방법
KR102179753B1 (ko) 질화막의 제조방법 및 질화막의 압축 응력 제어방법
KR102125077B1 (ko) 박막 증착 방법
US20150249004A1 (en) Method of fabricating nitride film and method of controlling compressive stress of the same
US9633861B2 (en) Cu/barrier interface enhancement
KR102616699B1 (ko) 갭 충진 애플리케이션들에서 실리콘 다이옥사이드 막의 원자층 증착에서의 심들을 제거하기 위한 시스템들 및 방법들
TW201435139A (zh) 增強低介電常數阻障膜之ｕｖ相容性
KR20240032126A (ko) 실리콘-함유 막들의 플라즈마 강화 원자 층 증착
KR102202089B1 (ko) 질화막의 제조방법
KR102125076B1 (ko) 박막 증착 방법
KR101576639B1 (ko) 절연막 증착 방법
US20230030566A1 (en) Substrate processing method
JP7560662B2 (ja) 単一のチャンバ流動性膜の形成及び処理
KR20230093782A (ko) 반도체 소자의 갭필 방법
KR102513404B1 (ko) SiCN막의 형성 방법
JP2024533363A (ja) 指向性選択的堆積
KR20230045565A (ko) 기판 처리 방법
KR20220041751A (ko) 반도체 처리 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant