JPS63311818A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
- Publication number
- JPS63311818A JPS63311818A JP62147541A JP14754187A JPS63311818A JP S63311818 A JPS63311818 A JP S63311818A JP 62147541 A JP62147541 A JP 62147541A JP 14754187 A JP14754187 A JP 14754187A JP S63311818 A JPS63311818 A JP S63311818A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- resistor
- base
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はエミッタ接地の出力トランジスタを急速に遮断
させ、動作の遅れ時間を短縮させるＴＴＬ回路に関する
ものである。
させ、動作の遅れ時間を短縮させるＴＴＬ回路に関する
ものである。
従来の技術
エミッタ接地の出力トランジスタを急速に遮断させる従
来のＴＴＬ回路を第２図に示し、これを参照して説明す
る。
来のＴＴＬ回路を第２図に示し、これを参照して説明す
る。
この回路は、ＰＮＰトランジスタＱ１と抵抗Ｒ１とで構
成される入力回路と、トランジスタＱ２．Ｑ３．Ｑ４と
抵抗Ｒ２，Ｒ３で構成されるインバータ回路と、トラン
ジスタＱ５と抵抗Ｒ４とで構成される出力トランジスタ
駆動回路と、トランジスタＱ６からなる出力回路と、ト
ランジスタＱ７．Ｑ８と抵抗Ｒ５，Ｒ６で構成される出
力負荷回路およびトランジスタＱ９と抵抗Ｒ７゜Ｒ８で
構成される放電回路とから成り立っている。なお、１は
入力端子、２は出力端子、３は電源端子である。
成される入力回路と、トランジスタＱ２．Ｑ３．Ｑ４と
抵抗Ｒ２，Ｒ３で構成されるインバータ回路と、トラン
ジスタＱ５と抵抗Ｒ４とで構成される出力トランジスタ
駆動回路と、トランジスタＱ６からなる出力回路と、ト
ランジスタＱ７．Ｑ８と抵抗Ｒ５，Ｒ６で構成される出
力負荷回路およびトランジスタＱ９と抵抗Ｒ７゜Ｒ８で
構成される放電回路とから成り立っている。なお、１は
入力端子、２は出力端子、３は電源端子である。
出力トランジスタＱ６を急速に遮断させる回路としての
放電回路はトランジスタＱ９のベースとコレクタからそ
れぞれ抵抗Ｒ７とＲ８を介してトランジスタＱ５のエミ
ッタに接続され、エミッタが接地された回路構成となっ
ている。
放電回路はトランジスタＱ９のベースとコレクタからそ
れぞれ抵抗Ｒ７とＲ８を介してトランジスタＱ５のエミ
ッタに接続され、エミッタが接地された回路構成となっ
ている。
入力端子１から入力される電圧が正論理で低（ロー）レ
ベルから高（ハイ）レベルに変化した時にトランジスタ
Ｑ２．、Ｑ３．Ｑ４が導通することによってトランジス
タＱ３のコレクタには正論理でローレベルの電圧が出力
される。それからトランジスタＱ５が遮断し始める。そ
してトランジスタＱ６のベース電荷が抵抗Ｒ７を通って
トランジスタＱ９のベースに流れ込むと、抵抗Ｒ８を通
じてベース電流のｈＦＥ倍のコレクタ電流が流れてベー
ス電荷を放電させて、トランジスタＱ６を急速に遮断さ
せる。
ベルから高（ハイ）レベルに変化した時にトランジスタ
Ｑ２．、Ｑ３．Ｑ４が導通することによってトランジス
タＱ３のコレクタには正論理でローレベルの電圧が出力
される。それからトランジスタＱ５が遮断し始める。そ
してトランジスタＱ６のベース電荷が抵抗Ｒ７を通って
トランジスタＱ９のベースに流れ込むと、抵抗Ｒ８を通
じてベース電流のｈＦＥ倍のコレクタ電流が流れてベー
ス電荷を放電させて、トランジスタＱ６を急速に遮断さ
せる。
発明が解決しようとする問題点
この従来の放電回路では放電の速度を上げるには抵抗Ｒ
８の値を小さくすれば良いが抵抗Ｒ８の値を小さくする
とトランジスタＱ６が導通状態のときトランジスタＱ６
のベース電流が減少しその結果トランジスタＱ６の電流
容量が小さくなる。
８の値を小さくすれば良いが抵抗Ｒ８の値を小さくする
とトランジスタＱ６が導通状態のときトランジスタＱ６
のベース電流が減少しその結果トランジスタＱ６の電流
容量が小さくなる。
また、抵抗Ｒ８の値を小さくシ、かつトランジスタＱ６
のベース電流を増やすには抵抗Ｒ３とＲ４の値を小さく
すれば良いが、そうすると電源電流が増加し消費電力が
増加する欠点がある。
のベース電流を増やすには抵抗Ｒ３とＲ４の値を小さく
すれば良いが、そうすると電源電流が増加し消費電力が
増加する欠点がある。
さらにこの放電回路ではトランジスタＱ５が遮断し始め
てからトランジスタＱ６のベース電荷を放電させるので
放電のスピードが遅い。このためトランジスタＱ６が遮
断しきらないうちにトランジスタＱ７とＱ８が導通し始
め、その結果トランジスタＱ７．Ｑ８．Ｑ６の経路で貫
通電流が流れることがある。
てからトランジスタＱ６のベース電荷を放電させるので
放電のスピードが遅い。このためトランジスタＱ６が遮
断しきらないうちにトランジスタＱ７とＱ８が導通し始
め、その結果トランジスタＱ７．Ｑ８．Ｑ６の経路で貫
通電流が流れることがある。
問題点を解決するための手段
本発明のＴＴＬ回路は、エミッタが第１の抵抗を介して
電源に、コレクタが接地点に、ベースが入力端子に接続
されたＰＮＰ トランジスタと、入力点が同ＰＮＰトラ
ンジスタのエミッタに接続されたインバータ回路と、ベ
ースが同インバータ回路の出力点に、コレクタが第２の
抵抗を介して前記電源に接続された第１のＮＰＮ トラ
ンジスタと、ベースが同第１のＮＰＮトランジスタのエ
ミッタに、エミッタが接地点に、コレクタが負荷回路を
介して前記電源に接続された第２のＮＰＮトランジスタ
と、エミッタが接地され、コレクタが前記第１のＮＰＮ
トランジスタのエミッタに直接または第３の抵抗を介し
て接続され、ベースが第３の抵抗を介して接地された第
３のＮＰＮトランジスタおよび前記ＰＮＰ トランジス
タのエミッタと前記第３のＮＰＮトランジスタのベース
間に接続された１個もしくは直列に接続された複数個の
レベルシフトダイオードを備えるとともに、前記第２の
ＮＰＮ トランジスタのコレクタより出力端子を取り出
したものである。
電源に、コレクタが接地点に、ベースが入力端子に接続
されたＰＮＰ トランジスタと、入力点が同ＰＮＰトラ
ンジスタのエミッタに接続されたインバータ回路と、ベ
ースが同インバータ回路の出力点に、コレクタが第２の
抵抗を介して前記電源に接続された第１のＮＰＮ トラ
ンジスタと、ベースが同第１のＮＰＮトランジスタのエ
ミッタに、エミッタが接地点に、コレクタが負荷回路を
介して前記電源に接続された第２のＮＰＮトランジスタ
と、エミッタが接地され、コレクタが前記第１のＮＰＮ
トランジスタのエミッタに直接または第３の抵抗を介し
て接続され、ベースが第３の抵抗を介して接地された第
３のＮＰＮトランジスタおよび前記ＰＮＰ トランジス
タのエミッタと前記第３のＮＰＮトランジスタのベース
間に接続された１個もしくは直列に接続された複数個の
レベルシフトダイオードを備えるとともに、前記第２の
ＮＰＮ トランジスタのコレクタより出力端子を取り出
したものである。
作用
本発明のＴＴＬ回路によれば、エミッタ接地出力トラン
ジスタの電流容量を減らすことなく、また消費電力を増
やすことなく出力トランジスタを急速に遮断することが
できる。
ジスタの電流容量を減らすことなく、また消費電力を増
やすことなく出力トランジスタを急速に遮断することが
できる。
実施例
本発明のＴＴＬ回路の実施例を第１図に示した回路図を
参照して説明する。
参照して説明する。
この回路は、ＰＮＰトランジスタＱ１のエミッタが抵抗
Ｒ１を介して電源端子３に、ベースが入力端子１に、コ
レクタが接地点に接続され、ＮＰＮトランジスタＱ２の
コレクタが抵抗Ｒ２を介して電源端子３に、ベースがト
ランジスタＱ１のエミッタに接続され、ＮＰＮ トラン
ジスタＱ３のコレクタが抵抗Ｒ３を介して電源端子３に
、ベースがトランジスタＱ２のエミッタに接続され、Ｎ
ＰＮトランジスタＱ４のコレクタとベースが共通にトラ
ンジスタＱ３のエミッタに、エミッタが接地点に接続さ
れ、ＮＰＮ トランジスタＱ５のコレクタが抵抗Ｒ４を
介して電源端子３に、ベースがトランジスタＱ３のコレ
クタに接続され、ＮＰＮ トランジスタＱ７のコレクタ
が抵抗Ｒ５を介して電源端子３に、ベースがトランジス
タＱ５のコレクタに接続され、ＮＰＮ Ｉ−ランジスタ
Ｑ８のコレクタが抵抗Ｒ５に、ベースがトランジスタＱ
７のエミッタに接続され、ＮＰＮトランジスタＱ６のコ
レクタがトランジスタＱ８のエミッタと出力端子２およ
び抵抗Ｒ６を介してトランジスタＱ７のエミッタに、ベ
ースがトランジスタＱ５のエミッタに、エミッタが接地
点に接続され、ＮＰＮトランジスタＱ９のコレクタが抵
抗Ｒ８を介してトランジスタＱ５のエミッタに、ベース
が抵抗ＲＩＯを介して接地点に、エミッタが接地点に接
続され、レベルシフトダイオードＤ＋ とＤｚが直列に
接続されてダイオードＤＩ のカソードがトランジスタ
Ｑ９のベースに、ダイオードＤ２のアノードがトランジ
スタＱ１のエミッタに接続された構成である。
Ｒ１を介して電源端子３に、ベースが入力端子１に、コ
レクタが接地点に接続され、ＮＰＮトランジスタＱ２の
コレクタが抵抗Ｒ２を介して電源端子３に、ベースがト
ランジスタＱ１のエミッタに接続され、ＮＰＮ トラン
ジスタＱ３のコレクタが抵抗Ｒ３を介して電源端子３に
、ベースがトランジスタＱ２のエミッタに接続され、Ｎ
ＰＮトランジスタＱ４のコレクタとベースが共通にトラ
ンジスタＱ３のエミッタに、エミッタが接地点に接続さ
れ、ＮＰＮ トランジスタＱ５のコレクタが抵抗Ｒ４を
介して電源端子３に、ベースがトランジスタＱ３のコレ
クタに接続され、ＮＰＮ トランジスタＱ７のコレクタ
が抵抗Ｒ５を介して電源端子３に、ベースがトランジス
タＱ５のコレクタに接続され、ＮＰＮ Ｉ−ランジスタ
Ｑ８のコレクタが抵抗Ｒ５に、ベースがトランジスタＱ
７のエミッタに接続され、ＮＰＮトランジスタＱ６のコ
レクタがトランジスタＱ８のエミッタと出力端子２およ
び抵抗Ｒ６を介してトランジスタＱ７のエミッタに、ベ
ースがトランジスタＱ５のエミッタに、エミッタが接地
点に接続され、ＮＰＮトランジスタＱ９のコレクタが抵
抗Ｒ８を介してトランジスタＱ５のエミッタに、ベース
が抵抗ＲＩＯを介して接地点に、エミッタが接地点に接
続され、レベルシフトダイオードＤ＋ とＤｚが直列に
接続されてダイオードＤＩ のカソードがトランジスタ
Ｑ９のベースに、ダイオードＤ２のアノードがトランジ
スタＱ１のエミッタに接続された構成である。
第１図において本発明の特徴とするところは、トランジ
スタＱ９のベースが抵抗Ｒ１０を通して接地されるとと
もに２個のレベルシフトダイオードＤ１とＤｚを介して
トランジスタＱ１のエミッタに接続された放電回路を備
えたことである。
スタＱ９のベースが抵抗Ｒ１０を通して接地されるとと
もに２個のレベルシフトダイオードＤ１とＤｚを介して
トランジスタＱ１のエミッタに接続された放電回路を備
えたことである。
入力端子１に正論理でローレベルの電圧が印加されてい
る時、トランジスタＱ６は導通しており出力端子２には
正論理でローレベルの電圧が出力されている。この時ト
ランジスタＱ１のエミッタは正論理でローレベルなので
トランジスタＱ９は遮断状態となる。したがって、抵抗
Ｒ８の値を小さくしてもトランジスタＱ６のベース電流
が減少することな（電流容量は小さくならない。よって
抵抗Ｒ８の値を小さくしてトランジスタＱ６のベース電
荷を急速に放電させることが可能となるので抵抗Ｒ３と
Ｒ４の抵抗値を小さくして電源電流を増加させる必要も
な（なる。
る時、トランジスタＱ６は導通しており出力端子２には
正論理でローレベルの電圧が出力されている。この時ト
ランジスタＱ１のエミッタは正論理でローレベルなので
トランジスタＱ９は遮断状態となる。したがって、抵抗
Ｒ８の値を小さくしてもトランジスタＱ６のベース電流
が減少することな（電流容量は小さくならない。よって
抵抗Ｒ８の値を小さくしてトランジスタＱ６のベース電
荷を急速に放電させることが可能となるので抵抗Ｒ３と
Ｒ４の抵抗値を小さくして電源電流を増加させる必要も
な（なる。
また、入力端子１に正論理でハイレベルの電圧が印加さ
れてトランジスタＱ１が遮断してトランジスタＱ１のエ
ミッタの電位がトランジスタのペースエミッタ間電圧の
３倍まで上昇するとトランジスタＱ９は導通し始めるの
で従来例のようにトランジスタＱ５が遮断し始めてから
導通するよりも速くトランジスタＱ６のベース電荷を放
電させることか可能となる。これらのことよりトランジ
スタＱ６を急速に遮断させることが可能となる。
れてトランジスタＱ１が遮断してトランジスタＱ１のエ
ミッタの電位がトランジスタのペースエミッタ間電圧の
３倍まで上昇するとトランジスタＱ９は導通し始めるの
で従来例のようにトランジスタＱ５が遮断し始めてから
導通するよりも速くトランジスタＱ６のベース電荷を放
電させることか可能となる。これらのことよりトランジ
スタＱ６を急速に遮断させることが可能となる。
発明の効果
本発明のＴＴＬ回路によれば、本発明の放電回路を付加
することにより出力の電流容量を減少させずにかつ低消
費電力のままで出力トランジスタを急速に遮断させるこ
とが可能となり、ＴＴＬ回路動作の速度をはやめること
ができる。
することにより出力の電流容量を減少させずにかつ低消
費電力のままで出力トランジスタを急速に遮断させるこ
とが可能となり、ＴＴＬ回路動作の速度をはやめること
ができる。
第１図は本発明のＴＴＬ回路の実施例を示す回路図、第
２図は従来のＴＴＬ回路の１例を示す回路図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・電源端子、Ｑｌ・・・・・・ＰＮＰトラン
ジスタ、Ｑ２．Ｑ３゜Ｑ４．Ｑ５．Ｑ６．Ｑ７．Ｑ８．
Ｑ９・・・・・・Ｎ−ＰＮトランジスタ、ＤＩ ＋
Ｄｚ ・・・・・・ダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５，Ｒ６，Ｒ８゜ＲＩＯ・・・・・・抵抗。 代理人の氏名 弁理士 中尾敏男 ほか１名／−−−人
力嫡子 ２− 山カ立揃子 ３−電源端子 Ｑｒ−Ｆ’Ｎ Ｐ トランジスタ Ｑ２． Ｑ３． Ｑ４． ＱＳ、 Ｑ６．鼾Ｑａ、Ｑダ
−ＮＰＮ）ランシ゛スタＯｔ、 Ｄｚ・−タ゛イ方−ド Ｒｆ、 Ｒｚ、Ｆ？ｚ Ｆ？＋、／’？ｓ、 Ｒ６，Ｒ
ｅ、Ｋｒｔｒ ゛−拡抗第１図
２図は従来のＴＴＬ回路の１例を示す回路図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・電源端子、Ｑｌ・・・・・・ＰＮＰトラン
ジスタ、Ｑ２．Ｑ３゜Ｑ４．Ｑ５．Ｑ６．Ｑ７．Ｑ８．
Ｑ９・・・・・・Ｎ−ＰＮトランジスタ、ＤＩ ＋
Ｄｚ ・・・・・・ダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５，Ｒ６，Ｒ８゜ＲＩＯ・・・・・・抵抗。 代理人の氏名 弁理士 中尾敏男 ほか１名／−−−人
力嫡子 ２− 山カ立揃子 ３−電源端子 Ｑｒ−Ｆ’Ｎ Ｐ トランジスタ Ｑ２． Ｑ３． Ｑ４． ＱＳ、 Ｑ６．鼾Ｑａ、Ｑダ
−ＮＰＮ）ランシ゛スタＯｔ、 Ｄｚ・−タ゛イ方−ド Ｒｆ、 Ｒｚ、Ｆ？ｚ Ｆ？＋、／’？ｓ、 Ｒ６，Ｒ
ｅ、Ｋｒｔｒ ゛−拡抗第１図
Claims (1)
- エミッタが第１の抵抗を介して電源に、コレクタが接地
点に、ベースが入力端子に接続されたＰＮＰトランジス
タと、入力点が同ＰＮＰトランジスタのエミッタに接続
されたインバータ回路と、ベースが同インバータ回路の
出力点に、コレクタが第２の抵抗を介して前記電源に接
続された第１のＮＰＮトランジスタと、ベースが同第１
のＮＰＮトランジスタのエミッタに、エミッタが接地点
に、コレクタが負荷回路を介して前記電源に接続された
第２のＮＰＮトランジスタと、エミッタが接地され、コ
レクタが前記第１のＮＰＮトランジスタのエミッタに直
接または第３の抵抗を介して接続され、ベースが第４の
抵抗を介して接地された第３のＮＰＮトランジスタおよ
び前記ＰＮＰトランジスタのエミッタと前記第３のＮＰ
Ｎトランジスタのベース間に接続された１個もしくは直
列に接続された複数個のレベルシフトダイオードを備え
るとともに前記第２のＮＰＮトランジスタのコレクタよ
り出力端子を取り出したことを特徴とするＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147541A JPS63311818A (ja) | 1987-06-12 | 1987-06-12 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147541A JPS63311818A (ja) | 1987-06-12 | 1987-06-12 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311818A true JPS63311818A (ja) | 1988-12-20 |
Family
ID=15432652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147541A Pending JPS63311818A (ja) | 1987-06-12 | 1987-06-12 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021097387A (ja) * | 2019-12-19 | 2021-06-24 | 株式会社オートネットワーク技術研究所 | 駆動装置 |
-
1987
- 1987-06-12 JP JP62147541A patent/JPS63311818A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021097387A (ja) * | 2019-12-19 | 2021-06-24 | 株式会社オートネットワーク技術研究所 | 駆動装置 |
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