JPH02280412A - バイ・ｍｏｓ半導体集積回路 - Google Patents
バイ・ｍｏｓ半導体集積回路Info
- Publication number
- JPH02280412A JPH02280412A JP1101428A JP10142889A JPH02280412A JP H02280412 A JPH02280412 A JP H02280412A JP 1101428 A JP1101428 A JP 1101428A JP 10142889 A JP10142889 A JP 10142889A JP H02280412 A JPH02280412 A JP H02280412A
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- Japan
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はバイポーラトランジスタとＭＯＳトランジスタ
とが同一基板内に形成されたバイ・ＭＯＳ半導体集積回
路に関する。
とが同一基板内に形成されたバイ・ＭＯＳ半導体集積回
路に関する。
［従来の技術］
従来からバイ・ＭＯＳ半導体集積回路として第３図に示
すバイ・ＣＭＯＳインバータ回路が知られている。
すバイ・ＣＭＯＳインバータ回路が知られている。
この回路は、電源（ＶＣＣ）端子５と出力端子６との間
にＮＰＮバイポーラトランジスタ２を接続すると共に、
出力端子６と接地端子との間にＮチャネルＭＯＳトラン
ジスタを接続し、入力端子４を介して入力される入力信
号を、ＮＰＮバイポーラトランジスタ２のベースに対し
てはＣＭＯＳインバータ３を介して与え、ＮチャネルＭ
ＯＳトランジスタに対しては直接与えるようにしたもの
である。
にＮＰＮバイポーラトランジスタ２を接続すると共に、
出力端子６と接地端子との間にＮチャネルＭＯＳトラン
ジスタを接続し、入力端子４を介して入力される入力信
号を、ＮＰＮバイポーラトランジスタ２のベースに対し
てはＣＭＯＳインバータ３を介して与え、ＮチャネルＭ
ＯＳトランジスタに対しては直接与えるようにしたもの
である。
このインバータ回路において、入力信号ＩＮがＨレベル
の場合は、ＮチャネルＭＯＳトランジスタ１がオン、Ｎ
ＰＮバイポーラトランジスタ２がオフとなるので、出力
信号ＯＵＴはＬレベルとなる。入力信号ＩＮがＬレベル
の場合は、ＮチャンルＭＯ８Ｉ−ランジスタ２がオフ、
ＮＰＮバイポーラトランジスタ２がオンとなるので、出
力信号０ＵＴはＨレベルとなる。
の場合は、ＮチャネルＭＯＳトランジスタ１がオン、Ｎ
ＰＮバイポーラトランジスタ２がオフとなるので、出力
信号ＯＵＴはＬレベルとなる。入力信号ＩＮがＬレベル
の場合は、ＮチャンルＭＯ８Ｉ−ランジスタ２がオフ、
ＮＰＮバイポーラトランジスタ２がオンとなるので、出
力信号０ＵＴはＨレベルとなる。
［発明が解決しようとする課題］
しかしながら、上述した従来のバイ・ＭＯＳインバータ
回路においては、プルアップ側にＮＰＮバイポーラトラ
ンジスタが配置されているため、Ｈレベルが（ベース電
圧）−（ベースエミッタ間電圧ＶＢＥ）で制限されてし
まう。従って、この回路のＨレベルとしては（電源電圧
ＶＣＣ） −ＶＢＥまでしか得られないという問題点が
ある。
回路においては、プルアップ側にＮＰＮバイポーラトラ
ンジスタが配置されているため、Ｈレベルが（ベース電
圧）−（ベースエミッタ間電圧ＶＢＥ）で制限されてし
まう。従って、この回路のＨレベルとしては（電源電圧
ＶＣＣ） −ＶＢＥまでしか得られないという問題点が
ある。
本発明はかかる問題点に鑑みてなされたものであって、
Ｈレベルの出力電圧を電源電圧ＶＣＣまで高めることが
できるパイΦＭＯ８半導体集積回路を提供することを目
的とする。
Ｈレベルの出力電圧を電源電圧ＶＣＣまで高めることが
できるパイΦＭＯ８半導体集積回路を提供することを目
的とする。
［課題を解決するための手段］
本発明に係るバイ・ＭＯＳ半導体集積回路は、電源端子
と出力端子との間に接続されたバイポーラトランジスタ
及び前記出力端子と接地端子との間に接続されたＭＯＳ
トランジスタから構成されると共にこれらトランジスタ
が入力信号に従って相補的に導通ずる出力回路と、前記
入力信号に従って前記バイポーラトランジスタのベース
に少なくとも前記電源端子に印加された電源電圧よりも
前記バイポーラトランジスタのベースエミッタ間電圧だ
け高い電圧を供給するベース駆動回路とを具備したこと
を特徴とする。
と出力端子との間に接続されたバイポーラトランジスタ
及び前記出力端子と接地端子との間に接続されたＭＯＳ
トランジスタから構成されると共にこれらトランジスタ
が入力信号に従って相補的に導通ずる出力回路と、前記
入力信号に従って前記バイポーラトランジスタのベース
に少なくとも前記電源端子に印加された電源電圧よりも
前記バイポーラトランジスタのベースエミッタ間電圧だ
け高い電圧を供給するベース駆動回路とを具備したこと
を特徴とする。
［作用コ
本発明においては、プルアップ側に接続されたバイポー
ラトランジスタのベースに少なくとも電源電圧よりもバ
イポーラトランジスタのベース会エミッタ電圧ＶＢＥ分
だけ高い電圧が印加されるので、出力電圧のＨレベルを
ＶＢＥ分だけ高めることができる。従って、出力電圧の
Ｈレベルを電源電圧ｖＣＣまで引き上げることができる
。
ラトランジスタのベースに少なくとも電源電圧よりもバ
イポーラトランジスタのベース会エミッタ電圧ＶＢＥ分
だけ高い電圧が印加されるので、出力電圧のＨレベルを
ＶＢＥ分だけ高めることができる。従って、出力電圧の
Ｈレベルを電源電圧ｖＣＣまで引き上げることができる
。
［実施例］
次に本発明の実施例について、添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係るバイ・ＣＭＯＳイ
ンバータ回路を示す回路図である。
ンバータ回路を示す回路図である。
電源端子５と接地端子との間には、ＮＰＮバイポーラト
ランジスタ２及びＮチャネルＭＯ３トランジスタ１が直
列に接続され、両トランジスタ１゜２の接続点は出力端
子６に接続されている。入力端子４を介して入力される
入力信号ＩＮは、ＮチャンネルＭＯ３トランジスタ１の
ゲートに入力されると共に、レベルシフタ７を介してバ
イポーラトランジスタ２のベースに入力されている。レ
ベルシフタ７は入力信号レベルを反転させると共に、高
電圧端子８に印加された電圧ＶＣ）ｌのＨレベルを出力
する。昇圧回路９は電源端子５に印加された電源電圧ｖ
ＣＣをトランジスタ２のベースエミッタ間電圧ＶＢＥ以
上昇圧して電圧値ＶＣＨ（≧ＶＣＣ＋ＶＢＥ）を出力す
る。そして、この昇圧回路９の出力電圧ＶＣＨがレベル
シフタの電源電圧として与えられている。
ランジスタ２及びＮチャネルＭＯ３トランジスタ１が直
列に接続され、両トランジスタ１゜２の接続点は出力端
子６に接続されている。入力端子４を介して入力される
入力信号ＩＮは、ＮチャンネルＭＯ３トランジスタ１の
ゲートに入力されると共に、レベルシフタ７を介してバ
イポーラトランジスタ２のベースに入力されている。レ
ベルシフタ７は入力信号レベルを反転させると共に、高
電圧端子８に印加された電圧ＶＣ）ｌのＨレベルを出力
する。昇圧回路９は電源端子５に印加された電源電圧ｖ
ＣＣをトランジスタ２のベースエミッタ間電圧ＶＢＥ以
上昇圧して電圧値ＶＣＨ（≧ＶＣＣ＋ＶＢＥ）を出力す
る。そして、この昇圧回路９の出力電圧ＶＣＨがレベル
シフタの電源電圧として与えられている。
次に、このように構成されたバイ−ＣＭＯＳインバータ
回路の動作について説明する。
回路の動作について説明する。
入力信号ＩＮがＬレベルの場合、レベルシフタ７の出力
はＨレベル（電圧値ＶＣＩ（）となる。このため、ＮＰ
Ｎバイポーラトランジスタ２はオン、ＮチャネルＭＯＳ
トランジスタ１はオフとなり、出力信号ＯＵＴはＨレベ
ルとなる。
はＨレベル（電圧値ＶＣＩ（）となる。このため、ＮＰ
Ｎバイポーラトランジスタ２はオン、ＮチャネルＭＯＳ
トランジスタ１はオフとなり、出力信号ＯＵＴはＨレベ
ルとなる。
このとき、トランジスタ２のベースには電圧値ＶＣＩＩ
が与えられているので、出力電圧のレベルはＶＣ）Ｉか
らＶＢＥだけ低い電圧値、即ち電源電圧ｖＣＣとなる。
が与えられているので、出力電圧のレベルはＶＣ）Ｉか
らＶＢＥだけ低い電圧値、即ち電源電圧ｖＣＣとなる。
また、入力信号ＩＮがＨの場合には、レベルシフタ７の
出力がＬレベルとなるので、ＮＰＮバイポーラトランジ
スタ２はオフ、ＮチャネルＭＯＳトランジスタ１はオン
となる。このため、出力信号ＯＵＴは接地（ＧＮＤ）レ
ベルとなる。
出力がＬレベルとなるので、ＮＰＮバイポーラトランジ
スタ２はオフ、ＮチャネルＭＯＳトランジスタ１はオン
となる。このため、出力信号ＯＵＴは接地（ＧＮＤ）レ
ベルとなる。
このように、本実施例の回路によれば、出力信号ＯＵＴ
のＨレベルを電源電圧ｖＣＣまで引き上げることができ
る。
のＨレベルを電源電圧ｖＣＣまで引き上げることができ
る。
第２図は本発明の第２の実施例に係るバイ・ＣＭＯＳイ
ンバータ回路の回路図である。
ンバータ回路の回路図である。
この回路では、昇圧回路１０が入力信号ＩＮに同期して
機能する。即ち、昇圧回路１０は、入力信号ＩＮを反転
させるＣＭＯＳインバータ２１と、このＣＭＯＳインバ
ータ２１の出力端と昇圧回路１０の出力端との間に接続
されたコンデンサ２２と、上記昇圧回路１０の出力端と
電源端子５との間に接続された負荷２３とにより構成さ
れている。
機能する。即ち、昇圧回路１０は、入力信号ＩＮを反転
させるＣＭＯＳインバータ２１と、このＣＭＯＳインバ
ータ２１の出力端と昇圧回路１０の出力端との間に接続
されたコンデンサ２２と、上記昇圧回路１０の出力端と
電源端子５との間に接続された負荷２３とにより構成さ
れている。
また、ベース駆動回路１１は、ＣＭＯＳインバータによ
って構成され、その電源電圧として、昇圧回路１０の出
力電圧ＶＣＨが与えられている。
って構成され、その電源電圧として、昇圧回路１０の出
力電圧ＶＣＨが与えられている。
次にこの回路の動作について説明する。
入力信号ＩＮがＬレベルである場合には、ＣＭＯＳイン
バータ２１の出力がＨレベルとなり、昇圧回路１０の出
力は、電源電圧ｖＣＣからそれまでのコンデンサ２２へ
の充電電圧骨だけ昇圧した電圧値ＶＣＨとなり、更に負
荷２３を構成するトランジスタはオフとなる。従ってベ
ース駆動回路１１には電源電圧として電圧値ＶＣＨが供
給される。このとき、ベース駆動回路１１の出力はＨレ
ベル、即ちＶＣＨとなるので、出力信号ＯＵＴのレベル
は電源電圧レベル（ＶＣＣ）となる。
バータ２１の出力がＨレベルとなり、昇圧回路１０の出
力は、電源電圧ｖＣＣからそれまでのコンデンサ２２へ
の充電電圧骨だけ昇圧した電圧値ＶＣＨとなり、更に負
荷２３を構成するトランジスタはオフとなる。従ってベ
ース駆動回路１１には電源電圧として電圧値ＶＣＨが供
給される。このとき、ベース駆動回路１１の出力はＨレ
ベル、即ちＶＣＨとなるので、出力信号ＯＵＴのレベル
は電源電圧レベル（ＶＣＣ）となる。
一方、入力信号ＩＮがＨレベルの場合には、ＣＭＯＳイ
ンバータ２１の出力はＬレベルとなるので、負荷２３を
介してコンデンサ２２に充電が行われる。このとき、ベ
ース駆動回路１１の出力は、Ｌレベルとなるので、出力
信号ＯＵＴのレベルは接地（ＧＮＤ）レベルとなる。
ンバータ２１の出力はＬレベルとなるので、負荷２３を
介してコンデンサ２２に充電が行われる。このとき、ベ
ース駆動回路１１の出力は、Ｌレベルとなるので、出力
信号ＯＵＴのレベルは接地（ＧＮＤ）レベルとなる。
このように本実施例では昇圧回路１０が入力信号ＩＮに
同期して（至）くため、レベルシフタ回路が簡単になる
。このため、出力がＨレベルを保持している期間中貫通
電流が流れることもなく、またレベルシフト回路を使用
しないことにより高速性を失うこともないという利点が
ある。
同期して（至）くため、レベルシフタ回路が簡単になる
。このため、出力がＨレベルを保持している期間中貫通
電流が流れることもなく、またレベルシフト回路を使用
しないことにより高速性を失うこともないという利点が
ある。
［発明の効果］
以上説明したように本発明は、出力段バイポーラトラン
ジスタのベース電圧を電源電圧子ベースエミッタ間電圧
以上の電圧で駆動することにより、出力信号のＨレベル
を電源電圧まで高めることができるという効果がある。
ジスタのベース電圧を電源電圧子ベースエミッタ間電圧
以上の電圧で駆動することにより、出力信号のＨレベル
を電源電圧まで高めることができるという効果がある。
第１図は本発明の第１の実施例に係るバイ・ＣＭＯＳイ
ンバータ回路の回路図、第２図は本発明の第２の実施例
に係るバイ・ＣＭＯＳインバータ回路の回路図、第３図
は従来のバイ・ＣＭＯＳインバータ回路の回路図である
。 にＮチャネルＭＯ８トランジスタ、２：ＮＰＮバイポー
ラトランジスタ、３．２１ ：ＣＭＯＳインバータ、４
：入力端子、５：電源端子、６：出力端子、７：レベル
シフタ、８：高電圧端子、９．１０：昇圧回路、１１：
ベース駆動回路、２２：コンデンサ、２３：負荷
ンバータ回路の回路図、第２図は本発明の第２の実施例
に係るバイ・ＣＭＯＳインバータ回路の回路図、第３図
は従来のバイ・ＣＭＯＳインバータ回路の回路図である
。 にＮチャネルＭＯ８トランジスタ、２：ＮＰＮバイポー
ラトランジスタ、３．２１ ：ＣＭＯＳインバータ、４
：入力端子、５：電源端子、６：出力端子、７：レベル
シフタ、８：高電圧端子、９．１０：昇圧回路、１１：
ベース駆動回路、２２：コンデンサ、２３：負荷
Claims (1)
- （１）電源端子と出力端子との間に接続されたバイポー
ラトランジスタ及び前記出力端子と接地端子との間に接
続されたＭＯＳトランジスタから構成されると共にこれ
らトランンジスタが入力信号に従って相補的に導通する
出力回路と、前記入力信号に従って前記バイポーラトラ
ンジスタのベースに少なくとも前記電源端子に印加され
た電源電圧よりも前記バイポーラトランジスタのベース
エミッタ間電圧だけ高い電圧を供給するベース駆動回路
とを具備したことを特徴とするバイ・ＭＯＳ半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101428A JPH02280412A (ja) | 1989-04-20 | 1989-04-20 | バイ・ｍｏｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101428A JPH02280412A (ja) | 1989-04-20 | 1989-04-20 | バイ・ｍｏｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280412A true JPH02280412A (ja) | 1990-11-16 |
Family
ID=14300436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101428A Pending JPH02280412A (ja) | 1989-04-20 | 1989-04-20 | バイ・ｍｏｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280412A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07288463A (ja) * | 1994-04-18 | 1995-10-31 | Nec Corp | ＢｉＣＭＯＳ半導体集積回路 |
| JP2009095236A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2009095235A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2009095234A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | パルス昇圧回路 |
-
1989
- 1989-04-20 JP JP1101428A patent/JPH02280412A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07288463A (ja) * | 1994-04-18 | 1995-10-31 | Nec Corp | ＢｉＣＭＯＳ半導体集積回路 |
| JP2009095236A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2009095235A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2009095234A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | パルス昇圧回路 |
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