JPS6242614A - 複合トランジスタ形インバ−タ - Google Patents
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- 238000010586 diagram Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 101150114751 SEM1 gene Proteins 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バイポーラトランジスタとＭＯＳトランジスタとを複合
してなる複合トランジスタ形のインバータであって、か
つ高速、高安定なインバータである。このインバータに
おいては出力端子からの電流をグランドに向かって引き
抜くだめのｎ−チャネルＭＯＳトランジスタがさらに設
けられ、出力の立下シが改善される。
してなる複合トランジスタ形のインバータであって、か
つ高速、高安定なインバータである。このインバータに
おいては出力端子からの電流をグランドに向かって引き
抜くだめのｎ−チャネルＭＯＳトランジスタがさらに設
けられ、出力の立下シが改善される。
〔産業上の利用分野〕
本発明は複合トランジスタ形インバータに関する０
複合トランジスタ形インバータは、後に図面を参照して
説明するように、バイポーラトランジスタ（Ｂｉｐｏｌ
ａｒ Ｔｒａｎｓｉｓｔｏｒ）とＭＯＳトランジスタ（
Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｔｒａｎ８ｉｓｔｏｒ ）とを複合してなる、いわゆる
ＢｉＭＯＳトランジスタのインバータであり、バイポー
ラの利点とＭＯＳの利点とを兼ね備えだものとして近年
実用に供されつつある。
説明するように、バイポーラトランジスタ（Ｂｉｐｏｌ
ａｒ Ｔｒａｎｓｉｓｔｏｒ）とＭＯＳトランジスタ（
Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｔｒａｎ８ｉｓｔｏｒ ）とを複合してなる、いわゆる
ＢｉＭＯＳトランジスタのインバータであり、バイポー
ラの利点とＭＯＳの利点とを兼ね備えだものとして近年
実用に供されつつある。
第７図は従来の複合トランジスタ形インバータの第１例
を示す回路図である。本図において複合トランジスタ形
インバータ１０は、入力端子１１より入力ＩＮを受信し
その反転出力ＯＵＴを出力端子１６より送出する。入力
側には、電源ＶｃｃおよびグランドＧＮＤ間に直列接続
されたｐチャネルＭＯＳトランジスタ１２およびｎチャ
ネルＭＯＳトランジスタ１３からなる入力段ＭＯ８）ラ
ンシタ１４およびｎチャネルＭＯＳトランジスタ１５か
らなる出力段トランジスタ対が形成される。出力端子１
６を備える出力段トランジスタ対は、入力端子１１を備
える上記入力段トランジスタ対によって制御される。
を示す回路図である。本図において複合トランジスタ形
インバータ１０は、入力端子１１より入力ＩＮを受信し
その反転出力ＯＵＴを出力端子１６より送出する。入力
側には、電源ＶｃｃおよびグランドＧＮＤ間に直列接続
されたｐチャネルＭＯＳトランジスタ１２およびｎチャ
ネルＭＯＳトランジスタ１３からなる入力段ＭＯ８）ラ
ンシタ１４およびｎチャネルＭＯＳトランジスタ１５か
らなる出力段トランジスタ対が形成される。出力端子１
６を備える出力段トランジスタ対は、入力端子１１を備
える上記入力段トランジスタ対によって制御される。
入力ＩＮがｕＨ’（／％イ）レベルのとき、ｎチャネル
ＭＯＳ トランジスタ１３がオン、ｐチャネルＭＯＳト
ランジスタ１２がオフとなり、またｎチャネルＭＯＳト
ランジスタ１５がオン、ｎｐｎトラ／ジスタ１４がオフ
となる。これにより、電源Ｖｃｃと出力端子１６との間
の通路を断つとともに出力端子１６から、ｎチャネルＭ
ＯＳトランジスタ１５を通し、グランドＧＮＤに向かフ
て電流を引き抜く。この結果、出力端子１６には上記％
Ｈ〃レベルの入力ＩＮを反転した出力１Ｌ“（ロウ］が
ＯＵＴとして現れる。
ＭＯＳ トランジスタ１３がオン、ｐチャネルＭＯＳト
ランジスタ１２がオフとなり、またｎチャネルＭＯＳト
ランジスタ１５がオン、ｎｐｎトラ／ジスタ１４がオフ
となる。これにより、電源Ｖｃｃと出力端子１６との間
の通路を断つとともに出力端子１６から、ｎチャネルＭ
ＯＳトランジスタ１５を通し、グランドＧＮＤに向かフ
て電流を引き抜く。この結果、出力端子１６には上記％
Ｈ〃レベルの入力ＩＮを反転した出力１Ｌ“（ロウ］が
ＯＵＴとして現れる。
入力ＩＮが１Ｌ、□＃レベルのとき、ｐチャネルＭＯＳ
トランジスタ１２がオン、ｎチャネルＭＯＳトランジス
タ１３がオフとなシ、またｎｐｎ トランジスタ１４が
オン、ｎチャネルＭＯＳトランジスタ１５がオフとなる
。これにより、グランドＧＮＤと出力端子１６との間の
通路を断つとともに、電源Ｖｃｃからｎｐｎ ）う／ラ
スタ１４を通し、出力端子１６に対し充電を行う。この
結果、出力端子１６のレベルはほぼＶｅａｌで上昇し、
上記ＳＬ’レベルの入力ＩＮを反転した出力％Ｈ“がＯ
ＵＴとして現れる。
トランジスタ１２がオン、ｎチャネルＭＯＳトランジス
タ１３がオフとなシ、またｎｐｎ トランジスタ１４が
オン、ｎチャネルＭＯＳトランジスタ１５がオフとなる
。これにより、グランドＧＮＤと出力端子１６との間の
通路を断つとともに、電源Ｖｃｃからｎｐｎ ）う／ラ
スタ１４を通し、出力端子１６に対し充電を行う。この
結果、出力端子１６のレベルはほぼＶｅａｌで上昇し、
上記ＳＬ’レベルの入力ＩＮを反転した出力％Ｈ“がＯ
ＵＴとして現れる。
第８図は従来の複合トランジスタ形インバータの第２例
を示す回路図である。なお全図を通じて同一の構成要素
には同一の参照番号または記号を付して示す。本図にお
いて、複合トランジスタ形インバータ２０は、出力段ト
ランジスタ対におけるグランド側トランジスタとしてｐ
ｎｐ トランジスタ２５（第７図ではｎチャネルＭＯＳ
トランジスタ１５）を用いたものであるが、回路動作は
上述したインバータ１０と全く同じである。
を示す回路図である。なお全図を通じて同一の構成要素
には同一の参照番号または記号を付して示す。本図にお
いて、複合トランジスタ形インバータ２０は、出力段ト
ランジスタ対におけるグランド側トランジスタとしてｐ
ｎｐ トランジスタ２５（第７図ではｎチャネルＭＯＳ
トランジスタ１５）を用いたものであるが、回路動作は
上述したインバータ１０と全く同じである。
複合トランジスタ形インバータｌＯまたは２０を用いる
と製造プロセスの楽なＭＯＳを採用しつつ、必要な所だ
け駆動能力が犬で、かつオン抵抗の小さいバイポーラを
用いるのでインバータとしての効率が良くなる。
と製造プロセスの楽なＭＯＳを採用しつつ、必要な所だ
け駆動能力が犬で、かつオン抵抗の小さいバイポーラを
用いるのでインバータとしての効率が良くなる。
複合トランジスタ形のインバータによればＭＯＳインバ
ータに比べて、出力ＯＵＴの改善が図れる。
ータに比べて、出力ＯＵＴの改善が図れる。
この様子を示したのが第９図である。第９図は入力ＩＮ
と出力ＯＵＴの波形を示す図であり、（ａ）欄が入力ｘ
Ｎ、（ｂ）欄が出力ＯＵＴである。ただし、入力ＩＮは
理想的な矩形波で表し、％Ｈ’→−Ｌ“→１Ｈ″と変化
する態様で示す。出力ＯＵＴのうち点線で示す波形はＭ
ＯＳインバータの場合であり、若干極端に描いているが
、立上りも立下りも遅い。
と出力ＯＵＴの波形を示す図であり、（ａ）欄が入力ｘ
Ｎ、（ｂ）欄が出力ＯＵＴである。ただし、入力ＩＮは
理想的な矩形波で表し、％Ｈ’→−Ｌ“→１Ｈ″と変化
する態様で示す。出力ＯＵＴのうち点線で示す波形はＭ
ＯＳインバータの場合であり、若干極端に描いているが
、立上りも立下りも遅い。
そこで第７図の複合トランジスタ形インバータ１０を用
いると、ｎｐｎトランジスタ１４により％Ｌ“−、ｓＨ
“の立上りが一点鎖線１０のように早くなる。このこと
は第８図の複合トランジスタ形インバータ２０について
も同じであり二点鎖線２０のように早くなる。一点鎖線
１０と二点鎖線２０はほぼ一致するが両者を区別するだ
め少しずらしである。一方、’Ｈ“→％Ｌ“の立下シは
、第８図のインバータ２０の場合、ｐｎｐ トランジス
タ２５により早くなる。ただし第７図のインバータ１０
では従来とほとんど変わらない。
いると、ｎｐｎトランジスタ１４により％Ｌ“−、ｓＨ
“の立上りが一点鎖線１０のように早くなる。このこと
は第８図の複合トランジスタ形インバータ２０について
も同じであり二点鎖線２０のように早くなる。一点鎖線
１０と二点鎖線２０はほぼ一致するが両者を区別するだ
め少しずらしである。一方、’Ｈ“→％Ｌ“の立下シは
、第８図のインバータ２０の場合、ｐｎｐ トランジス
タ２５により早くなる。ただし第７図のインバータ１０
では従来とほとんど変わらない。
しかしながら、さらに高速ロジックを目指す場合には、
立上りの方は良いとしても、第９図（ｂ）の実線で示す
ごとき鋭い立下りが要求され、従来例に示した複合トラ
ンジスタ形インバータ１０゜２０でも未だ不十分である
。また、後者のインバータ２０についてみると、オン時
のｐｎｐ トランジスタ２５におけるベース−エミッタ
電圧Ｖ□が不可避であり、グランドレベルから約Ｏ，Ｓ
Ｖずれた％Ｌ’レベルになってしまう。さらにいずれ
のインバータ（１０，２０）にあっても、出力端子に電
流ソースがあると、十分低い１Ｌ“レベルが得られず安
定性の悪いインバータになってしまう。
立上りの方は良いとしても、第９図（ｂ）の実線で示す
ごとき鋭い立下りが要求され、従来例に示した複合トラ
ンジスタ形インバータ１０゜２０でも未だ不十分である
。また、後者のインバータ２０についてみると、オン時
のｐｎｐ トランジスタ２５におけるベース−エミッタ
電圧Ｖ□が不可避であり、グランドレベルから約Ｏ，Ｓ
Ｖずれた％Ｌ’レベルになってしまう。さらにいずれ
のインバータ（１０，２０）にあっても、出力端子に電
流ソースがあると、十分低い１Ｌ“レベルが得られず安
定性の悪いインバータになってしまう。
上記複合トランジスタインバータ１０および２０に対し
、さらにｎチャネルＭＯＳトランジスタを付加する。こ
のｎチャネルＭＯＳトランジスタはｎｐｎ トランジス
タ１４のベース、エミツタヲシヤントするとともに、出
力端子１６からの引抜き電流をさらに場犬させる。また
、複合トランジスタ形インバータ２０にちってはさらに
もう１つのｎチャネルＭＯＳトランジスタを付加する。
、さらにｎチャネルＭＯＳトランジスタを付加する。こ
のｎチャネルＭＯＳトランジスタはｎｐｎ トランジス
タ１４のベース、エミツタヲシヤントするとともに、出
力端子１６からの引抜き電流をさらに場犬させる。また
、複合トランジスタ形インバータ２０にちってはさらに
もう１つのｎチャネルＭＯＳトランジスタを付加する。
上記の付加ｎチャネルＭＯＳトランジスタの各ゲートは
入力ＩＮを受信する。
入力ＩＮを受信する。
ｎｐｎトランジスタ１４のベース、エミッタをシャント
することは、該ｎｐｎ トランジスタ１４のベース、エ
ミッタを短絡することであυ、素早いターンオフを実現
する。したがって ＠ ＨＮから％ Ｌ １への出力Ｏ
ＵＴの立下υにおいて、電源ＶＣＣからいつまでも出力
端子に電流が漏れることがなく、鋭い立下シが得られる
。
することは、該ｎｐｎ トランジスタ１４のベース、エ
ミッタを短絡することであυ、素早いターンオフを実現
する。したがって ＠ ＨＮから％ Ｌ １への出力Ｏ
ＵＴの立下υにおいて、電源ＶＣＣからいつまでも出力
端子に電流が漏れることがなく、鋭い立下シが得られる
。
また、出力ＯＵＴの立下りにおいて、出力端子１６から
電流を引き抜く能力が増大するので、このことも同時に
鋭い立下りの実現に寄与する他、％Ｌ“レベルの安定化
にも寄与する。
電流を引き抜く能力が増大するので、このことも同時に
鋭い立下りの実現に寄与する他、％Ｌ“レベルの安定化
にも寄与する。
複合トランジスタ形インバータ２０に付加されるさらに
もう１つのｎチャネルＭＯＳトランジスタは、出力端子
１６から電流を引き抜く能力を増大させるのみならず、
ｐｎｐ トランジスタ２５のコレクタ、エミッタをバイ
パスして直接グランドへ該出力端子１６をシ謬−トさせ
ることになり、安定な十分低い１Ｌ＃レベルが得られる
。
もう１つのｎチャネルＭＯＳトランジスタは、出力端子
１６から電流を引き抜く能力を増大させるのみならず、
ｐｎｐ トランジスタ２５のコレクタ、エミッタをバイ
パスして直接グランドへ該出力端子１６をシ謬−トさせ
ることになり、安定な十分低い１Ｌ＃レベルが得られる
。
第１図は本発明に基づく複合トランジスタ形インバータ
の第１例を示す回路図である。この複合トランジスタ形
インバータ３０は、ｎチャネルＭＯＳトランジスタ３１
を図示するように付加する。この結果、入力ＩＮが％Ｌ
“から％Ｈ＃に切り換わる際にオンとなって、ｎｐｎト
ランジスタ１４のベース、エミッタをシャントする。ま
た同時に出刃端子１６からの電流引抜き能力を増す。こ
の結果、出力ＯＵＴのｔＨ’から％Ｌ’への立下りは素
早く行われる。
の第１例を示す回路図である。この複合トランジスタ形
インバータ３０は、ｎチャネルＭＯＳトランジスタ３１
を図示するように付加する。この結果、入力ＩＮが％Ｌ
“から％Ｈ＃に切り換わる際にオンとなって、ｎｐｎト
ランジスタ１４のベース、エミッタをシャントする。ま
た同時に出刃端子１６からの電流引抜き能力を増す。こ
の結果、出力ＯＵＴのｔＨ’から％Ｌ’への立下りは素
早く行われる。
第２図は本発明に基づく複合トランジスタ形インバータ
の第２例を示す回路図である。この複合トランジスタ形
インバータ４０は、第１のｎｆセネルＭＯＳトランジス
タ３１および第２のｎチャネルＭＯＳトランジスタ４１
を図示するように付加する。第１のｎチャネルＭＯ３ト
ランジスタ３１を付加したことによる利点は上述のとお
υであるが、第２のｎチャネルＭＯＳトランジスタ４１
を付加したことにより、入力ＩＮがレベル％Ｌ“から％
Ｈ“へ転じた後、出力ＯＵＴを十分低いすＩレベルに保
持することができる。
の第２例を示す回路図である。この複合トランジスタ形
インバータ４０は、第１のｎｆセネルＭＯＳトランジス
タ３１および第２のｎチャネルＭＯＳトランジスタ４１
を図示するように付加する。第１のｎチャネルＭＯ３ト
ランジスタ３１を付加したことによる利点は上述のとお
υであるが、第２のｎチャネルＭＯＳトランジスタ４１
を付加したことにより、入力ＩＮがレベル％Ｌ“から％
Ｈ“へ転じた後、出力ＯＵＴを十分低いすＩレベルに保
持することができる。
上記のとお９、インバータ３０および４０における出力
ＯＵＴの１Ｈ“から％Ｌ′への立下シは十分改善される
。ところが新たにｎチャネルＭＯＳトランジスタ３１を
付加し、インバータ４０にあってはさらにｎチャネルＭ
ＯＳトランジスタ４１も付加することから、集積回路に
した場合、実装密度が低下するのではないかという懸念
が生ずる。
ＯＵＴの１Ｈ“から％Ｌ′への立下シは十分改善される
。ところが新たにｎチャネルＭＯＳトランジスタ３１を
付加し、インバータ４０にあってはさらにｎチャネルＭ
ＯＳトランジスタ４１も付加することから、集積回路に
した場合、実装密度が低下するのではないかという懸念
が生ずる。
しかしながら、ある工夫によυそのよりな懸念は解消さ
れる。すなわち複合パターンを導入する。
れる。すなわち複合パターンを導入する。
第３図は複合トランジスタ形インバータ３０の平面パタ
ーン図であ如、第４Ａ、４Ｂお：び４Ｃ図はそれぞれ第
３図におけるＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図である
。第３図において、第１図と対応するところは同じ参照
番号または記号を付して示す。また各トランジスタにつ
いてはトランジスタの記号も付記しており、その対応関
係を一層明確にする。なお、Ｇはゲートである。またコ
レクタは表面層に現れないから点線で示す。簡略化のた
めにゲート酸化膜は第４Ａ〜第４Ｃ図において省略しで
ある。インバータ３０は、インバータ１０に対しｎチャ
ネルＭＯＳトランジスタ３１を付加したものであるが、
第３図に示すごとくＴ形（Ｙ形でも可）のゲートを導入
し、かつ隣接のＭＯＳトランジスタ１３および１５と拡
散領域を共用化しており、複合パターン化されている。
ーン図であ如、第４Ａ、４Ｂお：び４Ｃ図はそれぞれ第
３図におけるＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図である
。第３図において、第１図と対応するところは同じ参照
番号または記号を付して示す。また各トランジスタにつ
いてはトランジスタの記号も付記しており、その対応関
係を一層明確にする。なお、Ｇはゲートである。またコ
レクタは表面層に現れないから点線で示す。簡略化のた
めにゲート酸化膜は第４Ａ〜第４Ｃ図において省略しで
ある。インバータ３０は、インバータ１０に対しｎチャ
ネルＭＯＳトランジスタ３１を付加したものであるが、
第３図に示すごとくＴ形（Ｙ形でも可）のゲートを導入
し、かつ隣接のＭＯＳトランジスタ１３および１５と拡
散領域を共用化しており、複合パターン化されている。
このため、ｎチャネルＭＯ８Ｉ−ランジスタ３１の導入
に伴う面積増はわずかで済む０ 第５図は複合トランジスタ形インバータ４０の平面パタ
ーン図であシ、第６Ａ、６Ｂおよび６０図はそれぞれ第
５図におけるＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図である
。図の見方は第３図、第４Ａ〜４０図の場合とほとんど
同じであるが、インバータ４０の場合はｐｎｐ トラン
ジスタ２５がもう１つ加わったことになる。しかしなが
ら、このトランジスタ２５は複合パターンとしてＭＯＳ
トランジスタ１５および３１の共有領域内に埋め込んで
形成されるから総面積はインバータ３０の場合と全く変
わらない。いずれにしても、本発明によって付加された
トランジスタにより、実装密度が下がるという懸念は一
掃される。
に伴う面積増はわずかで済む０ 第５図は複合トランジスタ形インバータ４０の平面パタ
ーン図であシ、第６Ａ、６Ｂおよび６０図はそれぞれ第
５図におけるＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図である
。図の見方は第３図、第４Ａ〜４０図の場合とほとんど
同じであるが、インバータ４０の場合はｐｎｐ トラン
ジスタ２５がもう１つ加わったことになる。しかしなが
ら、このトランジスタ２５は複合パターンとしてＭＯＳ
トランジスタ１５および３１の共有領域内に埋め込んで
形成されるから総面積はインバータ３０の場合と全く変
わらない。いずれにしても、本発明によって付加された
トランジスタにより、実装密度が下がるという懸念は一
掃される。
以上説明したように本発明によれば、インバータの出力
の立下りＣ％Ｈ’→％Ｌ″）時にｎｐｎ トランジスタ
１４を素早く力・ノドオフするとともに、出力端子１６
からの電流の引抜きを増大させる機能を１つのｎチャネ
ルＭＯＳトランジスタを付加して実現する。また、イン
バータ４０にあってはもう１つのｎチャネルＭＯＳトラ
ンジスタを付加する。この結果、１Ｈ“→−Ｌ“への立
下りは迅速になされるとともに、また立下った％ Ｌ
Ｉ＋レベルを十分グランドレベルに近く保持できるから
、高速で安定なインバータが実現できる。さらに、レイ
アウト上の工夫により、集積回路化してもそのような付
加トランジスタによって実装警度が下がることを防止で
きる。
の立下りＣ％Ｈ’→％Ｌ″）時にｎｐｎ トランジスタ
１４を素早く力・ノドオフするとともに、出力端子１６
からの電流の引抜きを増大させる機能を１つのｎチャネ
ルＭＯＳトランジスタを付加して実現する。また、イン
バータ４０にあってはもう１つのｎチャネルＭＯＳトラ
ンジスタを付加する。この結果、１Ｈ“→−Ｌ“への立
下りは迅速になされるとともに、また立下った％ Ｌ
Ｉ＋レベルを十分グランドレベルに近く保持できるから
、高速で安定なインバータが実現できる。さらに、レイ
アウト上の工夫により、集積回路化してもそのような付
加トランジスタによって実装警度が下がることを防止で
きる。
第１図は本発明に基づく複合トランジスタ形インバータ
の第１例を示す回路図、 第２図は本発明に基づく複合トランジスタ形インバータ
の第２例を示す回路図、 第３図は複合トランジスタ形インバータ３０の平面パタ
ーン図、 第４Ａ、４Ｂおよび４Ｃ図はそれぞれ第３因におけるＡ
−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図、第５図は複合トラン
ジスタ形インバータ４０の平面パターン図、 第６Ａ、６Ｂおよび６Ｃ図はそれぞれ第５図におけるＡ
−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図、第７図は従来の複合
トランジスタ形インバータの第１例を示す回路図、 第８図は従来の複合トランジスタ形インバータの！２例
を示す回路図、 第９図は入力ＩＮと出力ＯＵＴの波形を示す図である。 １１・・・・・・入力端子、１２・・・・・・ｐチャネ
ルＭＯＳトランジスタ、１３・・・・・・ｎチャネルＭ
ＯＳトランジスタ、１４・・・・・・ｎｐｎ トランジ
スタ、１５・・・・・・ｎチャネルＭＯＳトランジスタ
、１６・・・・・・出力端子、２５・・・・・・ｐｎｐ
トランジスタ、３０・・・・・・複合トランジスタ形
インバータ、３１．４１・・・・・・ｎチャネルＭＯＳ
トランジスタ、４０・旧・・複合トランジスタ形インバ
ータ、ＩＮ・・・・・・入力、ＯＵＴ・・・・・・出力
、Ｇ・・・・・・ゲート、Ｖｃｃ・・・・・・電源、Ｇ
ＮＤ・・・・・・グランド。 本発明に基づく複合トランジスタ形 イン・ぐ−夕の第１例金示す回路図 第１図 １］・・・入力端子 １２・・・ｐチャネルＭＯ８ｌ−ランノスタ１３・・・
ｎチャネルＭＯｓトランソスタ１６・・・出力端子 ３０・・・複合トランジスク形イン・ぐ−タ３１゛・ｎ
チャイ・ルＭＯ８Ｉ−ランノスタ本発明に基づく複合ト
ランジスタ形 インバータの第２例を示す回路図 第２図 １１・・・入力端子 １２・・・ ｐチャネルＭＯ８トランジスタ１３・・・
ｎチャネルＭＯＳトランジスタ１４・・・ ｎｐｎ
トランジスタ １６・・・出力端子 ２５・・・ ｐｎｐトランノスタ ３１・・・ ｎチャネルＭＯＳトランジスタ４０・・・
複合トランジスタ形インバータ４］“” ｎチャネル
ＭＯ３）ランノスタ複合トランノスタ形インバータ ３０の平面ノぞターン図 第３図 第３図のＡ −Ａ断面図 第４Ａ図 第３図のＢ−Ｂ断面図 第４Ｂ図 第：う図のＣ−Ｃ断面図 第４Ｃ図 １０の平面パター７図 第５図 ｉ５図のＡ−Ａ断面図 第６Ａ図 第５図のＢ−Ｂ断面図 第６Ｂ図 第５図のＣ−Ｃ断面図 第６０図 従来の複合トランラスタ形 インバータの第」例を示す回路図 第７図 １０・・・複合トランノスタ形インバータ設 従来の複合トラノノスタ形 インバータの第２例を示す回路図 第８図
の第１例を示す回路図、 第２図は本発明に基づく複合トランジスタ形インバータ
の第２例を示す回路図、 第３図は複合トランジスタ形インバータ３０の平面パタ
ーン図、 第４Ａ、４Ｂおよび４Ｃ図はそれぞれ第３因におけるＡ
−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図、第５図は複合トラン
ジスタ形インバータ４０の平面パターン図、 第６Ａ、６Ｂおよび６Ｃ図はそれぞれ第５図におけるＡ
−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図、第７図は従来の複合
トランジスタ形インバータの第１例を示す回路図、 第８図は従来の複合トランジスタ形インバータの！２例
を示す回路図、 第９図は入力ＩＮと出力ＯＵＴの波形を示す図である。 １１・・・・・・入力端子、１２・・・・・・ｐチャネ
ルＭＯＳトランジスタ、１３・・・・・・ｎチャネルＭ
ＯＳトランジスタ、１４・・・・・・ｎｐｎ トランジ
スタ、１５・・・・・・ｎチャネルＭＯＳトランジスタ
、１６・・・・・・出力端子、２５・・・・・・ｐｎｐ
トランジスタ、３０・・・・・・複合トランジスタ形
インバータ、３１．４１・・・・・・ｎチャネルＭＯＳ
トランジスタ、４０・旧・・複合トランジスタ形インバ
ータ、ＩＮ・・・・・・入力、ＯＵＴ・・・・・・出力
、Ｇ・・・・・・ゲート、Ｖｃｃ・・・・・・電源、Ｇ
ＮＤ・・・・・・グランド。 本発明に基づく複合トランジスタ形 イン・ぐ−夕の第１例金示す回路図 第１図 １］・・・入力端子 １２・・・ｐチャネルＭＯ８ｌ−ランノスタ１３・・・
ｎチャネルＭＯｓトランソスタ１６・・・出力端子 ３０・・・複合トランジスク形イン・ぐ−タ３１゛・ｎ
チャイ・ルＭＯ８Ｉ−ランノスタ本発明に基づく複合ト
ランジスタ形 インバータの第２例を示す回路図 第２図 １１・・・入力端子 １２・・・ ｐチャネルＭＯ８トランジスタ１３・・・
ｎチャネルＭＯＳトランジスタ１４・・・ ｎｐｎ
トランジスタ １６・・・出力端子 ２５・・・ ｐｎｐトランノスタ ３１・・・ ｎチャネルＭＯＳトランジスタ４０・・・
複合トランジスタ形インバータ４］“” ｎチャネル
ＭＯ３）ランノスタ複合トランノスタ形インバータ ３０の平面ノぞターン図 第３図 第３図のＡ −Ａ断面図 第４Ａ図 第３図のＢ−Ｂ断面図 第４Ｂ図 第：う図のＣ−Ｃ断面図 第４Ｃ図 １０の平面パター７図 第５図 ｉ５図のＡ−Ａ断面図 第６Ａ図 第５図のＢ−Ｂ断面図 第６Ｂ図 第５図のＣ−Ｃ断面図 第６０図 従来の複合トランラスタ形 インバータの第」例を示す回路図 第７図 １０・・・複合トランノスタ形インバータ設 従来の複合トラノノスタ形 インバータの第２例を示す回路図 第８図
Claims (1)
- 【特許請求の範囲】 １、電源およびグランド間に直列接続されるとともに入
力端子を備えるｐチャネルＭＯＳトランジスタおよびｎ
チャネルＭＯＳトランジスタからなる入力段ＭＯＳトラ
ンジスタ対と、 該入力段ＭＯＳトランジスタ対によって制御されるとと
もに前記電源およびグランド間に直列接続され、さらに
出力端子を備えるトランジスタ対であって、前記電源側
のトランジスタはｎｐｎトランジスタであり、かつ前記
グランド側のトランジスタはｎチャネルＭＯＳトランジ
スタである出力段トランジスタ対と、からなる複合トラ
ンジスタ形インバータにおいて、 前記出力端子から、前記入力段ＭＯＳトランジスタ対の
うちのグランド側ＭＯＳトランジスタを通し前記グラン
ドに向かって電流を引き抜くとともに前記ｎｐｎトラン
ジスタのベース、エミッタをシャントするｎチャネルＭ
ＯＳトランジスタを設け、該ｎチャネルＭＯＳトランジ
スタは前記入力端子の入力レベルに応じてオン、オフす
ることを特徴とする複合トランジスタ形インバータ。 ２、電源およびグランド間に直列接続されるとともに入
力端子を備えるｐチャネルＭＯＳトランジスタおよびｎ
チャネルＭＯＳトランジスタからなる入力段ＭＯＳトラ
ンジスタ対と、 該入力段ＭＯＳトランジスタ対によって制御されるとと
もに前記電源およびグランド間に直列接続され、さらに
出力端子を備えるトランジスタ対であって、前記電源側
のトランジスタはｎｐｎトランジスタであり、かつ前記
グランド側のトランジスタはｐｎｐトランジスタである
出力段トランジスタ対と、からなる複合トランジスタ形
インバータにおいて、 前記出力端子から、前記入力段ＭＯＳトランジスタ対の
うちのグランド側ＭＯＳトランジスタを通し前記グラン
ドに向かって電流を引き抜くとともに前記ｎｐｎトラン
ジスタのベース、エミッタをシャントする第１のｎチャ
ネルＭＯＳトランジスタと、前記出力トランジスタ対の
うち前記グランド側のトランジスタに並列接続され前記
出力端子から、該グランドに向かって電流を引き抜く第
２のｎチャネルＭＯＳトランジスタとを設け、該第１お
よび第２のｎチャネルＭＯＳトランジスタは前記入力端
子の入力レベルに応じてオン、オフすることを特徴とす
る複合トランジスタ形インバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181065A JPS6242614A (ja) | 1985-08-20 | 1985-08-20 | 複合トランジスタ形インバ−タ |
| US06/897,460 US4791320A (en) | 1985-08-20 | 1986-08-18 | Bipolar-MISFET compound inverter with discharge transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181065A JPS6242614A (ja) | 1985-08-20 | 1985-08-20 | 複合トランジスタ形インバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242614A true JPS6242614A (ja) | 1987-02-24 |
| JPH0428177B2 JPH0428177B2 (ja) | 1992-05-13 |
Family
ID=16094176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181065A Granted JPS6242614A (ja) | 1985-08-20 | 1985-08-20 | 複合トランジスタ形インバ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4791320A (ja) |
| JP (1) | JPS6242614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434515A (en) * | 1993-02-26 | 1995-07-18 | Nec Corporation | Logic circuit in which improvement is made about a transition speed and current consumption |
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| JPH0358620A (ja) * | 1989-07-27 | 1991-03-13 | Nec Corp | ＢｉＭＯＳ型半導体集積回路 |
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| US9806720B1 (en) | 2016-10-07 | 2017-10-31 | Analog Devices Global | Compound semiconductor based inverter |
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| JPS54148469A (en) * | 1978-05-15 | 1979-11-20 | Oki Electric Ind Co Ltd | Complementary mos inverter circuit device and its manufacture |
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-
1985
- 1985-08-20 JP JP60181065A patent/JPS6242614A/ja active Granted
-
1986
- 1986-08-18 US US06/897,460 patent/US4791320A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4791320A (en) | 1988-12-13 |
| JPH0428177B2 (ja) | 1992-05-13 |
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