JPS6214397A - 記憶素子試験用パタ−ン発生装置 - Google Patents
記憶素子試験用パタ−ン発生装置Info
- Publication number
- JPS6214397A JPS6214397A JP60151424A JP15142485A JPS6214397A JP S6214397 A JPS6214397 A JP S6214397A JP 60151424 A JP60151424 A JP 60151424A JP 15142485 A JP15142485 A JP 15142485A JP S6214397 A JPS6214397 A JP S6214397A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は被検大容量記憶素子たとえば磁気パブｔｖ −
／ ％ ＩＪ ＠−Ｆ＋ｋｋ、１ｅｔ’ＪｔＪ、７゜Ｏ
ｙ ９４ｍ３＋１１’１Ｌ７１１： ｊ験す
るためのランダム・データ・パターンを発生
□させるための、比較的小規模な回路で実質上ラン
ダムに近い搬信ランダム・データ・パターンを発
！生できる記憶素子試験用パターン発生装置に
関す Ｉ止 る。
１〔従来の技術〕 記憶素子の容量は近年急速に大容量化しっつぁって、特
に、磁気バブル・メモリ素子では既に４、ｄ、、、ｔ？
７）（７）４（７）ヵ、ヵ□９６、あわ、、３エフ、い
、 ［が、記憶素子の試験に際しては、ランダム
・データ・パターンを発生させる手段を必要とし、この
：にランダム・データ・パターンを発生
させるランダム・データ・パターン発生装置は存在して
いたかつ、データ・パターンの作成に人手と費用を少な
からず要するという問題があった。
／ ％ ＩＪ ＠−Ｆ＋ｋｋ、１ｅｔ’ＪｔＪ、７゜Ｏ
ｙ ９４ｍ３＋１１’１Ｌ７１１： ｊ験す
るためのランダム・データ・パターンを発生
□させるための、比較的小規模な回路で実質上ラン
ダムに近い搬信ランダム・データ・パターンを発
！生できる記憶素子試験用パターン発生装置に
関す Ｉ止 る。
１〔従来の技術〕 記憶素子の容量は近年急速に大容量化しっつぁって、特
に、磁気バブル・メモリ素子では既に４、ｄ、、、ｔ？
７）（７）４（７）ヵ、ヵ□９６、あわ、、３エフ、い
、 ［が、記憶素子の試験に際しては、ランダム
・データ・パターンを発生させる手段を必要とし、この
：にランダム・データ・パターンを発生
させるランダム・データ・パターン発生装置は存在して
いたかつ、データ・パターンの作成に人手と費用を少な
からず要するという問題があった。
被検大容量記憶素子をいくつかの小ブロックに分割して
試験することは従来から行われ°Ｃいたが、本発明にお
いては、それらの小ブロック中位に繰り返し発生、入力
させる擬似ランダム・データ・パターンを、操作の容易
な、簡便な回路で発生可能にすることを目的とする。
試験することは従来から行われ°Ｃいたが、本発明にお
いては、それらの小ブロック中位に繰り返し発生、入力
させる擬似ランダム・データ・パターンを、操作の容易
な、簡便な回路で発生可能にすることを目的とする。
〔問題点を解決するための１段〕
上記目的を達成するために本発明においては、装置の基
本クロックにより、Ｘ、Ｙカウンタを作動させ、上記小
ブロックに等しい容置を有する一つの固定記憶装置に対
するアドレスを発生させて記憶内容であるデータ・パタ
ーンを試本クロックに同期して送出させ、また、別の固
定記憶装置に記憶させた反転用データ・パターンを基本
クロックよりは長い周期で送出させ、これら二つの固定
記憶装置の出力を、更に両者に共通の排（動的論理和回
路を通して取り出して１−記中位小ブロックへ入力させ
る擬似ランダム・データ・パターンとすることとした。
本クロックにより、Ｘ、Ｙカウンタを作動させ、上記小
ブロックに等しい容置を有する一つの固定記憶装置に対
するアドレスを発生させて記憶内容であるデータ・パタ
ーンを試本クロックに同期して送出させ、また、別の固
定記憶装置に記憶させた反転用データ・パターンを基本
クロックよりは長い周期で送出させ、これら二つの固定
記憶装置の出力を、更に両者に共通の排（動的論理和回
路を通して取り出して１−記中位小ブロックへ入力させ
る擬似ランダム・データ・パターンとすることとした。
このようにすれば、反転用データ・パターンの容置や送
出周期にもよるが、長い周期で漸次変化する非常に多種
類のデータ・パターンの絹合せよりなる１！（１２ラン
ダム・データ・パターンを、極めて簡単な回路により作
成することができる。
出周期にもよるが、長い周期で漸次変化する非常に多種
類のデータ・パターンの絹合せよりなる１！（１２ラン
ダム・データ・パターンを、極めて簡単な回路により作
成することができる。
第１図は、本発明一実施例のブロック図である。図中、
１は入力基本クロック、２はＸカウンタ、３はＸカウン
タによる基本クロックｌのカウント信号、４はデータ・
パターンを記憶させた（被検大容量記憶素子を分割した
小ブロックに等しい容量の）固定記憶装置、５はＸカウ
ンタのカウント値が最大値に達する度に出力される桁ｌ
−かり信号、６は桁上がり信号５をカウントするＹカウ
ンタ、７はＹカウンタによる桁−にかり信号５のカウン
ト信号、８は容置が記憶装置４に等しく （等しくする
と回路構成が非常に筒中になるためで、原理的には必ず
しも等しくしなくてもよい）反転用データ・パターンを
記憶させである反転用固定記憶装置、９はＹカウンタの
カウント値が最大値に達する度に出力される桁上がり信
号、１０は固定記憶装置４の出力、１１は反転用固定記
憶装置の出力、１２は排他的論理和回路、１３は本発明
装置の出力である。
１は入力基本クロック、２はＸカウンタ、３はＸカウン
タによる基本クロックｌのカウント信号、４はデータ・
パターンを記憶させた（被検大容量記憶素子を分割した
小ブロックに等しい容量の）固定記憶装置、５はＸカウ
ンタのカウント値が最大値に達する度に出力される桁ｌ
−かり信号、６は桁上がり信号５をカウントするＹカウ
ンタ、７はＹカウンタによる桁−にかり信号５のカウン
ト信号、８は容置が記憶装置４に等しく （等しくする
と回路構成が非常に筒中になるためで、原理的には必ず
しも等しくしなくてもよい）反転用データ・パターンを
記憶させである反転用固定記憶装置、９はＹカウンタの
カウント値が最大値に達する度に出力される桁上がり信
号、１０は固定記憶装置４の出力、１１は反転用固定記
憶装置の出力、１２は排他的論理和回路、１３は本発明
装置の出力である。
Ｘカウンタ２は最初はカウント値は０（基本クロックｌ
が何も入力されていないから）で、カウント信号３の内
容は０である。また、Ｘカウンタ２のカウント値がカウ
ンタの最大値に達するまでは桁上がり信号５は当然０で
ある。したがってＹカウンタ６のカウント信号７も０で
ある。すなわち、信号３と信号７とで、固定記憶装置４
に対しアドレス（０，Ｏ）を与える。基本クロック１が
１個入力されると固定記憶装置４に与えられるアドレス
は（１，Ｏ）となる、こうして当初はＹア１
ドレスは０のまま、Ｘアドレスだけが漸次増加し
て最大値たとえばＦに達しくアドレスは（Ｆ２Ｏ）にな
る）、桁上がり信号５が出力されてＹカウンタ６からの
カウント信号７は１になり、固定記憶装置４に与えられ
るアドレスは（０，Ｉ）になる。同様にして固定記憶装
置４に与えられるアドレスが（Ｆ、１）に達するとＹカ
ウンタ６の出カフは２になってアドレスは（０，２）に
変わる。
が何も入力されていないから）で、カウント信号３の内
容は０である。また、Ｘカウンタ２のカウント値がカウ
ンタの最大値に達するまでは桁上がり信号５は当然０で
ある。したがってＹカウンタ６のカウント信号７も０で
ある。すなわち、信号３と信号７とで、固定記憶装置４
に対しアドレス（０，Ｏ）を与える。基本クロック１が
１個入力されると固定記憶装置４に与えられるアドレス
は（１，Ｏ）となる、こうして当初はＹア１
ドレスは０のまま、Ｘアドレスだけが漸次増加し
て最大値たとえばＦに達しくアドレスは（Ｆ２Ｏ）にな
る）、桁上がり信号５が出力されてＹカウンタ６からの
カウント信号７は１になり、固定記憶装置４に与えられ
るアドレスは（０，Ｉ）になる。同様にして固定記憶装
置４に与えられるアドレスが（Ｆ、１）に達するとＹカ
ウンタ６の出カフは２になってアドレスは（０，２）に
変わる。
一方、反転固定記憶装置８にはＹカうンタ６のカウント
信号７とＹカウンタ６の桁上がり信号９が入力されてア
ドレスとなる。従って、反転用固定記憶装置８には、Ｙ
カウンタ６によってＦ倍の長い周期で変わるアドレスが
与えられることになる。反転用固定記憶装置８の出力１
１が０のときは、固定記憶装置４の出力１０は排他的論
理和回路１２をそのまま通過して装置出力１３となるが
、反転用固定記憶装置８の出力１１が１のときは、固定
記憶装置４の出力】０は排他的論理和回路１２により反
転されて装置出力１３となる。反転用固定記憶装置８の
「反転」は此の事実に由来し、記憶内容が反転している
という訳ではない。このようにして、非常に多種類のデ
ータ・パターンの組合せよりなる擬似ランダム・データ
・パターンが発生される。
信号７とＹカウンタ６の桁上がり信号９が入力されてア
ドレスとなる。従って、反転用固定記憶装置８には、Ｙ
カウンタ６によってＦ倍の長い周期で変わるアドレスが
与えられることになる。反転用固定記憶装置８の出力１
１が０のときは、固定記憶装置４の出力１０は排他的論
理和回路１２をそのまま通過して装置出力１３となるが
、反転用固定記憶装置８の出力１１が１のときは、固定
記憶装置４の出力】０は排他的論理和回路１２により反
転されて装置出力１３となる。反転用固定記憶装置８の
「反転」は此の事実に由来し、記憶内容が反転している
という訳ではない。このようにして、非常に多種類のデ
ータ・パターンの組合せよりなる擬似ランダム・データ
・パターンが発生される。
以上説明したように本発明によれば、大容量記憶素子試
験用のパターンを、極めて筒中な回路によっで発４二で
きる。
験用のパターンを、極めて筒中な回路によっで発４二で
きる。
第１図は本発明一実施例のブロック図である。
１ 基本クロック、 ２ Ｘカウンタ、 ３−Ｘカ
ウンタのカウントず６号、 ４−データ・パターンを
記憶させた固定記憶装置、 ５−Ｘカウンタからの桁上
がり信号、 ６ 桁上かりｆＲＲｂ２カウントするＸカ
ウンタ、 ７ Ｘカウンタのカウント信号、 ８ 反
転用固定記憶装置、 ９−Ｘカウンタからの桁上がり信
号、 １０ 固定記憶装置４の出力、 １１ 反転
用固定記憶装置の出力、 １２−排他的偵理和回路、
１３一本発明装置の出力。
ウンタのカウントず６号、 ４−データ・パターンを
記憶させた固定記憶装置、 ５−Ｘカウンタからの桁上
がり信号、 ６ 桁上かりｆＲＲｂ２カウントするＸカ
ウンタ、 ７ Ｘカウンタのカウント信号、 ８ 反
転用固定記憶装置、 ９−Ｘカウンタからの桁上がり信
号、 １０ 固定記憶装置４の出力、 １１ 反転
用固定記憶装置の出力、 １２−排他的偵理和回路、
１３一本発明装置の出力。
Claims (1)
- 被検大容量記憶素子をＸ、Ｙ方向に分割し、分割され
たＸ、Ｙ方向をさらに小ブロックに分割し、この小ブロ
ックを基本データ・パターンの１ブロックとして、これ
らの単位ブロックに擬似ランダム・データよりなる基本
データ・パターンを繰り返し発生、入力させて試験する
装置のための基本データ・パターンとして、上記小ブロ
ックに等しい容量の固定記憶装置に記憶させたデータ・
パターンを装置の基本クロックに同期させて、また、他
の固定記憶装置に記憶させた反転用データ・パターンを
上記基本クロックとは異なる比較的長い周期で、共通の
一つの排他的論理和回路に入力させて得た出力を用いる
ようにしたことを特徴とする記憶素子試験用パターン発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151424A JPS6214397A (ja) | 1985-07-11 | 1985-07-11 | 記憶素子試験用パタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151424A JPS6214397A (ja) | 1985-07-11 | 1985-07-11 | 記憶素子試験用パタ−ン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214397A true JPS6214397A (ja) | 1987-01-22 |
Family
ID=15518316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151424A Pending JPS6214397A (ja) | 1985-07-11 | 1985-07-11 | 記憶素子試験用パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971521A (en) * | 1988-04-28 | 1990-11-20 | Matsushita Electric Industrial Co., Ltd. | Airfoil blade for impeller fan and manufacturing method thereof |
| US6508627B2 (en) | 2001-05-30 | 2003-01-21 | Lau Industries, Inc. | Airfoil blade and method for its manufacture |
| US10649849B2 (en) * | 2017-07-14 | 2020-05-12 | Samsung Electronics Co., Ltd. | Memory device including detection clock pattern generator for generating detection clock output signal including random data pattern |
-
1985
- 1985-07-11 JP JP60151424A patent/JPS6214397A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971521A (en) * | 1988-04-28 | 1990-11-20 | Matsushita Electric Industrial Co., Ltd. | Airfoil blade for impeller fan and manufacturing method thereof |
| US6508627B2 (en) | 2001-05-30 | 2003-01-21 | Lau Industries, Inc. | Airfoil blade and method for its manufacture |
| US10649849B2 (en) * | 2017-07-14 | 2020-05-12 | Samsung Electronics Co., Ltd. | Memory device including detection clock pattern generator for generating detection clock output signal including random data pattern |
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