JPS6025272A - 絶縁ゲ−ト電界効果型トランジスタ - Google Patents
絶縁ゲ−ト電界効果型トランジスタInfo
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- JPS6025272A JPS6025272A JP13332883A JP13332883A JPS6025272A JP S6025272 A JPS6025272 A JP S6025272A JP 13332883 A JP13332883 A JP 13332883A JP 13332883 A JP13332883 A JP 13332883A JP S6025272 A JPS6025272 A JP S6025272A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に絶縁ゲート電界効果型、トラ
ンジスタの構造に関する。
ンジスタの構造に関する。
従来の絶縁ゲート電界効果型トランジスタは一般にソー
ス・ドレイン領域、チャネル又はゲート電極領域、チャ
ネルストッパー領域から主に構成され、それぞれ平面的
に配置されていた。このためそれぞれの領域を微細化す
ることζこよって素子の集積密度を高めてはいるものの
、例えはチャネル長が短かくなると素子のしきい値電圧
値が低下する短チヤネル効果が顕著となったり、パンチ
スルー電圧が低下したりして、より高密ＩＫ化すること
は困難になってきた。第１図は従来多用されてきた電界
効果トランジスタの模式的断面図であり、１はｐ型シリ
コン基板、２はチャネルストッパー領域、３は厚いフィ
ールド酸化膜、４はゲート酸化膜、５はしきい値電圧を
制御するための不純物注入層、６はソース・ドレイン領
域、７はゲート電極、８は層間絶縁膜、９はソース・ド
レイン電極を形成するためのコンタクト穴である。この
ように素子分離領域、ゲート領域、ソース・ドレイン領
域は平面的に配置されているため、それぞれを微細化し
ないと高集積化の効果は少ない。しかるにゲート電極を
微細化すると短チヤネル効果などの問題も生じたり、ソ
ース・ドレイン領域を微、ｒ）１＋化していくと、コン
タクト穴を小さくせざるを得なくなり、コンタクト抵抗
が増加する、更に従来の素子分離にはシリコン窒化膜を
マスクとした選択酸化法（ｗｃｏｓ法）が用いられてい
るので、フィールド酸化膜の周囲に酸化による広がり（
ｂｉｒｄ ｓ ｂｅａｋ）が生じて、１ａ細化に支障を
きたしていた。これらの結果単位トランジスタの寸法を
４μｍＸ５μｍ 以下にすることは極めて困難である。
ス・ドレイン領域、チャネル又はゲート電極領域、チャ
ネルストッパー領域から主に構成され、それぞれ平面的
に配置されていた。このためそれぞれの領域を微細化す
ることζこよって素子の集積密度を高めてはいるものの
、例えはチャネル長が短かくなると素子のしきい値電圧
値が低下する短チヤネル効果が顕著となったり、パンチ
スルー電圧が低下したりして、より高密ＩＫ化すること
は困難になってきた。第１図は従来多用されてきた電界
効果トランジスタの模式的断面図であり、１はｐ型シリ
コン基板、２はチャネルストッパー領域、３は厚いフィ
ールド酸化膜、４はゲート酸化膜、５はしきい値電圧を
制御するための不純物注入層、６はソース・ドレイン領
域、７はゲート電極、８は層間絶縁膜、９はソース・ド
レイン電極を形成するためのコンタクト穴である。この
ように素子分離領域、ゲート領域、ソース・ドレイン領
域は平面的に配置されているため、それぞれを微細化し
ないと高集積化の効果は少ない。しかるにゲート電極を
微細化すると短チヤネル効果などの問題も生じたり、ソ
ース・ドレイン領域を微、ｒ）１＋化していくと、コン
タクト穴を小さくせざるを得なくなり、コンタクト抵抗
が増加する、更に従来の素子分離にはシリコン窒化膜を
マスクとした選択酸化法（ｗｃｏｓ法）が用いられてい
るので、フィールド酸化膜の周囲に酸化による広がり（
ｂｉｒｄ ｓ ｂｅａｋ）が生じて、１ａ細化に支障を
きたしていた。これらの結果単位トランジスタの寸法を
４μｍＸ５μｍ 以下にすることは極めて困難である。
本発明の目的は従来トランジスタの構造とは全く↓４な
り、ゲート電極とソース・ドレイン領域が基板表面に苅
して垂直に構成された絶縁ゲート電界効果トランジスタ
を提供することである、。
り、ゲート電極とソース・ドレイン領域が基板表面に苅
して垂直に構成された絶縁ゲート電界効果トランジスタ
を提供することである、。
本発明によれは半導体単結晶基板上に絶縁膜領域と前記
絶縁膜に囲まれた所定の寸法を有する半導体単結晶領域
とが混在し、前記絶縁膜側面と前記単結晶領域との間に
前記絶縁膜側から前記単結晶領域へ向かって導電性を有
する層とゲート絶縁膜とがこの順に設けられ、且つ前記
ゲート絶縁膜の両端の返送の半導体単結晶部分にソース
およびドレイン領域が設けられていることを特徴とする
絶縁ゲート電界効果型トランジスタが得られる。
絶縁膜に囲まれた所定の寸法を有する半導体単結晶領域
とが混在し、前記絶縁膜側面と前記単結晶領域との間に
前記絶縁膜側から前記単結晶領域へ向かって導電性を有
する層とゲート絶縁膜とがこの順に設けられ、且つ前記
ゲート絶縁膜の両端の返送の半導体単結晶部分にソース
およびドレイン領域が設けられていることを特徴とする
絶縁ゲート電界効果型トランジスタが得られる。
第２図は本発明の構造のトランジスタを第１図に対比し
て示した模式的斜視断面図である。第２図で、２１はｎ
型シリコン基板、２２は厚い絶縁膜、２３はｎ型拡散層
、２４はｎ型導電性を有する多結晶シリコン、２５はゲ
ート絶縁膜、２６はｐ型エピタキシャルシリコン層、２
７はｎ型拡散層をそれぞれ示している。すなわち本発明
では単位トランジスタのチャネル長は大よそ絶縁膜２２
の膜厚に相当する寸法であり、チャネル幅は絶縁膜に囲
韮れた単結晶シリコン領域の周囲長に４目当する寸法に
なる。
て示した模式的斜視断面図である。第２図で、２１はｎ
型シリコン基板、２２は厚い絶縁膜、２３はｎ型拡散層
、２４はｎ型導電性を有する多結晶シリコン、２５はゲ
ート絶縁膜、２６はｐ型エピタキシャルシリコン層、２
７はｎ型拡散層をそれぞれ示している。すなわち本発明
では単位トランジスタのチャネル長は大よそ絶縁膜２２
の膜厚に相当する寸法であり、チャネル幅は絶縁膜に囲
韮れた単結晶シリコン領域の周囲長に４目当する寸法に
なる。
このトランジスタのチャネル長を素子毎に変化させるた
めには周囲の絶縁膜厚を変えると可能であるが、製造工
程が複雑になるのでむしろチャネル幅の変化丁なわちト
ランジスタ領域の周囲長を変化させることによって電流
−電圧特性を制御することによって十分補うことができ
る。
めには周囲の絶縁膜厚を変えると可能であるが、製造工
程が複雑になるのでむしろチャネル幅の変化丁なわちト
ランジスタ領域の周囲長を変化させることによって電流
−電圧特性を制御することによって十分補うことができ
る。
本発明を用いることにより、トランジスタの単位寸法は
使用する写真蝕刻技術で制限される程度丈で做細化でき
、しかも素子分離領域は、絶縁膜パターンを形成するた
めのマスク寸法たけで決才り、プロセス中に変化するこ
とがな（、またチャネルストッパー拡散層は不要となる
。これらの特長の相乗効果によって素子の高集植化、高
密度化を実現１−ることか可能となる。
使用する写真蝕刻技術で制限される程度丈で做細化でき
、しかも素子分離領域は、絶縁膜パターンを形成するた
めのマスク寸法たけで決才り、プロセス中に変化するこ
とがな（、またチャネルストッパー拡散層は不要となる
。これらの特長の相乗効果によって素子の高集植化、高
密度化を実現１−ることか可能となる。
次に本発明の実施例を図を用いて説明する。第３図（ａ
）〜（ｅ）は１１チャネルＴｖｌＯ８％、界効果壓トラ
ンジスタの主な製造工程における模式的断面図である。
）〜（ｅ）は１１チャネルＴｖｌＯ８％、界効果壓トラ
ンジスタの主な製造工程における模式的断面図である。
ます、第３図（ａ）に示］−ように結晶面（１００１、
比抵抗Ｑ、ｌ Ｏａ’ｌ Ｏ） ｎ ＪＪｊ）シリコン
基板３１の表面に絶縁体層３２を約１．５μｍ ０）厚
さに形成する。この絶縁体層３２は、５ｉｎ２が適当で
あるが、他の酸化物等の絶縁体例えばアルミナ、Ｓｉ３
Ｎ４、などでも選択エツチングかｈ」能であれは使用で
きる。次に通常の光学１に先注とドライエツチング法と
を用いて、シリコン爪板３１が露出するまで剋択エツチ
ングをイｊい、垂直な側壁を有するように絶縁体層３２
を成形する１次に砒素のイオン注入にまってｎ型拡散層
を形成し、ソース３３と下ると第３図（ａ）が得られる
。ソースを絶縁するための熱酸化膜３４８−形成した後
、抵抗を低くするためのｎ型導電性を有する多結晶シリ
コン３５をＯＶＤ法で堆積し、多結晶シリコンを熱酸化
してゲート酸化膜３６ヲ設ける。
比抵抗Ｑ、ｌ Ｏａ’ｌ Ｏ） ｎ ＪＪｊ）シリコン
基板３１の表面に絶縁体層３２を約１．５μｍ ０）厚
さに形成する。この絶縁体層３２は、５ｉｎ２が適当で
あるが、他の酸化物等の絶縁体例えばアルミナ、Ｓｉ３
Ｎ４、などでも選択エツチングかｈ」能であれは使用で
きる。次に通常の光学１に先注とドライエツチング法と
を用いて、シリコン爪板３１が露出するまで剋択エツチ
ングをイｊい、垂直な側壁を有するように絶縁体層３２
を成形する１次に砒素のイオン注入にまってｎ型拡散層
を形成し、ソース３３と下ると第３図（ａ）が得られる
。ソースを絶縁するための熱酸化膜３４８−形成した後
、抵抗を低くするためのｎ型導電性を有する多結晶シリ
コン３５をＯＶＤ法で堆積し、多結晶シリコンを熱酸化
してゲート酸化膜３６ヲ設ける。
続いてマスクなしで反応性イオンエツチング等を適用し
て垂直方向にエツチングを行うと絶縁膜側壁のゲート電
極多結晶シリコン３５およびゲート酸化膜３６のみが残
され、基板表面に平行に堆積された領域はエツチング除
去され、第３図（ｂ）が得られる。窒素雰囲気中で熱処
理してエツチング損傷を回復させた後、例えばジクロル
シラン（Ｓ ＋ ）−Ｉ２０１１ｔ ）をソースガス、
水素をキャリヤガス、さらに塩素水素をＨ２に対して０
．０２から０．５容量％の範囲で適量加えて９５０ｔ程
度で５０Ｔｏｒｒの減圧下で成長するさ非晶質絶縁膜表
面には成長しないで露出単結晶シリコン基板上のみに漂
択的にエピタキシャル膜３７が形成される。成長中には
基板のｎ型不純物がエピタキシャル膜中にわずかに導入
されるのでエピタキシャルシリコン層は低濃度のｎ型導
電性を呈する。次に所定のドーズ量のボロンを深くイオ
ン注入し、更に砒素等のｎ型不純物を浅く高濃度にイオ
ン注入し、それぞれチャネル領域３８とドレイン領域３
９が形成される。こうして第３図（Ｃ）が得られる。こ
のように深いｐ型層の中に浅いｎ型層が形成される構造
をＤＳＡ（ＤｉｆｆｕｓｉｏｎＳｅ １ ｆ−Ａｌ ｉ
ｇｎ ）と呼ばれ、ｐ型層の濃度によってトランジス
タの１オン”および“オフ”状態のしきい値電圧値が制
御される。このＤ８Ａ構造は平面型トランジスタで適用
され、それ相当の効果を得ているが、本発明構造ではチ
ャネル領域が基板に列して垂直方向に存在するので、チ
ャネル領域全体を同一しきい値電圧値に制御することは
固唾であり、このＤＳＡ構造を用いることによってこの
困１ｓを解決している。
て垂直方向にエツチングを行うと絶縁膜側壁のゲート電
極多結晶シリコン３５およびゲート酸化膜３６のみが残
され、基板表面に平行に堆積された領域はエツチング除
去され、第３図（ｂ）が得られる。窒素雰囲気中で熱処
理してエツチング損傷を回復させた後、例えばジクロル
シラン（Ｓ ＋ ）−Ｉ２０１１ｔ ）をソースガス、
水素をキャリヤガス、さらに塩素水素をＨ２に対して０
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度で５０Ｔｏｒｒの減圧下で成長するさ非晶質絶縁膜表
面には成長しないで露出単結晶シリコン基板上のみに漂
択的にエピタキシャル膜３７が形成される。成長中には
基板のｎ型不純物がエピタキシャル膜中にわずかに導入
されるのでエピタキシャルシリコン層は低濃度のｎ型導
電性を呈する。次に所定のドーズ量のボロンを深くイオ
ン注入し、更に砒素等のｎ型不純物を浅く高濃度にイオ
ン注入し、それぞれチャネル領域３８とドレイン領域３
９が形成される。こうして第３図（Ｃ）が得られる。こ
のように深いｐ型層の中に浅いｎ型層が形成される構造
をＤＳＡ（ＤｉｆｆｕｓｉｏｎＳｅ １ ｆ−Ａｌ ｉ
ｇｎ ）と呼ばれ、ｐ型層の濃度によってトランジス
タの１オン”および“オフ”状態のしきい値電圧値が制
御される。このＤ８Ａ構造は平面型トランジスタで適用
され、それ相当の効果を得ているが、本発明構造ではチ
ャネル領域が基板に列して垂直方向に存在するので、チ
ャネル領域全体を同一しきい値電圧値に制御することは
固唾であり、このＤＳＡ構造を用いることによってこの
困１ｓを解決している。
ゲート電極とドレイン領域との絶縁性をより改善するた
めエピタキシャルシリコン層の表ｍｙ−ｃｒ厚さ約１０
００Ａ 程度の熱酸化膜４０を形成した後、層間絶縁膜
として例えばＯＶＤ法により酸化膜４１を堆積すると第
３図（ｄ）を得る。ドレインおよびゲート電極の領域に
コンタクト穴５１ヲ通常の写真蝕刻技術を用いて形成し
、２％程度のシリコンを混入したアルミニウム４２をマ
グネトロン型スパッタリング法によって堆積し、電極配
線パターンを形成する。その後４５０℃程度の加熱処理
を行ない、コンタクト界面を合金化する。こうして第３
図（ｅ）を得、この場合ソース電極は低抵抗基板３１で
、各素子共通して用いられ、通常接地電圧にすれば極め
て都合が良い。
めエピタキシャルシリコン層の表ｍｙ−ｃｒ厚さ約１０
００Ａ 程度の熱酸化膜４０を形成した後、層間絶縁膜
として例えばＯＶＤ法により酸化膜４１を堆積すると第
３図（ｄ）を得る。ドレインおよびゲート電極の領域に
コンタクト穴５１ヲ通常の写真蝕刻技術を用いて形成し
、２％程度のシリコンを混入したアルミニウム４２をマ
グネトロン型スパッタリング法によって堆積し、電極配
線パターンを形成する。その後４５０℃程度の加熱処理
を行ない、コンタクト界面を合金化する。こうして第３
図（ｅ）を得、この場合ソース電極は低抵抗基板３１で
、各素子共通して用いられ、通常接地電圧にすれば極め
て都合が良い。
本発明によるトランジスタはソース・ドレイン、ゲート
電極、素子分離を基板に対して垂直に構成することがで
きるため、微細パターン形成手段を特に用いることがな
くても素子の高密度化を計ることができる。
電極、素子分離を基板に対して垂直に構成することがで
きるため、微細パターン形成手段を特に用いることがな
くても素子の高密度化を計ることができる。
第１図は従来のＭＯ８電界効果型トランジスタ構造を模
式的に示した断面図で、第２図は本発明の構造のトラン
ジスタを第１図に対比した模式的斜視断面図である。ま
た第３図（ａ）、（ｂ）、（Ｃ）、（ｄ）、（ｅ）はｎ
チャネルＭＯ８）ランジスタの主な製造工程を順を追っ
て示した模式図で、図中、１・・・・・・シリコン基板
、２・・・・・・チャネルストッパー領域、３・・・・
・・フィールド酸化膜、４・・・・・・ゲート酸化膜、
５・・・・・・しきい値電圧制御用不純物層、６・・・
・・・ソース・ドレイン領域、７・・・・・・ゲート電
極、８・・・・・・層間絶縁膜、９・・・・・・コンタ
クト穴、２１．３１・・・・・・ｎ型シリコン基板、２
２．３２・・・・・・厚いシリコン酸化膜、２３．３３
・−・・・・ｎ型拡散層ソース領域、３４・・・・・・
薄いシリソノ酸化膜、２４．３５・・・・・・ゲート電
極用多結晶シリコン、２５．３６・・・・・・ゲート酸
化膜、２６．３７・・・・・・ｎ型エピクキシャルシリ
コン膜、３８・・・・・・ｐ型不純物層、２７．３９・
−・・・・ｎ型拡散層ドレイン領域、４０・・・・・・
シリコン熱酸化膜、４１・・・・・・層間絶縁膜、４２
・・・・・−アルミニウム電極をそれぞれ示す。 ゛伎−／′ オ １ 図 オ ２ 図 第３図 ３
式的に示した断面図で、第２図は本発明の構造のトラン
ジスタを第１図に対比した模式的斜視断面図である。ま
た第３図（ａ）、（ｂ）、（Ｃ）、（ｄ）、（ｅ）はｎ
チャネルＭＯ８）ランジスタの主な製造工程を順を追っ
て示した模式図で、図中、１・・・・・・シリコン基板
、２・・・・・・チャネルストッパー領域、３・・・・
・・フィールド酸化膜、４・・・・・・ゲート酸化膜、
５・・・・・・しきい値電圧制御用不純物層、６・・・
・・・ソース・ドレイン領域、７・・・・・・ゲート電
極、８・・・・・・層間絶縁膜、９・・・・・・コンタ
クト穴、２１．３１・・・・・・ｎ型シリコン基板、２
２．３２・・・・・・厚いシリコン酸化膜、２３．３３
・−・・・・ｎ型拡散層ソース領域、３４・・・・・・
薄いシリソノ酸化膜、２４．３５・・・・・・ゲート電
極用多結晶シリコン、２５．３６・・・・・・ゲート酸
化膜、２６．３７・・・・・・ｎ型エピクキシャルシリ
コン膜、３８・・・・・・ｐ型不純物層、２７．３９・
−・・・・ｎ型拡散層ドレイン領域、４０・・・・・・
シリコン熱酸化膜、４１・・・・・・層間絶縁膜、４２
・・・・・−アルミニウム電極をそれぞれ示す。 ゛伎−／′ オ １ 図 オ ２ 図 第３図 ３
Claims (1)
- 半導体単結晶基板上に絶縁膜領域と前記絶縁膜に囲まれ
た所定の寸法を有する半導体単結晶領域ａが混在し、前
記絶縁膜側面と前記単結晶領域どの間に前記絶縁膜側か
ら前記単結晶領域へ向かって導電性を有する層ａゲート
絶縁膜とがこの順に設けられ、且つ前記ゲート絶縁膜の
両端の近傍の半導体単結晶部分にソースおよびドレイン
領域が設けられていることを特徴とする絶縁ゲート電界
効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13332883A JPS6025272A (ja) | 1983-07-21 | 1983-07-21 | 絶縁ゲ−ト電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13332883A JPS6025272A (ja) | 1983-07-21 | 1983-07-21 | 絶縁ゲ−ト電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025272A true JPS6025272A (ja) | 1985-02-08 |
Family
ID=15102140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13332883A Pending JPS6025272A (ja) | 1983-07-21 | 1983-07-21 | 絶縁ゲ−ト電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025272A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202865A (ja) * | 1988-02-08 | 1989-08-15 | Toshiba Corp | 半導体装置の製造方法 |
| KR100431709B1 (ko) * | 1996-10-10 | 2004-11-03 | 주식회사 하이닉스반도체 | 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375877A (en) * | 1976-12-17 | 1978-07-05 | Seiko Instr & Electronics Ltd | Vertical type micro mos transistor |
-
1983
- 1983-07-21 JP JP13332883A patent/JPS6025272A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375877A (en) * | 1976-12-17 | 1978-07-05 | Seiko Instr & Electronics Ltd | Vertical type micro mos transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202865A (ja) * | 1988-02-08 | 1989-08-15 | Toshiba Corp | 半導体装置の製造方法 |
| KR100431709B1 (ko) * | 1996-10-10 | 2004-11-03 | 주식회사 하이닉스반도체 | 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 |
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