KR100431709B1 - 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 - Google Patents
수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 Download PDFInfo
- Publication number
- KR100431709B1 KR100431709B1 KR1019960045169A KR19960045169A KR100431709B1 KR 100431709 B1 KR100431709 B1 KR 100431709B1 KR 1019960045169 A KR1019960045169 A KR 1019960045169A KR 19960045169 A KR19960045169 A KR 19960045169A KR 100431709 B1 KR100431709 B1 KR 100431709B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- film
- epitaxial semiconductor
- semiconductor substrate
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 68
- 238000002955 isolation Methods 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000012044 organic layer Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims 6
- 239000011229 interlayer Substances 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 35
- 229910052710 silicon Inorganic materials 0.000 abstract description 35
- 239000010703 silicon Substances 0.000 abstract description 35
- 230000010354 integration Effects 0.000 abstract description 5
- 150000004767 nitrides Chemical class 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 기억소자.
2. 발명이 해결하고자 하는 기술적 과제
채널을 수평 방향으로 형성하는 일반적인 트랜지스터의 경우, 반도체 기억 소자를 고집적화하는데에는 한계가 있다. 따라서 수직한 채널을 갖는 트랜지스터 및 그를 포함하는 반도체 기억 소자의 단위 셀을 제공하는데 본 발명의 목적이 있다.
3. 발명의 해결 방법의 요지
실리콘 기판에 국부적으로 에피택셜층을 성장시키고, 그 측벽에 게이트를 형성하여 상기 에피택셜층이 채널영역이 되도록 한다.
4. 발명의 중요한 용도
다이나믹 램(dynamic RAM)과 같은 반도체 기억 소자
Description
본 발명은 수직 방향의 채널을 갖는 모스트랜지스터(MOSFET)와 그를 포함하는 반도체 메모리 셀 및 그 들의 제조 방법에 관한 것으로, 특히 반도체 기억소자가 고집적화됨에 따라, 이 집적도를 높이기 위해 기억소자를 구성하는 단위 셀들의 각 모스트랜지스터 차지하는 면적을 최소화할 수 있는 기술에 관한 것이다.
일반적으로, 반도체 메모리 소자를 구성하는 모스트랜지스터는 실리콘 기판과 수평하게 채널이 형성되어 있다. 따라서, 소자의 고집적화를 위해 모스트랜지스터가 차지하는 면적을 최소화 할 때, 채널의 길이는 짧아질 수 밖에 없으며 이로인해 심각하게 대두되는 문제점은 숏채널 효과(short channel effect)이다. 숏채널 효과를 방지하기 위해서는 기판의 농도를 고농도로 유지하여야하나, 이 방식 역시 핫 캐리어 효과(hot carrier effect)에 의해 기판의 누설전류가 급증하고 또한 채널 영역에서 캐리어(전자 또는 홀)의 이동도가 감소하여 트랜지스터의 전류구동 능력이 감소하게 된다.
본 발명의 목적은 채널을 수직 방향으로 형성하여 양호한 특성을 유지하면서 소자의 고집적화에 대응할 수 있는 트랜지스터와 그를 포함하는 반도체 메모리 셀 및 그들의 제조 방법을 제공하는데 있다.
도 1은 본 발명의 일실시예에 따른 모스트랜지스터 구조를 나타내는 단면도,
도 2A 내지 도 2G는 본 발명의 일실시예에 따른 모스트랜지스터 제조 공정도,
도 3은 본 발명의 일실시예에 따른 다이나믹 램 셀 구조를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11: 실리콘 기판
12: 소자분리막
13: 제1에피택셜 실리콘층
14: 게이트 산화막
15: 폴리실리콘막
16,17: 소오스/드레인 접합층
18: 제2 에피택셜 실리콘층
상기 목적을 달성하기 위한 본 발명의 모스트랜지스터는 반도체 기판과 그로부터 선택적으로 성장된 제1에피택셜 반도체층에 의해 형성되는 채널 유기층, 상기 제1에피택셜 반도체층의 일측 측벽에 게이트 절연막을 개재하여 형성된 게이트 전도층, 상기 제1에피택셜 반도체층과 상기 반도체 기판이 접하지 않은 상기 제1에피택셜 반도체층의 일면과 상기 반도체 기판의 일면에 형성된 소오스/드레인 접합, 및 상기 반도체기판에 기판 바이어스를 걸어주기 위해 상기 제1에피택셜 반도체층의 타측 측벽에 형성되는 제2에피택셜 반도체층을 구비한다.
또한 본 발명의 반도체 메모리 샐은 반도체 기판과 그로부터 선택적으로 성장된 제1에피택셜 반도체층에 의해 채널이 형성되고, 상기 제1에피택셜 반도체층과 상기 반도체 기판이 접하지 않은 상기 제1에피택셜 반도체층의 일면과 상기 반도체 기판의 일면에 형성된 소오스/드레인 접합이 형성되며, 상기 제1에피택셜 반도체층의 일측 측벽에 게이트 절연막을 개재하여 게이트가 형성된 모스트랜지스터, 상기 소오스 접합에 콘택되는 제1전극과, 상기 제1전극 표면에 형성된 유전막 및 상기 유전막을 덮는 제2전극으로 이루어진 캐패시터, 상기 드레인 접합에 콘택되는 비트라인, 및 상기 반도체 기판에 기판 바이어스를 걸어주기 위해 상기 제1에피택셜 반도체층의 타측 측벽에 형성되는 제2에피택셜 반도체층을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 트랜지스터 구조를 나타내는 단면도로서, 실리콘 기판(11)과 그로부터 선택적으로 성장된 제1에피택셜 실리콘층(13)에 의해 채널영역을 형성되며, 상기 제1에피택셜 실리콘층(13)의 일측 측벽에 게이트 산화막(14)을 개재하여 스페이서 형상으로 형성되는 폴리실리콘막(15)에 의해 게이트가 형성된다. 그리고, 제1에피택셜 실리콘층(13)과 실리콘 기판(11)이 접하지 않은 제1에피택셜 실리콘층(11)의 일면 및 실리콘 기판(11)의 일면에는 소오스/드레인접합층(16,17)이 각각 형성된다. 부가적으로 게이트가 형성되지 않은 제1에피택셜 실리콘층(13)의 타측 측벽에는 기판 바이어스를 가해주기 위한 영역인 제2 에피택셜 실리콘층(18)이 형성되게 된다. 미설명 도면부호 12는 소자분리막을 나타낸다.
도면에 도시된 바와같이 본 발명의 일실시예에 따른 트랜지스터는 채널길이가 에피택셜 실리콘층(13)의 두께에 의존함으로 매우적은 실리콘 기판 면적에서도 채널길이가 큰 모스트랜지스터를 형성할 수 있어 숏 채널 효과를 방지할 수 있다. 또한, 이후의 설명에서도 상세히 언급되겠지만 트랜지스터의 소오스/드레인 영역이 수직 트랜지스터의 위/아래에 위치하고 있어 이 영역들을 캐패시터와 비트라인에 연결시키면 고집적 다이나믹 램 셀의 제조가 가능하다.
도 2A 내지 도 2G는 도 1과 같은 모스트랜지스터를 형성하기 위한 제조 공정도로서, 이를 통해 수직 채널을 갖는 모스트랜지스터 제조 공정을 상세히 살펴본다.
먼저, 도 2A는 제1실리콘 기판(201) 상에 국부적으로 트렌치 타입의 소자분리막(202)을 형성한 후, 소자분리막(202)이 형성되지 않은 제1실리콘 기판 표면으로부터 선택적으로 제1에피택셜 실리콘층(203)을 성장시킨다. 이 제1에피택셜 실리콘층(203)은 트랜지스터의 채널이 형성될 지역으로 그 두께에 의해 채널 길이가 결정됨으로 유의해야 할 것이다.
이어서, 도 2B와 같이 제1에피택셜 실리콘층(203)의 일측 측벽에 질화막(SiN) 스페이서(204)를 형성하는데, 질화막 스페이서(204)를 형성하는 구체적인 방법은, 전체구조 상부에 질화막을 증착한 다음 마스크 및 식각 공정으로 패터닝하고(도면부호 204a) 다시 패터닝된 질화막(204a)을 비등성 전면식각하여 형성한다. 이 질화막 스페이서(204)를 형성하는 이유는 제2에피택셜 실리콘층(203)의 일측 측벽을 질화막 스페이서(204)가 감싸도록 함으로써 이곳이 후속 공정으로부터 보호되어 이후에 이곳에서 제2에피택셜 실리콘층이 성장되도록 하기 위함이다.
이어서, 도 2C 와 같이 열적 산화를 이용하여 노출된 제1에피택셜 실리콘층(203)에 게이트 산화막(205)을 성장시킨 후, 상기 질화막 스페이서(204)를 형성한 방법과 동일하게 공정을 진행하여 상기 제1에피택셜 실리콘층(203)의 타측 측벽에 폴리실리콘막 스페이서(206)를 형성한다.
이어서, 도 2D와 같이 질화막 스페이서(204)를 습식 제거한 후, 질화막 스페이서(204)의 제거로 인해 노출된 제1에피택셜 실리콘층(203)으로부터 성장된 제2에피택셜 실리콘층(207)을 형성한다.
이어서, 제1에피택셜 실리콘층(203) 상에 불순물을 이온 주입하여 소오스(또는 드레인) 접합층(208)을 형성하고, 도 2E와 같이, 전체구조 상부에 절연막, 예컨데 산화막(209)을 형성한 후, 상기 소오스 접합층(208)에 금속막을 콘택하고 패터닝하여 소오스 전극(210)을 형성한다.
계속해서, 도 2F와 같이 평탄화된 보호막(passivation layer)(211)을 형성하고, 제2실리콘 기판(212)을 접합시킨다.
이어서, 도 2G는 설명상 편의를 위하여 상기 도 2F를 180°회전시킨 것으로, 도면에 도시된 바와같이 제1실리콘 기판(201)의 밑면을 화학적/기계적 연마(Chemical Mechanical Polishing) 공정을 이용하여 소자분리막(2022)이 드러날때까지 에치백한다. 이때 소자분리막은 에치 스토퍼(Etch stopper) 역할을 한다. 이어서 소자분리막 사이로 드러난 제1실리콘 기판(201)에 불순물을 이온 주입하여 드레인 접합층(213)을 형성하고 여기에 금속막으로 드레인 전극(214)을 콘택하여 모스트랜지스터를 완성한다.
이상에서 도 1와 같은 수직 형상의 모스트랜지스터를 제조하는 방법을 설명하였는데, 상기와 같은 도 1의 모스트랜지스터 및 그 제조 방법을 이용하여 다이나믹 램 셀을 구성할 수 있는데, 이를 도 3을 통해 살펴본다.
도 3은 본 발명의 일실시예에 따른 다이나믹 램 셀 구조를 나타내는 단면도로서, 도면에 도시된 바와같이 도 1의 모스트랜지스터 구조에서, 소오스 접합(16)에는 스토리지 노드(31)/유전막(32)/플레이트전극(33)으로 이루어지는 캐패시터를 콘택하고, 드레인 접합(17)에는 비트라인(34)을 콘택하면 고집적화된 다이나믹 램 셀을 구성할 수 있다. 미설명 도면부호 34는 산화막, 35는 제2실리콘 기판을 나타낸다.
상기 도 3의 구조를 갖는 다이나믹 램 셀은 도면을 참조할시, 그 제조 방법을 용이하게 실시할 수 있으므로, 굳이 여기서 설명은 피하기로 한다. 단지 캐패시터의 스토리지 노드(31)는 폴리사이드로 형성하고, 유전막은 탄탈늄 산화막(Ta2O5)으로 형성하며 플레이트 전극은 인-슈트 도핑된(In-situ doped) 폴리실리콘을 사용하여 고집적 소자에 부합되는 캐패시터 용량을 얻도록 한다.
이상에서 설명한 본 발명은 전술한 실시예를 포함하여 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 치환, 변형 및 변경이 가능하다.
반도체 기억 소자의 집적도가 증가할수록 좁은 영역안에서 트랜지스터나 셀을 형성시키는 기술이 필수적이다. 본 발명에 의하여 실리콘 웨이퍼에 대해 수직 방향의 채널을 형성하는 트랜지스터 또는 트랜지스터와 커패시터를 갖는 3차원적 다이나믹 램 셀을 형성함으로써 더 높은 집적도를 갖는 반도체 기억 소자의 제조를 가능하게 한다.
Claims (6)
- 반도체 기판과 그로부터 선택적으로 성장된 제1에피택셜 반도체층에 의해 형성되는 채널 유기층;상기 제1에피택셜 반도체층의 일측 측벽에 게이트 절연막을 개재하여 형성된 게이트 전도층;상기 제1에피택셜 반도체층과 상기 반도체 기판이 접하지 않은 상기 제1에피택셜 반도체층의 일면과 상기 반도체 기판의 일면에 형성된 소오스/드레인 접합; 및상기 기판에 기판 바이어스를 걸어주기 위해 상기 제1에피택셜 반도체층의 타측 측벽에 형성되는 제2에피택셜 반도체층을 포함하는 모스트랜지스터.
- 반도체 기판과 그로부터 선택적으로 성장된 제1에피택셜 반도체층에 의해 채널이 형성되고, 상기 제1에피택셜 반도체층과 상기 반도체 기판이 접하지 않은 상기 제1에피택셜 반도체층의 일면과 상기 반도체 기판의 일면에 형성된 소오스/드레인 접합이 형성되며, 상기 제1에피택셜 반도체층의 일측 측벽에 게이트 절연막을 개재하여 게이트가 형성된 모스트랜지스터;상기 소오스 접합에 콘택되는 제1전극과, 상기 제1전극 표면에 형성된 유전막 및 상기 유전막을 덮는 제2전극으로 이루어진 캐패시터; 및상기 드레인 접합에 콘택되는 비트라인; 및상기 반도체 기판에 기판 바이어스를 걸어주기 위해 상기 제1에피택셜 반도체층의 타측 측벽에 형성되는 제2에피택셜 반도체층을 포함하는 반도체 메모리 셀.
- 제1반도체 기판에 국부적으로 다수의 소자분리막을 형성하는 단계;상기 소자분리막이 형성되지 않은 제1반도체 기판 표면으로부터 선택적으로 성장된 제1에피택셜 반도체층을 형성하는 단계;상기 제1에피택셜 반도체층의 일측 측벽을 희생막으로 보호하고 타측 측벽에 게이트 절연막을 개재하는 게이트 전극용 전도막을 패터닝하는 단계;상기 보호막을 제거한 후 그로인해 노출된 제1에피택셜 반도체층의 타측 측벽으로부터 제2에피택셜 반도체층을 형성하는 단계;상기 제1에피택셜 반도체층에 불순물을 이온 주입하여 제1접합을 형성하는 단계;전체구조 상부에 층간절연막을 형성하고, 상기 제1접합에 금속막을 콘택하고 패터닝하여 제1접합 전극을 형성하는 단계;전체구조 상부에 평탄화된 보호막을 형성하고, 상기 보호막상에 제2반도체 기판을 접착하는 단계;상기 공정이 진행된 반대쪽 면의 상기 제1반도체 기판을 상기 소자분리막이 드러날때까지 전면 에치백하는 단계;상기 에치백된 면의 상기 제1반도체 기판에 불순물을 이온 주입하여 제2접합을 형성하는 단계; 및상기 제2접합에 제2접합 전극을 콘택하는 단계를 포함하여 이루어진 모스트랜지스터 제조 방법.
- 제3항에 있어서,상기 제1반도체 기판을 전면 에치백하는 단계는 화학적·기계적 연마에 의해 이루어지는 것을 특징으로 하는 모스트랜지스터 제조 방법.
- 제1반도체 기판에 국부적으로 다수의 소자분리막을 형성하는 단계;상기 소자분리막이 형성되지 않은 제1반도체 기판 표면으로부터 선택적으로 성장된 제1에피택셜 반도체층을 형성하는 단계;상기 제1에피택셜 반도체층의 일측 측벽을 희생막으로 보호하고 타측 측벽에 게이트 절연막을 개재하는 게이트 전극용 전도막을 패터닝하는 단계;상기 보호막을 제거한 후 그로인해 노출된 제1에피택셜 반도체층의 타측 측벽으로부터 제2에피택셜 반도체층을 형성하는 단계;상기 제1에피택셜 반도체층에 불순물을 이온 주입하여 제1접합을 형성하는 단계;전체구조 상부에 층간절연막을 형성하는 단계;상기 제1접합에 스토리지 노드용 전도막을 콘택하고 패터닝하고, 상기 스토리지 노드용 전도막상에 유전막을 형성하고, 그 상부에 플레이트 전극용 전도막을 형성하여 캐패시터를 형성하는 단계;전체구조 상부에 평탄화된 보호막을 형성하고, 상기 보호막상에 제2반도체 기판을 접착하는 단계;상기 공정이 진행된 반대쪽 면의 상기 제1반도체 기판을 상기 소자분리막이 드러날때까지 전면 에치백하는 단계;상기 에치백된 면의 상기 제1반도체 기판에 불순물을 이온 주입하여 제2접합을 형성하는 단계; 및상기 제2접합에 비트라인을 콘택하는 단계를 포함하여 이루어진 반도체 메모리 셀 제조 방법.
- 제5항에 있어서,상기 제1반도체 기판을 전면 에치백하는 단계는 화학적·기계적 연마에 의해 이루어지는 것을 특징으로 하는 반도체 메모리 셀 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045169A KR100431709B1 (ko) | 1996-10-10 | 1996-10-10 | 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045169A KR100431709B1 (ko) | 1996-10-10 | 1996-10-10 | 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980026661A KR19980026661A (ko) | 1998-07-15 |
| KR100431709B1 true KR100431709B1 (ko) | 2004-11-03 |
Family
ID=37340877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960045169A KR100431709B1 (ko) | 1996-10-10 | 1996-10-10 | 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100431709B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022457B2 (en) | 2005-11-17 | 2011-09-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device having vertical channel transistor and method for fabricating the same |
| KR101076565B1 (ko) * | 2011-05-17 | 2011-10-24 | 권의필 | 고집적 ｍｏｓ 디바이스 및 그 제조방법 |
| US8053817B2 (en) | 2007-11-05 | 2011-11-08 | Hynix Semiconductor Inc. | Vertical transistor and method for forming the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100725370B1 (ko) * | 2006-01-05 | 2007-06-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 |
| KR101415542B1 (ko) * | 2013-04-10 | 2014-07-04 | 한국과학기술원 | 메모리 소자 및 그 제작방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025272A (ja) * | 1983-07-21 | 1985-02-08 | Nec Corp | 絶縁ゲ−ト電界効果型トランジスタ |
| JPS63229756A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 半導体装置の製造方法 |
-
1996
- 1996-10-10 KR KR1019960045169A patent/KR100431709B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025272A (ja) * | 1983-07-21 | 1985-02-08 | Nec Corp | 絶縁ゲ−ト電界効果型トランジスタ |
| JPS63229756A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022457B2 (en) | 2005-11-17 | 2011-09-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device having vertical channel transistor and method for fabricating the same |
| US8283714B2 (en) | 2005-11-17 | 2012-10-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device having vertical channel transistor and method for fabricating the same |
| US8482045B2 (en) | 2005-11-17 | 2013-07-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device having vertical channel transistor and method for fabricating the same |
| US8053817B2 (en) | 2007-11-05 | 2011-11-08 | Hynix Semiconductor Inc. | Vertical transistor and method for forming the same |
| US8198161B2 (en) | 2007-11-05 | 2012-06-12 | Hynix Semiconductor Inc. | Vertical transistor and method for forming the same |
| KR101076565B1 (ko) * | 2011-05-17 | 2011-10-24 | 권의필 | 고집적 ｍｏｓ 디바이스 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980026661A (ko) | 1998-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6297090B1 (en) | Method for fabricating a high-density semiconductor memory device | |
| US6365452B1 (en) | DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation | |
| US5939745A (en) | Dynamic access memory using silicon-on-insulator | |
| US5057888A (en) | Double DRAM cell | |
| KR100209212B1 (ko) | 반도체메모리장치및그제조방법 | |
| US5523542A (en) | Method for making dynamic random access memory cell capacitor | |
| KR970706607A (ko) | 적층 커패시터 셀을 가지는 멀티메가비트 다이내믹 메모리용의 분할 폴리실리콘 cmos 공정(split-polysilicon cmos process for multi-megabit dynamic memories with stacked capacitor cells) | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| JPH0982912A (ja) | 半導体記憶装置及びその製造方法 | |
| US5041887A (en) | Semiconductor memory device | |
| US20010009805A1 (en) | Borderless contact structure and method of forming the same | |
| US5250830A (en) | Dynamic type semiconductor memory device and its manufacturing method | |
| US6633061B2 (en) | SOI substrate, a semiconductor circuit formed in a SOI substrate, and an associated production method | |
| KR100335121B1 (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
| KR0119961B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| US6380589B1 (en) | Semiconductor-on-insulator (SOI) tunneling junction transistor SRAM cell | |
| KR100431709B1 (ko) | 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 | |
| JPH11135752A (ja) | 半導体記憶装置およびその製造方法 | |
| US7037776B2 (en) | Single polysilicon process for DRAM | |
| KR100466688B1 (ko) | 부동체 효과가 없는 ｓｏｉ ｄｒａｍ | |
| US5300800A (en) | Low leakage substrate plate DRAM cell | |
| US6200905B1 (en) | Method to form sidewall polysilicon capacitors | |
| KR100209223B1 (ko) | 미세 콘택 형성을 위한 고집적 반도체 장치 제조방법 | |
| JP2623293B2 (ja) | 半導体集積回路装置 | |
| JPH1050950A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |