JPH0629541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629541A JPH0629541A JP18122292A JP18122292A JPH0629541A JP H0629541 A JPH0629541 A JP H0629541A JP 18122292 A JP18122292 A JP 18122292A JP 18122292 A JP18122292 A JP 18122292A JP H0629541 A JPH0629541 A JP H0629541A
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Abstract
(57)【要約】
【構成】フローティングゲートとコントロールゲートと
を有するＭＯＳ型トランジスタ及びその駆動素子の製造
方法において、半導体基板上にフィールド絶縁膜を形成
する工程、半導体基板上に第１絶縁膜を形成する工程、
ＭＯＳトランジスタを形成する領域の第１絶縁膜を除去
する工程、半導体基板上に第２絶縁膜を形成する工程、
第２絶縁膜及びフィールド絶縁膜及び第１絶縁膜上に導
体層を形成する工程、ＭＯＳトランジスタを形成する領
域に残すように導体層を除去する工程、導体層上にシリ
コン酸化膜を形成する工程、シリコン酸化膜上にシリコ
ン窒化膜を形成する工程、ＭＯＳトランジスタを形成す
る領域以外のシリコン窒化膜を除去する工程からなる製
造方法。 【効果】駆動素子の半導体基板をエッチングせずに、シ
リコン窒化膜をエッチングできる。シリコン酸化膜を薄
く形成でき記憶素子の書き込み効率をあげられる。
を有するＭＯＳ型トランジスタ及びその駆動素子の製造
方法において、半導体基板上にフィールド絶縁膜を形成
する工程、半導体基板上に第１絶縁膜を形成する工程、
ＭＯＳトランジスタを形成する領域の第１絶縁膜を除去
する工程、半導体基板上に第２絶縁膜を形成する工程、
第２絶縁膜及びフィールド絶縁膜及び第１絶縁膜上に導
体層を形成する工程、ＭＯＳトランジスタを形成する領
域に残すように導体層を除去する工程、導体層上にシリ
コン酸化膜を形成する工程、シリコン酸化膜上にシリコ
ン窒化膜を形成する工程、ＭＯＳトランジスタを形成す
る領域以外のシリコン窒化膜を除去する工程からなる製
造方法。 【効果】駆動素子の半導体基板をエッチングせずに、シ
リコン窒化膜をエッチングできる。シリコン酸化膜を薄
く形成でき記憶素子の書き込み効率をあげられる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に記憶素子及びその駆動素子の製造方法に関する。
に記憶素子及びその駆動素子の製造方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の製造方法は、図
２（ａ）〜図２（ｈ）にある様であった。この工程を順
に追って説明していく。
２（ａ）〜図２（ｈ）にある様であった。この工程を順
に追って説明していく。
【０００３】まず、図２（ａ）の如く半導体基板２０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１絶縁膜２０３を形成する。たとえ
ば、１０００度の酸素濃度４０％の乾燥雰囲気中で酸化
する。前記第１絶縁膜２０３はＥＰＲＯＭの場合は３０
ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。この前記第１絶縁膜２０３を半導体
記憶素子のゲート絶縁膜として用いる。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１絶縁膜２０３を形成する。たとえ
ば、１０００度の酸素濃度４０％の乾燥雰囲気中で酸化
する。前記第１絶縁膜２０３はＥＰＲＯＭの場合は３０
ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。この前記第１絶縁膜２０３を半導体
記憶素子のゲート絶縁膜として用いる。
【０００４】次に、図２（ｂ）の如く、前記フィールド
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０度前後で熱分解さ
せ、前記第１多結晶シリコン２０４を堆積させる。そし
てこの前記第１多結晶シリコン膜２０４を低抵抗化する
ために、たとえば５族の元素（たとえば燐元素や砒素な
ど導電性不純物）をイオン打ち込み法を用いて、１×１
０15から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０度前後で熱分解さ
せ、前記第１多結晶シリコン２０４を堆積させる。そし
てこの前記第１多結晶シリコン膜２０４を低抵抗化する
ために、たとえば５族の元素（たとえば燐元素や砒素な
ど導電性不純物）をイオン打ち込み法を用いて、１×１
０15から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【０００５】次に図２（ｃ）の如く、フォト及びエッチ
ング法により前記第１多結晶シリコン膜２０４及び前記
第１絶縁膜２０３の不要な部分を取り除く。
ング法により前記第１多結晶シリコン膜２０４及び前記
第１絶縁膜２０３の不要な部分を取り除く。
【０００６】次に図２（ｄ）の如く、熱酸化法により前
記第１多結晶シリコン２０４及び前記半導体基板上に第
１シリコン酸化膜２０５を約５ｎｍほど形成する。例え
ば、１０００℃の酸素濃度４０％程度の乾燥雰囲気中で
酸化する。そして化学気相成長法を用いて第１シリコン
窒化膜２０６を、前記第１シリコン酸化膜２０５上に約
１０ｎｍほど形成する。
記第１多結晶シリコン２０４及び前記半導体基板上に第
１シリコン酸化膜２０５を約５ｎｍほど形成する。例え
ば、１０００℃の酸素濃度４０％程度の乾燥雰囲気中で
酸化する。そして化学気相成長法を用いて第１シリコン
窒化膜２０６を、前記第１シリコン酸化膜２０５上に約
１０ｎｍほど形成する。
【０００７】次に図２（ｅ）の如く、半導体記憶素子の
駆動素子にする領域の前記第１シリコン窒化膜２０６を
フォト及びエッチング法により取り除く。そして半導体
記憶素子の駆動素子にする領域の前記第１シリコン酸化
膜２０５をフォト及びエッチング法により取り除く。
駆動素子にする領域の前記第１シリコン窒化膜２０６を
フォト及びエッチング法により取り除く。そして半導体
記憶素子の駆動素子にする領域の前記第１シリコン酸化
膜２０５をフォト及びエッチング法により取り除く。
【０００８】次に図２（ｆ）の如く、熱酸化法により前
記第１シリコン窒化膜２０６及び前記半導体基板２０１
上に第２シリコン酸化膜２０７を約５ｎｍほど形成す
る。例えば、１０００℃の酸素濃度４０％程度の乾燥雰
囲気中で酸化する。
記第１シリコン窒化膜２０６及び前記半導体基板２０１
上に第２シリコン酸化膜２０７を約５ｎｍほど形成す
る。例えば、１０００℃の酸素濃度４０％程度の乾燥雰
囲気中で酸化する。
【０００９】次に図２（ｇ）の如く、第２多結晶シリコ
ン膜２０８を前記フィールド絶縁膜２０２及び前記第２
シリコン酸化膜２０７上に化学気相成長法により３００
ｎｍ程度形成する。そして導体化する為にイオン注入法
を用い燐もしくは砒素等の不純物を前記第２多結晶シリ
コン膜２０８に注入する。たとえば５族の元素（たとえ
ば燐元素や砒素など導電性不純物）をイオン打ち込み法
を用いて、１×１０15から１×１０16ａｔｏｍｓ・ｃｍ
-2程度注入する。
ン膜２０８を前記フィールド絶縁膜２０２及び前記第２
シリコン酸化膜２０７上に化学気相成長法により３００
ｎｍ程度形成する。そして導体化する為にイオン注入法
を用い燐もしくは砒素等の不純物を前記第２多結晶シリ
コン膜２０８に注入する。たとえば５族の元素（たとえ
ば燐元素や砒素など導電性不純物）をイオン打ち込み法
を用いて、１×１０15から１×１０16ａｔｏｍｓ・ｃｍ
-2程度注入する。
【００１０】次に図２（ｈ）の如く、フォト及びエッチ
ング法により、前記第２シリコン酸化膜２０７上の前記
第２多結晶シリコン２０８の不要な部分を除去する。こ
れが周辺回路のトランジスタ（半導体記憶素子の駆動素
子）のゲート電極になる。そして、フォト及びエッチン
グ法により、前記第２多結晶シリコン２０８及び前記第
２シリコン酸化膜２０７及び前記第１シリコン窒化膜２
０６及び前記第１シリコン酸化膜２０５及び前記第１多
結晶シリコン２０４の不要な部分を除去する。これが半
導体記憶素子のゲート電極になる。
ング法により、前記第２シリコン酸化膜２０７上の前記
第２多結晶シリコン２０８の不要な部分を除去する。こ
れが周辺回路のトランジスタ（半導体記憶素子の駆動素
子）のゲート電極になる。そして、フォト及びエッチン
グ法により、前記第２多結晶シリコン２０８及び前記第
２シリコン酸化膜２０７及び前記第１シリコン窒化膜２
０６及び前記第１シリコン酸化膜２０５及び前記第１多
結晶シリコン２０４の不要な部分を除去する。これが半
導体記憶素子のゲート電極になる。
【００１１】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース２０
９及びドレイン２１０、前記周辺回路のトランジスタの
ソース２１１及びドレイン２１２を形成する。
などの不純物を注入し前記半導体記憶素子のソース２０
９及びドレイン２１０、前記周辺回路のトランジスタの
ソース２１１及びドレイン２１２を形成する。
【００１２】以上の工程が従来技術の半導体装置の製造
方法である。
方法である。
【００１３】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、半導体記憶素子の駆動素子にする領域の前記
第１シリコン窒化膜２０６をエッチング法により取り除
く際、前記第１シリコン酸化膜２０５が約５ｎｍほど薄
いためエッチングされてしまい、しいては前記半導体基
板２０１をもエッチングされてしまう。この前記第１シ
リコン酸化膜２０５は前記半導体記憶素子のフローティ
ングゲートとコントロールゲートの間の絶縁膜の一部な
ので、厚ければ厚いほど前記半導体記憶素子の書き込み
効率が悪くなってしまう。したがって前述の従来の技術
では、前記第１シリコン窒化膜２０６をエッチング法に
より取り除く際、前記第１シリコン酸化膜２０５がエッ
チングされてしまはないように厚くすることにより、前
記半導体記憶素子の書き込み効率が悪くなってしまうと
いう問題点が生じる。そこで本発明はこの様な問題点を
解決するものでその目的とするところは、前記第１シリ
コン酸化膜２０５が薄くても、前記第１シリコン窒化膜
２０６をエッチング法により取り除く際、前記第１シリ
コン酸化膜２０５がエッチングされない半導体装置の製
造方法を提供するところにある。
技術では、半導体記憶素子の駆動素子にする領域の前記
第１シリコン窒化膜２０６をエッチング法により取り除
く際、前記第１シリコン酸化膜２０５が約５ｎｍほど薄
いためエッチングされてしまい、しいては前記半導体基
板２０１をもエッチングされてしまう。この前記第１シ
リコン酸化膜２０５は前記半導体記憶素子のフローティ
ングゲートとコントロールゲートの間の絶縁膜の一部な
ので、厚ければ厚いほど前記半導体記憶素子の書き込み
効率が悪くなってしまう。したがって前述の従来の技術
では、前記第１シリコン窒化膜２０６をエッチング法に
より取り除く際、前記第１シリコン酸化膜２０５がエッ
チングされてしまはないように厚くすることにより、前
記半導体記憶素子の書き込み効率が悪くなってしまうと
いう問題点が生じる。そこで本発明はこの様な問題点を
解決するものでその目的とするところは、前記第１シリ
コン酸化膜２０５が薄くても、前記第１シリコン窒化膜
２０６をエッチング法により取り除く際、前記第１シリ
コン酸化膜２０５がエッチングされない半導体装置の製
造方法を提供するところにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、半導体基板上にフィールド絶縁膜を形成する
工程、前記半導体基板上に第１絶縁膜を形成する工程、
前記ＭＯＳトランジスタを形成する領域の前記第１絶縁
膜を除去する工程、前記半導体基板上に第２絶縁膜を形
成する工程、前記第２絶縁膜及び前記フィールド絶縁膜
及び前記第１絶縁膜上に導体層を形成する工程、前記Ｍ
ＯＳトランジスタを形成する領域に残すように前記導体
層を除去する工程、前記導体層上にシリコン酸化膜を形
成する工程、前記シリコン酸化膜上にシリコン窒化膜を
形成する工程、前記ＭＯＳトランジスタを形成する領域
以外の前記シリコン窒化膜を除去する工程からなること
を特徴とする。
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、半導体基板上にフィールド絶縁膜を形成する
工程、前記半導体基板上に第１絶縁膜を形成する工程、
前記ＭＯＳトランジスタを形成する領域の前記第１絶縁
膜を除去する工程、前記半導体基板上に第２絶縁膜を形
成する工程、前記第２絶縁膜及び前記フィールド絶縁膜
及び前記第１絶縁膜上に導体層を形成する工程、前記Ｍ
ＯＳトランジスタを形成する領域に残すように前記導体
層を除去する工程、前記導体層上にシリコン酸化膜を形
成する工程、前記シリコン酸化膜上にシリコン窒化膜を
形成する工程、前記ＭＯＳトランジスタを形成する領域
以外の前記シリコン窒化膜を除去する工程からなること
を特徴とする。
【００１５】
【実施例】図１（ａ）から図１（ｆ）は、本発明の１実
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｆ）に従
い、順に説明していく。
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｆ）に従
い、順に説明していく。
【００１６】まず、図１（ａ）の如く半導体基板１０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板１０１上に第３シリコン酸化膜１０３を３０ｎｍか
ら５０ｎｍ形成する。たとえば、１０００度の酸素濃度
４０％の乾燥雰囲気中で酸化する。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板１０１上に第３シリコン酸化膜１０３を３０ｎｍか
ら５０ｎｍ形成する。たとえば、１０００度の酸素濃度
４０％の乾燥雰囲気中で酸化する。
【００１７】次に、図１（ｂ）の如く、半導体記憶素子
の領域の前記第３シリコン酸化膜１０３を、フォト及び
エッチング法により取り除く。
の領域の前記第３シリコン酸化膜１０３を、フォト及び
エッチング法により取り除く。
【００１８】次に、図１（ｃ）の如く、前記半導体基板
１０１上に第１絶縁膜１０５を形成する。たとえば、１
０００度の酸素濃度４０％の乾燥雰囲気中で酸化する。
前記第１絶縁膜１０４はＥＰＲＯＭの場合は３０ｎｍか
ら５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらいが適
当であろう。この前記第１絶縁膜１０５を半導体記憶素
子のゲート絶縁膜として用いる。そして、前記フィール
ド絶縁膜１０２及び前記第１絶縁膜１０５及び前記第３
シリコン酸化膜１０３上に化学気相成長法により第１多
結晶シリコン膜１０６を２００ｎｍ程度形成する。通常
モノシランガスを６２０度前後で熱分解させ、前記第１
多結晶シリコン１０６を堆積させる。そしてこの前記第
１多結晶シリコン膜１０６を低抵抗化するために、たと
えば５族の元素（たとえば燐元素や砒素など導電性不純
物）をイオン打ち込み法を用いて、１×１０15から１×
１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
１０１上に第１絶縁膜１０５を形成する。たとえば、１
０００度の酸素濃度４０％の乾燥雰囲気中で酸化する。
前記第１絶縁膜１０４はＥＰＲＯＭの場合は３０ｎｍか
ら５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらいが適
当であろう。この前記第１絶縁膜１０５を半導体記憶素
子のゲート絶縁膜として用いる。そして、前記フィール
ド絶縁膜１０２及び前記第１絶縁膜１０５及び前記第３
シリコン酸化膜１０３上に化学気相成長法により第１多
結晶シリコン膜１０６を２００ｎｍ程度形成する。通常
モノシランガスを６２０度前後で熱分解させ、前記第１
多結晶シリコン１０６を堆積させる。そしてこの前記第
１多結晶シリコン膜１０６を低抵抗化するために、たと
えば５族の元素（たとえば燐元素や砒素など導電性不純
物）をイオン打ち込み法を用いて、１×１０15から１×
１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【００１９】次に図１（ｄ）の如く、フォト及びエッチ
ング法により前記第１多結晶シリコン膜１０６の不要な
部分を取り除く。
ング法により前記第１多結晶シリコン膜１０６の不要な
部分を取り除く。
【００２０】次に図１（ｅ）の如く、熱酸化法により前
記第１多結晶シリコン１０６に第１シリコン酸化膜１０
７を約５ｎｍほど形成する。例えば、１０００℃の酸素
濃度４０％程度の乾燥雰囲気中で酸化する。そして化学
気相成長法を用いて第１シリコン窒化膜１０８を、前記
第１シリコン酸化膜１０７上に約１０ｎｍほど形成す
る。
記第１多結晶シリコン１０６に第１シリコン酸化膜１０
７を約５ｎｍほど形成する。例えば、１０００℃の酸素
濃度４０％程度の乾燥雰囲気中で酸化する。そして化学
気相成長法を用いて第１シリコン窒化膜１０８を、前記
第１シリコン酸化膜１０７上に約１０ｎｍほど形成す
る。
【００２１】次に図１（ｆ）の如く、半導体記憶素子の
駆動素子にする領域の前記第１シリコン窒化膜１０８を
フォト及びエッチング法により取り除く。そして半導体
記憶素子の駆動素子にする領域の前記第３シリコン酸化
膜１０３をフォト及びエッチング法により取り除く。
駆動素子にする領域の前記第１シリコン窒化膜１０８を
フォト及びエッチング法により取り除く。そして半導体
記憶素子の駆動素子にする領域の前記第３シリコン酸化
膜１０３をフォト及びエッチング法により取り除く。
【００２２】次に図１（ｇ）の如く、熱酸化法により前
記第１シリコン窒化膜１０８及び前記半導体基板１０１
上に第２シリコン酸化膜１０９を約１５ｎｍほど形成す
る。例えば、１０００℃の酸素濃度４０％程度の乾燥雰
囲気中で酸化する。そして、第２多結晶シリコン膜１１
０を前記フィールド絶縁膜１０２及び前記第２シリコン
酸化膜１０９上に化学気相成長法により３００ｎｍ程度
形成する。そして導体化する為にイオン注入法を用い燐
もしくは砒素等の不純物を前記第２多結晶シリコン膜１
１０に注入する。たとえば５族の元素（たとえば燐元素
や砒素など導電性不純物）をイオン打ち込み法を用い
て、１×１０15から１×１０16ａｔｏｍｓ・ｃｍ-2程度
注入する。
記第１シリコン窒化膜１０８及び前記半導体基板１０１
上に第２シリコン酸化膜１０９を約１５ｎｍほど形成す
る。例えば、１０００℃の酸素濃度４０％程度の乾燥雰
囲気中で酸化する。そして、第２多結晶シリコン膜１１
０を前記フィールド絶縁膜１０２及び前記第２シリコン
酸化膜１０９上に化学気相成長法により３００ｎｍ程度
形成する。そして導体化する為にイオン注入法を用い燐
もしくは砒素等の不純物を前記第２多結晶シリコン膜１
１０に注入する。たとえば５族の元素（たとえば燐元素
や砒素など導電性不純物）をイオン打ち込み法を用い
て、１×１０15から１×１０16ａｔｏｍｓ・ｃｍ-2程度
注入する。
【００２３】次に図１（ｈ）の如く、フォト及びエッチ
ング法により、前記第２シリコン酸化膜１０９上の前記
第２多結晶シリコン１１０の不要な部分を除去する。こ
れが周辺回路のトランジスタ（半導体記憶素子の駆動素
子）のゲート電極になる。そして、フォト及びエッチン
グ法により、前記第２多結晶シリコン１１０及び前記第
２シリコン酸化膜１０９及び前記第１シリコン窒化膜１
０８及び前記第１シリコン酸化膜１０７及び前記第１多
結晶シリコン１０６の不要な部分を除去する。これが半
導体記憶素子のゲート電極になる。
ング法により、前記第２シリコン酸化膜１０９上の前記
第２多結晶シリコン１１０の不要な部分を除去する。こ
れが周辺回路のトランジスタ（半導体記憶素子の駆動素
子）のゲート電極になる。そして、フォト及びエッチン
グ法により、前記第２多結晶シリコン１１０及び前記第
２シリコン酸化膜１０９及び前記第１シリコン窒化膜１
０８及び前記第１シリコン酸化膜１０７及び前記第１多
結晶シリコン１０６の不要な部分を除去する。これが半
導体記憶素子のゲート電極になる。
【００２４】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース１１
１及びドレイン１１２、前記周辺回路のトランジスタの
ソース１１３及びドレイン１１４を形成する。
などの不純物を注入し前記半導体記憶素子のソース１１
１及びドレイン１１２、前記周辺回路のトランジスタの
ソース１１３及びドレイン１１４を形成する。
【００２５】以上の製造工程が本発明の一実施例の半導
体装置の製造方法である。
体装置の製造方法である。
【００２６】この様に、半導体記憶素子の領域のみ前記
第３シリコン酸化膜１０３を、フォト及びエッチング法
により取り除く。すなわち、半導体記憶素子の駆動素子
にする領域の前記第１シリコン窒化膜１０８のエッチン
グ工程まで、半導体記憶素子の駆動素子の前記第３シリ
コン酸化膜１０３を取り除かないことにより、前記半導
体基板１０１をエッチングすることなく、半導体記憶素
子の駆動素子の領域の前記第１シリコン窒化膜１０８を
エッチングすることが可能となる。下地の前記第３シリ
コン酸化膜１０３が厚いためである。また前記半導体記
憶素子の書き込み効率を良くするためにできるだけ薄く
前記第１シリコン酸化膜１０７を形成したいが、任意に
前記第１シリコン酸化膜１０７を薄く形成できるので書
き込み効率のよい前記半導体記憶素子の半導体装置の製
造方法を実現することが可能となる。
第３シリコン酸化膜１０３を、フォト及びエッチング法
により取り除く。すなわち、半導体記憶素子の駆動素子
にする領域の前記第１シリコン窒化膜１０８のエッチン
グ工程まで、半導体記憶素子の駆動素子の前記第３シリ
コン酸化膜１０３を取り除かないことにより、前記半導
体基板１０１をエッチングすることなく、半導体記憶素
子の駆動素子の領域の前記第１シリコン窒化膜１０８を
エッチングすることが可能となる。下地の前記第３シリ
コン酸化膜１０３が厚いためである。また前記半導体記
憶素子の書き込み効率を良くするためにできるだけ薄く
前記第１シリコン酸化膜１０７を形成したいが、任意に
前記第１シリコン酸化膜１０７を薄く形成できるので書
き込み効率のよい前記半導体記憶素子の半導体装置の製
造方法を実現することが可能となる。
【００２７】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。たと
えば、前記第３シリコン酸化膜１０３は、前記フィール
ド絶縁膜１０２を形成するときに発生するシリコン窒化
膜によるホワイトリボンを除去するためのシリコン酸化
膜でも形成することができる。また本発明の製造方法の
実施例では、半導体記憶素子の半導体装置にＯＮＯ膜
（Ｓｉ０2／ＳｉＮ／Ｓｉ０2）を用いたが、ＮＯ膜（Ｓ
ｉＮ／Ｓｉ０2）を用いた場合でも有効である。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。たと
えば、前記第３シリコン酸化膜１０３は、前記フィール
ド絶縁膜１０２を形成するときに発生するシリコン窒化
膜によるホワイトリボンを除去するためのシリコン酸化
膜でも形成することができる。また本発明の製造方法の
実施例では、半導体記憶素子の半導体装置にＯＮＯ膜
（Ｓｉ０2／ＳｉＮ／Ｓｉ０2）を用いたが、ＮＯ膜（Ｓ
ｉＮ／Ｓｉ０2）を用いた場合でも有効である。
【００２８】
【発明の効果】本発明によれば、半導体記憶素子の駆動
素子にする領域のシリコン窒化膜のエッチング工程ま
で、半導体記憶素子の駆動素子のシリコン酸化膜を取り
除かないことにより、その下の半導体基板をエッチング
することなく、半導体記憶素子の駆動素子の領域のシリ
コン窒化膜をエッチングすることが可能となる。また半
導体記憶素子の書き込み効率を良くするためにできるだ
け薄くフローティングゲートとコントロールゲート間の
シリコン酸化膜を形成したいが、任意にシリコン酸化膜
を薄く形成できるので書き込み効率のよい前記半導体記
憶素子の半導体装置の製造方法を実現することが可能と
なる。
素子にする領域のシリコン窒化膜のエッチング工程ま
で、半導体記憶素子の駆動素子のシリコン酸化膜を取り
除かないことにより、その下の半導体基板をエッチング
することなく、半導体記憶素子の駆動素子の領域のシリ
コン窒化膜をエッチングすることが可能となる。また半
導体記憶素子の書き込み効率を良くするためにできるだ
け薄くフローティングゲートとコントロールゲート間の
シリコン酸化膜を形成したいが、任意にシリコン酸化膜
を薄く形成できるので書き込み効率のよい前記半導体記
憶素子の半導体装置の製造方法を実現することが可能と
なる。
【図１】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図である。
程順に説明するための主要断面図である。
【図２】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図である。
るための主要断面図である。
１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第３シリコン酸化膜 １０４ レジストマスク １０５ 第１絶縁膜 １０６ 第１多結晶シリコン膜 １０７ 第１シリコン酸化膜 １０８ 第１シリコン窒化膜 １０９ 第２シリコン酸化膜 １１０ 第２多結晶シリコン膜 １１１ 半導体記憶装置のソース １１２ 半導体記憶装置のドレイン １１３ 周辺回路トランジスタのソース １１４ 周辺回路トランジスタのドレイン ２０１ 半導体基板 ２０２ フィールド絶縁膜 ２０３ 第１絶縁膜 ２０４ 第１多結晶シリコン膜 ２０５ 第１シリコン酸化膜 ２０６ 第１シリコン窒化膜 ２０７ 第２シリコン酸化膜 ２０８ 第２多結晶シリコン膜 ２０９ 半導体記憶装置のソース ２１０ 半導体記憶装置のドレイン ２１１ 周辺回路トランジスタのソース ２１２ 周辺回路トランジスタのドレイン
Claims (1)
- 【請求項１】フローティングゲートとコントロールゲー
トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
ローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記ＭＯＳトランジスタ
の特性の制御しきい値電圧が変化する半導体装置の製造
方法において、半導体基板上にフィールド絶縁膜を形成
する工程、前記半導体基板上に第１絶縁膜を形成する工
程、前記ＭＯＳトランジスタを形成する領域の前記第１
絶縁膜を除去する工程、前記半導体基板上に第２絶縁膜
を形成する工程、前記第２絶縁膜及び前記フィールド絶
縁膜及び前記第１絶縁膜上に導体層を形成する工程、前
記ＭＯＳトランジスタを形成する領域に残すように前記
導体層を除去する工程、前記導体層上にシリコン酸化膜
を形成する工程、前記シリコン酸化膜上にシリコン窒化
膜を形成する工程、前記ＭＯＳトランジスタを形成する
領域以外の前記シリコン窒化膜を除去する工程からなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18122292A JPH0629541A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18122292A JPH0629541A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629541A true JPH0629541A (ja) | 1994-02-04 |
Family
ID=16096955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18122292A Pending JPH0629541A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101666459B1 (ko) * | 2015-11-05 | 2016-10-14 | 유진레이델 주식회사 | 자동차 에어벤트의 자동 구동장치 |
-
1992
- 1992-07-08 JP JP18122292A patent/JPH0629541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101666459B1 (ko) * | 2015-11-05 | 2016-10-14 | 유진레이델 주식회사 | 자동차 에어벤트의 자동 구동장치 |
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