JPS6013312B2 - Semiconductor controlled rectifier - Google Patents

Semiconductor controlled rectifier

Info

Publication number
JPS6013312B2
JPS6013312B2 JP12763479A JP12763479A JPS6013312B2 JP S6013312 B2 JPS6013312 B2 JP S6013312B2 JP 12763479 A JP12763479 A JP 12763479A JP 12763479 A JP12763479 A JP 12763479A JP S6013312 B2 JPS6013312 B2 JP S6013312B2
Authority
JP
Japan
Prior art keywords
conductivity type
base layer
type base
layer
anode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP12763479A
Other languages
Japanese (ja)
Other versions
JPS5650567A (en
Inventor
善則 行本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP12763479A priority Critical patent/JPS6013312B2/en
Publication of JPS5650567A publication Critical patent/JPS5650567A/en
Publication of JPS6013312B2 publication Critical patent/JPS6013312B2/en
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1012Base regions of thyristors
    • H01L29/102Cathode base regions of thyristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thyristors (AREA)

Description

【発明の詳細な説明】 本発明は、半導体制御整流装置、特にサィリスタに関す
るものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to semiconductor controlled rectifier devices, particularly thyristors.

従来、一般に周知のサイリスタとしてdv/dt耐量を
高めるためにェミツタ短絡構造を備えたサィリスタがあ
る。
2. Description of the Related Art Conventionally, as a well-known thyristor, there is a thyristor having an emitter short-circuit structure in order to increase the dv/dt withstand capability.

この種のサィリスタは、第1図に示すように、比較的濃
度の低いn‐導電形のベース層1の一方の面にご導電形
のアノード層2を設けるとともにその他方の面にP導電
形ベース層3を設け、このベース層3上にn+導電形の
ェミツタ層つまりカソード層4を選択的に形成してこの
カソード層4を前記ベース層3の一部分により短絡構造
としたものである。なお、図中、5はアノード層2の表
面にオーム性接触をなすアノード電極、6はカソード層
4およびベース層3の短絡部分の表面にオーム性接触を
なすカソード電極、7はP導電形のベース層3の表面に
オーム性接触をなすゲート電極であり、8はショートェ
ミツタ領域である。このような構造を有するサィリス夕
の動作の概要を説明する。
As shown in FIG. 1, this type of thyristor has an anode layer 2 of the conductivity type on one surface of a base layer 1 of the n-conductivity type with a relatively low concentration, and a p-conductivity type anode layer 2 on the other surface. A base layer 3 is provided, and an n+ conductivity type emitter layer, that is, a cathode layer 4 is selectively formed on the base layer 3, and the cathode layer 4 is short-circuited by a portion of the base layer 3. In addition, in the figure, 5 is an anode electrode that makes ohmic contact with the surface of the anode layer 2, 6 is a cathode electrode that makes ohmic contact with the surface of the short-circuited part of the cathode layer 4 and base layer 3, and 7 is a P conductivity type. A gate electrode is in ohmic contact with the surface of the base layer 3, and 8 is a short emitter region. An overview of the operation of the syringe having such a structure will be explained.

主電流を通電するときにはカソード電極6に負バイアス
、アノード電極5に正バイアスを印加する。このときn
導電形ベース層1とアノード層2の接合J,およびP導
電形ベース層3とカソード層4の間の接合J3は順方向
にバイアスされるが、n導電形ベース層1とP導電形ベ
ース層3の間の接合J2は逆方向バイアスになる。ゲー
ト電極7とカソード電極6の間を順方向バイアスにして
ゲート電極7から正孔「 カソード電極6からの注入を
行なう。このときカソード電極6を経てカソード層4か
らP導電形ベース層3に電子が注入されると、注入され
た電子は接合J2を越えてn導電形ベース層1に集めら
れる。このベース層1中の電子濃度が増すとアノード層
2から正孔が注入されて中性を保つ。正孔はn導電形ベ
ース層1を通ってP導電形ベース層3に到達し、この正
孔はカソード層4からP導電形ベース層3への電子の注
入を促進する。この過程をくり返すことによって前記接
合J2の両側に電子、正孔が高密度となり接合J2を反
転して順バイアスとなり導通が開始する。この現象をタ
ーンオンと称し、この夕−ンオンの速さは、ゲート電極
7から注入された正孔がカソード層4に入るまでの時情
郡,「 カソード層4からP導電形ベース層3に注入さ
れた電子がn導電形ベース層1に到達する時借地、アノ
ード層2から注入された正孔がP導電形ベース層3に到
達る時間恥などの和でさまる量となる。また、逆バイア
ス電圧をカソード電極6とアノード電極5の間に印加し
て電流を遮断した際に導適状態から阻止状態に移る過程
をターンオフと称し、これは接合J2近傍に残留してい
る正孔、電子が消滅し完全に順阻止状態を回復する速さ
でさまる。上託した構造の従来のサィリスタでは、dv
/dtによって生ずる電流をショートェミッタ領域8を
通じてバイパスさせn導電形カソード層4に注入させな
いため、電子の注入が起こらずdv/dtの耐量を向上
させることができるが、制御速度が小さく、高速でかつ
高耐圧のスイッチング装置が得られなかった。本発明は
このような点に鑑みてなされたもので、その目的は制御
速度を大きくし、しかも高耐圧化を可能にした半導体制
御整流袋鷹を提供することにある。
When the main current is applied, a negative bias is applied to the cathode electrode 6 and a positive bias is applied to the anode electrode 5. At this time n
The junction J between the conductivity type base layer 1 and the anode layer 2 and the junction J3 between the P conductivity type base layer 3 and the cathode layer 4 are forward biased; Junction J2 between 3 and 3 becomes reverse biased. A forward bias is applied between the gate electrode 7 and the cathode electrode 6 to inject holes from the gate electrode 7 to the cathode electrode 6. At this time, electrons are injected from the cathode layer 4 to the P conductivity type base layer 3 via the cathode electrode 6. is injected, the injected electrons cross the junction J2 and are collected in the n-conductivity type base layer 1. When the electron concentration in the base layer 1 increases, holes are injected from the anode layer 2, making it neutral. The holes pass through the n-conductivity type base layer 1 and reach the p-conductivity type base layer 3, and these holes promote the injection of electrons from the cathode layer 4 to the p-conductivity type base layer 3.This process is By repeating this process, electrons and holes become densely packed on both sides of the junction J2, inverting the junction J2 and creating a forward bias, starting conduction.This phenomenon is called turn-on, and the speed of this evening-on is determined by the The time situation until the holes injected from the cathode layer 7 enter the cathode layer 4 is as follows. The amount of holes injected from 2 to 2 reaches the P-conductivity type base layer 3 by the sum of the time, etc. In addition, a reverse bias voltage is applied between the cathode electrode 6 and the anode electrode 5 to generate a current. The process of transitioning from a conductive state to a blocked state when the circuit is cut off is called turn-off, and this process is stopped at a speed at which the holes and electrons remaining in the vicinity of the junction J2 disappear and the forward blocking state is completely restored. In the conventional thyristor of the committed structure, dv
Since the current generated by dv/dt is bypassed through the short emitter region 8 and is not injected into the n-conductivity type cathode layer 4, no electron injection occurs and the dv/dt withstand capability can be improved, but the control speed is low and the high-speed However, a switching device with high voltage resistance could not be obtained. The present invention has been made in view of these points, and its object is to provide a semiconductor-controlled rectifier bag that has a high control speed and a high withstand voltage.

この目的を達成するために、本発明は、n導軍形のベー
ス層の両面にP導電形のアノード層およびベース層を有
し、このP導電形層に設けられたn導電形のカソード層
を短絡するように該P導電形ベース層の一部分を直接カ
ソード電極に接触した構造の半導体制御整流装置におい
て、前記n導電形ベース層の一方の面に前記P導電形ベ
ース層と隣接して所定のパターンで形成されたP導電形
のゲート領域を設け、前記n導電形ベース層の他方の面
の一部分は前記P導電形アノード層を部分的に短絡する
ように直接アノード電極に接触したことを特徴としてい
る。
To achieve this object, the present invention has a P-conductivity type anode layer and a base layer on both sides of an N-conductivity type base layer, and an N-conductivity type cathode layer provided on the P-conductivity type layer. In a semiconductor controlled rectifier having a structure in which a part of the P-conductivity type base layer is in direct contact with the cathode electrode so as to short-circuit the P-conductivity type base layer, a predetermined portion is provided on one surface of the N-conductivity type base layer adjacent to the P-conductivity type base layer. A P conductivity type gate region formed in a pattern is provided, and a portion of the other surface of the N conductivity type base layer is in direct contact with the anode electrode so as to partially short-circuit the P conductivity type anode layer. It is a feature.

以下、図面を用いて本発明の実施例を説明する。第2図
は本発明の一実施例を示すサィリスタの要部断面図であ
り、第1図と同一又は相当する部分は同一番号を用いて
ある。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 is a sectional view of a main part of a thyristor showing an embodiment of the present invention, and the same or corresponding parts as in FIG. 1 are designated by the same numbers.

ここで第1図のサィリス夕構造と異なる点は、n導電形
ベース層1の一方の面にP導電形ベース層3aと隣接し
て縦横に細かいパターンで櫛の歯状またはメッシュ状に
形成された比較的濃度の高いr導電形のゲート領域9を
設け、n導電形ベース層2の他方の面の前記ゲート領域
9と対向する部分を、P導電形のアノード層2の一部分
を短絡するように直接アノード電極5に接触したことで
ある。そして、n導電形ベース層iがァノード層2を短
絡する部分官0は前記ゲート領域9の接合J4面からほ
ぼ等距離になるように不純物拡散により形成される。こ
の場合、P導電形ベース層3aは第1図におけるP導電
形ベース層3よりも十分薄く形成されており「耐圧が同
一のときは従来構造の1〜1/5の崖度の範囲まで形成
でできる。なお、P導電形ベース層3aの厚みW8は、
ゲ−ト領域9の相互間隔2aとP導電形ベース層3aの
不純物濃度Na、n導電形ベース層角の不純物濃度Nd
との間において、Nd・a2<Na−WB2 の関係を満足するように決められる。
Here, the difference from the siliceous structure shown in FIG. 1 is that a fine pattern is formed in a comb-like or mesh shape in the vertical and horizontal directions on one surface of the n-conductivity type base layer 1 adjacent to the p-conductivity type base layer 3a. A relatively high concentration r-conductivity type gate region 9 is provided, and a portion of the other surface of the n-conductivity type base layer 2 facing the gate region 9 is short-circuited to a part of the p-conductivity type anode layer 2. This is because the anode electrode 5 was directly contacted. A partial node 0 where the n-conductivity type base layer i short-circuits the anode layer 2 is formed by impurity diffusion so as to be approximately equidistant from the junction J4 plane of the gate region 9. In this case, the P-conductivity type base layer 3a is formed sufficiently thinner than the P-conductivity type base layer 3 in FIG. The thickness W8 of the P conductivity type base layer 3a is
The mutual spacing 2a of the gate regions 9, the impurity concentration Na of the P conductivity type base layer 3a, and the impurity concentration Nd of the n conductivity type base layer angle.
It is determined to satisfy the relationship Nd·a2<Na−WB2.

上記実施例の構造のサィリスタによると、ターンオン時
にゲート電極7から注入された正孔は、P導電形ベース
層38を経てカソード層4に入ろうとするが、ゲート領
域9が高不純物濃度で構成されかつ縦横に細かいパター
ンで櫛の歯状またはメッシュ状に形成されているので、
ゲート領域9は低抵抗となり、このゲート領域9を通じ
て素子全面にすばやく伝達する。
According to the thyristor having the structure of the above embodiment, holes injected from the gate electrode 7 at the time of turn-on try to enter the cathode layer 4 via the P conductivity type base layer 38, but the gate region 9 is configured with a high impurity concentration. Moreover, it is formed in a comb-like or mesh-like pattern with fine vertical and horizontal patterns.
The gate region 9 has a low resistance, and the resistance is quickly transmitted to the entire surface of the device through this gate region 9.

このためカソード層4からの電子の注入が遠く起こり、
かっこの注入された電子は従来構造より薄いP導電形ベ
ース層3aを遠く通過してn導電形ベース層1に到達す
ることができる。この結果「アノード層2からの正孔の
注入を遠くさせ、ターンオンに要する時間を従釆の1′
2〜2/10まで低下させることができる。すなわち、
第1図に示す従釆のサィリスタ構造では、P導電形ベー
ス層3およびn導電形ベース層1の厚みをそれぞれWB
,およびWB2とすると、各ベース層内での少数キャl
jアの走行時間ら,【2は2 2靴靴し=溝−、上磯
となり、この場合の ターンオン時隅onは近似的‘こton;ハワtになる
For this reason, injection of electrons from the cathode layer 4 occurs far away,
The injected electrons can reach the n-conductivity type base layer 1 by passing far through the P-conductivity type base layer 3a, which is thinner than the conventional structure. As a result, the injection of holes from the anode layer 2 is made farther away, and the time required for turn-on is reduced to 1'
It can be reduced to 2 to 2/10. That is,
In the subordinate thyristor structure shown in FIG. 1, the thicknesses of the P conductivity type base layer 3 and the N conductivity type base layer 1 are set to
, and WB2, the minority capacity in each base layer is
If the running time of JA is, [2 is 2 2 shoes = Mizo -, Kamiiso, and in this case, the corner on at turn-on is approximately 'koton; Howa t.

ただし、On、Dpは前記各ベース層3,1内の少数キ
ャリアの拡散定数である。そのため、P導電形ベース層
3が薄くなると、ターンオン時間のnは短くなるが「順
阻止電圧がP導電形ベース層のパンチスルーによって制
限される問題が起こる。これに対して、本発明はP導電
形ベース層内での空乏層内の延びを抑制することによっ
て、順阻止電圧を劣化することなくP導電形べ−ス層の
厚みWB,を4・さくする構造を提供するものであり、
第2図の実施例構造では、P導亀形ベース層3a内での
空乏層の延びは第1図の構造のものに比べて1/小脇た
だし山まeXp(宏)であり、ここで松はゲート領域9
の間隔、Lはその深さである。
However, On and Dp are diffusion constants of minority carriers in each of the base layers 3 and 1. Therefore, as the P conductivity type base layer 3 becomes thinner, the turn-on time n becomes shorter, but a problem arises in that the forward blocking voltage is limited by the punch-through of the P conductivity type base layer. By suppressing the extension of the depletion layer within the conductivity type base layer, a structure is provided in which the thickness WB of the P conductivity type base layer is reduced by 4 mm without deteriorating the forward blocking voltage.
In the embodiment structure shown in FIG. 2, the extension of the depletion layer in the P-conducting tortoise-shaped base layer 3a is 1/Kowaki Yamama eXp (Hiroshi) compared to the structure shown in FIG. is gate area 9
, and L is its depth.

それ故〜第2図の構造ではP導電形ベース層3aの厚み
(=WB,を1/山にすることができ、したがって「タ
ーンオン時間を1/仏にすることができる。たとえば裏
io‐7の時にはターンオン時間は約1′甥筆度に短か
くなる。また、P導電形ベース層3aの厚み(=W8,
)が一定であると考えると「第2図の構造では、第1図
のものに比べて仏倍の電圧を印加することができるから
、順阻止電圧を仏倍にできる。一方〜電流の遮断時にカ
ソード電極6とアノ−ド電極5間に逆バイアス電圧が印
力0されると「 このとき接合J,およびJ3には逆バ
イアスが印加され、接合J2は反転したままで順バイア
スが印加されるので、従来の構造では接合J2近傍の過
剰キャリアは再結合による自然消滅を待たなければなら
ない。
Therefore, in the structure shown in FIG. 2, the thickness (=WB) of the P conductivity type base layer 3a can be reduced to 1/mountain, and therefore the turn-on time can be reduced to 1/mountain.For example, the back io-7 At the time of
) is constant, ``With the structure shown in Figure 2, it is possible to apply a voltage twice that of the structure shown in Figure 1, so the forward blocking voltage can be twice that of the structure shown in Figure 1. When a reverse bias voltage is applied between the cathode electrode 6 and the anode electrode 5, "at this time, a reverse bias is applied to the junctions J and J3, and a forward bias is applied to the junction J2 while remaining inverted." Therefore, in the conventional structure, the excess carriers near the junction J2 must wait for natural disappearance due to recombination.

これに対し、本発明では、ご導電形アノード層2の一部
分n導電形ベース層1により短絡構造としたので、この
アノード層2からの正孔の注入量を前記ベース層1の短
絡部分10によって制限し、過剰正孔量を最小限に抑制
できる。しかも過剰電子は、P導電形ベース層3aの厚
みが従来のものに比べて十分薄く形成されているので、
すばやく除去でき、ターンオン速度を早めることができ
る。また「 n導電形ベース層1に設けられたゲート領
域9に対するアノード層2の一部分をベース層1により
短絡しているのでtゲート領域9に対向するベース層1
を実質的に厚くすることができ「 これによって順バイ
アス時の耐圧を向上させることができる。以上説明した
ように、本発明の半導体制御整流装置によれば、n導電
形ベース層の一方の面にP導電形ベース層と隣接して所
定のパターンで形成されたP導電形のゲート領域を設け
「 n導電形ベース層の他方の面の一部分はP導電形ア
ノード層を部分的に短絡するように直接アノード電極に
接触した構造としたので、前記ゲート領域によってP導
電形ベース層の厚みを十分薄くしてしかも順方向耐圧を
大きくすることができ、このゲート領域による静電遮へ
い効果によってP導電形ベース層には高電圧が印加され
ないことになり、高速でかつ高耐圧のスイッチング装置
を提供することができるという効果がある。
In contrast, in the present invention, a part of the conductivity type anode layer 2 is short-circuited by the n-conductivity type base layer 1, so that the amount of holes injected from the anode layer 2 is controlled by the short-circuit part 10 of the base layer 1. The amount of excess holes can be suppressed to a minimum. Moreover, the excess electrons can be removed because the thickness of the P-conductivity type base layer 3a is formed sufficiently thinner than that of the conventional one.
It can be removed quickly and has a faster turn-on speed. Furthermore, since a part of the anode layer 2 to the gate region 9 provided in the n-conductivity type base layer 1 is short-circuited by the base layer 1, the base layer 1 facing the t-type gate region 9
As explained above, according to the semiconductor-controlled rectifier of the present invention, one surface of the n-conductivity type base layer can be substantially thickened. A P conductivity type gate region formed in a predetermined pattern is provided adjacent to the P conductivity type base layer, and a part of the other surface of the N conductivity type base layer is arranged so as to partially short-circuit the P conductivity type anode layer. Since the structure is such that the gate region is in direct contact with the anode electrode, the thickness of the P-conductivity type base layer can be sufficiently thinned by the gate region, and the forward breakdown voltage can be increased. Since no high voltage is applied to the shaped base layer, it is possible to provide a high-speed and high-voltage switching device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のサィリスタを示す断面図、第2図は本発
明の一実施例を示すサィリスタの要部断面図である。 1・・・・・・n‐導電形ベース層、2…・・・P十導
電形アノード層、3,3a・・・・・・P導電形ベース
層「 4・・・…n十導電形カソード層、5……アノー
ド電極、6・・・・・・カソード電極、7・・…・ゲー
ト鰭極「 8・・・・・・ショートェミツタ領域、9・
・…・P+導電形ゲート領域、10…・・・n導電形ベ
ース層の一部分により?導電形アノード層を短絡してい
る部分。 第1図 第2図
FIG. 1 is a cross-sectional view of a conventional thyristor, and FIG. 2 is a cross-sectional view of a main part of a thyristor according to an embodiment of the present invention. 1...N-conductivity type base layer, 2...P10 conductivity type anode layer, 3, 3a...P conductivity type base layer 4...N10 conductivity type base layer Cathode layer, 5...Anode electrode, 6...Cathode electrode, 7...Gate fin pole 8...Short emitter region, 9...
...P+ conductivity type gate region, 10......by part of the n conductivity type base layer? The part that shorts the conductive anode layer. Figure 1 Figure 2

Claims (1)

【特許請求の範囲】 1 n導電形のベース層の両面にP導電形のアノード層
およびベース層を有し、このP導電形ベース層に設けら
れたn導電形のカソード層を短絡するように該P導電形
ベース層の一部分を直接カソード電極に接触した構造の
半導体制御整流装置において、前記n導電形ベース層の
一方の面に前記P導電形ベース層と隣接して所定のパタ
ーンで形成されたP導電形のゲート領域を設け、前記n
導電形ベース層の他方の面の一部分は前記P導電形アノ
ード層を部分的に短絡するように直接アノード電極に接
触したことを特徴とする半導体制御整流装置。 2 ゲート領域の相互間隔を2a、P導電形ベース層の
厚みおよび不純物濃度をW_B、Na、n導電形ベース
層の不純物濃度をNdとしてとき、Nd・a^2<Na
・W_B^2になるようにしたことを特徴とする特許請
求の範囲第1項記載の半導体制御整流装置。 3 n導電形ベース層がアノード層の一部分を短絡する
部分はゲート領域に対向する領域としたことを特徴とす
る特許請求の範囲第1項記載の半導体制御整流装置。 4 n導電形ベース層がアノード層の一部分を短絡する
部分はゲート領域の接合面からほぼ等距離となるように
形成したことを特徴とする特許請求の範囲第3項記載の
半導体制御整流装置。
[Claims] 1. An anode layer and a base layer of P conductivity type are provided on both sides of a base layer of N conductivity type, and the cathode layer of N conductivity type provided on this P conductivity type base layer is short-circuited. In a semiconductor controlled rectifier having a structure in which a portion of the P conductivity type base layer is in direct contact with a cathode electrode, a predetermined pattern is formed on one surface of the N conductivity type base layer adjacent to the P conductivity type base layer. A P conductivity type gate region is provided, and the n
A semiconductor controlled rectifier device, characterized in that a portion of the other surface of the conductive type base layer directly contacts the anode electrode so as to partially short-circuit the P conductive type anode layer. 2 When the mutual spacing between the gate regions is 2a, the thickness and impurity concentration of the P conductivity type base layer is W_B, the impurity concentration of Na and the n conductivity type base layer is Nd, Nd・a^2<Na
- The semiconductor-controlled rectifier according to claim 1, characterized in that W_B^2. 2. The semiconductor-controlled rectifier device according to claim 1, wherein the portion of the 3n conductivity type base layer that short-circuits a portion of the anode layer is a region facing the gate region. 4. The semiconductor-controlled rectifier device according to claim 3, wherein the portion of the n-conductivity type base layer that short-circuits a portion of the anode layer is formed to be approximately equidistant from the junction surface of the gate region.
JP12763479A 1979-10-02 1979-10-02 Semiconductor controlled rectifier Expired JPS6013312B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12763479A JPS6013312B2 (en) 1979-10-02 1979-10-02 Semiconductor controlled rectifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12763479A JPS6013312B2 (en) 1979-10-02 1979-10-02 Semiconductor controlled rectifier

Publications (2)

Publication Number Publication Date
JPS5650567A JPS5650567A (en) 1981-05-07
JPS6013312B2 true JPS6013312B2 (en) 1985-04-06

Family

ID=14964937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12763479A Expired JPS6013312B2 (en) 1979-10-02 1979-10-02 Semiconductor controlled rectifier

Country Status (1)

Country Link
JP (1) JPS6013312B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6411367A (en) * 1987-07-06 1989-01-13 Toshiba Corp Gate turn-off thyristor
US5479031A (en) * 1993-09-10 1995-12-26 Teccor Electronics, Inc. Four layer overvoltage protection device having buried regions aligned with shorting dots to increase the accuracy of overshoot voltage value

Also Published As

Publication number Publication date
JPS5650567A (en) 1981-05-07

Similar Documents

Publication Publication Date Title
US4450467A (en) Gate turn-off thyristor with selective anode penetrating shorts
US5936267A (en) Insulated gate thyristor
JPS643347B2 (en)
JPS6074677A (en) Composite type thyristor
JPH0793422B2 (en) Semiconductor device
JPS6013312B2 (en) Semiconductor controlled rectifier
JPH0241182B2 (en)
JP3657938B2 (en) Semiconductor device
JPS6013311B2 (en) Semiconductor controlled rectifier
JPS6124832B2 (en)
JPH0138384B2 (en)
JP2630088B2 (en) Gate turn-off thyristor
JP7524589B2 (en) Semiconductor Device
JPH0758328A (en) Self-extinction type semiconductor device
JP2604175B2 (en) High-speed switching thyristor
JPS5938056Y2 (en) semiconductor switchgear
JP2559237B2 (en) Semiconductor switching element
CA1154879A (en) Semiconductor controlled rectifier
JPS621262B2 (en)
JP2829026B2 (en) Self-extinguishing semiconductor device
JPH0136711B2 (en)
JPS6044830B2 (en) semiconductor equipment
JPS6157713B2 (en)
JPS603791B2 (en) Mesa type gate turn-off thyristor
JPS62281368A (en) Thyristor