JPS59119867A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59119867A JPS59119867A JP57227057A JP22705782A JPS59119867A JP S59119867 A JPS59119867 A JP S59119867A JP 57227057 A JP57227057 A JP 57227057A JP 22705782 A JP22705782 A JP 22705782A JP S59119867 A JPS59119867 A JP S59119867A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、高融点遷移金属のナイトライドからなる電
極を備えた半導体装置に関する。
極を備えた半導体装置に関する。
［発明の技術的背景とその問題点）
半導体基体に対するイオン注入技術は、半導体素子製造
工程、特にＩＣ製造工程でか＼すことのできないもので
ある。これに関連して、電極配線用金属、絶縁膜などの
材料もきびして条件下で使用されることが多い。
工程、特にＩＣ製造工程でか＼すことのできないもので
ある。これに関連して、電極配線用金属、絶縁膜などの
材料もきびして条件下で使用されることが多い。
最近ｍ−ｖ族化合物半導体、特にＧ ａ Ａ ｓ半導体
を用いたＩＣの開発が急速に進められておシ、イオン注
入技術に関連する材料に対する要求も８ｉＩＣ技術とは
違った意味できびしくなっている。例えばＧ ａ Ａ
ｓ半導体基体の所望領域に所望の原子を選理を行なわな
ければならない。これはイオン注入技術で重要な工程で
ある。このような選択的イオン注入工程では、注入のマ
スク材料として一般に８ｉ０．．８ｉＮ、 レジスト
等絶縁膜が使用されるが、場合によっては意図的に金属
その他の導電性の膜を使用し、アニール工程後これらの
膜をそのまま電極として残置する場合も多い。こういっ
た工程は今後ますます多くな夛その重要を増すと考えら
れ、例えばＧ ａ Ａ ｓ Ｉ Ｃのセルフアライメン
ト技術をあげることが出来る。
を用いたＩＣの開発が急速に進められておシ、イオン注
入技術に関連する材料に対する要求も８ｉＩＣ技術とは
違った意味できびしくなっている。例えばＧ ａ Ａ
ｓ半導体基体の所望領域に所望の原子を選理を行なわな
ければならない。これはイオン注入技術で重要な工程で
ある。このような選択的イオン注入工程では、注入のマ
スク材料として一般に８ｉ０．．８ｉＮ、 レジスト
等絶縁膜が使用されるが、場合によっては意図的に金属
その他の導電性の膜を使用し、アニール工程後これらの
膜をそのまま電極として残置する場合も多い。こういっ
た工程は今後ますます多くな夛その重要を増すと考えら
れ、例えばＧ ａ Ａ ｓ Ｉ Ｃのセルフアライメン
ト技術をあげることが出来る。
我々は先にこのような導電体として、Ｏａ Ａ ｓ基体
と良好な電気的接触を形成し、イオン注入活性化アニー
ル後にも、その接触特性を保持し、且つ膜の形成を容易
にする高融点遷移金属のナイトライドを提案した。その
後これらのナイトライドを使用したデバイスの開発過程
で若干の欠点が判明した。この事情は次の通シである。
と良好な電気的接触を形成し、イオン注入活性化アニー
ル後にも、その接触特性を保持し、且つ膜の形成を容易
にする高融点遷移金属のナイトライドを提案した。その
後これらのナイトライドを使用したデバイスの開発過程
で若干の欠点が判明した。この事情は次の通シである。
まずＯａ Ａ ｓ基体の表面に高融点金属のナイトライ
ド層を例えば〜３０００λ被着踵この上に金属層、例え
ばＡｕ層を〜４０００＾被着したのち、金属表面に絶縁
膜例えば８ｉ０，８ｉＮ膜を〜４０００λ堆積してＧａ
人Ｓ基体表面を被覆しだのち、高温度でアニール処理例
えばＡｒガス流中、８００°Ｇ、１５ｍ１ｎの熱処理を
施す。このアニール処理の結果、Ａｕ層表面は異常に変
質し、ナイトライド層からの部分的な剥離 、ボール・
アップ、ナイトライドとの部分的反応等を発生してしま
う。このような事情は前記の導電体層、金融層を初着し
たのち、所望の寸法、形状のパターニングを施して電極
を形成してから、同様のアニール処理を行なった場合で
も程度の差はあるが同じように金属層の変質が起ること
が判った。
ド層を例えば〜３０００λ被着踵この上に金属層、例え
ばＡｕ層を〜４０００＾被着したのち、金属表面に絶縁
膜例えば８ｉ０，８ｉＮ膜を〜４０００λ堆積してＧａ
人Ｓ基体表面を被覆しだのち、高温度でアニール処理例
えばＡｒガス流中、８００°Ｇ、１５ｍ１ｎの熱処理を
施す。このアニール処理の結果、Ａｕ層表面は異常に変
質し、ナイトライド層からの部分的な剥離 、ボール・
アップ、ナイトライドとの部分的反応等を発生してしま
う。このような事情は前記の導電体層、金融層を初着し
たのち、所望の寸法、形状のパターニングを施して電極
を形成してから、同様のアニール処理を行なった場合で
も程度の差はあるが同じように金属層の変質が起ること
が判った。
との発明は上記の欠点を除き、高温度のアニール処理後
も良好な電極表面を保持するｍ−ｖ族元素間化合物半導
体装置を提供するにある。
も良好な電極表面を保持するｍ−ｖ族元素間化合物半導
体装置を提供するにある。
即ちこの発明は［−Ｖ族元素間化合物半導体基体上にＷ
、Ｔａ、Ｔｉ、Ｍｏ、等の倒れか高融点遷移金属を主成
分とする金属のナイトライドからなる導電体層と、その
上方の金属層、例えばＡｕ層、から構成される電極を具
備し九半導装置において、導電体層と金融層の間に導電
体層とは異種の高融点遷移金属ナイトライドからなる導
電体層を介在させることを特徴としている。このような
介在導電体層を設けることによシ、高温度アニール処理
後もアニール前と殆んど変らない電極表面を保持する半
導体装置と提供できる。
、Ｔａ、Ｔｉ、Ｍｏ、等の倒れか高融点遷移金属を主成
分とする金属のナイトライドからなる導電体層と、その
上方の金属層、例えばＡｕ層、から構成される電極を具
備し九半導装置において、導電体層と金融層の間に導電
体層とは異種の高融点遷移金属ナイトライドからなる導
電体層を介在させることを特徴としている。このような
介在導電体層を設けることによシ、高温度アニール処理
後もアニール前と殆んど変らない電極表面を保持する半
導体装置と提供できる。
以下、この発明の実施例セルフ・アライメントＦＥＴに
ついて製造工程順に図面を参照して説明する。
ついて製造工程順に図面を参照して説明する。
第１図乃至第６図は本実施例の装置を形成する工程で順
に得られる生成品の各断面図を示す。まず第１図で半絶
縁性ＧａＡｓ基体（１）に例えばＳｉ原子をイオン注入
してｎ型注入層Ｉを形成する。次に第２図で注入層ａυ
の表面にスパッタ法で厚さ〜２０００ Ａ、〜１０００
Ａ、〜４００ＯＡのＷナイトライド層（２）、Ｔａナ
イトライド層（３）、Ａｕ層を順次連続的に被着する。
に得られる生成品の各断面図を示す。まず第１図で半絶
縁性ＧａＡｓ基体（１）に例えばＳｉ原子をイオン注入
してｎ型注入層Ｉを形成する。次に第２図で注入層ａυ
の表面にスパッタ法で厚さ〜２０００ Ａ、〜１０００
Ａ、〜４００ＯＡのＷナイトライド層（２）、Ｔａナ
イトライド層（３）、Ａｕ層を順次連続的に被着する。
Ｗナイトライド層（２）およびＴａナイトライド層（３
）の被着の手順は、Ｇ ａ Ａ ｓ基体（１）を藺スパ
ッタ装置内に適宜配置し、装置はルジャ内の背圧が〜ｌ
Ｘｌ０”ｏｒｒに到達したのち、まずＮ２ガスを〜１．
２ Ｘ １０−ｊ’ Ｔｏ ｒ ｒ、続いてＡｒガスを
〜２．０ＸＩＯ’ Ｔｏｒｒ夫々ベルジャ内に導入、こ
の混合ガスの圧力〜１．５Ｘ１０−” Ｔｏ ｒ ｒ中
で、別に配置したＷターゲット、続いてＴａターゲット
を夫々スパッタしてＧａＡｓ基体（１）の注入層圓表面
にＷナイトライド層（２） Ｔ ａナイトライド層（３
）を順に被着する。
）の被着の手順は、Ｇ ａ Ａ ｓ基体（１）を藺スパ
ッタ装置内に適宜配置し、装置はルジャ内の背圧が〜ｌ
Ｘｌ０”ｏｒｒに到達したのち、まずＮ２ガスを〜１．
２ Ｘ １０−ｊ’ Ｔｏ ｒ ｒ、続いてＡｒガスを
〜２．０ＸＩＯ’ Ｔｏｒｒ夫々ベルジャ内に導入、こ
の混合ガスの圧力〜１．５Ｘ１０−” Ｔｏ ｒ ｒ中
で、別に配置したＷターゲット、続いてＴａターゲット
を夫々スパッタしてＧａＡｓ基体（１）の注入層圓表面
にＷナイトライド層（２） Ｔ ａナイトライド層（３
）を順に被着する。
次に第３図に示すように例えば写真蝕刻法を用いゲート
電極（５）を形成する。続いて第４図に示すようにゲー
ト電極（５）をマスクとしてＳｉ原子の高濃度注入層Ｕ
を形成する。次に第５図に示すようにゲート電極（５）
を含むＧａＡｓ基体（１）の表面全面に厚さ〜８０００
λ（７）ＣＶＤＳｉ０２膜（６）を堆積する。このＧａ
人Ｓ基体（１）をＡｒガス流中で〜８２０℃、１５分の
アニール処理を施し、活性化を行った後、８１０２膜（
６）を除去する。このようにして第６図に示すようにゲ
ート電極（５）にセルファラインされにｎ＋層（１２が
形成され、電極（５）は最上層のＡｕ層（４）を含めて
、特に異状はみられない。ｎ＋層住渇にソース電極（７
）、ドレーン電極（８）を形成して所謂セルフアライメ
ント形ＦＥＴが完成する。
電極（５）を形成する。続いて第４図に示すようにゲー
ト電極（５）をマスクとしてＳｉ原子の高濃度注入層Ｕ
を形成する。次に第５図に示すようにゲート電極（５）
を含むＧａＡｓ基体（１）の表面全面に厚さ〜８０００
λ（７）ＣＶＤＳｉ０２膜（６）を堆積する。このＧａ
人Ｓ基体（１）をＡｒガス流中で〜８２０℃、１５分の
アニール処理を施し、活性化を行った後、８１０２膜（
６）を除去する。このようにして第６図に示すようにゲ
ート電極（５）にセルファラインされにｎ＋層（１２が
形成され、電極（５）は最上層のＡｕ層（４）を含めて
、特に異状はみられない。ｎ＋層住渇にソース電極（７
）、ドレーン電極（８）を形成して所謂セルフアライメ
ント形ＦＥＴが完成する。
この実施例では半導体基体としてＧａＡｓ、導電層とし
てＷナイトライド、Ｔａナイトライド、金属層をＡｕ層
に限定して説明したが、特許請求の範囲内の他の組合せ
の場合にも同様な効果が期待できる。Ｗカイトライド、
Ｔａナイトライドは積層順序をかえてさし支えない。
てＷナイトライド、Ｔａナイトライド、金属層をＡｕ層
に限定して説明したが、特許請求の範囲内の他の組合せ
の場合にも同様な効果が期待できる。Ｗカイトライド、
Ｔａナイトライドは積層順序をかえてさし支えない。
またこの実施例ではセルフ藝アシイメントＦＥＴへの適
用の場合について説明したが、装置の種類に限定される
ものでないことは明らかである。
用の場合について説明したが、装置の種類に限定される
ものでないことは明らかである。
以上述べたようにこの発明によれば、ＩＩＩ −Ｖ族元
素間半導体基体上に設けられた高融点遷移金属のナイト
ライドからなる導電体層とその上の金属層から構成され
る電極を備えた半導体装置において、前記導電体層と金
属層との間に前記導電体層とは異梅の高融点遷移金属ナ
イトライドからなる導電体層を介在させることによｐ、
高温アニール処理後も良好な電極面を保持する半導体装
置を提供できる。
素間半導体基体上に設けられた高融点遷移金属のナイト
ライドからなる導電体層とその上の金属層から構成され
る電極を備えた半導体装置において、前記導電体層と金
属層との間に前記導電体層とは異梅の高融点遷移金属ナ
イトライドからなる導電体層を介在させることによｐ、
高温アニール処理後も良好な電極面を保持する半導体装
置を提供できる。
第１図乃至第６図は実施例半導体装置を製造工程順に示
す生成品断面図である。 各図で （１）・半絶縁性ＧａＡｓ基体（カ ノース電極α１）
−ｎ型注入層 （８） ドレーン電極（ｌの・・
ｎ＋型注入層 （２）・Ｗナイトライド層 （３） −Ｔ ａナイトライド層 （４） Ａｕ層 （５）・ゲート電極 （６）・ＳｉＯ□膜 代理人 弁理士 井 上 −男 第 １ 図 第 ２ 図 第 ３ 図 第４図 第 ５ 図 第６図
す生成品断面図である。 各図で （１）・半絶縁性ＧａＡｓ基体（カ ノース電極α１）
−ｎ型注入層 （８） ドレーン電極（ｌの・・
ｎ＋型注入層 （２）・Ｗナイトライド層 （３） −Ｔ ａナイトライド層 （４） Ａｕ層 （５）・ゲート電極 （６）・ＳｉＯ□膜 代理人 弁理士 井 上 −男 第 １ 図 第 ２ 図 第 ３ 図 第４図 第 ５ 図 第６図
Claims (1)
- ｍ−ｖ族元素間化合物からなる半導体基体上にＷ、 Ｔ
ａ、 Ｍｏ、 Ｔ ＋、 脳等の何れか高融点遷移金
属を主成分とする金属のナイトライドからなる導電体層
を設け、更に前記導電体層上に金属層をおく型の電極を
備える半導体装置において、前記ナイトライドからなる
導電体層と前記金属層の間に前記高融点遷移金属ナイト
ライドとは異種の高融点遷移金属ナイトライドからなる
導電体層を介在させることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227057A JPS59119867A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置 |
| US06/565,101 US4574298A (en) | 1982-12-27 | 1983-12-23 | III-V Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227057A JPS59119867A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119867A true JPS59119867A (ja) | 1984-07-11 |
| JPH0463548B2 JPH0463548B2 (ja) | 1992-10-12 |
Family
ID=16854849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227057A Granted JPS59119867A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4574298A (ja) |
| JP (1) | JPS59119867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049954A (en) * | 1988-12-07 | 1991-09-17 | Kabushiki Kaisha Toshiba | GaAs field effect semiconductor device having Schottky gate structure |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117868A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4712291A (en) * | 1985-06-06 | 1987-12-15 | The United States Of America As Represented By The Secretary Of The Air Force | Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs |
| US4782032A (en) * | 1987-01-12 | 1988-11-01 | Itt Gallium Arsenide Technology Center, A Division Of Itt Corporation | Method of making self-aligned GaAs devices having TiWNx gate/interconnect |
| US4956308A (en) * | 1987-01-20 | 1990-09-11 | Itt Corporation | Method of making self-aligned field-effect transistor |
| JPS62259469A (ja) * | 1986-05-06 | 1987-11-11 | Hitachi Ltd | 半導体装置 |
| JPH081950B2 (ja) * | 1986-11-21 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH01120818A (ja) * | 1987-09-23 | 1989-05-12 | Siemens Ag | 低伝達抵抗オーム接触の形成方法 |
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| US5075755A (en) * | 1987-10-20 | 1991-12-24 | Bell Communications Research, Inc. | Epitaxial intermetallic contact for compound semiconductors |
| US5121174A (en) * | 1987-10-23 | 1992-06-09 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
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Also Published As
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