JPS6077467A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6077467A JPS6077467A JP18448883A JP18448883A JPS6077467A JP S6077467 A JPS6077467 A JP S6077467A JP 18448883 A JP18448883 A JP 18448883A JP 18448883 A JP18448883 A JP 18448883A JP S6077467 A JPS6077467 A JP S6077467A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、化合物半導体を用いた電界効果トランジスタ
の製造方法に関する。
の製造方法に関する。
（従来技術）
従来の化合物半導体電界効果トランジスタ例えは’ Ｇ
ａＡｓＭＥＳＦＥＴにおいては、ダート電極材として高
融点金属を用いたセルファライン構造が知られており、
そこではケ゛−ト電極を形成した後で、所１のｎ＋高濃
度注入層を形成し、その活性化アニールが行われ、その
アニール温度として８００℃〜９００℃程度までは保証
されている。
ａＡｓＭＥＳＦＥＴにおいては、ダート電極材として高
融点金属を用いたセルファライン構造が知られており、
そこではケ゛−ト電極を形成した後で、所１のｎ＋高濃
度注入層を形成し、その活性化アニールが行われ、その
アニール温度として８００℃〜９００℃程度までは保証
されている。
他方、オーミック接触を得るための形成方法については
、ＡｕＧｅ／ＧａＡｓとの合金板あるいはＡｕＧｅ／Ｎ
ｉ／Ａｕ電極を利用した合金反応が広く行われていて、
その際の合金化温度としては４００℃〜４５０℃程度が
採用されている。
、ＡｕＧｅ／ＧａＡｓとの合金板あるいはＡｕＧｅ／Ｎ
ｉ／Ａｕ電極を利用した合金反応が広く行われていて、
その際の合金化温度としては４００℃〜４５０℃程度が
採用されている。
しかしながら、オーミック接触を形成する場合その合金
化処理工程において、例えばＧａＡｓとＡｕＧｅとの界
面に凸凹が生じ易く、又オーミック電極の表面モホロジ
ー（状態）の悪化などによるボールアップ現象が発生し
易い。よってＦＥＴを作製する場合、オーミック電極を
形成した後はオーミック処理温度以上の熱処理は適当で
はない。
化処理工程において、例えばＧａＡｓとＡｕＧｅとの界
面に凸凹が生じ易く、又オーミック電極の表面モホロジ
ー（状態）の悪化などによるボールアップ現象が発生し
易い。よってＦＥＴを作製する場合、オーミック電極を
形成した後はオーミック処理温度以上の熱処理は適当で
はない。
従ってこのようなオーミック電極材を用いた従来の製造
方法においては、オーミック電極の形成工程の手順が特
定され、例えばＧａＡｓＭＥＳＦＥＴ を一つの構成要
素とする大規模回路を実現する場合、製造工程の自由度
が大幅に制約を受ける欠点があった。
方法においては、オーミック電極の形成工程の手順が特
定され、例えばＧａＡｓＭＥＳＦＥＴ を一つの構成要
素とする大規模回路を実現する場合、製造工程の自由度
が大幅に制約を受ける欠点があった。
（発明の目的）
本発明はゲート電極及びオーミック電極の形成工程の前
後如伺を問わず、アニールを行なえるようにした電解効
果トランジスタの製造方法を提供することにある。
後如伺を問わず、アニールを行なえるようにした電解効
果トランジスタの製造方法を提供することにある。
（発明の構成）
本発明はオーミック電極を形成する工程を含む電界効果
トランジスタの製造方法において、化合物半導体基板上
のオーミック電極形成予定領域にＧｅ膜を形成し、との
Ｇｅ膜に高濃度のＡｓイオンを注入し、しかも前記基板
の前記Ｇｅ膜直下の領域に高濃度のｎ形不純物イオンを
注入する工程と、その後ショットキ接合を形成しうる高
融点金属で前記基板上にショットキ電極とオーミック電
極を同時に形成する工程を含むことを特徴とした電界効
果トランジスタの製造方法である。
トランジスタの製造方法において、化合物半導体基板上
のオーミック電極形成予定領域にＧｅ膜を形成し、との
Ｇｅ膜に高濃度のＡｓイオンを注入し、しかも前記基板
の前記Ｇｅ膜直下の領域に高濃度のｎ形不純物イオンを
注入する工程と、その後ショットキ接合を形成しうる高
融点金属で前記基板上にショットキ電極とオーミック電
極を同時に形成する工程を含むことを特徴とした電界効
果トランジスタの製造方法である。
（実施例）
第１図ないし第１Ｏ図は本発明の一実施例の説明図であ
）、図面に沿って説明する。
）、図面に沿って説明する。
まず半絶縁ＧａＡｓ基板の全面に耐熱オーミック材料で
あるＧｅ膜を被着し、レノストを用いてパターンニング
することによって、第１図に示すように、半絶縁ＧａＡ
ｓ基板１のオーミック接触予定表面にＧｅ膜２を被着形
成する。その際、レノストパターン３は次の工程のため
に残しておく。
あるＧｅ膜を被着し、レノストを用いてパターンニング
することによって、第１図に示すように、半絶縁ＧａＡ
ｓ基板１のオーミック接触予定表面にＧｅ膜２を被着形
成する。その際、レノストパターン３は次の工程のため
に残しておく。
次にイオン阻止能の高いＮｉ膜を全面に被着し、リフト
オフ法によってそのＮｉ膜を・ぞターノニングすること
によって、第２図に示すように、Ｇｅ膜２が被着された
表面以外の表面にＮ１マスク４を被着形成する。
オフ法によってそのＮｉ膜を・ぞターノニングすること
によって、第２図に示すように、Ｇｅ膜２が被着された
表面以外の表面にＮ１マスク４を被着形成する。
次に第３図に示すように、Ｎ１マスク４をマスクとして
ｎ形イオン注入を行い、Ｇｅ膜２をｎ＋＋形イオン注入
Ｇｅ膜２′とし、その直下領域をｎ＋＋形イオン注入領
域５とする。Ｇｅ膜２へのイオン注入は、へ８イオンを
用い、イオン注入Ｇｅ膜２′の膜厚方向中央でのピーク
イオン濃度が１０２０／ｃｒｎ８になるようにするのが
よい。直下領域へのイオン注入は、Ｓｉイオンを用１／
ｓ Ｎ ｎ ” ”形イオン注入領域５のイオン濃度が
５ ｘ １０１８／副３程度となるように行うのがよい
Ｏ 次にＮｉマスク４を除去することによって、第４図に示
すように、オーミック接触予定表面にＡｓイオンが注入
されたＧｅ膜２′が被着形成され、その直下にｎ＋＋形
イオン注入領域５が形成されたものを作る。
ｎ形イオン注入を行い、Ｇｅ膜２をｎ＋＋形イオン注入
Ｇｅ膜２′とし、その直下領域をｎ＋＋形イオン注入領
域５とする。Ｇｅ膜２へのイオン注入は、へ８イオンを
用い、イオン注入Ｇｅ膜２′の膜厚方向中央でのピーク
イオン濃度が１０２０／ｃｒｎ８になるようにするのが
よい。直下領域へのイオン注入は、Ｓｉイオンを用１／
ｓ Ｎ ｎ ” ”形イオン注入領域５のイオン濃度が
５ ｘ １０１８／副３程度となるように行うのがよい
Ｏ 次にＮｉマスク４を除去することによって、第４図に示
すように、オーミック接触予定表面にＡｓイオンが注入
されたＧｅ膜２′が被着形成され、その直下にｎ＋＋形
イオン注入領域５が形成されたものを作る。
次に第５図に示すように、レノストノやター７６を形成
したのち、これをマスクとして活性領域となる領域を含
む領域にイオン濃度が１０”／ｃｍ３程度となるように
ｎ形不純物であるＳｉイオンをイオン注入し、ｎ形イオ
ン注入領域７とする。
したのち、これをマスクとして活性領域となる領域を含
む領域にイオン濃度が１０”／ｃｍ３程度となるように
ｎ形不純物であるＳｉイオンをイオン注入し、ｎ形イオ
ン注入領域７とする。
次に前記レノスト・母ターン６を除去したのち第６図に
示すように、ＧａＡｓｎ形活性層との間ショットキ接合
を形成できる高融点金属である、Ｗ−Ａｔ膜８を全面に
被着する。
示すように、ＧａＡｓｎ形活性層との間ショットキ接合
を形成できる高融点金属である、Ｗ−Ａｔ膜８を全面に
被着する。
次にＮｉ膜を全面に被着し、その後ツクターフ二／グす
ることによって、第７図に示すように、ゲート電極を形
成すべき表面とｎ＋＋形イオン注入Ｇｅ膜２′の表面と
を被うＮｉマスク９を被着形成する。
ることによって、第７図に示すように、ゲート電極を形
成すべき表面とｎ＋＋形イオン注入Ｇｅ膜２′の表面と
を被うＮｉマスク９を被着形成する。
次に第８図に示すように、前記Ｎｉマスク９をマスクと
して、高融点金属でちるＷ−Ａｔ膜８をノＲターンニン
グし、ダート電極８ａ及びオーミック電極被覆８ｂを形
成する。
して、高融点金属でちるＷ−Ａｔ膜８をノＲターンニン
グし、ダート電極８ａ及びオーミック電極被覆８ｂを形
成する。
次に第９図に示すように、ＧａＡ６魔５ＦＥＴ 以外の
領域を被うレノスト・ぞターン１０を形成したのち、ｎ
＋＋形イオン注入領域５とケ゛−ト電極８ａとの間にイ
オン濃度１．０１８ｏｎ−６程度でＳｉイオンをイオン
注入し、ｎ＋形イオン注入領域１ノを形成する。
領域を被うレノスト・ぞターン１０を形成したのち、ｎ
＋＋形イオン注入領域５とケ゛−ト電極８ａとの間にイ
オン濃度１．０１８ｏｎ−６程度でＳｉイオンをイオン
注入し、ｎ＋形イオン注入領域１ノを形成する。
次にＮｉマスク９及びレジストノやターン１０を除去し
たのち、第１０図に示すように、ｎ＋＋形イオン注入Ｇ
ｅ膜２′、ｎ＋＋イオン注入領域５、活性領域用のイオ
ン注入領域７及びｎ＋イオン注入領域１１の不純物を活
性化するために５１０２膜１２を全面に被着したのち、
８００℃程度の温度で２０分間程度のアニールを行う。
たのち、第１０図に示すように、ｎ＋＋形イオン注入Ｇ
ｅ膜２′、ｎ＋＋イオン注入領域５、活性領域用のイオ
ン注入領域７及びｎ＋イオン注入領域１１の不純物を活
性化するために５１０２膜１２を全面に被着したのち、
８００℃程度の温度で２０分間程度のアニールを行う。
その後、ＳｉＯ□膜１２の所定個所に窓を開けることに
よってＧａＡｓＭＦＪＳＦＥＴは完成する。
よってＧａＡｓＭＦＪＳＦＥＴは完成する。
以上説明したように、この実施例では、高融点金属であ
るＷ−Ａ４膜でケ゛−ト電極を構成し、且つそのＷ−Ａ
ｔ膜とＡ８イオンによるｎ”Ｇｅ膜とでオーミック電極
を形成しているため、電極材の被着形成後に活性化アニ
ールを行っても、ＧａＡｓ／Ｇｅ界面、Ｇｅ／’Ｎ−Ａ
１界面および電極表面状態は良好であシ、従って全ての
領域の活性化を一度に行うことができる。
るＷ−Ａ４膜でケ゛−ト電極を構成し、且つそのＷ−Ａ
ｔ膜とＡ８イオンによるｎ”Ｇｅ膜とでオーミック電極
を形成しているため、電極材の被着形成後に活性化アニ
ールを行っても、ＧａＡｓ／Ｇｅ界面、Ｇｅ／’Ｎ−Ａ
１界面および電極表面状態は良好であシ、従って全ての
領域の活性化を一度に行うことができる。
また、この実施例では、中間にｎ＋形領領域形成した構
造となっているので、ダート電極直下へのｎ形不純物の
横方向拡散を考慮することなく、オーミック電極直下の
ｎ＋＋形領域を十分高濃度にでき、従って寄生抵抗を低
減することができる。
造となっているので、ダート電極直下へのｎ形不純物の
横方向拡散を考慮することなく、オーミック電極直下の
ｎ＋＋形領域を十分高濃度にでき、従って寄生抵抗を低
減することができる。
なおまた、第１０図の工程の後、検査した結果、しきい
値が所定の値でなかった場合などにおいては、更に活性
領域７へのイオン注入とアニールを追加して行うことが
できるなどの利点がある。
値が所定の値でなかった場合などにおいては、更に活性
領域７へのイオン注入とアニールを追加して行うことが
できるなどの利点がある。
なお、第４図の構造１では、半絶縁ＧａＡｓ基板１に、
まず第２図相当のＮ１マスクを形成し、次いでＧｅ膜２
を全面被着し、その後所定のイオン注入を行い、その後
Ｎ１マスク４及びその上のＧｅ膜を除去することによっ
ても作ることができる。
まず第２図相当のＮ１マスクを形成し、次いでＧｅ膜２
を全面被着し、その後所定のイオン注入を行い、その後
Ｎ１マスク４及びその上のＧｅ膜を除去することによっ
ても作ることができる。
また、活性領域７を形成するだめのイオン注入は、例え
ば第２図の工程前で行うなど、比較的随時の手順で行う
ことができる。
ば第２図の工程前で行うなど、比較的随時の手順で行う
ことができる。
また、ゲート電極及びオーミック電極のカバーとして用
いる高融点金属は、素子間配線を兼ねさせることもでき
る。
いる高融点金属は、素子間配線を兼ねさせることもでき
る。
（発明の効果）
本発明は高融点金属によりケ゛−ト電極を形成し、これ
ト同一の工程においてオーミック電極材を前記高融点金
属で覆いあるいは更に前記高融点金属を配線パターンに
利用できるため、オーミック電極の形成手順が特定され
ることなく電界効果トランゾスタを一つの構成要素とす
る大規模回路の製造に利用することができる。
ト同一の工程においてオーミック電極材を前記高融点金
属で覆いあるいは更に前記高融点金属を配線パターンに
利用できるため、オーミック電極の形成手順が特定され
ることなく電界効果トランゾスタを一つの構成要素とす
る大規模回路の製造に利用することができる。
第１図ないし第１０図は、本発明の実施例におけるＧａ
ＡｓＭＥＳＦＥＴの構造断面図である。 １・・・半絶縁ＧａＡｓ基板、２・・・Ｇｅ膜、２′・
・・ｎ＋＋形イオン注入Ｇｅ膜、３・・・レジストパタ
ーン、４・・・Ｎｉマスク、５・・・ＧａＡｓ ｎ”形
イオン注入領域、６・・・レジストパターン、７・・・
ＧａＡｓ活性領域用イオン注入領域、８ ・Ｗ−Ａｔ膜
、８ ａ−Ｗ−Ａｔ）ｆ”−ト電極、８ｂ・・・Ｗ−Ａ
Ａオーミック雷接極被覆９・・・Ｎｉマスク、１０・・
・レジストパターン、１１・・・ＧａＡｓ ｎ＋形イオ
ン注入領域、１２・・・Ｓ ｉｏ ２膜特許出願人 沖
電気工業株式会社 第１図 第２図 第５図 第７図
ＡｓＭＥＳＦＥＴの構造断面図である。 １・・・半絶縁ＧａＡｓ基板、２・・・Ｇｅ膜、２′・
・・ｎ＋＋形イオン注入Ｇｅ膜、３・・・レジストパタ
ーン、４・・・Ｎｉマスク、５・・・ＧａＡｓ ｎ”形
イオン注入領域、６・・・レジストパターン、７・・・
ＧａＡｓ活性領域用イオン注入領域、８ ・Ｗ−Ａｔ膜
、８ ａ−Ｗ−Ａｔ）ｆ”−ト電極、８ｂ・・・Ｗ−Ａ
Ａオーミック雷接極被覆９・・・Ｎｉマスク、１０・・
・レジストパターン、１１・・・ＧａＡｓ ｎ＋形イオ
ン注入領域、１２・・・Ｓ ｉｏ ２膜特許出願人 沖
電気工業株式会社 第１図 第２図 第５図 第７図
Claims (1)
- オーミック電極を形成する工程を含む電界効果トランジ
スタの製造方法において、化合物半導体基板上のオーミ
ック電極形成予定領域にＧｅ膜を形成し、とのＧｅ膜に
高濃度のＡｓイオンを注入し、しかも前記基板の前記Ｇ
ｅ膜膜下下領域に高濃度のｎ形不純物イオンを注入する
工程と、その後ショットキ接合を形成しうる高融点金属
で前記基板上にショットキ電極とオーミック電極とを同
時に形成する工程を含むことを特徴とした電界効果トラ
ンジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18448883A JPS6077467A (ja) | 1983-10-04 | 1983-10-04 | 電界効果トランジスタの製造方法 |
| US06/602,578 US4540446A (en) | 1983-09-19 | 1984-04-20 | Method of forming ohmic contact on GaAs by Ge film and implanting impurity ions therethrough |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18448883A JPS6077467A (ja) | 1983-10-04 | 1983-10-04 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077467A true JPS6077467A (ja) | 1985-05-02 |
| JPH028457B2 JPH028457B2 (ja) | 1990-02-23 |
Family
ID=16154048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18448883A Granted JPS6077467A (ja) | 1983-09-19 | 1983-10-04 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158778A (ja) * | 1987-12-15 | 1989-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2005245968A (ja) * | 2004-03-08 | 2005-09-15 | Tetsuo Tokuda | 寝具用カバー |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425171A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture of field effect semiconductor device |
| US4188710A (en) * | 1978-08-11 | 1980-02-19 | The United States Of America As Represented By The Secretary Of The Navy | Ohmic contacts for group III-V n-type semiconductors using epitaxial germanium films |
| JPS5698877A (en) * | 1980-01-08 | 1981-08-08 | Mitsubishi Electric Corp | Gaas field effect transistor |
-
1983
- 1983-10-04 JP JP18448883A patent/JPS6077467A/ja active Granted
Patent Citations (3)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158778A (ja) * | 1987-12-15 | 1989-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2005245968A (ja) * | 2004-03-08 | 2005-09-15 | Tetsuo Tokuda | 寝具用カバー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH028457B2 (ja) | 1990-02-23 |
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