JP7492410B2

JP7492410B2 - Pixel circuit and manufacturing method thereof

Info

Publication number: JP7492410B2
Application number: JP2020148560A
Authority: JP
Inventors: 博史辻; 充中田; 達哉武井; 幹司宮川; 宜樹中嶋; 元隆越智; 功兵西山
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2020-09-03
Filing date: 2020-09-03
Publication date: 2024-05-29
Anticipated expiration: 2040-09-03
Also published as: JP2022042894A

Description

本発明は、画素回路及びその製造方法に関し、特に、酸化物半導体を有する薄膜トランジスタで構成された画素回路及びその製造方法に関する。以下では、薄膜トランジスタを、ＴＦＴ（Thin Film Transistor）と呼ぶことがある。 The present invention relates to a pixel circuit and a manufacturing method thereof, and in particular to a pixel circuit configured with a thin film transistor having an oxide semiconductor and a manufacturing method thereof. Hereinafter, the thin film transistor may be referred to as a TFT (Thin Film Transistor).

酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有している。また酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。 Oxide semiconductors have higher carrier mobility than general-purpose amorphous silicon. In addition, oxide semiconductors have a large optical band gap and can be deposited at low temperatures, so they are expected to be used in next-generation displays that require large size, high resolution, and high-speed operation, as well as in resin substrates with low heat resistance.

酸化物半導体として、例えば、インジウム、ガリウム、亜鉛、及び酸素からなるＩｎ－Ｇａ－Ｚｎ系酸化物半導体やインジウム、ガリウム、錫からなるＩｎ－Ｇａ－Ｓｎ系酸化物半導体が良く知られている。 Well-known oxide semiconductors include, for example, In-Ga-Zn-based oxide semiconductors made of indium, gallium, zinc, and oxygen, and In-Ga-Sn-based oxide semiconductors made of indium, gallium, and tin.

また、ＴＦＴとしては、図１３に示す、エッチストップ構造のＴＦＴが用いられる。図１３（ａ）は素子構造の断面図であり、図１３（ｂ）はその等価回路である。エッチストップ構造のＴＦＴは、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体薄膜１４、酸化物半導体薄膜１４を保護するためのエッチストップ層１５、ソース／ドレイン電極１６（１６Ｓ，１６Ｄ）をこの順序で積層して形成する（特許文献１、２）。 The TFT used is an etch-stop structure TFT as shown in FIG. 13. FIG. 13(a) is a cross-sectional view of the element structure, and FIG. 13(b) is its equivalent circuit. A TFT with an etch-stop structure is formed by stacking a gate electrode 12, a gate insulating film 13, an oxide semiconductor thin film 14, an etch-stop layer 15 for protecting the oxide semiconductor thin film 14, and source/drain electrodes 16 (16S, 16D) in this order on a substrate 11 (Patent Documents 1 and 2).

図１４は、ＴＦＴを用いて構成された有機ＥＬ（Electroluminescence）ディスプレイの画素回路の従来例である。各画素は、選択用ＴＦＴ１０、駆動用ＴＦＴ２０、保持容量６０、発光素子（有機ＥＬ）７０を備え、信号線１、走査線２、電源線３により制御される。このような画素が、縦・横二次元的に多数配置され、ディスプレイ（画素アレイ）を構成する。 Figure 14 shows a conventional example of a pixel circuit for an organic electroluminescence (EL) display constructed using TFTs. Each pixel comprises a selection TFT 10, a drive TFT 20, a storage capacitor 60, and a light-emitting element (organic EL) 70, and is controlled by a signal line 1, a scanning line 2, and a power supply line 3. A large number of such pixels are arranged two-dimensionally, vertically and horizontally, to form a display (pixel array).

酸化物半導体を用いたＴＦＴを有機ＥＬディスプレイの画素回路に適用する場合、一般的に２つのＴＦＴが用いられる。１つは保持容量を充電するための選択用ＴＦＴ１０、もう１つは有機ＥＬ素子（発光素子）７０に電流を流すための駆動用ＴＦＴ２０である。選択用ＴＦＴ１０に求められる特性として、（ａ）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が大きく、（ｂ）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が小さく、（ｃ）Ｓ値（Subthreshold Swing：ドレイン電流を１桁あげるのに必要なゲート電圧）が小さいこと、などが挙げられる。その一方で、駆動用ＴＦＴ２０の場合には、選択用ＴＦＴ１０と同様に（ａ）オン電流が大きく、（ｂ）オフ電流が小さいことが求められるが、しきい値電圧（ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧）にバラツキがある場合には、Ｓ値が小さければ小さいほど、低階調画像を表示した場合の表示ムラが大きくなる課題がある。 When TFTs using oxide semiconductors are applied to pixel circuits of organic EL displays, two TFTs are generally used. One is a selection TFT 10 for charging a storage capacitor, and the other is a drive TFT 20 for passing a current to an organic EL element (light-emitting element) 70. The characteristics required for the selection TFT 10 include (a) a large on-current (maximum drain current when a positive voltage is applied to the gate electrode and drain electrode), (b) a small off-current (drain current when a negative voltage is applied to the gate electrode and a positive voltage is applied to the drain voltage), and (c) a small S value (subthreshold swing: gate voltage required to increase the drain current by one order of magnitude). On the other hand, in the case of the driving TFT 20, like the selection TFT 10, (a) a large on-current and (b) a small off-current are required, but if there is variation in the threshold voltage (the voltage at which the drain current begins to flow when either a positive or negative voltage is applied to the gate voltage), there is a problem that the smaller the S value, the greater the unevenness in display when a low-tone image is displayed.

この解決には、選択用ＴＦＴ１０と駆動用ＴＦＴ２０が異なるＳ値を持つことが求められる。しかし、一般的には選択用ＴＦＴ１０と駆動用ＴＦＴ２０は同じプロセスで同時に作製されるため、選択用ＴＦＴ１０と駆動用ＴＦＴ２０とで異なる材料を用いたり、ゲート絶縁膜の厚みを変えたりといった方法を用いることはできない。そこで、その解決策として、例えば、回路的なアプローチが用いられている（非特許文献１）。具体的には、図１５に示すように、駆動用ＴＦＴ２０のソース電極側に、ゲート電極とドレイン電極を短絡したＴＦＴ（Ｓ値制御用ＴＦＴ）３０を直列に接続することで、駆動用ＴＦＴ２０のＳ値を実効的に大きくすることができる。 To solve this problem, the selection TFT 10 and the driving TFT 20 are required to have different S values. However, since the selection TFT 10 and the driving TFT 20 are generally manufactured at the same time in the same process, it is not possible to use different materials for the selection TFT 10 and the driving TFT 20 or to change the thickness of the gate insulating film. Therefore, as a solution to this problem, for example, a circuit approach is used (Non-Patent Document 1). Specifically, as shown in FIG. 15, the S value of the driving TFT 20 can be effectively increased by connecting a TFT (S value control TFT) 30 with its gate electrode and drain electrode shorted in series to the source electrode side of the driving TFT 20.

図１５は、Ｓ値制御用ＴＦＴを１つ加えた画素回路の例である。理論的な解析によると、駆動用ＴＦＴ２０にＮ個のＳ値制御用ＴＦＴ３０を直列に接続した際の実効的なＳ値（Ｓ_ｅｆｆ）は以下の式で見積もられる。
Ｓ_ｅｆｆ≒（１＋Ｎ）Ｓ_０ 15 shows an example of a pixel circuit with one additional S-value control TFT. According to theoretical analysis, the effective S-value (S _eff ) when N S-value control TFTs 30 are connected in series to the driving TFT 20 is estimated by the following formula:
_Seff ≈ (1 + N) _S0

ここで、Ｓ_０は、Ｓ値制御用ＴＦＴ３０を接続しない場合の駆動用ＴＦＴ２０のＳ値である。つまり、Ｓ値制御用ＴＦＴ３０の接続数（Ｎ）を増やすことで、選択用ＴＦＴ１０のＳ値を小さく保ったまま、駆動用ＴＦＴ２０のみのＳ値を実効的に大きくすることができる。これにより、駆動用ＴＦＴ２０のしきい値電圧にバラツキがある場合にも、表示ムラを小さくすることができる。 Here, _S0 is the S value of the driving TFT 20 when the S value control TFT 30 is not connected. In other words, by increasing the number (N) of connected S value control TFTs 30, it is possible to effectively increase the S value of only the driving TFT 20 while keeping the S value of the selection TFT 10 small. This makes it possible to reduce display unevenness even when there is variation in the threshold voltage of the driving TFT 20.

特許第５３５７３４２号Patent No. 5357342 特開２０１１－１７４１３４号公報JP 2011-174134 A 特開２０１８－１３７４２２号公報JP 2018-137422 A

T. Nishiyama et al., SID 2019 DIGEST, p.1329-1332, (2019)T. Nishiyama et al., SID 2019 DIGEST, p.1329-1332, (2019)

しかしながら、上述したＳ値制御用ＴＦＴを含む画素回路の場合、Ｓ値制御用ＴＦＴの数を増やすと、表示ムラを小さくできる一方で、画素回路に占めるＴＦＴの総面積が大きくなり、開口率が低下する問題がある。 However, in the case of a pixel circuit including the above-mentioned S-value control TFT, while increasing the number of S-value control TFTs can reduce display unevenness, the total area occupied by the TFTs in the pixel circuit increases, resulting in a problem of reduced aperture ratio.

さらに、上述したエッチストップ構造のＴＦＴの場合、チャネル長は図１３に示すようにソース電極１６Ｓと酸化物半導体１４が接触する位置からドレイン電極１６Ｄと酸化物半導体１４が接触する位置までの最短の距離（Ｌｓｄ）であり、エッチストップ層１５上のソース電極領域（ソース電極が張り出した部分）のチャネル長方向の長さＬｓとエッチストップ層１５上のドレイン電極領域（ドレイン電極が張り出した部分）のチャネル長方向の長さＬｄとソース電極とドレイン電極の間隔Ｌｇの和で示される。フォトリソグラフィを用いてＴＦＴを構成する各層を微細パターンに加工してＴＦＴを作製する場合、上記Ｌｓ、Ｌｄは共にフォトリソグラフィのアライメントマージン（アライメントずれに対して設ける必要があるマージン）Ｄａに制限され、Ｌｇはフォトリソグラフィの最小加工寸法Ｄｍで制限されるので、チャネル長を２Ｄａ＋Ｄｍより短く調整することが困難であり、ＴＦＴの面積を小さくすることができない。 Furthermore, in the case of a TFT with the above-mentioned etch-stop structure, the channel length is the shortest distance (Lsd) from the position where the source electrode 16S and the oxide semiconductor 14 contact to the position where the drain electrode 16D and the oxide semiconductor 14 contact, as shown in FIG. 13, and is expressed as the sum of the length Ls in the channel length direction of the source electrode region (the portion where the source electrode protrudes) on the etch-stop layer 15, the length Ld in the channel length direction of the drain electrode region (the portion where the drain electrode protrudes) on the etch-stop layer 15, and the distance Lg between the source electrode and the drain electrode. When the layers constituting the TFT are processed into a fine pattern using photolithography to produce a TFT, both Ls and Ld are limited by the alignment margin Da of photolithography (the margin that must be provided for misalignment), and Lg is limited by the minimum processing dimension Dm of photolithography, so it is difficult to adjust the channel length to be shorter than 2Da+Dm, and the area of the TFT cannot be reduced.

したがって、上記のような問題点に鑑みてなされた本発明の目的は、チャネル長が短く面積の小さなＴＦＴを用いて、ディスプレイの表示ムラが小さく、且つ開口率の高い画素回路、及びその製造方法を提供することにある。 Therefore, in consideration of the above problems, the object of the present invention is to provide a pixel circuit and a manufacturing method thereof that uses TFTs with short channel lengths and small areas, resulting in a display with minimal display unevenness and a high aperture ratio.

上記課題を解決するために本発明に係る画素回路は、駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタと発光素子を備える画素回路において、基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、前記酸化物半導体薄膜を保護するためのエッチストップ層、前記酸化物半導体薄膜に接続する電極、及び保護膜をこの順で有し、前記酸化物半導体薄膜の内、平面視で前記電極と重ならない領域が、前記電極と重なる領域よりも抵抗率の低い低抵抗領域であり、前記低抵抗領域をドレイン領域又はソース領域とし、前記電極及び前記エッチストップ層とが重なる前記酸化物半導体薄膜の領域をチャネル領域とし、前記電極をソース電極又はドレイン電極として構成される薄膜トランジスタを複数備え、前記薄膜トランジスタの一つを前記駆動用薄膜トランジスタとし、他の前記薄膜トランジスタはそれぞれのゲート電極とドレインを短絡して前記Ｓ値制御用薄膜トランジスタとし、前記駆動用薄膜トランジスタと前記Ｓ値制御用薄膜トランジスタを直列に発光素子と接続することを特徴とする。
In order to achieve the above object, a pixel circuit according to the present invention provides a pixel circuit including a driving thin film transistor, an S-value control thin film transistor, and a light-emitting element, the pixel circuit comprising a gate electrode, a gate insulating film, an oxide semiconductor thin film, an etch stop layer for protecting the oxide semiconductor thin film, an electrode connected to the oxide semiconductor thin film, and a protective film, in this order, on a substrate, a region of the oxide semiconductor thin film that does not overlap with the electrode in a planar view is a low-resistance region having a lower resistivity than a region overlapping with the electrode, the low-resistance region being a drain region or a source region, a region of the oxide semiconductor thin film overlapping with the electrode and the etch stop layer being a channel region, the pixel circuit comprising a plurality of thin film transistors configured as follows: one of the thin film transistors is the driving thin film transistor, and the other thin film transistors have their gate electrodes and drains shorted to form the S-value control thin film transistors, and the driving thin film transistor and the S-value control thin film transistor are connected in series to a light-emitting element.

また、前記画素回路は、隣接する前記薄膜トランジスタが、前記低抵抗領域又は前記電極を共有することが望ましい。 Furthermore, it is desirable that adjacent thin film transistors in the pixel circuit share the low resistance region or the electrode.

また、前記画素回路は、前記酸化物半導体薄膜が少なくともＩｎ、Ｇａ、Ｓｎ、及びＯを含む酸化物半導体であり、前記保護膜はＳｉＮ_xを含むことが望ましい。 In the pixel circuit, it is preferable that the oxide semiconductor thin film is an oxide semiconductor containing at least In, Ga, Sn, and O, and the protective film contains _SiNx .

また、前記画素回路は、前記酸化物半導体薄膜が、前記酸化物半導体に含まれるＩｎ、Ｇａ及びＳｎの合計に対する各金属元素の原子数比が下記式（１）～（３）を全て満たすアモルファス構造を有することが望ましい。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５・・・（３） Moreover, in the pixel circuit, it is desirable that the oxide semiconductor thin film has an amorphous structure in which the atomic ratio of each metal element to the total of In, Ga, and Sn contained in the oxide semiconductor satisfies all of the following formulas (1) to (3):
0.30≦In/(In+Ga+Sn)≦0.50 (1)
0.20≦Ga/(In+Ga+Sn)≦0.30 (2)
0.25≦Sn/(In+Ga+Sn)≦0.45 (3)

また、前記画素回路は、前記低抵抗領域が、酸化物半導体内に酸素欠損が形成され、キャリア密度が高くなった領域であることが望ましい。 In addition, it is preferable that the low resistance region of the pixel circuit is a region in which oxygen vacancies are formed in the oxide semiconductor and the carrier density is increased.

また、前記画素回路は、前記低抵抗領域の一部が、前記ゲート電極と前記低抵抗領域とを接続する配線領域となり、前記ゲート電極とドレインを短絡していることが望ましい。 Furthermore, it is desirable that in the pixel circuit, a part of the low resistance region serves as a wiring region that connects the gate electrode and the low resistance region, and short-circuits the gate electrode and the drain.

上記課題を解決するために本発明に係る画素回路の製造方法は、駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタと発光素子を備える画素回路の製造方法において、基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、前記酸化物半導体薄膜を保護するためのエッチストップ層、前記酸化物半導体薄膜に接続する電極、及び保護膜をこの順で形成し、前記酸化物半導体薄膜の内、平面視で前記電極と重ならない領域を、前記電極と重なる領域よりも抵抗率の低い低抵抗領域とする低抵抗化処理を行い、前記低抵抗領域をドレイン領域又はソース領域とし、前記電極及び前記エッチストップ層とが重なる前記酸化物半導体薄膜の領域をチャネル領域とし、前記電極をソース電極又はドレイン電極として構成される薄膜トランジスタを複数形成し、前記薄膜トランジスタの一つを前記駆動用薄膜トランジスタとし、他の前記薄膜トランジスタのそれぞれのゲート電極とドレインを短絡して前記Ｓ値制御用薄膜トランジスタとし、前記駆動用薄膜トランジスタと前記Ｓ値制御用薄膜トランジスタを直列に発光素子と接続することを特徴とする。 In order to solve the above problems, a manufacturing method of a pixel circuit according to the present invention is a manufacturing method of a pixel circuit including a driving thin film transistor, an S-value control thin film transistor, and a light-emitting element, comprising the steps of: forming a gate electrode, a gate insulating film, an oxide semiconductor thin film, an etch stop layer for protecting the oxide semiconductor thin film, an electrode connected to the oxide semiconductor thin film, and a protective film in this order on a substrate; performing a resistance reduction process on a region of the oxide semiconductor thin film that does not overlap with the electrode in a planar view to make it a low-resistance region having a lower resistivity than a region overlapping with the electrode; forming a plurality of thin film transistors each configured as a drain region or a source region, a region of the oxide semiconductor thin film overlapping with the electrode and the etch stop layer to be a channel region, and using the electrode as a source electrode or a drain electrode; forming one of the thin film transistors as the driving thin film transistor, and shorting a gate electrode and a drain of each of the other thin film transistors to form the S-value control thin film transistor; and connecting the driving thin film transistor and the S-value control thin film transistor in series to a light-emitting element.

また、前記画素回路の製造方法は、前記酸化物半導体薄膜を少なくともＩｎ、Ｇａ、Ｓｎ、及びＯを含む酸化物半導体薄膜とし、前記保護膜をＳｉＮ_xを含む膜とし、前記低抵抗化処理は、ポストアニールにより前記保護膜から前記酸化物半導体薄膜に水素を拡散させて前記低抵抗領域を形成することが望ましい。 Moreover, in the method for manufacturing the pixel circuit, it is preferable that the oxide semiconductor thin film is an oxide semiconductor thin film containing at least In, Ga, Sn, and O, the protective film is a film containing _SiNx , and the low resistance treatment is performed by diffusing hydrogen from the protective film into the oxide semiconductor thin film by post-annealing to form the low resistance region.

また、前記画素回路の製造方法は、前記低抵抗化処理が、前記基板の反対側から前記酸化物半導体薄膜にレーザー光を照射し、平面視で前記電極と重ならない領域に前記低抵抗領域を形成することが望ましい。 In addition, in the manufacturing method of the pixel circuit, it is preferable that the low resistance treatment is performed by irradiating the oxide semiconductor thin film with laser light from the opposite side of the substrate, and forming the low resistance region in a region that does not overlap with the electrode in a planar view.

本発明における画素回路及びその製造方法によれば、表示ムラが小さく、且つ開口率の高いディスプレイを実現することができる。 The pixel circuit and manufacturing method of the present invention make it possible to realize a display with little display unevenness and a high aperture ratio.

低抵抗領域を形成したエッチストップ構造のＴＦＴの例を示す図である。1A and 1B are diagrams showing an example of a TFT having an etch stop structure in which a low resistance region is formed. 本発明の画素回路で用いるＴＦＴの素子構造の例を示す図である。3A to 3C are diagrams showing examples of element structures of TFTs used in the pixel circuit of the present invention. 第１の実施形態の画素回路の例を示す図である。FIG. 2 is a diagram illustrating an example of a pixel circuit according to the first embodiment. Ｓ値制御用ＴＦＴを２つ加えた画素回路の例を示す図である。FIG. 13 is a diagram showing an example of a pixel circuit including two additional S-value control TFTs. 第２の実施形態の画素回路の例を示す図である。FIG. 13 is a diagram illustrating an example of a pixel circuit according to a second embodiment. Ｓ値制御用ＴＦＴを３つ加えた画素回路の例を示す図である。FIG. 13 is a diagram showing an example of a pixel circuit to which three S-value control TFTs are added. 第３の実施形態の画素回路の例を示す図である。FIG. 13 is a diagram illustrating an example of a pixel circuit according to a third embodiment. 画素回路における駆動用ＴＦＴのスイッチング特性の例を示す図である。5A and 5B are diagrams illustrating an example of switching characteristics of a driving TFT in a pixel circuit. 低抵抗領域とゲート電極の接続方法の一例を示す図である。1A and 1B are diagrams showing an example of a method for connecting a low resistance region and a gate electrode. 低抵抗領域とゲート電極の接続方法の別の例を示す図である。11A and 11B are diagrams showing another example of a method for connecting a low-resistance region and a gate electrode. ＴＦＴの素子構造と製造方法の別の例を示す図である。11A to 11C are diagrams showing another example of a TFT element structure and a manufacturing method thereof; ＴＦＴの素子構造と製造方法の更に別の例を示す図である。11A to 11C are diagrams showing still another example of a TFT element structure and a manufacturing method thereof. エッチストップ構造のＴＦＴの例を示す図である。1A and 1B are diagrams showing an example of a TFT having an etch stop structure. 有機ＥＬディスプレイの画素回路の従来例を示す図である。FIG. 1 is a diagram showing a conventional example of a pixel circuit of an organic EL display. Ｓ値制御用ＴＦＴを１つ加えた画素回路の例を示す図である。FIG. 13 is a diagram showing an example of a pixel circuit to which one S-value control TFT is added.

まず、本発明の画素回路に用いるＴＦＴの構造から説明する。基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、酸化物半導体薄膜を保護するためのエッチストップ層、及びソース／ドレイン電極を有するエッチストップ構造のＴＦＴにおいて、酸化物半導体薄膜領域の内、平面視で（すなわち、基板側と反対側から見たときに、その視線上において）、ソース／ドレイン電極と重ならない領域を、ソース／ドレイン領域と重なる領域よりも、抵抗率の低い低抵抗領域として構成することで、チャネル長を短くしたＴＦＴを実現することが提案されている（特許文献３）。本発明では、このチャネル長が短く、小面積のＴＦＴを画素回路に利用する。 First, the structure of the TFT used in the pixel circuit of the present invention will be described. In a TFT with an etch-stop structure having a gate electrode, a gate insulating film, an oxide semiconductor thin film, an etch-stop layer for protecting the oxide semiconductor thin film, and source/drain electrodes on a substrate, it has been proposed to realize a TFT with a short channel length by configuring the region of the oxide semiconductor thin film region that does not overlap with the source/drain electrodes in a plan view (i.e., in the line of sight when viewed from the opposite side to the substrate) as a low-resistance region with a lower resistivity than the region that overlaps with the source/drain region (Patent Document 3). In the present invention, a TFT with a short channel length and a small area is used in the pixel circuit.

図１に、低抵抗領域を形成したエッチストップ構造のＴＦＴの例を示す。この構造がチャネル長の短いＴＦＴの基本構造となる。図１（ａ）は素子構造の断面図であり、図１（ｂ）はその等価回路である。各部の構成とその製造方法について説明する。 Figure 1 shows an example of a TFT with an etch-stop structure that forms a low-resistance region. This structure is the basic structure of a TFT with a short channel length. Figure 1(a) is a cross-sectional view of the element structure, and Figure 1(b) is its equivalent circuit. The configuration of each part and its manufacturing method are explained below.

まず、基板１１上にゲート電極１２及びゲート絶縁膜１３を形成する。これらの形成方法は特に限定されず、通常用いられる方法を採用することができる。基板１１は、ディスプレイに使用する場合は、ガラス等の透明基板を用いることが望ましいが、特に限定されるものではない。また、ゲート電極１２及びゲート絶縁膜１３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極１２として、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。ゲート電極１２の好ましい膜厚は、２０～１００ｎｍであり、例えば、５０ｎｍの金属層とすることができる。 First, the gate electrode 12 and the gate insulating film 13 are formed on the substrate 11. There is no particular limitation on the method of forming them, and a commonly used method can be adopted. When the substrate 11 is used for a display, it is preferable to use a transparent substrate such as glass, but there is no particular limitation on the substrate 11. The type of the gate electrode 12 and the gate insulating film 13 is also not particularly limited, and any commonly used material can be used. For example, metals such as Al and Cu with low electrical resistivity, high melting point metals such as Mo, Cr, and Ti with high heat resistance, and alloys of these metals can be preferably used as the gate electrode 12. The preferred film thickness of the gate electrode 12 is 20 to 100 nm, and it can be, for example, a metal layer of 50 nm.

ゲート絶縁膜１３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ₂Ｏ₃やＹ₂Ｏ₃などの酸化物や、これらを積層したものを用いることもできる。ゲート絶縁膜１３の膜厚は、絶縁材料の誘電率や絶縁性能等を考慮して適宜設定されるが、好ましい厚さは１０～３００ｎｍであり、例えば、１００～２００ｎｍのシリコン酸化膜とすることができる。 Representative examples of the gate insulating film 13 include a _silicon oxide film, a silicon nitride film, and a silicon _oxynitride film. In addition, oxides such as _Al2O3 and _Y2O3 , or a laminate of these, can also be used. The film thickness of the gate insulating film 13 is appropriately set in consideration of the dielectric constant and insulating performance of the insulating material, and a preferred thickness is 10 to 300 nm, and for example, a silicon oxide film of 100 to 200 nm can be used.

次いで、酸化物半導体薄膜１４を形成する。ＴＦＴを構成する酸化物半導体材料は様々なものが選択できるが、後述の水素の導入（ドーピング）による低抵抗化を行うためには、酸化物半導体薄膜１４は、金属元素としてＩｎ、Ｇａ及びＳｎと、酸素Ｏとで構成される酸化物であることが好ましい。特に、Ｉｎ、Ｇａ及びＳｎの合計に対する各金属元素の原子数比が下記式（１）～（３）を全て満足するものが好ましい。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５・・・（３） Next, the oxide semiconductor thin film 14 is formed. Various oxide semiconductor materials can be selected to form the TFT, but in order to reduce the resistance by introducing (doping) hydrogen as described below, the oxide semiconductor thin film 14 is preferably an oxide composed of metal elements In, Ga, and Sn, and oxygen O. In particular, it is preferable that the atomic ratio of each metal element to the total of In, Ga, and Sn satisfies all of the following formulas (1) to (3).
0.30≦In/(In+Ga+Sn)≦0.50 (1)
0.20≦Ga/(In+Ga+Sn)≦0.30 (2)
0.25≦Sn/(In+Ga+Sn)≦0.45 (3)

以下では、上記式（１）で表される、酸素を除く全金属元素であるＩｎ、Ｇａ及びＳｎの合計に対するＩｎの含有量（原子％）をＩｎ原子比と呼ぶ場合がある。同様に、上記式（２）で表される、酸素を除く全金属元素であるＩｎ、Ｇａ及びＳｎの合計に対するＧａの含有量（原子％）をＧａ原子比と呼ぶ場合がある。同様に、上記式（３）で表される、酸素を除く全金属元素であるＩｎ、Ｇａ及びＳｎの合計に対するＳｎの含有量（原子％）をＳｎ原子比と呼ぶ場合がある。各元素の適正範囲について説明する。 Hereinafter, the In content (atomic %) relative to the sum of all metal elements excluding oxygen, In, Ga, and Sn, as represented by the above formula (1), may be referred to as the In atomic ratio. Similarly, the Ga content (atomic %) relative to the sum of all metal elements excluding oxygen, In, Ga, and Sn, as represented by the above formula (2), may be referred to as the Ga atomic ratio. Similarly, the Sn content (atomic %) relative to the sum of all metal elements excluding oxygen, In, Ga, and Sn, as represented by the above formula (3), may be referred to as the Sn atomic ratio. The appropriate range of each element will be described.

（Ｉｎ原子数比について）
Ｉｎは電気伝導性の向上に寄与する元素である。上記式（１）で示すＩｎ原子数比が大きくなるほど、即ち、金属元素に占めるＩｎ量が多くなるほど、酸化物半導体薄膜の導電性が向上するため電界効果移動度は増加する。上記作用を有効に発揮させるには、上記Ｉｎ原子数比を０．３０以上とする必要がある。上記Ｉｎ原子数比は、好ましくは０．３１以上、より好ましくは０．３５以上、更に好ましくは０．４０以上である。但し、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎてしきい値電圧が低下するなどの問題があるため、その上限を０．５０以下とする。Ｉｎ原子数比は、好ましくは０．４８以下、より好ましくは０．４５以下である。 (Regarding In atomic ratio)
In is an element that contributes to improving electrical conductivity. The larger the In atomic ratio shown in the above formula (1), that is, the larger the amount of In in the metal elements, the more the electrical conductivity of the oxide semiconductor thin film improves, and therefore the field effect mobility increases. In order to effectively exert the above action, it is necessary to make the In atomic ratio 0.30 or more. The In atomic ratio is preferably 0.31 or more, more preferably 0.35 or more, and even more preferably 0.40 or more. However, if the In atomic ratio is too large, there is a problem that the carrier density increases too much and the threshold voltage decreases, so the upper limit is set to 0.50 or less. The In atomic ratio is preferably 0.48 or less, more preferably 0.45 or less.

（Ｇａ原子数比について）
Ｇａは、酸素欠損の低減及びキャリア密度の制御に寄与する元素である。上記式（２）で示すＧａ原子数比が大きいほど、酸化物半導体薄膜の電気的安定性が向上し、キャリアの過剰発生を抑制する効果を発揮する。上記作用を更に有効に発揮させるには、Ｇａ原子数比を０．２０以上とする必要がある。上記Ｇａ原子数比は、好ましくは０．２２以上、より好ましくは０．２５以上である。但し、Ｇａ原子数比が大き過ぎると、酸化物半導体薄膜の導電性が低下して電界効果移動度が低下しやすくなる。よってＧａ原子数比は、０．３０以下とする。Ｇａ原子数比は、好ましくは０．２８以下である。 (Ga atomic ratio)
Ga is an element that contributes to reducing oxygen vacancies and controlling carrier density. The larger the Ga atomic ratio shown in the above formula (2), the more the electrical stability of the oxide semiconductor thin film is improved, and the more effective the effect of suppressing excess generation of carriers is. In order to more effectively exert the above action, it is necessary to make the Ga atomic ratio 0.20 or more. The above Ga atomic ratio is preferably 0.22 or more, more preferably 0.25 or more. However, if the Ga atomic ratio is too large, the conductivity of the oxide semiconductor thin film decreases, and the field effect mobility is likely to decrease. Therefore, the Ga atomic ratio is set to 0.30 or less. The Ga atomic ratio is preferably 0.28 or less.

（Ｓｎ原子数比について）
Ｓｎは酸エッチング耐性の向上に寄与する元素である。上記式（３）で示すＳｎ原子数比が大きいほど、酸化物半導体薄膜における無機酸エッチング液に対する耐性は向上する。上記作用を更に有効に発揮させるには、Ｓｎ原子数比は０．２５以上とする必要がある。Ｓｎ原子数比は、好ましくは０．３０以上、より好ましくは０．３１以上、更に好ましくは０．３５以上である。一方、Ｓｎ原子数比が大き過ぎると、酸化物半導体薄膜の電界効果移動度が低下すると共に、酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体薄膜自体の加工が困難になる。よってＳｎ原子数比は０．４５以下とする。Ｓｎ原子数比は、好ましくは０．４０以下、より好ましくは０．３８以下である。 (Sn atomic ratio)
Sn is an element that contributes to improving the acid etching resistance. The larger the Sn atomic ratio shown in the above formula (3), the more the resistance of the oxide semiconductor thin film to inorganic acid etching solutions is improved. In order to more effectively exert the above action, the Sn atomic ratio needs to be 0.25 or more. The Sn atomic ratio is preferably 0.30 or more, more preferably 0.31 or more, and even more preferably 0.35 or more. On the other hand, if the Sn atomic ratio is too large, the field effect mobility of the oxide semiconductor thin film decreases and the resistance to the acid etching solution increases more than necessary, making it difficult to process the oxide semiconductor thin film itself. Therefore, the Sn atomic ratio is set to 0.45 or less. The Sn atomic ratio is preferably 0.40 or less, more preferably 0.38 or less.

（酸化物半導体薄膜の成膜）
酸化物半導体薄膜は、スパッタリング法にてスパッタリングターゲットを用いて、例えばＤＣスパッタリング法またはＲＦスパッタリング法により、成膜することが好ましい。以下、スパッタリングターゲットを単に「ターゲット」ということがある。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法などの化学的成膜法によって酸化物を形成してもよい。形成された酸化物半導体薄膜は、アモルファス構造を有する。 (Deposition of oxide semiconductor thin film)
The oxide semiconductor thin film is preferably formed by a sputtering method using a sputtering target, for example, a DC sputtering method or an RF sputtering method. Hereinafter, the sputtering target may be simply referred to as a "target". By the sputtering method, a thin film having excellent in-plane uniformity of components and film thickness can be easily formed. Alternatively, an oxide may be formed by a chemical film formation method such as a coating method. The formed oxide semiconductor thin film has an amorphous structure.

スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。具体的には金属元素としてＩｎ、Ｇａ及びＳｎを含む酸化物からなり、Ｉｎ、Ｇａ及びＳｎの合計に対する各金属元素の原子数比が上記式（１）～（３）を満たすターゲットを用いることが推奨される。 As the target used in the sputtering method, it is preferable to use a target that contains the above-mentioned elements and has the same composition as the desired oxide, so that a thin film with the desired component composition can be formed with little compositional deviation. Specifically, it is recommended to use a target that is made of an oxide containing In, Ga, and Sn as metal elements, and in which the atomic ratio of each metal element to the total of In, Ga, and Sn satisfies the above formulas (1) to (3).

あるいは、組成の異なる二つのターゲットを同時放電するコンビナトリアルスパッタ法を用いても成膜してもよい。例えばＩｎ₂Ｏ₃、Ｇａ₂Ｏ₃、ＳｎＯ₂など、Ｉｎ、Ｇａ及びＳｎの各元素の酸化物ターゲット、または上記元素の少なくとも２種以上を含む混合物の酸化物ターゲットを用いることもできる。上記金属元素を含む純金属ターゲットや合金ターゲットを、単数または複数用い、雰囲気ガスとして酸素を供給しながら成膜することも挙げられる。 Alternatively, the film may be formed by a combinatorial sputtering method in which two targets with different compositions are simultaneously discharged. For example, oxide targets of In, Ga, and Sn elements, such as _In2O3 _{, Ga2O3} _, and _SnO2 , or oxide targets of a mixture containing at least two or more of the above elements may be used. A _single or multiple pure metal targets or alloy targets containing the above metal elements may be used to form the film while supplying oxygen as an atmospheric gas.

上記のターゲットは、例えば粉末焼結法によって製造することができる。 The above target can be manufactured, for example, by powder sintering.

ターゲットを用いてスパッタリング法で成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板温度、ターゲットと基板との距離であるＴ－Ｓ間距離などを適切に制御することが好ましい。具体的には、例えば、次のスパッタリング条件で成膜することが好ましい。 When forming a film by sputtering using a target, in addition to the gas pressure during film formation described above, it is preferable to appropriately control the partial pressure of oxygen, the power input to the target, the substrate temperature, and the T-S distance between the target and the substrate. Specifically, for example, it is preferable to form the film under the following sputtering conditions.

酸素添加量は、半導体として動作を示すよう、前記酸化物半導体薄膜のキャリア密度は１×１０¹⁵～１０¹⁷／ｃｍ³の範囲内となるように酸素量を添加することが好ましい。最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセスなどに応じて、適切に制御すれば良い。後記する実施形態では、添加流量比で１００×Ｏ₂／（Ａｒ＋Ｏ₂）＝４体積％とした。 The amount of oxygen added is preferably such that the oxide semiconductor thin film has a carrier density in the range of 1×10 ¹⁵ to 10 ¹⁷ /cm ³ so that the film operates as a semiconductor. The optimal amount of oxygen added can be appropriately controlled depending on the sputtering device, the composition of the target, the thin film transistor manufacturing process, etc. In the embodiment described later, the added flow rate ratio is set to 100×O ₂ /(Ar+O ₂ )=4 volume %.

成膜パワー密度は高い程良く、ＤＣまたはＲＦでおおむね２．０Ｗ／ｃｍ²以上に設定することが推奨される。ただし成膜パワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は５０Ｗ／ｃｍ²程度である。 The higher the deposition power density, the better, and it is recommended to set it to about 2.0 W/ ^cm2 or more for DC or RF. However, if the deposition power density is too high, the oxide target may crack or chip and be damaged, so the upper limit is about 50 W/ ^cm2 .

成膜時の基板温度は、おおむね室温～２００℃の範囲内に制御することが推奨される。更に酸化物半導体薄膜中の欠陥量は、成膜後の熱処理条件によっても影響を受けるため、適切に制御することが好ましい。成膜後の熱処理条件は、例えば、大気雰囲気下にて、おおむね、２５０～４００℃で１０分～３時間行うことが推奨される。上記熱処理として、例えば、後述するプレアニール処理（酸化物半導体薄膜をウェットエッチングした後のパターニング直後に行われる熱処理）が挙げられる。 It is recommended that the substrate temperature during film formation be controlled to within the range of approximately room temperature to 200°C. Furthermore, since the amount of defects in the oxide semiconductor thin film is also affected by the heat treatment conditions after film formation, it is preferable to appropriately control the temperature. The heat treatment conditions after film formation are, for example, approximately 250 to 400°C in an air atmosphere for 10 minutes to 3 hours. An example of the heat treatment is the pre-annealing treatment described below (heat treatment performed immediately after patterning after wet etching of the oxide semiconductor thin film).

酸化物半導体薄膜１４の好ましい膜厚は、おおむね、１０ｎｍ以上、更には２０ｎｍ以上とすることができ、２００ｎｍ以下、更には１００ｎｍ以下とすることができる。例えば、２０～３０ｎｍのＩｎ－Ｇａ－Ｓｎ－Ｏ膜とすることができる。 The preferred thickness of the oxide semiconductor thin film 14 is generally 10 nm or more, or even 20 nm or more, and can be 200 nm or less, or even 100 nm or less. For example, it can be an In-Ga-Sn-O film with a thickness of 20 to 30 nm.

なお、ここでは、後述の水素導入による低抵抗化処理に適した材料として、Ｉｎ、Ｇａ及びＳｎとＯとで構成される酸化物半導体薄膜について説明したが、低抵抗化処理として他の手段（レーザー照射等）を採用する場合は、酸化物半導体薄膜１４は、Ｉｎ、Ｇａ及びＳｎとＯとで構成される酸化物に限定されず、上記酸化物に他の元素を添加したり、他の金属を用いた酸化物半導体薄膜を用いてもよい。 Here, an oxide semiconductor thin film composed of In, Ga, Sn, and O has been described as a material suitable for the resistance reduction treatment by hydrogen introduction described later. However, if other means (laser irradiation, etc.) are used for the resistance reduction treatment, the oxide semiconductor thin film 14 is not limited to an oxide composed of In, Ga, Sn, and O, and other elements may be added to the above oxide, or an oxide semiconductor thin film using other metals may be used.

酸化物半導体薄膜１４を形成した後、ウェットエッチングによりパターニングを行う。パターニングの直後には、酸化物半導体薄膜の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流及び電界効果移動度が上昇し、トランジスタ性能が向上するようになる。プレアニールとして、例えば、水蒸気雰囲気または大気雰囲気にて、３５０～４００℃で３０～６０分行うことが好ましい。 After the oxide semiconductor thin film 14 is formed, it is patterned by wet etching. Immediately after patterning, it is preferable to perform a heat treatment (pre-annealing) to improve the film quality of the oxide semiconductor thin film, which increases the on-current and field effect mobility of the transistor characteristics and improves the transistor performance. Pre-annealing is preferably performed, for example, in a water vapor atmosphere or an air atmosphere at 350 to 400°C for 30 to 60 minutes.

次いで、酸化物半導体薄膜１４の上にエッチストップ層１５を形成する。エッチストップ層１５は、後の金属電極のエッチング工程等の際に、酸化物半導体薄膜１４を保護する機能がある。エッチストップ層１５の形成方法は特に限定されず、通常用いられる方法を採用することができる。また、エッチストップ層の種類も特に限定されず、汎用されているものを用いることができるが、後述の水素導入による低抵抗化処理を行う場合は、水素を透過する材料であることが望ましい。例えば１００ｎｍのＳｉＯ_x膜などが用いられる。 Next, an etch stop layer 15 is formed on the oxide semiconductor thin film 14. The etch stop layer 15 has a function of protecting the oxide semiconductor thin film 14 during a subsequent etching process of a metal electrode, etc. The method of forming the etch stop layer 15 is not particularly limited, and a commonly used method can be adopted. The type of the etch stop layer is also not particularly limited, and a commonly used one can be used, but when a resistance reduction process by hydrogen introduction is performed as described below, it is preferable that the material is permeable to hydrogen. For example, a 100 nm SiO _x film is used.

次いでソース／ドレイン電極１６（１６Ｓ，１６Ｄ）を形成する。ソース／ドレイン電極１６の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極１２と同様Ａｌ、ＭｏやＣｕなどの金属または合金を用いてもよい。ソース／ドレイン電極１６の形成方法としては、エッチストップ層１５に酸化物半導体薄膜１４に達するコンタクト孔を形成し、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成することができる。なお、この後の保護膜１７の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理（２００℃～３００℃）やＮ₂Ｏプラズマ処理を施してもよい。 Next, the source/drain electrodes 16 (16S, 16D) are formed. The type of the source/drain electrodes 16 is not particularly limited, and a commonly used one can be used. For example, metals or alloys such as Al, Mo, and Cu may be used as in the gate electrode 12. The source/drain electrodes 16 can be formed by forming contact holes in the etch stop layer 15 that reach the oxide semiconductor thin film 14, forming a metal thin film by magnetron sputtering, for example, and then patterning the metal thin film by photolithography and performing wet etching to form electrodes. Before forming the protective film 17, if necessary, a heat treatment (200° C. to 300° C.) or an N ₂ O plasma treatment may be performed to recover damage to the oxide surface.

次に、酸化物半導体薄膜１４及びエッチストップ層１５の上に保護膜１７をＣＶＤ（Chemical Vapor Deposition）法によって成膜する。例えば、１００～２００ｎｍの膜厚のＳｉＮ_x膜を含む保護膜１７を用いることが好ましい。具体的には、シリコン窒化膜、シリコン酸窒化膜などが挙げられ、これらは単独で用いても良いし、併用しても良いし、これらを積層して用いることもできる。ＳｉＮ_x膜を含む保護膜１７は、後述の酸化物半導体薄膜１４の水素導入（水素ドーピング）による低抵抗化処理の際に、水素の供給源として利用される。なお、通常のＣＶＤによる成膜を行うことにより、ＳｉＮ_x膜には十分な水素が含まれている。水素が含まれる他の材料により保護膜１７を形成してもよいが、半導体素子に一般的に使用されるシリコン窒化膜、シリコン酸窒化膜等を用いる場合は、通常の製造プロセスが採用できるので望ましい。 Next, a protective film 17 is formed on the oxide semiconductor thin film 14 and the etch stop layer 15 by a CVD (Chemical Vapor Deposition) method. For example, it is preferable to use a protective film 17 including a SiN _x film having a thickness of 100 to 200 nm. Specifically, a silicon nitride film, a silicon oxynitride film, etc. can be used alone or in combination, or these can be used in a laminated form. The protective film 17 including a SiN _x film is used as a hydrogen source when the oxide semiconductor thin film 14 is subjected to a resistance reduction process by hydrogen introduction (hydrogen doping) described later. Note that the SiN _x film contains sufficient hydrogen by performing film formation by normal CVD. The protective film 17 may be formed of other materials containing hydrogen, but it is preferable to use a silicon nitride film, a silicon oxynitride film, etc. that are generally used in semiconductor elements, because normal manufacturing processes can be adopted.

保護膜１７の形成後、２００℃以上の温度でポストアニールを行う。ポストアニールを施すことで、保護膜１７に含有される水素が、基板側と反対側から見たときにその視線上においてソース／ドレイン電極領域と重ならない酸化物半導体領域に拡散されて浅い不純物準位が形成することから、酸化物半導体領域１４０の抵抗率が低下し、導体化する。一方、基板側と反対側から見たときに、その視線上においてソース／ドレイン電極領域と重なる酸化物半導体領域１４１，１４２では、上部にソース／ドレイン電極１６の金属層が存在し水素透過が難しいことから水素の供給量が少なく、高抵抗の半導体のままである。この結果、ソース／ドレイン電極領域と重ならない酸化物半導体領域に導体化された低抵抗領域１４０が形成される。 After the protective film 17 is formed, post-annealing is performed at a temperature of 200°C or higher. By performing post-annealing, hydrogen contained in the protective film 17 is diffused into the oxide semiconductor region that does not overlap with the source/drain electrode region in the line of sight when viewed from the opposite side to the substrate side, forming a shallow impurity level, so that the resistivity of the oxide semiconductor region 140 decreases and the oxide semiconductor region 140 becomes conductive. On the other hand, in the oxide semiconductor regions 141 and 142 that overlap with the source/drain electrode region in the line of sight when viewed from the opposite side to the substrate side, the metal layer of the source/drain electrode 16 is present on the upper part, making hydrogen permeation difficult, so that the amount of hydrogen supplied is small and the oxide semiconductor region remains a high-resistance semiconductor. As a result, a low-resistance region 140 that is conductive is formed in the oxide semiconductor region that does not overlap with the source/drain electrode region.

ポストアニールの温度が２００℃未満では低抵抗領域１４０が形成されない。熱処理温度の好ましい下限は２５０℃以上であり、より好ましくは２７０℃以上である。但し、熱処理温度が高過ぎると、ソース／ドレイン電極領域が重なる酸化物半導体領域の抵抗も低減し、オフ電流が上昇してしまうため、その上限を３００℃以下とすることが好ましい。より好ましい上限は２８０℃以下である。最適なポスト―アニール温度は酸化物半導体薄膜１４、エッチストップ層１５、保護膜１７の膜厚や成膜条件に依存することから、適宜設計すればよい。更にポストアニールでは、処理時間を例えば、３０～９０分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気などが挙げられる。 If the post-annealing temperature is less than 200°C, the low resistance region 140 is not formed. The preferred lower limit of the heat treatment temperature is 250°C or more, more preferably 270°C or more. However, if the heat treatment temperature is too high, the resistance of the oxide semiconductor region where the source/drain electrode regions overlap also decreases, and the off current increases, so the upper limit is preferably 300°C or less. A more preferred upper limit is 280°C or less. The optimal post-annealing temperature depends on the film thickness and film formation conditions of the oxide semiconductor thin film 14, the etch stop layer 15, and the protective film 17, so it may be appropriately designed. Furthermore, in the post-annealing, it is preferred to control the processing time within the range of, for example, 30 to 90 minutes. The atmosphere is not particularly limited, and examples include a nitrogen atmosphere and an air atmosphere.

このように図１に示すＴＦＴは、ソース電極１６Ｓ－ドレイン電極１６Ｄ間の酸化物半導体領域１４において、ソース電極と重ならない低抵抗領域１４０と、ソース電極１６Ｓと重なるチャネル領域１、ドレイン電極１６Ｄと重なるチャネル領域２の３領域に分けることができる。ドレイン電流は３領域の各抵抗の直列抵抗に反比例する。ここで、低抵抗領域１４０の抵抗が３領域の各抵抗の直列抵抗に比べて無視できるほど小さい場合、ドレイン電流はチャネル領域１とチャネル領域２の各抵抗の直列抵抗に反比例することになる。このＴＦＴのチャネル長は実効的にチャネル領域１とチャネル領域２の長さの和であるＬｓ＋Ｌｄで表わされ、従来のエッチストップ構造のチャネル長であるＬｓ＋Ｌｇ＋Ｌｄと比べてＬｇの分だけ短くすることができる。このため、高いオン電流を得ることができる。例えば、フォトリソグラフィを用いてＴＦＴを作製する場合、最小のチャネル長はフォトリソグラフィのアライメントマージンＤａを用いて２Ｄａで表わせる。 In this way, the TFT shown in FIG. 1 can be divided into three regions in the oxide semiconductor region 14 between the source electrode 16S and the drain electrode 16D: a low resistance region 140 that does not overlap with the source electrode, a channel region 1 that overlaps with the source electrode 16S, and a channel region 2 that overlaps with the drain electrode 16D. The drain current is inversely proportional to the series resistance of each of the three regions. Here, if the resistance of the low resistance region 140 is negligibly small compared to the series resistance of each of the three regions, the drain current is inversely proportional to the series resistance of each of the resistances of the channel region 1 and the channel region 2. The channel length of this TFT is effectively expressed as Ls+Ld, which is the sum of the lengths of the channel region 1 and the channel region 2, and can be shortened by Lg compared to the channel length of the conventional etch stop structure, Ls+Lg+Ld. Therefore, a high on-current can be obtained. For example, when a TFT is fabricated using photolithography, the minimum channel length can be expressed as 2Da using the alignment margin Da of photolithography.

低抵抗化処理（水素導入）しない場合の酸化物半導体（Ｉｎ－Ｇａ－Ｓｎ－Ｏ）の抵抗率は、１０⁴Ω・ｃｍ程度である。これに対して、低抵抗化処理（水素導入）を行うと酸化物半導体の抵抗率は１／１００以下、或いは１／１０００以下となる。上記のオン電流向上の作用を有効に発揮させるには、低抵抗領域１４０の抵抗率は１.５Ω・ｃｍ以下、更に好ましくは０．１Ω・ｃｍ以下にすることが望ましい。ただし、低抵抗領域１４０の適した抵抗率はＬｓ、Ｌｇ、Ｌｄ、酸化物半導体薄膜１４の膜厚、ゲート絶縁膜１３の膜厚と容量、ＴＦＴを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、適宜設計すればよい。 The resistivity of the oxide semiconductor (In-Ga-Sn-O) without the resistance reduction treatment (hydrogen introduction) is about 10 ⁴ Ω·cm. In contrast, the resistivity of the oxide semiconductor with the resistance reduction treatment (hydrogen introduction) is 1/100 or less, or 1/1000 or less. In order to effectively exert the effect of improving the on-current, it is desirable to set the resistivity of the low-resistance region 140 to 1.5 Ω·cm or less, more preferably 0.1 Ω·cm or less. However, the suitable resistivity of the low-resistance region 140 varies depending on each condition such as Ls, Lg, Ld, the thickness of the oxide semiconductor thin film 14, the thickness and capacitance of the gate insulating film 13, the drain voltage and gate voltage applied to drive the TFT, and the like, and therefore may be appropriately designed.

図２に、本発明の画素回路で用いるＴＦＴの素子構造の例を示す。図２（ａ）は素子構造の断面図であり、図２（ｂ）はその等価回路である。基板１１上にゲート電極１２１，１２２、ゲート絶縁膜１３、酸化物半導体薄膜１４、酸化物半導体薄膜１４を保護するためのエッチストップ層１５、酸化物半導体薄膜１４に接続する電極（ソース／ドレイン電極）１６、及び保護膜１７をこの順で有している。 Figure 2 shows an example of the element structure of a TFT used in the pixel circuit of the present invention. Figure 2(a) is a cross-sectional view of the element structure, and Figure 2(b) is its equivalent circuit. On a substrate 11, there are, in this order, gate electrodes 121, 122, a gate insulating film 13, an oxide semiconductor thin film 14, an etch stop layer 15 for protecting the oxide semiconductor thin film 14, electrodes (source/drain electrodes) 16 connected to the oxide semiconductor thin film 14, and a protective film 17.

図２の素子構造は、図１のゲート電極１２をゲート電極１（Ｇ１）１２１とゲート電極２（Ｇ２）１２２の２つに分けたものである。他の構成及び製造工程は、図１のＴＦＴと同じである。このような構造とすることで、ゲート電極１（Ｇ１）１２１を有する第１のＦＥＴと、ゲート電極２（Ｇ２）１２２を有する第２のＦＥＴが形成される。第１のＦＥＴは、酸化物半導体薄膜１４のソース電極１６Ｓと接する部分と低抵抗領域１４０の間が長さＬｓのチャネル領域１となり、低抵抗領域１４０がドレイン領域（導体化していることから、実質的にドレイン電極とみなすこともできる）となる。なお、ソース領域は明確ではないが、酸化物半導体薄膜１４１は極めて薄いのでソース電極１６Ｓと接する領域をソース領域と解することができる。また、第２のＴＦＴは、酸化物半導体薄膜１４のドレイン電極１６Ｄと接する部分と低抵抗領域１４０の間が長さＬｄのチャネル領域２となり、低抵抗領域１４０がソース領域（導体化していることから、実質的にソース電極とみなすこともできる）となる。なお、ドレイン領域は明確ではないが、酸化物半導体薄膜１４２は極めて薄いのでドレイン電極１６Ｄと接する領域をドレイン領域と解することができる。すなわち、ＴＦＴ１個分の面積で、チャネル長がＬｓとＬｄの２つの短チャネルＴＦＴの機能を有する半導体デバイスの直列接続構造を形成できる。また、低抵抗領域１４０から引き出し電極ＤＳを設けることで、第１のＦＥＴと第２のＦＥＴの各電極にそれぞれ独立して電圧を印加し、制御することができる。 The element structure in FIG. 2 is obtained by dividing the gate electrode 12 in FIG. 1 into two parts, a gate electrode 1 (G1) 121 and a gate electrode 2 (G2) 122. The other configurations and manufacturing processes are the same as those of the TFT in FIG. 1. With this structure, a first FET having a gate electrode 1 (G1) 121 and a second FET having a gate electrode 2 (G2) 122 are formed. In the first FET, the part of the oxide semiconductor thin film 14 that contacts the source electrode 16S and the low resistance region 140 forms a channel region 1 with a length Ls, and the low resistance region 140 forms a drain region (which can be essentially regarded as a drain electrode since it is made into a conductor). The source region is not clear, but since the oxide semiconductor thin film 141 is extremely thin, the region that contacts the source electrode 16S can be interpreted as the source region. In addition, the second TFT has a channel region 2 of length Ld between the portion of the oxide semiconductor thin film 14 that contacts the drain electrode 16D and the low resistance region 140, and the low resistance region 140 is the source region (which can essentially be considered as the source electrode since it is conductive). The drain region is not clear, but since the oxide semiconductor thin film 142 is extremely thin, the region that contacts the drain electrode 16D can be understood as the drain region. In other words, a series connection structure of semiconductor devices having the functions of two short channel TFTs with channel lengths Ls and Ld can be formed in the area of one TFT. In addition, by providing an extraction electrode DS from the low resistance region 140, it is possible to apply and control voltages independently to each electrode of the first FET and the second FET.

図３は、本発明の第１の実施形態の画素回路である。上側に素子構造の断面図を示し、下側にその等価回路を示す。この回路構成は、図１５に示す画素回路の破線で囲まれた回路部分に対応する。 Figure 3 shows a pixel circuit according to a first embodiment of the present invention. The upper part shows a cross-sectional view of the element structure, and the lower part shows its equivalent circuit. This circuit configuration corresponds to the circuit portion surrounded by the dashed line in the pixel circuit shown in Figure 15.

半導体素子の層構造及びその製造方法は、図１、図２で説明したものと実質的に同じであるから、説明を省略する。エッチストップ層上に、酸化物半導体薄膜に接続する電極（ソース／ドレイン電極）１６１，１６２が設けられている。酸化物半導体薄膜１４の内、平面視で電極１６１，１６２と重ならない領域に、電極１６１，１６２と重なる領域よりも抵抗率の低い低抵抗領域１４０が形成されている。駆動用ＴＦＴ２０は、ゲート電極１２１、電極（ドレイン電極）１６１、酸化物半導体薄膜（チャネル領域）１４１、低抵抗領域（ソース領域又はソース電極）１４０を備える。また、Ｓ値制御用ＴＦＴ３０は、ゲート電極１２２、低抵抗領域（ドレイン領域又はドレイン電極）１４０、酸化物半導体薄膜（チャネル領域）１４２、電極（ソース電極）１６２を備える。なお、ゲート電極１２２と低抵抗領域１４０は、図示しない部分で電気的に接続（短絡）されており、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＴＦＴ３０が構成されている。また、発光素子７０は例えば有機ＥＬ素子であって、透明電極７１、ホール輸送層７２、発光層７３、電子輸送層７４、金属電極７５から構成される。発光素子７０は他の構造であってもよい。電極１６２と透明電極７１とを接続することにより、図１５に示す画素回路における駆動用ＴＦＴ２０、Ｓ値制御用ＴＦＴ３０、及び発光素子７０の直列接続構造を形成できる。これにより、従来のＴＦＴ１個分の面積で、駆動用ＴＦＴ２０のＳ値を実効的に２倍に増やすことができる。 The layer structure of the semiconductor element and its manufacturing method are substantially the same as those described in FIG. 1 and FIG. 2, so the description will be omitted. Electrodes (source/drain electrodes) 161, 162 connected to the oxide semiconductor thin film are provided on the etch stop layer. In the region of the oxide semiconductor thin film 14 that does not overlap with the electrodes 161, 162 in a planar view, a low resistance region 140 having a lower resistivity than the region overlapping with the electrodes 161, 162 is formed. The driving TFT 20 includes a gate electrode 121, an electrode (drain electrode) 161, an oxide semiconductor thin film (channel region) 141, and a low resistance region (source region or source electrode) 140. The S-value control TFT 30 includes a gate electrode 122, a low resistance region (drain region or drain electrode) 140, an oxide semiconductor thin film (channel region) 142, and an electrode (source electrode) 162. The gate electrode 122 and the low resistance region 140 are electrically connected (shorted) at a portion not shown, and the TFT 30 is configured with the gate electrode and the drain (drain region or drain electrode) shorted. The light emitting element 70 is, for example, an organic EL element, and is configured with a transparent electrode 71, a hole transport layer 72, a light emitting layer 73, an electron transport layer 74, and a metal electrode 75. The light emitting element 70 may have another structure. By connecting the electrode 162 and the transparent electrode 71, a series connection structure of the driving TFT 20, the S value control TFT 30, and the light emitting element 70 in the pixel circuit shown in FIG. 15 can be formed. This effectively doubles the S value of the driving TFT 20 with an area equivalent to one conventional TFT.

図４は、Ｓ値制御用ＴＦＴを２つ加えた画素回路の例である。各画素は、選択用ＴＦＴ１０、駆動用ＴＦＴ２０、Ｓ値制御用ＴＦＴ３０、Ｓ値制御用ＴＦＴ４０、保持容量６０、発光素子７０を備え、信号線１、走査線２、電源線３により制御される。この画素が、縦・横二次元的に多数配置され、ディスプレイ（画素アレイ）を構成する。駆動用ＴＦＴ２０のソース電極側に、ゲート電極とドレイン電極を短絡したＴＦＴ（Ｓ値制御用ＴＦＴ）３０，４０を直列に接続することで、駆動用ＴＦＴ２０のＳ値を図１５よりも更に大きくすることができる。これにより、駆動用ＴＦＴ２０のしきい値電圧にバラツキがある場合にも、表示ムラを小さくすることができる。 Figure 4 shows an example of a pixel circuit with two additional S-value control TFTs. Each pixel includes a selection TFT 10, a driving TFT 20, an S-value control TFT 30, an S-value control TFT 40, a storage capacitor 60, and a light-emitting element 70, and is controlled by a signal line 1, a scanning line 2, and a power supply line 3. A large number of these pixels are arranged two-dimensionally vertically and horizontally to form a display (pixel array). By connecting TFTs (S-value control TFTs) 30 and 40 with their gate electrodes and drain electrodes shorted in series to the source electrode side of the driving TFT 20, the S-value of the driving TFT 20 can be made even larger than that shown in Figure 15. This makes it possible to reduce display unevenness even when there is variation in the threshold voltage of the driving TFT 20.

図５は、本発明の第２の実施形態の画素回路である。上側に素子構造の断面図を示し、下側にその等価回路を示す。この回路構成は、図４に示す画素回路の破線で囲まれた回路部分に対応する。 Figure 5 shows a pixel circuit according to a second embodiment of the present invention. The upper part shows a cross-sectional view of the element structure, and the lower part shows its equivalent circuit. This circuit configuration corresponds to the circuit portion surrounded by the dashed line in the pixel circuit shown in Figure 4.

半導体素子の層構造及びその製造方法は、図１、図２で説明したものと実質的に同じであるから、説明を省略する。エッチストップ層上に、酸化物半導体薄膜に接続する電極（ソース／ドレイン電極）１６１，１６２が設けられている。酸化物半導体薄膜１４の内、平面視で電極１６１，１６２と重ならない領域に、電極１６１，１６２と重なる領域よりも抵抗率の低い低抵抗領域１４０１，１４０２が形成されている。駆動用ＴＦＴ２０は、ゲート電極１２１、低抵抗領域（ドレイン領域又はドレイン電極）１４０１、酸化物半導体薄膜（チャネル領域）１４１、電極（ソース電極）１６１を備える。また、Ｓ値制御用ＴＦＴ３０は、ゲート電極１２２、電極（ドレイン電極）１６１、酸化物半導体薄膜（チャネル領域）１４２、低抵抗領域（ソース領域又はソース電極）１４０２を備える。ゲート電極１２２と電極（ドレイン電極）１６１は接続されている。また、Ｓ値制御用ＴＦＴ４０は、ゲート電極１２３、低抵抗領域（ドレイン領域又はドレイン電極）１４０２、酸化物半導体薄膜（チャネル領域）１４３、電極（ソース電極）１６２を備える。なお、ゲート電極１２３と低抵抗領域１４０２は、図示しない部分で電気的に接続（短絡）されており、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＴＦＴが構成されている。また、発光素子７０は例えば有機ＥＬ素子であって、透明電極７１、ホール輸送層７２、発光層７３、電子輸送層７４、金属電極７５から構成される。発光素子７０は他の構造であってもよい。電極１６２と透明電極７１とを接続することにより、図４に示す画素回路における駆動用ＴＦＴ２０、２つのＳ値制御用ＴＦＴ３０，４０、及び発光素子７０の直列接続構造を形成できる。これにより、従来のＴＦＴ１．５個分の面積で、駆動用ＴＦＴ２０のＳ値を実効的に３倍に増やすことができる。 The layer structure of the semiconductor element and the manufacturing method thereof are substantially the same as those described in FIG. 1 and FIG. 2, and therefore the description will be omitted. Electrodes (source/drain electrodes) 161, 162 connected to the oxide semiconductor thin film are provided on the etch stop layer. In the region of the oxide semiconductor thin film 14 that does not overlap with the electrodes 161, 162 in a plan view, low resistance regions 1401, 1402 having a lower resistivity than the region overlapping with the electrodes 161, 162 are formed. The driving TFT 20 includes a gate electrode 121, a low resistance region (drain region or drain electrode) 1401, an oxide semiconductor thin film (channel region) 141, and an electrode (source electrode) 161. The S-value control TFT 30 includes a gate electrode 122, an electrode (drain electrode) 161, an oxide semiconductor thin film (channel region) 142, and a low resistance region (source region or source electrode) 1402. The gate electrode 122 and the electrode (drain electrode) 161 are connected. The S-value control TFT 40 includes a gate electrode 123, a low resistance region (drain region or drain electrode) 1402, an oxide semiconductor thin film (channel region) 143, and an electrode (source electrode) 162. The gate electrode 123 and the low resistance region 1402 are electrically connected (shorted) at a portion not shown, and a TFT is configured in which the gate electrode and the drain (drain region or drain electrode) are shorted. The light-emitting element 70 is, for example, an organic EL element, and is composed of a transparent electrode 71, a hole transport layer 72, a light-emitting layer 73, an electron transport layer 74, and a metal electrode 75. The light-emitting element 70 may have another structure. By connecting the electrode 162 and the transparent electrode 71, a series connection structure of the driving TFT 20, the two S-value control TFTs 30 and 40, and the light-emitting element 70 in the pixel circuit shown in FIG. 4 can be formed. This makes it possible to effectively increase the S-value of the driving TFT 20 by three times with an area equivalent to 1.5 conventional TFTs.

図５から明らかなように、本発明の画素回路においては、隣接する薄膜トランジスタ（駆動用ＴＦＴ及びＳ値制御用ＴＦＴ）が、低抵抗領域又は電極（ソース／ドレイン電極）を共有することにより、一層の画素回路の小型化を実現できる。 As is clear from FIG. 5, in the pixel circuit of the present invention, adjacent thin film transistors (drive TFT and S-value control TFT) share a low resistance region or electrodes (source/drain electrodes), thereby achieving further miniaturization of the pixel circuit.

図６は、Ｓ値制御用ＴＦＴを３つ加えた画素回路の例である。各画素は、選択用ＴＦＴ１０、駆動用ＴＦＴ２０、Ｓ値制御用ＴＦＴ３０、Ｓ値制御用ＴＦＴ４０、Ｓ値制御用ＴＦＴ５０、保持容量６０、発光素子７０を備え、信号線１、走査線２、電源線３により制御される。この画素が、縦・横二次元的に多数配置され、ディスプレイ（画素アレイ）を構成する。駆動用ＴＦＴ２０のソース電極側に、ゲート電極とドレイン電極を短絡したＴＦＴ（Ｓ値制御用ＴＦＴ）３０，４０，５０を直列に接続することで、駆動用ＴＦＴ２０のＳ値を図４よりも更に大きくすることができる。これにより、駆動用ＴＦＴ２０のしきい値電圧にバラツキがある場合にも、表示ムラを小さくすることができる。 Figure 6 shows an example of a pixel circuit with three additional S-value control TFTs. Each pixel includes a selection TFT 10, a driving TFT 20, an S-value control TFT 30, an S-value control TFT 40, an S-value control TFT 50, a storage capacitor 60, and a light-emitting element 70, and is controlled by a signal line 1, a scanning line 2, and a power supply line 3. A large number of these pixels are arranged two-dimensionally vertically and horizontally to form a display (pixel array). By connecting TFTs (S-value control TFTs) 30, 40, and 50 with their gate electrodes and drain electrodes shorted in series to the source electrode side of the driving TFT 20, the S-value of the driving TFT 20 can be made even larger than that shown in Figure 4. This makes it possible to reduce display unevenness even when there is variation in the threshold voltage of the driving TFT 20.

図７は、本発明の第３の実施形態の画素回路である。上側に素子構造の断面図を示し、下側にその等価回路を示す。この回路構成は、図６に示す画素回路の破線で囲まれた回路部分に対応する。 Figure 7 shows a pixel circuit according to a third embodiment of the present invention. The upper part shows a cross-sectional view of the element structure, and the lower part shows its equivalent circuit. This circuit configuration corresponds to the circuit portion surrounded by the dashed line in the pixel circuit shown in Figure 6.

半導体素子の層構造及びその製造方法は、図１、図２で説明したものと実質的に同じであるから、説明を省略する。エッチストップ層上に、酸化物半導体薄膜に接続する電極（ソース／ドレイン電極）１６１，１６２，１６３が設けられている。酸化物半導体薄膜１４の内、平面視で電極１６１，１６２，１６３と重ならない領域に、電極１６１，１６２，１６３と重なる領域よりも抵抗率の低い低抵抗領域１４０１，１４０２が形成されている。駆動用ＴＦＴ２０は、ゲート電極１２１、電極（ドレイン電極）１６１、酸化物半導体薄膜（チャネル領域）１４１、低抵抗領域（ソース領域又はソース電極）１４０１を備える。また、Ｓ値制御用ＴＦＴ３０は、ゲート電極１２２、低抵抗領域（ドレイン領域又はドレイン電極）１４０１、酸化物半導体薄膜（チャネル領域）１４２、電極（ソース電極）１６２を備える。なお、ゲート電極１２２と低抵抗領域１４０１は、図示しない部分で電気的に接続（短絡）されており、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＴＦＴ３０が構成されている。また、Ｓ値制御用ＴＦＴ４０は、ゲート電極１２３、電極（ドレイン電極）１６２、酸化物半導体薄膜（チャネル領域）１４３、低抵抗領域（ソース領域又はソース電極）１４０２を備える。ゲート電極１２３と電極（ドレイン電極）１６２は接続されている。また、Ｓ値制御用ＴＦＴ５０は、ゲート電極１２４、低抵抗領域（ドレイン領域又はドレイン電極）１４０２、酸化物半導体薄膜（チャネル領域）１４４、電極（ソース電極）１６３を備える。なお、ゲート電極１２４と低抵抗領域１４０２は、図示しない部分で電気的に接続（短絡）されており、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＴＦＴ５０が構成されている。また、発光素子７０は例えば有機ＥＬ素子であって、透明電極７１、ホール輸送層７２、発光層７３、電子輸送層７４、金属電極７５から構成される。なお、発光素子７０の構造はこれに限定されるものではない。電極１６３と透明電極７１とを接続することにより、図６に示す画素回路における駆動用ＴＦＴ２０、３つのＳ値制御用ＴＦＴ３０，４０，５０、及び発光素子７０の直列接続構造を形成できる。これにより、従来のＴＦＴ２個分の面積で、駆動用ＴＦＴ２０のＳ値を実効的に４倍に増やすことができる。 The layer structure of the semiconductor element and its manufacturing method are substantially the same as those described in FIG. 1 and FIG. 2, so the description will be omitted. Electrodes (source/drain electrodes) 161, 162, 163 connected to the oxide semiconductor thin film are provided on the etch stop layer. In the region of the oxide semiconductor thin film 14 that does not overlap with the electrodes 161, 162, 163 in a plan view, low resistance regions 1401, 1402 having a lower resistivity than the region overlapping with the electrodes 161, 162, 163 are formed. The driving TFT 20 includes a gate electrode 121, an electrode (drain electrode) 161, an oxide semiconductor thin film (channel region) 141, and a low resistance region (source region or source electrode) 1401. The S-value control TFT 30 includes a gate electrode 122, a low resistance region (drain region or drain electrode) 1401, an oxide semiconductor thin film (channel region) 142, and an electrode (source electrode) 162. The gate electrode 122 and the low resistance region 1401 are electrically connected (shorted) at a portion not shown, and the TFT 30 is configured with the gate electrode and the drain (drain region or drain electrode) shorted. The S-value control TFT 40 includes a gate electrode 123, an electrode (drain electrode) 162, an oxide semiconductor thin film (channel region) 143, and a low resistance region (source region or source electrode) 1402. The gate electrode 123 and the electrode (drain electrode) 162 are connected. The S-value control TFT 50 includes a gate electrode 124, a low resistance region (drain region or drain electrode) 1402, an oxide semiconductor thin film (channel region) 144, and an electrode (source electrode) 163. The gate electrode 124 and the low resistance region 1402 are electrically connected (shorted) at a portion not shown, and the TFT 50 is configured with the gate electrode and the drain (drain region or drain electrode) shorted. Furthermore, the light-emitting element 70 is, for example, an organic EL element, and is composed of a transparent electrode 71, a hole transport layer 72, a light-emitting layer 73, an electron transport layer 74, and a metal electrode 75. The structure of the light-emitting element 70 is not limited to this. By connecting the electrode 163 and the transparent electrode 71, a series connection structure of the driving TFT 20, the three S-value control TFTs 30, 40, and 50, and the light-emitting element 70 in the pixel circuit shown in FIG. 6 can be formed. This makes it possible to effectively increase the S-value of the driving TFT 20 by four times with an area equivalent to two conventional TFTs.

図８に、本発明の画素回路における駆動用ＴＦＴのスイッチング特性を示す。横軸は保持容量６０の電圧（駆動用ＴＦＴのゲートとＴＦＴの直列接続構造のソース間にかかる電圧）であり、縦軸は駆動用ＴＦＴのドレイン電流である。駆動用ＴＦＴのみの場合と比較して、駆動用ＴＦＴにダイオード接続したＴＦＴ（Ｓ値制御用ＴＦＴ）を直列に接続することで（接続個数を増やすほど）、実効的にＳ値を大きくできる。なお、数値はＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーション結果である。この結果、駆動用ＴＦＴにしきい値電圧のバラツキがあっても、バラツキの影響を緩和でき、それにより表示ムラを低減できる。 Figure 8 shows the switching characteristics of the driving TFT in the pixel circuit of the present invention. The horizontal axis is the voltage of the storage capacitor 60 (the voltage applied between the gate of the driving TFT and the source of the series-connected TFT structure), and the vertical axis is the drain current of the driving TFT. Compared to the case of only the driving TFT, the S value can be effectively increased by connecting a diode-connected TFT (S-value control TFT) in series with the driving TFT (the more connections there are), compared to the case of only the driving TFT. The numerical values are the results of a simulation using SPICE (Simulation Program with Integrated Circuit Emphasis). As a result, even if there is variation in the threshold voltage of the driving TFT, the effect of the variation can be mitigated, thereby reducing display unevenness.

これまで、各実施形態では、画素回路の構成と機能について説明したが、本発明はこれに限らず、駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタと発光素子を備える画素回路の製造方法として構成されてもよい。すなわち、各図で説明した製造工程に基づいて、基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、酸化物半導体薄膜を保護するためのエッチストップ層、酸化物半導体薄膜に接続する電極、及び保護膜をこの順で形成する。次いで、酸化物半導体薄膜の内、平面視で電極と重ならない領域を、電極と重なる領域よりも抵抗率の低い低抵抗領域とする低抵抗化処理を行い、低抵抗領域をドレイン領域又はソース領域とし、酸化物半導体薄膜の電極が重なる領域をチャネル領域とし、電極をソース電極又はドレイン電極として構成される薄膜トランジスタを複数形成する。そして、薄膜トランジスタの一つを駆動用薄膜トランジスタとし、他の前記薄膜トランジスタのそれぞれのゲート電極とドレインを短絡してＳ値制御用薄膜トランジスタとし、駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタを直列に発光素子と接続する、画素回路の製造方法として構成されても良い。 Although the configuration and function of the pixel circuit have been described in each embodiment, the present invention is not limited thereto, and may be configured as a manufacturing method of a pixel circuit including a driving thin film transistor, an S-value control thin film transistor, and a light-emitting element. That is, based on the manufacturing process described in each figure, a gate electrode, a gate insulating film, an oxide semiconductor thin film, an etch stop layer for protecting the oxide semiconductor thin film, an electrode connected to the oxide semiconductor thin film, and a protective film are formed in this order on a substrate. Next, a low-resistance process is performed to make a region of the oxide semiconductor thin film that does not overlap with the electrode in a planar view into a low-resistance region having a lower resistivity than the region overlapping with the electrode, and a plurality of thin film transistors are formed in which the low-resistance region is a drain region or a source region, the region of the oxide semiconductor thin film where the electrode overlaps is a channel region, and the electrode is a source electrode or a drain electrode. Then, one of the thin film transistors is a driving thin film transistor, and the gate electrodes and drains of the other thin film transistors are short-circuited to form S-value control thin film transistors, and the driving thin film transistor and the S-value control thin film transistor are connected in series to a light-emitting element.

なお、低抵抗化処理としては、酸化物半導体薄膜を少なくともＩｎ、Ｇａ、Ｓｎ、及びＯを含む酸化物半導体薄膜とし、保護膜をＳｉＮｘを含む膜とし、ポストアニールにより保護膜から酸化物半導体薄膜に水素を拡散させて低抵抗領域を形成する方法を用いることができる。 As a method for reducing resistance, the oxide semiconductor thin film may contain at least In, Ga, Sn, and O, the protective film may contain SiNx, and hydrogen may be diffused from the protective film into the oxide semiconductor thin film by post-annealing to form a low-resistance region.

図９は、低抵抗領域とゲート電極の接続方法の一例である。保護膜１７の上にゲート電極１２２と低抵抗領域１４０とを接続する金属電極１２５を形成している。他の構造は図１、図２で説明したものと実質的に同じであるから、説明を省略する。この金属電極１２５は、通常の電極・配線の形成方法により形成できる。これにより、ゲート電極とドレイン電極を短絡したＳ値制御用ＴＦＴが構成される。 Figure 9 shows an example of a method for connecting a low resistance region and a gate electrode. A metal electrode 125 is formed on the protective film 17 to connect the gate electrode 122 and the low resistance region 140. The rest of the structure is essentially the same as that described in Figures 1 and 2, so a description is omitted. This metal electrode 125 can be formed by a normal electrode/wiring formation method. This forms an S-value control TFT in which the gate electrode and drain electrode are shorted.

図１０は、低抵抗領域とゲート電極の接続方法の別の例である。ゲート絶縁膜１３を貫いて、低抵抗領域１４０の一部が、ゲート電極１２２と低抵抗領域１４０とを接続する配線領域１４０３となっている。他の構造は図１、図２で説明したものと実質的に同じであるから、説明を省略する。この配線領域１４０３は、例えば、予めゲート絶縁膜１３の一部にゲート電極１２２に達する貫通孔を形成し、次いで、貫通孔を埋めてゲート絶縁膜１３上に酸化物半導体薄膜を形成する。その後、酸化物半導体薄膜の低抵抗化処理により低抵抗領域１４０を形成するのと同時に、低抵抗の配線領域１４０３を形成することができる。この低抵抗化処理は、水素の導入による低抵抗化であっても、後述のレーザー照射による低抵抗化であってもよい。これにより、接続配線の面積を必要とせずに、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＳ値制御用ＴＦＴが構成される。 10 shows another example of a method for connecting the low resistance region and the gate electrode. A part of the low resistance region 140 penetrates the gate insulating film 13 and becomes a wiring region 1403 that connects the gate electrode 122 and the low resistance region 140. The other structures are substantially the same as those described in FIG. 1 and FIG. 2, so the description is omitted. For example, the wiring region 1403 is formed by forming a through hole in a part of the gate insulating film 13 in advance that reaches the gate electrode 122, and then filling the through hole to form an oxide semiconductor thin film on the gate insulating film 13. Thereafter, the low resistance wiring region 140 can be formed at the same time as forming the low resistance region 140 by a resistance reduction process of the oxide semiconductor thin film. This resistance reduction process may be a resistance reduction process by introducing hydrogen or a resistance reduction process by laser irradiation, which will be described later. This results in an S value control TFT in which the gate electrode and the drain (drain region or drain electrode) are short-circuited without requiring an area for a connection wiring.

次に、ＴＦＴの製造方法、特に、低抵抗領域を形成する他の方法について説明する。 Next, we will explain the manufacturing method of TFTs, in particular, other methods for forming low resistance regions.

図１１は、ＴＦＴの素子構造と製造方法の別の例である。この構造に基づいて低抵抗領域の形成方法を説明する。本実施形態では、保護膜１７を上層ＳｉＮ_x、下層ＳｉＯ_xとした積層構造とする。 11 shows another example of a TFT element structure and a manufacturing method thereof. A method of forming a low resistance region will be described based on this structure. In this embodiment, the protective film 17 has a laminated structure with an upper layer of SiN _x and a lower layer of SiO _x .

まず、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体薄膜１４、エッチストップ層１５、ソース／ドレイン電極１６（１６Ｓ，１６Ｄ）を形成する。ここまでの工程は図１と同じであり、電極材料及び絶縁膜材料は、図１で説明した材料と同じであってよく、例えば、エッチストップ層１５として、１００ｎｍのＳｉＯ_x膜を用いる。また、酸化物半導体薄膜１４は、前述したＩｎ－Ｇａ－Ｓｎ―Ｏからなる酸化物半導体望ましい。 First, a gate electrode 12, a gate insulating film 13, an oxide semiconductor thin film 14, an etch stop layer 15, and source/drain electrodes 16 (16S, 16D) are formed on a substrate 11. The process up to this point is the same as that in Fig. 1, and the electrode material and the insulating film material may be the same as those described in Fig. 1. For example, a 100 nm _SiOx film is used as the etch stop layer 15. The oxide semiconductor thin film 14 is preferably an oxide semiconductor made of the above-mentioned In-Ga-Sn-O.

次に、保護膜１７を、例えば、ＳｉＯ_x膜１７１とＳｉＮ_x膜１７２との２層構造として形成する。ＳｉＯ_x膜１７１及びＳｉＮ_x膜１７２は、通常の製法（例えば、ＣＶＤ法）で形成することができる。例えば、ＳｉＯ_x膜１７１の厚さを１００ｎｍとし、ＳｉＮ_x膜１７２の厚さを１５０ｎｍとして、熱処理を行うと、ＳｉＮ_x膜１７２から放出された水素が、ＳｉＯ_x膜１７１とエッチストップ層のＳｉＯ_x膜１５を介して酸化物半導体薄膜１４に拡散し、低抵抗領域１４０を形成する。ただし、ソース／ドレイン電極１６で覆われた領域は、水素が透過しないため、酸化物半導体薄膜１４に変化はなく、例えば、１０⁴Ωｃｍ程度の抵抗値のままで、チャネル領域として機能する。 Next, the protective film 17 is formed, for example, as a two-layer structure of a SiO _x film 171 and a SiN _x film 172. The SiO _x film 171 and the SiN _x film 172 can be formed by a normal manufacturing method (for example, a CVD method). For example, when the SiO _x film 171 has a thickness of 100 nm and the SiN _x film 172 has a thickness of 150 nm and a heat treatment is performed, hydrogen released from the SiN _x film 172 diffuses into the oxide semiconductor thin film 14 via the SiO _x film 171 and the SiO _x film 15 of the etch stop layer, forming a low resistance region 140. However, since hydrogen does not permeate the region covered with the source/drain electrodes 16, there is no change in the oxide semiconductor thin film 14, and the resistance value remains at, for example, about 10 ⁴ Ωcm, and the region functions as a channel region.

このように、ＳｉＮ_x膜を含む積層構造の保護膜を形成し、熱処理することにより、低抵抗領域を形成することができる。 In this manner, a low resistance region can be formed by forming a protective film of a laminated structure including a _SiNx film and performing a heat treatment.

図１２は、ＴＦＴの素子構造と製造方法の更に別の例である。この構造に基づいて低抵抗領域の形成方法を説明する。本実施形態では、レーザー照射により酸化物半導体薄膜１４の低抵抗化処理を行う。レーザー照射により低抵抗化を行う場合は、酸化物半導体薄膜１４は、Ｉｎ－Ｇａ－Ｓｎ―Ｏ膜以外の任意の組成の酸化物半導体薄膜を用いることができる。ソース／ドレイン電極側から、エキシマレーザー等を用いてレーザー照射することで、ソース／ドレイン電極と位置合わせされた低抵抗領域１４０を形成することができる。レーザー照射により、酸化物半導体薄膜１４の金属イオンと酸素イオンの結合が切断され、酸化物半導体内に酸素欠損が形成されると同時に自由電子が発生し、キャリア密度が高くなる。これによって、酸化物半導体薄膜のレーザー照射領域の抵抗が低減する。 Figure 12 shows yet another example of the element structure and manufacturing method of a TFT. A method for forming a low-resistance region will be described based on this structure. In this embodiment, a process for reducing the resistance of the oxide semiconductor thin film 14 is performed by laser irradiation. When reducing the resistance by laser irradiation, the oxide semiconductor thin film 14 can be an oxide semiconductor thin film of any composition other than an In-Ga-Sn-O film. By irradiating the source/drain electrode side with a laser using an excimer laser or the like, a low-resistance region 140 aligned with the source/drain electrode can be formed. The laser irradiation breaks the bonds between the metal ions and oxygen ions of the oxide semiconductor thin film 14, forming oxygen vacancies in the oxide semiconductor, and at the same time generating free electrons, increasing the carrier density. This reduces the resistance of the laser-irradiated region of the oxide semiconductor thin film.

すなわち、低抵抗領域を、酸化物半導体内に酸素欠損が形成され、キャリア密度が高くなった領域として構成することができる。また、低抵抗化処理としては、任意の酸化物半導体薄膜に対し、基板の反対側から酸化物半導体薄膜にレーザー光を照射し、平面視で電極と重ならない領域に低抵抗領域を形成する方法を用いることができる。 That is, the low-resistance region can be configured as a region in which oxygen vacancies are formed in the oxide semiconductor and the carrier density is increased. In addition, a method of irradiating any oxide semiconductor thin film with laser light from the opposite side of the substrate to form a low-resistance region in a region that does not overlap with an electrode in a planar view can be used as the low-resistance process.

まず、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体薄膜１４、エッチストップ層１５、ソース／ドレイン電極１６（１６Ｓ，１６Ｄ）を形成する。電極材料及び絶縁膜材料は、図１で説明した材料と同じであってよく、その製造工程も同じでよい。また、酸化物半導体薄膜１４は、前述したＩｎ－Ｇａ－Ｓｎ―Ｏからなる酸化物半導体の他に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ，Ｉｎ－Ｓｎ－Ｚｎ－Ｏ，Ｉｎ－Ｇａ－Ｏ，Ｉｎ－Ｗ－Ｚｎ－Ｏ，Ｉｎ－Ｗ－Ｏ等の他の酸化物半導体材料を用いることができる。 First, a gate electrode 12, a gate insulating film 13, an oxide semiconductor thin film 14, an etch stop layer 15, and source/drain electrodes 16 (16S, 16D) are formed on a substrate 11. The electrode material and the insulating film material may be the same as those described in FIG. 1, and the manufacturing process may also be the same. In addition to the oxide semiconductor made of In-Ga-Sn-O described above, other oxide semiconductor materials such as In-Ga-Zn-O, In-Sn-Zn-O, In-Ga-O, In-W-Zn-O, and In-W-O may be used for the oxide semiconductor thin film 14.

次に、保護膜１７として、例えば、ＳｉＯ_x膜１７を形成し、その後、表面からレーザー光を照射する。保護膜１７とエッチストップ層１５のＳｉＯ_x膜は、レーザー光の透過性が高く、レーザー光は酸化物半導体薄膜１４に吸収されて、低抵抗領域１４０を形成する。ただし、ソース／ドレイン電極１６で覆われた領域は、レーザー光が透過しないため、酸化物半導体薄膜１４に変化はなく、例えば、１０⁴Ωｃｍ程度の抵抗値のままで、チャネル領域として機能する。 Next, for example, a SiO _x film 17 is formed as the protective film 17, and then laser light is irradiated from the surface. The protective film 17 and the SiO _x film of the etch stop layer 15 have high laser light transmittance, and the laser light is absorbed by the oxide semiconductor thin film 14 to form a low resistance region 140. However, the region covered with the source/drain electrodes 16 is not transmitted by the laser light, so there is no change in the oxide semiconductor thin film 14, and it functions as a channel region with a resistance value of, for example, about 10 ⁴ Ωcm.

したがって、レーザー照射によっても、酸化物半導体薄膜領域の内、平面視で（すなわち、基板側と反対側から見たときに、その視線上において）、ソース／ドレイン電極と重ならない領域を、ソース／ドレイン領域と重なる領域よりも、抵抗率の低い低抵抗領域として構成することで、チャネル長を短くした小面積のＴＦＴを実現できる。 Therefore, even with laser irradiation, the regions of the oxide semiconductor thin film region that do not overlap with the source/drain electrodes in a plan view (i.e., in the line of sight when viewed from the opposite side to the substrate) can be configured as low-resistance regions with lower resistivity than the regions that overlap with the source/drain regions, thereby realizing a small-area TFT with a shorter channel length.

レーザー照射による低抵抗化処理は、保護膜に、ＳｉＮ_xを使う必要がなく、例えば、塗布成膜可能な絶縁膜等も使用でき、作製プロセスを簡単にすることも可能である。また、使える酸化物半導体材料の制約がないため、作製プロセス及び材料の自由度が増すという利点がある。 The resistance reducing treatment by laser irradiation does not require the use of _SiNx as a protective film, and for example, an insulating film that can be formed by coating can be used, and the manufacturing process can be simplified. In addition, there is an advantage that there is no restriction on the oxide semiconductor material that can be used, which increases the freedom of the manufacturing process and materials.

図１１、図１２で説明した方法により作成された薄膜トランジスタを、図３、図５、図７の画素回路に用いることができる。 Thin-film transistors made using the methods described in Figures 11 and 12 can be used in the pixel circuits of Figures 3, 5, and 7.

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。 The above-described embodiments have been described as representative examples, but it will be apparent to those skilled in the art that many modifications and substitutions can be made within the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the above-described embodiments, and various modifications and changes are possible without departing from the scope of the claims.

１信号線
２走査線
３電源線
１０選択用ＴＦＴ
１１基板
１２ゲート電極
１３ゲート絶縁膜
１４酸化物半導体薄膜
１４０低抵抗領域
１４１，１４２チャネル領域
１５エッチストップ層
１６電極（ソース／ドレイン電極）
１７保護膜
２０駆動用ＴＦＴ
３０～５０Ｓ値制御用ＴＦＴ
６０保持容量
７０発光素子

1 signal line 2 scanning line 3 power line 10 selection TFT
11: Substrate 12: Gate electrode 13: Gate insulating film 14: Oxide semiconductor thin film 140: Low resistance region 141, 142: Channel region 15: Etch stop layer 16: Electrode (source/drain electrode)
17 Protective film 20 Driving TFT
30 to 50 S value control TFT
60 Storage capacitor 70 Light emitting element

Claims

In a pixel circuit including a driving thin film transistor, an S value control thin film transistor, and a light emitting element,
a gate electrode, a gate insulating film, an oxide semiconductor thin film, an etch stop layer for protecting the oxide semiconductor thin film, an electrode connected to the oxide semiconductor thin film, and a protective film, in this order, on a substrate, a region of the oxide semiconductor thin film that does not overlap with the electrode in a planar view is a low-resistance region having a lower resistivity than a region overlapping with the electrode, the low-resistance region being a drain region or a source region, a region of the oxide semiconductor thin film that overlaps with the electrode and the etch stop layer being a channel region, and the electrode being a source electrode or a drain electrode;
a pixel circuit comprising: one of the thin film transistors being the driving thin film transistor; and another of the thin film transistors being configured as the S-value control thin film transistor by shorting a gate electrode and a drain thereof; and the driving thin film transistor and the S-value control thin film transistor being connected in series to a light emitting element.

2. The pixel circuit of claim 1,
The pixel circuit according to claim 1, wherein adjacent thin film transistors share the low resistance region or the electrode.

3. The pixel circuit according to claim 1,
The pixel circuit according to claim 1, wherein the oxide semiconductor thin film is an oxide semiconductor containing at least In, Ga, Sn, and O, and the protective film contains SiN _x .

4. The pixel circuit according to claim 3,
The pixel circuit is characterized in that the oxide semiconductor thin film has an amorphous structure in which the atomic ratio of each metal element to the total of In, Ga, and Sn contained in the oxide semiconductor satisfies all of the following formulas (1) to (3):
0.30≦In/(In+Ga+Sn)≦0.50 (1)
0.20≦Ga/(In+Ga+Sn)≦0.30 (2)
0.25≦Sn/(In+Ga+Sn)≦0.45 (3)

3. The pixel circuit according to claim 1,
The pixel circuit according to claim 1, wherein the low-resistance region is a region in an oxide semiconductor in which oxygen vacancies are formed and carrier density is increased.

6. A pixel circuit according to claim 1,
a pixel circuit including a wiring region that connects the gate electrode and the low resistance region to each other, the wiring region being a part of the low resistance region, and shorting the gate electrode and the drain;

A method for manufacturing a pixel circuit including a driving thin film transistor, an S-value control thin film transistor, and a light emitting device, comprising the steps of:
forming a gate electrode, a gate insulating film, an oxide semiconductor thin film, an etch stop layer for protecting the oxide semiconductor thin film, an electrode connected to the oxide semiconductor thin film, and a protective film on a substrate in this order;
performing a resistance reduction process on a region of the oxide semiconductor thin film that does not overlap with the electrode in a planar view to form a low-resistance region having a lower resistivity than a region overlapping with the electrode, and forming a plurality of thin film transistors each configured as a drain region or a source region, a region of the oxide semiconductor thin film that overlaps with the electrode and the etch stop layer to form a channel region, and the electrode serving as a source electrode or a drain electrode;
a gate electrode and a drain of each of the other thin film transistors are short-circuited to form the S-value control thin film transistor, and the driving thin film transistor and the S-value control thin film transistor are connected in series to a light-emitting element.

8. The method of claim 7, further comprising the steps of:
the oxide semiconductor thin film is an oxide semiconductor thin film containing at least In, Ga, Sn, and O, the protective film is a film containing _SiNx , and the low resistance treatment is performed by diffusing hydrogen from the protective film into the oxide semiconductor thin film by post-annealing to form the low resistance region.

8. The method of claim 7, further comprising the steps of:
The method for manufacturing a pixel circuit, wherein the low resistance treatment is performed by irradiating the oxide semiconductor thin film with laser light from the opposite side of the substrate to form the low resistance region in a region that does not overlap with the electrode in a planar view.