JP6848317B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造と、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造と、の２種類のＭＯＳゲート構造が広く知られている。
トレンチゲート構造では、チャネルが基板おもて面に垂直に形成されるため、チャネルが基板おもて面に平行に形成されるプレーナゲート構造よりもセル幅を縮小することができ、単位面積当たりのセル密度を増やすことができる。このため、一般的に、ＭＯＳＦＥＴでは、トレンチゲート構造とすることで、単位面積当たりの電流密度を増やすことができ、大電流化の要望に応じることが容易となる。
また、炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、バンドギャップが３倍程度広く、絶縁破壊電界強度が１桁近く大きい、および、電子の飽和ドリフト速度が大きい、という優れた物性を有する。このため、シリコンを用いた半導体装置の性能を超える半導体装置を作製（製造）するには、炭化珪素等の、シリコンよりもバンドギャップが広い半導体（以下、ワイドギャップ半導体とする）を用いることが有効である。
炭化珪素を用いたトレンチゲート構造のＭＯＳＦＥＴの製造方法として、炭化珪素のエピタキシャル成長層（以下、炭化珪素エピタキシャル成長層とする）を積層する工程と、ＭＯＳゲートを構成する所定領域を形成するためのイオン注入工程と、ＭＯＳゲートを構成するトレンチ（以下、ゲートトレンチとする）を形成するためのドライエッチング工程と、を順に行う方法が提案されている（例えば、下記特許文献１参照。）。
下記特許文献１では、ｎ-型ドリフト領域となるｎ-型炭化珪素エピタキシャル成長層と、ｐ型ベース領域となるｐ型炭化珪素エピタキシャル成長層と、を順に積層した後、イオン注入によりｐ型炭化珪素エピタキシャル成長層にｎ+型ソース領域を選択的に形成している。チャネル長はｐ型炭化珪素エピタキシャル成長層の厚さによって決まり、ｐ型炭化珪素エピタキシャル成長層の厚さは１．０μｍから２．０μｍ程度の範囲内に設定される。
また、炭化珪素等のワイドギャップ半導体を用いた半導体装置では、シリコンを用いた半導体装置に比べて、より高耐圧（耐電圧）で、かつ高速動作を両立した素子構造が求められている。例えば、トレンチゲート構造の縦型ＭＯＳＦＥＴでは、ターンオフ時に、ゲート電極とドレイン電極との間に高い電位差が生じる。このため、特に、ゲートトレンチの底面に電界が集中し、ゲートトレンチ底面でゲート絶縁膜の絶縁破壊が起きやすいことが知られている。
ゲートトレンチ底面でのゲート絶縁膜の絶縁破壊を抑制した、炭化珪素を用いた半導体装置（以下、炭化珪素半導体装置とする）として、ゲート絶縁膜の厚さを、ゲートトレンチ底面の部分で側壁の部分よりも厚くした装置が提案されている（例えば、下記特許文献２（第０００６段落、第１図）および下記特許文献３（第００４０段落、第３図）参照。）。
下記特許文献２では、炭化珪素の（０００−１）面、いわゆるＣ面の酸化速度が、Ｃ面に垂直な結晶面の酸化速度よりも５倍程度速いことを利用して、ゲートトレンチ底面をＣ面とし、熱酸化によりゲート絶縁膜を形成している。下記特許文献３では、ゲートトレンチは、基板おもて面に平行な底面と、基板おもて面に直交する側壁と、を基板おもて面に対して所定の斜度を有する傾斜部で連結した断面形状を有する。
また、別の炭化珪素半導体装置として、熱エッチングによりゲートトレンチの上部コーナー部および底面コーナー部の角部を部分的に除去して、ゲートトレンチの側壁の斜度を底面側から基板おもて面側に向かって基板おもて面に対して３段階に変化させた装置が提案されている（例えば、下記特許文献４（第００４１〜００４２段落、第３図）参照。）。下記特許文献４では、炭化珪素、ゲート絶縁膜およびゲート電極の熱膨張係数の違いによってＭＯＳＦＥＴの動作時に生じるゲートトレンチの上部コーナー部および底面コーナー部の熱歪みを抑制して、ＭＯＳＦＥＴの信頼性を向上させている。
また、別の炭化珪素半導体装置として、不活性ガスでのアニール処理により炭化珪素を表面拡散させて、ゲートトレンチの上部コーナー部および底面コーナー部を円弧状に湾曲させた装置が提案されている（例えば、下記特許文献５（第０１１１段落、第１，６図）参照。）。下記特許文献５では、ゲートトレンチの側壁の面方位のずれを抑制して、キャリアのチャネル移動度を改善している。ゲートトレンチの上部コーナー部とは、基板おもて面とゲートトレンチの側壁の交線である。ゲートトレンチの底面コーナー部とは、ゲートトレンチの側壁と底面との交線である角部である。
特許第３４７１４７３号公報 特許第３４７１５０９号公報 国際公開第２０１０／１１９７８９号 特開２０１５−１３５８６２号公報 特許第５６４９１５２号公報
しかしながら、上記特許文献１では、炭化珪素の結晶面に依存して酸化速度が異なるという特長を利用して、ゲートトレンチ底面の部分でゲート絶縁膜（酸化膜）の厚さを容易に厚くすることができるが、利用可能な面方位が限定されるという問題がある。また、炭化珪素基板（炭化珪素からなる半導体基板）のおもて面にゲートトレンチの底面と同じ結晶面が露出していることで、炭化珪素基板のおもて面上にもゲートトレンチの底面上と同じ厚さで酸化膜が成長する。このため、炭化珪素基板のおもて面の表面層に形成されたソース領域等が、炭化珪素基板のおもて面に成長する酸化膜に浸食され消失する虞がある。
また、通常、ゲート絶縁膜の信頼性を評価するために、ゲート絶縁膜に高電界を印加し流れる電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流）を算出して、ゲート絶縁膜の経時絶縁破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を評価する信頼性試験を行う。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流とは、酸化膜に高電界が印加されたときに、半導体の伝導帯から酸化膜の伝導帯に電子がトンネルするときに流れるリーク（漏れ）電流である。このリーク電流を抑制するために、ゲートトレンチへの局所的な電界集中を抑制することも求められる。
この発明は、上述した従来技術による問題点を解消するため、ゲート絶縁膜の信頼性を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。前記第１半導体層の内部に、前記第２半導体層に接して、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体層の内部に、前記第２半導体層および前記第１半導体領域と離して、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体層の内部に、第１導電型の第３半導体領域が選択的に設けられている。トレンチは、前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、前記第１半導体層の両表面間の厚さ方向に前記第２半導体領域に対向する。前記トレンチの内壁に沿って、前記トレンチの内壁全面にわたって均一な厚さで、ゲート絶縁膜が設けられている。前記トレンチの内部において、前記ゲート絶縁膜上にゲート電極が設けられている。第１電極は、前記第３半導体領域および前記第２半導体層に電気的に接続されている。第２電極は、前記半導体基板の裏面に電気的に接続されている。そして、前記トレンチは、側壁に前記第１半導体層が露出する第１部位と、側壁に前記第２半導体層の、前記第３半導体領域以外の部分が露出する第２部位と、側壁に前記第３半導体領域が露出し、かつ前記第１部位よりも幅の広い第３部位と、を有する。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の不純物濃度は、前記第３半導体領域の不純物濃度よりも低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチには、前記第２部位の側壁に、前記第３部位の側壁に連続して、前記第３部位の側壁と斜度の異なる段差部が設けられている。前記トレンチの前記第２部位の前記段差部における幅は、前記第３部位側から前記第２電極側へ向かうにしたがって狭くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの前記第３部位の幅は、前記第２電極側から前記第１電極側へ向かうにしたがって広くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの前記第３部位の側壁は、前記第３半導体領域の厚さよりも小さい曲率半径で、前記トレンチの内部に凸状に湾曲する円弧状となっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と前記第１電極とを電気的に絶縁する層間絶縁膜をさらに備える。前記ゲート絶縁膜は、前記第２半導体層の、前記第１半導体層側に対して反対側の表面上にまで延在している。前記層間絶縁膜は、前記ゲート絶縁膜および前記ゲート電極を覆う。前記層間絶縁膜と前記ゲート電極との界面は、前記層間絶縁膜と前記ゲート絶縁膜との界面よりも前記第２電極側に位置することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、第１導電型の第１エピタキシャル成長層を堆積する第１工程を行う。次に、前記第１エピタキシャル成長層の表面層に第２導電型の第１半導体領域を選択的に形成する第２工程を行う。前記第１エピタキシャル成長層の内部に第２導電型の第２半導体領域を選択的に形成する第３工程を行う。次に、前記第１エピタキシャル成長層上に、第２導電型の第２エピタキシャル成長層を堆積する第４工程を行う。次に、前記第２エピタキシャル成長層の内部に、前記第１エピタキシャル成長層および前記第２エピタキシャル成長層よりも不純物濃度の高い第１導電型の第３半導体領域を選択的に形成する第５工程を行う。次に、前記第３半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達し、前記第１エピタキシャル成長層の両表面間の厚さ方向に前記第２半導体領域に対向するトレンチを形成する第６工程を行う。次に、不可避的にシランを含む水素ガス雰囲気、または、水素およびシランを含む混合ガス雰囲気での熱処理により、前記トレンチの側壁をエッチングする第７工程を行う。次に、前記トレンチの内壁に沿ってゲート絶縁膜を形成する第８工程を行う。次に、前記トレンチの内部において、前記ゲート絶縁膜上にゲート電極を形成する第９工程を行う。次に、前記第３半導体領域および前記第２エピタキシャル成長層に電気的に接続された第１電極を形成する第１０工程を行う。次に、前記半導体基板の裏面に電気的に接続された第２電極を形成する第１１工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記第２エピタキシャル成長層の表面から前記厚さ方向に深くなるにしたがって不純物濃度を低くした前記第３半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程では、異方性エッチングにより前記トレンチを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記トレンチの内壁を犠牲酸化する第１２工程と、前記第１２工程で形成された犠牲酸化膜を除去して前記トレンチの側壁の形状を調整する第１３工程と、を１組とする工程を１回以上行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第８工程では、前記トレンチの内壁に前記ゲート絶縁膜を堆積することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする。
上述した発明によれば、ゲート絶縁膜に局所的に電界が集中することを抑制することができ、ゲート絶縁膜の絶縁破壊電界強度を高くすることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、ゲート絶縁膜の信頼性を向上させることができるという効果を奏する。
実施の形態にかかる半導体装置の構造を示す断面図である。 図１のゲートトレンチの断面形状を拡大して示す断面図である。 図１のゲートトレンチの断面形状の別の一例を示す断面図である。 図１のゲートトレンチの断面形状の別の一例を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 比較例のゲートトレンチの断面形状を示す断面図である。 実施例のゲート絶縁膜の絶縁破壊電界強度を示す図表である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図２は、図１のゲートトレンチの断面形状を拡大して示す断面図である。図３，４は、図１のゲートトレンチの断面形状の別の一例を示す断面図である。
図１では、実施の形態にかかる半導体装置の全体の構造を明確にするために、ゲートトレンチ（トレンチ）９を模式的に示しており、図１のゲートトレンチ９の詳細な断面形状は図２〜４に示す。図２〜４では、ゲート絶縁膜１１およびゲート電極１２を図示省略する。また、図１には、２つの単位セル（素子の構成単位）のみを示し、これらに隣接する他の単位セルや、エッジ終端領域を図示省略する。
活性領域は、オン状態のときに主電流が流れる電流経路となる領域である。エッジ終端領域は、活性領域とチップ端部との間の領域である。エッジ終端領域は、活性領域の周囲を囲み、炭化珪素からなる半導体基板（炭化珪素基板）１０のおもて面（以下、基板おもて面とする）側の電界を緩和して耐圧（耐電圧）を保持する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
図１に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素基板（半導体チップ）１０のおもて面（炭化珪素層２２側の面）側にトレンチゲート型のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。炭化珪素基板１０は、ｎ+型出発基板（半導体基板）１のおもて面上に所定の導電型および不純物濃度を有する各炭化珪素層（第１，２半導体層）２１，２２を順にエピタキシャル成長させてなるエピタキシャル基板である。ｎ+型出発基板１は、ｎ+型ドレイン領域である。
活性領域において、基板おもて面側には、ＭＯＳゲートが設けられている。ＭＯＳゲートは、第１，２ｐ+型領域（第１，２半導体領域）３，４、ｎ型電流拡散領域５、ｐ型ベース領域６、ｎ+型ソース領域（第３半導体領域）７、ｐ++型コンタクト領域８、ゲートトレンチ（トレンチ）９、ゲート絶縁膜１１およびゲート電極１２で構成される。
ｎ-型炭化珪素層２１の内部には、第１，２ｐ+型領域３，４がそれぞれ選択的に設けられている。第１ｐ+型領域３は、隣り合うゲートトレンチ９間（メサ部）に、ゲートトレンチ９と離して設けられている。第１ｐ+型領域３は、ｐ型炭化珪素層２２（ｐ型ベース領域６）に接する。また、第１ｐ+型領域３は、ｐ型炭化珪素層２２との境界から、ｎ-型炭化珪素層２１の厚さ方向（基板おもて面から基板裏面に向かう方向：縦方向）にゲートトレンチ９の底面よりも基板裏面（炭化珪素基板１０の裏面）側に深い位置に達する。
第２ｐ+型領域４は、第１ｐ+型領域３と離して設けられ、ゲートトレンチ９の底面および底面コーナー部９ａと厚さ方向に対向する。第２ｐ+型領域４は、ゲートトレンチ９の底面および底面コーナー部９ａを覆っていてもよい。ゲートトレンチ９の底面コーナー部９ａとは、ゲートトレンチ９の底面と側壁との交線である。第２ｐ+型領域４は、ｎ-型炭化珪素層２１とｐ型炭化珪素層２２との界面よりも基板裏面（炭化珪素基板１０の裏面）側に深い位置からｎ-型炭化珪素層２１の厚さ方向に所定の深さに達する。
第２ｐ+型領域４の、ｎ-型炭化珪素層２１とｐ型炭化珪素層２２との界面から基板裏面側への深さ位置は、第１ｐ+型領域３の同深さ位置と同じであってもよい。このように第１，２ｐ+型領域３，４を設けることで、ｎ-型ドリフト領域２（または後述するｎ型電流拡散領域５）との間のｐｎ接合を、ゲートトレンチ９の底面よりも基板裏面側に深い位置に形成することができる。これにより、ゲート絶縁膜１１のゲートトレンチ９底面の部分に高電界が印加されることを防止することができる。
第１，２ｐ+型領域３，４間に、ｎ型電流拡散領域５が設けられていてもよい。ｎ型電流拡散領域５は、第２ｐ+型領域４の周囲の電流経路に設けられキャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域５は、例えば、基板おもて面に平行な方向（横方向）に一様に設けられ、第１，２ｐ+型領域３，４およびｐ型炭化珪素層２２（ｐ型ベース領域６）に接する。
ｎ型電流拡散領域５の、ｎ-型炭化珪素層２１とｐ型炭化珪素層２２との界面からの深さ位置は、第１，２ｐ+型領域３，４の同深さ位置と同じであってもよいし、第１，２ｐ+型領域３，４の同深さ位置よりも基板裏面側に深い位置に達していてもよい。第２ｐ+型領域４の周囲の電流経路とは、ＭＯＳＦＥＴのオン時にゲートトレンチ９に沿った部分に生じるｎ型の反転層（チャネル）を通って、ドレイン側からソース側へ流れる電流の経路である。
ｎ-型炭化珪素層２１の、第１，２ｐ+型領域３，４およびｎ型電流拡散領域５以外の部分がｎ-型ドリフト領域２である。ｎ+型ソース領域７およびｐ++型コンタクト領域８は、ｐ型炭化珪素層２２の内部にそれぞれ選択的に設けられ、互いに接する。ｐ++型コンタクト領域８の深さは、例えばｎ+型ソース領域７よりも深くてもよい。ｐ型炭化珪素層２２の、ｎ+型ソース領域７およびｐ++型コンタクト領域８以外の部分がｐ型ベース領域６である。
ゲートトレンチ９は、基板おもて面からｎ+型ソース領域７およびｐ型ベース領域６を貫通してｎ型電流拡散領域５に達する。ゲートトレンチ９の底面および底面コーナー部９ａは、ｎ-型炭化珪素層２１の厚さ方向において第２ｐ+型領域４に対向する。ゲートトレンチ９の底面および底面コーナー部９ａは、第２ｐ+型領域４に接していてもよいし、第２ｐ+型領域４の内部に位置していてもよい。
また、ゲートトレンチ９は、底面から側壁にわたって滑らかに連続していることが好ましい。すなわち、ゲートトレンチ９の底面コーナー部９ａは略円弧状の断面形状を有することが好ましく、ゲートトレンチ９は底面から側壁にわたって略曲面状に連続していることが好ましい。これにより、ゲートトレンチ９の内壁に沿って設けられたゲート絶縁膜１１への局所的な電界集中を抑制することができる。
また、ゲートトレンチ９は、上部コーナー部９ｂにおいても、側壁から基板おもて面にわたって平坦面により近づけた形状で連続しているか、側壁から基板おもて面にわたって略曲面状に滑らかに連続している。ゲートトレンチ９の上部コーナー部９ｂとは、炭化珪素基板１０のおもて面とゲートトレンチ９の側壁との交線である。ゲートトレンチ９の詳細な断面形状については後述する。
ゲート絶縁膜１１は、ゲートトレンチ９の内壁に沿って設けられている。ゲート絶縁膜１１の厚さｔ１は、ゲートトレンチ９の内壁全面にわたって概ね均一である。ゲート電極１２は、ゲートトレンチ９の内部において、ゲート絶縁膜１１上に設けられている。ゲート電極１２の上面１２ａは、ゲート絶縁膜１１の、基板おもて面上の部分の表面１１ａよりも炭化珪素基板１０側に低い位置にする。すなわち、層間絶縁膜１３とゲート電極１２との界面は、層間絶縁膜１３とゲート絶縁膜１１との界面よりも炭化珪素基板１０側にある。また、ゲート電極１２はゲートトレンチ９の内部においてゲート絶縁膜１１を挟んでｎ+型ソース領域７と対向する高さ位置まで埋め込まれていればよく、ゲート電極１２の上面１２ａは炭化珪素基板１０のおもて面よりもゲートトレンチ９の内部に位置していてもよい。ゲート電極１２の上面１２ａ、および、ゲート絶縁膜１１の、基板おもて面上の部分の表面１１ａとは、後述する層間絶縁膜１３との界面（接触面）である。
上述したようにゲート絶縁膜１１の厚さｔ１が概ね均一であること、かつゲート電極１２の上面１２ａがゲート絶縁膜１１の、基板おもて面上の部分の表面１１ａよりもゲートトレンチ９の内部側に低い位置にあることで、ゲート絶縁膜１１を挟んで対向するゲート電極１２とｐ型ベース領域６との距離を、ｐ型ベース領域６の厚さ方向にわたって概ね同じにすることができる。また、ゲート電極１２の上面１２ａがゲート絶縁膜１１の、基板おもて面上の部分の表面１１ａよりもゲートトレンチ９の内部側に低い位置にあることで、層間絶縁膜１３の平坦性を高くすることができる。これにより、層間絶縁膜１３の表面の凹凸が低減されるため、後述するソースパッド１５側から層間絶縁膜１３を通ってゲート電極１２側へ不純物等が侵入することを抑制することができる。
また、ゲート電極１２は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１３は、ゲート電極１２を覆うように、活性領域からエッジ終端領域にわたって基板おもて面全面に設けられている。ソース電極（第１電極）１４は、層間絶縁膜１３に開口されたコンタクトホールを介してｎ+型ソース領域７およびｐ++型コンタクト領域８に接し、ｐ型ベース領域６、ｎ+型ソース領域７およびｐ++型コンタクト領域８と電気的に接続されている。また、ソース電極１４は、層間絶縁膜１３によりゲート電極１２と電気的に絶縁されている。
ソース電極１４は、コンタクトホールの内部にのみ設けられていてもよい。ソースパッド１５は、コンタクトホールの内部を埋め込むように、層間絶縁膜１３およびソース電極１４上に設けられている。ソースパッド１５は、すべての単位セルのソース電極１４を電気的に接続する。炭化珪素基板１０の裏面（ｎ+型出発基板１の裏面）全体にわたって、ドレイン電極（第２電極）１６が設けられている。ドレイン電極１６の表面には、ドレインパッド（電極パッド）１７が設けられている。
エッジ終端領域の全域にわたってｐ型炭化珪素層２２が除去され、炭化珪素基板１０のおもて面にエッジ終端領域を活性領域よりも低くした（ドレイン側に凹ませた）段差（不図示）が形成されている。すなわち、エッジ終端領域において基板おもて面には、ｎ-型炭化珪素層２１が露出されている。活性領域とエッジ終端領域との基板おもて面（上段と下段）間の連結部（以下、段差のステアとする）は、基板おもて面に対して斜度を有していてもよいし、略垂直であってもよい。段差のステアには、ｐ型ベース領域６が露出されている。
また、段差のステアから、エッジ終端領域において基板おもて面に露出するｎ-型炭化珪素層２１の表面にわたって、活性領域の最も外側に配置された第１ｐ+型領域３が露出されている。ここで露出とは、基板おもて面上の層間絶縁膜（フィールド酸化膜）１３に接するように配置されていることである。また、エッジ終端領域において基板おもて面に露出するｎ-型炭化珪素層２１には、例えば、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造などの耐圧構造が設けられている。
ＪＴＥ構造は、活性領域の周囲を囲む同心円状に、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ型領域が隣接してなる。ＪＴＥ構造の最も内側（活性領域側）のｐ型領域は、活性領域の最も外側に配置された第１ｐ+型領域３に連結されている。エッジ終端領域に配置する耐圧構造は、ＪＴＥ構造に限らず種々変更可能であり、ＪＴＥ構造に代えて、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせて配置してもよい。
次に、ゲートトレンチ９の断面形状について、図２〜４を参照して説明する。図２〜４において、（ａ）にはゲートトレンチ９の断面形状を示し、（ｂ）にはｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａ，４２，４３を示す。
図２（ａ），３（ａ），４（ａ）に示すように、ゲートトレンチ９は、ゲートトレンチ９の底面を含む第１部位３１と、第１部位３１の基板おもて面側に連続する第２部位３２と、第２部位３２の基板おもて面側に連続する第３部位３３と、を有する。図２（ａ），３（ａ），４（ａ）では、ゲートトレンチ９の第１〜３部位３１〜３３間の境界を破線で示す。
ゲートトレンチ９の第１部位３１には、底面および側壁にｎ型電流拡散領域５が露出する。また、ゲートトレンチ９の底面および底面コーナー部９ａが第２ｐ+型領域４に接している場合には、ゲートトレンチ９の第１部位３１には、底面から側壁にわたって第２ｐ+型領域４が露出し、第２ｐ+型領域４に連続してｎ型電流拡散領域５が側壁に露出する。
ゲートトレンチ９の第２部位３２には、側壁にｐ型ベース領域６が露出する。ゲートトレンチ９の第２部位３２の側壁に沿った部分において、ｐ型ベース領域６はほぼチャネルとして機能する。このため、ゲートトレンチ９の第２部位３２の側壁の傾斜角度や曲率は求められる素子特性によって決定されるが、ゲートトレンチ９の第２部位３２の幅ｗ２は第１部位３１の幅ｗ１以上であることが好ましい（ｗ１≦ｗ２）。これにより、ゲートトレンチ９の内壁全面にわたってゲート絶縁膜１１の厚さｔ１を可能な限り均一に近づけることができる。
ゲートトレンチ９の第３部位３３には、側壁にｎ+型ソース領域７が露出する。ゲートトレンチ９の第１〜３部位３１〜３３の各幅ｗ１〜ｗ３は、それぞれ第１〜３部位３１〜３３の側壁に露出する領域の不純物濃度で決まる。具体的には、第１〜３部位３１〜３３の側壁に露出する領域の不純物濃度が高いほど、その幅ｗ１〜ｗ３が広くなる。すなわち、ゲートトレンチ９の第３部位３３の側壁に露出するｎ+型ソース領域７の不純物濃度は、ゲートトレンチ９の第１，２部位３１，３２の側壁にそれぞれ露出するｎ型電流拡散領域５やｐ型ベース領域６の不純物濃度よりも高い。このため、ゲートトレンチ９の第３部位３３の幅ｗ３は、ゲートトレンチ９の第１，２部位３１，３２の幅ｗ１，ｗ２よりも広くなっている（ｗ１＜ｗ３、ｗ２＜ｗ３）。ゲートトレンチ９の第３部位３３の幅ｗ３が少なくともゲートトレンチ９の第１部位３１の幅ｗ１よりも広くなっていれば、ゲートトレンチ９の第３部位３３の幅ｗ３が他の部位の幅よりも広くなっていることによる効果が得られる。
また、ｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａ，４２，４３を種々設定することで、少なくともゲートトレンチ９の上部コーナー部９ｂの形状を、第２部位３２側から開口側（基板おもて面側）へ向かって幅ｗ３が広がった滑らかな形状にすることができる。これにより、ゲートトレンチ９の内壁全面にわたって、ゲート絶縁膜１１の厚さｔ１を概ね均一にすることができる。また、ゲートトレンチ９の内壁全面にわたってゲート絶縁膜１１の厚さｔ１が均一であっても、ゲートトレンチ９の第３部位３３の幅ｗ３が第２部位３２側から開口側へ向かって広がっていることで、ゲート絶縁膜１１に局所的に電界が集中することを抑制することができる。
例えば、図２（ｂ）に示すように、ｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａは、ソース電極１４との界面３０ａからｐ型ベース領域６との界面３０ｂまで（すなわちｎ+型ソース領域７の厚さｔ２分）が均一な不純物濃度となっている。ｐ型ベース領域６の内部には、ｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａに連続して、基板裏面側に深くなるにしたがって所定の割合（傾き）で穏やかに不純物濃度が減少するテール部４１ｂが形成されていてもよい。ｎ+型ソース領域７の厚さｔ２とは、ソース電極１４とｎ+型ソース領域７との界面３０ａから、ｎ+型ソース領域７とｐ型ベース領域６との界面３０ｂまでの距離である。
このようにｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａを有することで、ゲートトレンチ９の第３部位３３の幅ｗ３を第１部位３１の幅ｗ１よりも広くすることができる。さらに、ｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａのテール部４１ｂを有することで、ゲートトレンチ９には、第２部位３２の側壁に、第３部位３３の側壁に連続して、第３部位３３の側壁と斜度θ２の異なる段差部９ｃが形成される。ゲートトレンチ９の第２部位３２の側壁の段差部９ｃの、炭化珪素基板１０内における基板おもて面に対する斜度θ２は、第３部位３３の側壁の、炭化珪素基板１０内における基板おもて面に対する斜度θ１よりも広い（θ１＜θ２）。図２（ａ）には、斜度θ２を炭化珪素基板１０のおもて面に略平行な、ｎ+型ソース領域７とｐ型ベース領域６との界面３０ｂに対する角度として図示する。ゲートトレンチ９の第２部位３２の段差部９ｃにおける幅ｗ２’は、ｎ+型ソース領域７とｐ型ベース領域６との界面３０ｂからテール部４１ｂの深さｔ３分、基板裏面に向かうにしたがって所定の割合で狭くなっている。
また、図３（ｂ）に示すように、ｎ+型ソース領域７のｎ型不純物濃度プロファイル４２は、ソース電極１４との界面３０ａからｐ型ベース領域６との界面３０ｂに向かうにしたがって（すなわちｎ+型ソース領域７の厚さｔ２分だけ）所定の割合で略線形に不純物濃度が減少していてもよい。このようなｎ+型ソース領域７のｎ型不純物濃度プロファイル４２であっても、図３（ａ）に示すように、ゲートトレンチ９の第３部位３３の幅ｗ３を第１部位３１の幅ｗ１よりも広くすることができる。さらに、ゲートトレンチ９の第３部位３３の幅ｗ３を、ｎ+型ソース領域７とｐ型ベース領域６との界面３０ｂから開口側へ向かって所定の割合で略線形に広げることができる。すなわち、ゲートトレンチ９の第３部位３３の側壁の、炭化珪素基板１０内における基板おもて面に対する斜度θ１を鈍角にすることができる（θ１＞９０°）。
また、図４（ｂ）に示すように、ｎ+型ソース領域７のｎ型不純物濃度プロファイル４３は、ソース電極１４との界面３０ａからｐ型ベース領域６との界面３０ｂに向かうにしたがって（すなわちｎ+型ソース領域７の厚さｔ２分だけ）指数関数的に不純物濃度が減少していてもよい。このようなｎ+型ソース領域７のｎ型不純物濃度プロファイル４３であっても、図４（ａ）に示すように、ゲートトレンチ９の第３部位３３の幅ｗ３を第１部位３１の幅ｗ１よりも広くすることができる。さらに、ゲートトレンチ９の上部コーナー部９ｂの断面形状を、ｎ+型ソース領域７の厚さｔ２よりも小さい曲率半径で、ゲートトレンチ９の内部に凸状に湾曲する略円弧状にすることができる。図４（ａ）には、ゲートトレンチ９の上部コーナー部９ｂが湾曲している状態を、点線円弧を図示して示す。これにより、ゲートトレンチ９の第３部位３３の幅ｗ３を開口側から第２部位３２側に向かうにしたがって緩やかに狭くすることができる。
ゲートトレンチ９の底面および底面コーナー部９ａが第２ｐ+型領域４に接している場合、ゲートトレンチ９の底面および底面コーナー部９ａの断面形状を第２ｐ+型領域４の不純物濃度に応じて変化させてもよい。すなわち、ゲートトレンチ９の底面から側壁にわたって滑らかに連続する断面形状となるように、第２ｐ+型領域４のｎ型不純物濃度プロファイルを基板おもて面から基板裏面に向かうにしたがって減少するように設定してもよい。
次に、実施の形態にかかる半導体装置の製造方法について説明する。図５〜９は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、図５に示すように、ｎ+型出発基板（出発ウエハ）１として、例えば窒素（Ｎ）などのｎ型不純物をドーピングしたｎ+型単結晶基板を用意する。ｎ+型出発基板１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。ｎ+型出発基板１は、ｎ+型ドレイン領域となる。
次に、ｎ+型出発基板１のおもて面に、図１のｎ-型炭化珪素層（第１エピタキシャル成長層）２１となる例えば窒素などのｎ型不純物をドープしたｎ-型炭化珪素層２１ａをエピタキシャル成長させる。ｎ-型炭化珪素層２１ａの厚さおよび不純物濃度は、それぞれ、例えば１０μｍ程度および３×１０15／ｃｍ3程度であってもよい。次に、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）等により、ｎ-型炭化珪素層２１ａの表面上に、例えば１．５μｍ程度の厚さの酸化膜（酸化珪素（ＳｉＯ2）膜：不図示）を堆積する。
次に、フォトリソグラフィにより、第１，２ｐ+型領域３，４の形成領域に対応する部分の酸化膜を除去する。次に、この酸化膜の残部をマスク（酸化膜マスク）としてアルミニウム（Ａｌ）等のｐ型不純物をイオン注入し、ｎ-型炭化珪素層２１ａの表面層に、第２ｐ+型領域４およびｐ+型領域（以下、ｐ+型部分領域とする）３ａをそれぞれ選択的に形成する。このｐ+型部分領域３ａは、第１ｐ+型領域３の一部である。
ｐ+型部分領域３ａおよび第２ｐ+型領域４のイオン注入深さおよび不純物濃度は、それぞれ、例えば０．５μｍ程度および５×１０18／ｃｍ3程度であってもよい。ｐ+型部分領域３ａおよび第２ｐ+型領域４のイオン注入深さは、熱処理により結晶欠陥を回復可能な０．７μｍ以下であることが好ましい。ｐ+型部分領域３ａと第２ｐ+型領域４とを異なるイオン注入工程で別々に形成してもよい。
次に、ｐ+型部分領域３ａおよび第２ｐ+型領域４の形成に用いた酸化膜マスクの一部を除去して、ｎ-型炭化珪素層２１ａの、ｎ型電流拡散領域５の形成領域に対応する部分を露出させる。次に、この酸化膜マスクをマスクとして窒素などのｎ型不純物をイオン注入し、ｎ-型炭化珪素層２１ａの表面層にｎ型領域（以下、ｎ型部分領域とする）５ａを形成する。このｎ型部分領域５ａは、ｎ型電流拡散領域５の一部である。ｎ型部分領域５ａのイオン注入深さおよび不純物濃度は、それぞれ、例えば０．５μｍ程度および１×１０17／ｃｍ3程度であってもよい。
ｎ-型炭化珪素層２１ａの、ｐ+型部分領域３ａ、第２ｐ+型領域４およびｎ型部分領域５ａ以外の部分がｎ-型ドリフト領域２となる。ｎ-型ドリフト領域２の厚さｔ１１は、例えば３μｍ以上１００μｍ以下程度になるように設定され（３μｍ≦ｔ１１≦１００μｍ）、素子の耐圧の高さに比例して厚くなる。ｐ+型部分領域３ａおよび第２ｐ+型領域４と、ｎ型部分領域５ａと、の形成順序を入れ替えてもよい。そして、ｎ-型炭化珪素層２１ａ上の酸化膜マスクを除去する。
次に、図６に示すように、ｎ-型炭化珪素層２１ａ上に、図１のｎ-型炭化珪素層２１となる例えば窒素などのｎ型不純物をドープしたｎ-型炭化珪素層２１ｂをエピタキシャル成長させる。ｎ-型炭化珪素層２１ｂの厚さおよび不純物濃度は、例えばｎ-型炭化珪素層２１ａと同様である。ｎ-型炭化珪素層２１ｂの厚さは、ＭＯＳＦＥＴのオン時に、ｎ型電流拡散領域５の、ゲートトレンチ９に沿った部分の厚さｔ１３（図８参照）が電流経路となる十分な厚さであることが好ましく、例えば０．３μｍ以上０．７μｍ以下程度であってもよい。
次に、例えばプラズマＣＶＤ等により、ｎ-型炭化珪素層２１ｂの表面上に、例えば１．５μｍ程度の厚さの酸化膜（ＳｉＯ2膜：不図示）を堆積する。次に、フォトリソグラフィにより、第１ｐ+型領域３の形成領域に対応する部分の酸化膜を除去する。次に、この酸化膜の残部をマスク（酸化膜マスク）としてアルミニウム等のｐ型不純物をイオン注入し、ｎ-型炭化珪素層２１ｂにｐ+型部分領域３ｂを選択的に形成する。
このとき、ｐ+型部分領域３ｂは、ｎ-型炭化珪素層２１ｂの、厚さ方向にｐ+型部分領域３ａに対向する部分に、ｐ+型部分領域３ａに達する深さで形成する。ｐ+型部分領域３ｂの幅および不純物濃度は、例えばｐ+型部分領域３ａと略同じである。このｐ+型部分領域３ｂは、第１ｐ+型領域３の一部である。ｐ+型部分領域３ａ，３ｂが厚さ方向（縦方向）に連結されることで、第１ｐ+型領域３が形成される。
次に、ｐ+型部分領域３ｂの形成に用いた酸化膜マスクの一部を除去して、ｎ-型炭化珪素層２１ｂの、ｎ型電流拡散領域５の形成領域に対応する部分を露出させる。次に、この酸化膜マスクをマスクとして窒素などのｎ型不純物をイオン注入し、ｎ-型炭化珪素層２１ｂの表面層にｎ型部分領域５ｂを形成する。ｎ型部分領域５ｂの不純物濃度は、ｎ型部分領域５ａと略同じであってもよい。
このｎ型部分領域５ｂは、ｎ型電流拡散領域５の一部である。ｎ型部分領域５ａ，５ｂは少なくとも一部が接するように形成する。ｎ型部分領域５ａ，５ｂが厚さ方向に連結されることで、ｎ型電流拡散領域５が形成される。ｐ+型部分領域３ｂとｎ型部分領域５ｂとの形成順序を入れ替えてもよい。そして、ｎ-型炭化珪素層２１（ｎ-型炭化珪素層２１ｂ）上の酸化膜マスクを除去する。
次に、図７に示すように、ｎ-型炭化珪素層２１上に、例えばアルミニウムなどのｐ型不純物をドープしたｐ型炭化珪素層（第２エピタキシャル成長層）２２をエピタキシャル成長させる。ｐ型炭化珪素層２２の厚さおよび不純物濃度は、それぞれ、例えば１．３μｍ程度４×１０17／ｃｍ3程度であってもよい。ここまでの工程により、ｎ+型出発基板１上にｎ-型炭化珪素層２１およびｐ型炭化珪素層２２を順に堆積した炭化珪素基板（半導体ウエハ）１０が形成される。
次に、フォトリソグラフィにより、ｐ型炭化珪素層２２の表面上に、活性領域（チップ中央部）を覆うフォトレジストマスクを形成する。次に、このフォトレジストマスクをマスクとしてエッチングを行い、エッジ終端領域の全域（チップ外周の全域）にわたってｐ型炭化珪素層２２を除去して、活性領域のみにｐ型炭化珪素層２２を残す。このエッチングは、例えば、六フッ化硫黄（ＳＦ6）等のフッ素系ガスを用いたドライエッチングであってもよい。
このとき、エッジ終端領域において例えば１．４μｍ程度の厚さで炭化珪素層を除去することで、ｐ型炭化珪素層２２とともに下層のｎ-型炭化珪素層２１の表面層を若干除去してもよい。これによって、炭化珪素基板１０のおもて面に、エッジ終端領域を活性領域よりも低くした段差が形成され、エッジ終端領域において基板おもて面にｎ-型炭化珪素層２１が露出される。
次に、例えばプラズマＣＶＤ等により、ｐ型炭化珪素層２２の表面から基板おもて面に露出したｎ-型炭化珪素層２１の表面にわたって、例えば１．５μｍ程度の厚さの酸化膜（ＳｉＯ2膜：不図示）を堆積する。次に、フォトリソグラフィにより、ｎ+型ソース領域７の形成領域に対応する部分の酸化膜を除去する。
次に、この酸化膜の残部をマスク（酸化膜マスク）としてリン（Ｐ）等のｎ型不純物をイオン注入し、ｐ型炭化珪素層２２の表面層にｎ+型ソース領域７を選択的に形成する。このとき、イオン注入のｎ型不純物のドーズ量をｐ型炭化珪素層２２のｐ型不純物濃度よりも高く設定して、ｐ型炭化珪素層２２の一部の導電型をｎ型に打ち返せばよい。また、ｎ+型ソース領域７を上述したいずれかのｎ型不純物濃度プロファイル４１ａ，４２，４３（図２（ｂ），３（ｂ），４（ｂ）参照）で形成すればよい。そして、ｎ+型ソース領域７の形成に用いた酸化膜マスクを除去する。
次に、再度、例えばプラズマＣＶＤにより、ｐ型炭化珪素層２２の表面から基板おもて面に露出したｎ-型炭化珪素層２１の表面にわたって、例えば１．５μｍ程度の厚さの酸化膜（ＳｉＯ2膜：不図示）を堆積する。次に、フォトリソグラフィにより、ｐ++型コンタクト領域８の形成領域に対応する部分の酸化膜を除去する。
次に、この酸化膜の残部をマスク（酸化膜マスク）としてアルミニウム等のｐ型不純物をイオン注入し、ｐ型炭化珪素層２２の一部のｐ型不純物濃度が高くして、ｐ++型コンタクト領域８を選択的に形成する。そして、ｐ++型コンタクト領域８の形成に用いた酸化膜マスクを除去する。ｎ+型ソース領域７とｐ++型コンタクト領域８との形成順序を入れ替えてもよい。ｐ型炭化珪素層２２の、ｎ+型ソース領域７およびｐ++型コンタクト領域８以外の部分がｐ型ベース領域６となる。
次に、再度、例えばプラズマＣＶＤにより、ｐ型炭化珪素層２２の表面から基板おもて面に露出したｎ-型炭化珪素層２１の表面にわたって、例えば１．５μｍ程度の厚さの酸化膜（ＳｉＯ2膜：不図示）を堆積する。次に、フォトリソグラフィにより、ＪＴＥ構造を構成する複数のｐ型領域のうちの１つのｐ型領域の形成領域に対応する部分の酸化膜を除去する。
次に、この酸化膜の残部をマスク（酸化膜マスク）としてアルミニウム等のｐ型不純物をイオン注入し、ｐ型炭化珪素層２２の一部のｐ型不純物濃度を高くして、ＪＴＥ構造を構成するｐ型領域を選択的に形成する。そして、このｐ型領域の形成に用いた酸化膜マスクを除去する。
これらｐ型領域を形成するための酸化膜マスクの形成、ｐ型不純物をイオン注入、および酸化膜マスクの除去を１組とする工程を、ＪＴＥ構造を構成するｐ型領域の個数分繰り返し行う。ＪＴＥ構造の最も内側のｐ型領域は、活性領域の最も外側の第１ｐ+型領域３に連結されればよく、その配置は種々変更可能である。
次に、イオン注入で形成した全ての領域（第１，２ｐ+型領域３，４、ｎ型電流拡散領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびＪＴＥ構造のｐ型領域）を、熱処理により活性化（活性化アニール）する。この活性化アニールは、例えば、不活性ガス雰囲気において１７００℃程度の温度で行ってもよい。
次に、図８に示すように、再度、例えばプラズマＣＶＤにより、ｐ型炭化珪素層２２の表面から基板おもて面に露出したｎ-型炭化珪素層２１の表面にわたって、例えば１．５μｍ程度の厚さの酸化膜（ＳｉＯ2膜：不図示）を堆積する。次に、フォトリソグラフィにより、ゲートトレンチ９の形成領域に対応する部分の酸化膜を除去する。
次に、この酸化膜の残部をマスク（酸化膜マスク）としてエッチングを行い、ｎ+型ソース領域７、ｐ型ベース領域６を貫通してｎ型電流拡散領域５に達するゲートトレンチ９を形成する。ゲートトレンチ９の底面が第２ｐ+型領域４に達していてもよい。このエッチングは、例えばフッ素系ガスを用いたドライエッチングであってもよい。
ゲートトレンチ９を形成するためのエッチングにフッ素系ガスを用いることで、炭化珪素のエッチングと、ゲートトレンチ９の側壁の保護と、が同時に進行しやすくなるため、ゲートトレンチ９の深さ方向に略等しい幅でエッチングが進行する異方性エッチングが可能となる。すなわち、深さ方向に幅の等しいゲートトレンチ９が形成される。そして、ゲートトレンチ９の形成に用いた酸化膜マスクを除去する。
次に、不可避的にシラン（ＳｉＨ4）を含む水素（Ｈ2）ガス雰囲気か、水素およびシランを含む混合ガス雰囲気において例えば１５００℃程度の温度での熱処理により、ゲートトレンチ９の側壁をエッチングする。このとき、ゲートトレンチ９の側壁に露出する部分で炭化珪素の構成元素の再配列が行われ、ゲートトレンチ９の第３部位３３の幅ｗ３が第１部位３１の幅ｗ１よりも広くなる。不可避的にシランを含む水素ガス雰囲気とは、チャンバー内に導入するガスは水素ガスのみであるが、当該水素ガス雰囲気のプロセス中にシランが混入されたガス雰囲気であることである。水素およびシランを含む混合ガス雰囲気とは、チャンバー内に水素ガスおよびシランガスを導入して形成されるガス雰囲気である。
次に、酸素（Ｏ2）雰囲気において１０００℃程度の温度の熱処理により、ゲートトレンチ９の内壁を第１犠牲酸化し、第１犠牲酸化により形成された熱酸化膜（犠牲酸化膜）を除去することで、ゲートトレンチ９の第３部位３３の幅ｗ３を調整する。ゲートトレンチ９の第３部位３３の側壁において、炭化珪素層の酸化速度（熱酸化膜の成長速度）は、炭化珪素層の不純物濃度が高いほど早くなる。例えば、ｎ+型ソース領域７のリン濃度が１×１０20／ｃｍ3である場合、ｎ+型ソース領域７の酸化速度は、ｎ+型ソース領域７のリン濃度が１×１０18／ｃｍ3である場合よりも１．２倍程度早い。このため、熱酸化膜の成長速度差を利用して、第１犠牲酸化においてゲートトレンチ９の第３部位３３の幅ｗ３をさらに広げることができる。これにより、ゲートトレンチ９を所定の断面形状（図２〜４参照）にすることができる。炭化珪素の構成元素を再配列するための熱処理のみでもゲートトレンチ９を所定の断面形状にすることが可能であるため、第１犠牲酸化を省略してもよい。また、第１犠牲酸化および犠牲酸化膜の除去を１組とする工程を、ゲートトレンチ９の第３部位３３が所定の幅ｗ３になるまで連続して繰り返し行ってもよい。
次に、例えば酸素ガス雰囲気での熱処理および常圧ＣＶＤにより、基板おもて面上に、酸化膜（ＳｉＯ2膜）を堆積する。次に、この酸化膜をパターニングして活性領域に対応する部分を除去し、エッジ終端領域を覆う酸化膜をフィールド酸化膜（不図示）として残す。次に、例えば、酸素ガス雰囲気において１０００℃程度の温度を熱処理により、ゲートトレンチ９の内壁を第２犠牲酸化する。次に、第２犠牲酸化により形成された熱酸化膜（犠牲酸化膜）を除去し、ゲートトレンチ９の内壁に付着している不純物を除去する。この第２犠牲酸化においても、ゲートトレンチ９の第３部位３３の幅ｗ３が広がる。このため、第２犠牲酸化後にゲートトレンチ９の第３部位３３が所定の幅ｗ３になるように、炭化珪素の構成元素を再配列するための熱処理条件、第１，２犠牲酸化の条件、およびｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａ，４２，４３等を設定することが好ましい。第２犠牲酸化を省略してもよい。
次に、図９に示すように、例えば、熱ＣＶＤにより、炭化珪素基板１０のおもて面（ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面）およびゲートトレンチ９の内壁に沿ってゲート絶縁膜１１を形成する。上述したようにゲートトレンチ９の第３部位３３の幅ｗ３が第１部位３１の幅ｗ１よりも広くなっているため、ＣＶＤによりゲートトレンチ９の内壁全面にわたって概ね均一の厚さｔ１にゲート絶縁膜１１が堆積される。ゲート絶縁膜１１の厚さは、例えば４０μｍ以上１２０μｍ以下程度であってもよい。
次に、ゲートトレンチ９の内部に埋め込むように、ゲート絶縁膜１１上に例えばリンなどのｎ型不純物をドープした多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。次に、フォトリソグラフィにより多結晶シリコン層をパターニングし、ゲートトレンチ９の内部にゲート電極１２となる多結晶シリコン層を残す。そして、ゲート電極１２の上面１２ａがゲート絶縁膜１１の、基板おもて面上の部分の表面１１ａよりもゲートトレンチ９の内部側に低く位置するように、ゲート電極１２となる多結晶シリコン層を例えばエッチバックする。
ゲート電極１２の上面１２ａがゲート絶縁膜１１の、基板おもて面上の部分の表面１１ａよりもゲートトレンチ９の内部側の低い位置にあることで、後の工程で形成されるソースパッド（電極パッド）１５の被覆不良を防止することができる。
次に、ゲート絶縁膜１１、ゲート電極１２およびフィールド酸化膜を覆うように、炭化珪素基板１０のおもて面全面に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）やＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。層間絶縁膜１３の厚さは、例えば１μｍ程度であってもよい。
次に、層間絶縁膜１３およびゲート絶縁膜１１をパターニングしてコンタクトホールを形成し、コンタクトホール内にｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させる。次に、熱処理（リフロー）により、層間絶縁膜１３を平坦化する。
次に、コンタクトホール内の炭化珪素部（ｎ+型ソース領域７およびｐ++型コンタクト領域８）の表面および層間絶縁膜１３の表面に沿って、例えばニッケル（Ｎｉ）膜等の導電性膜を形成する。次に、この導電性膜をパターニングして選択的に除去し、コンタクトホール内にのみソース電極１４となる導電性膜を残す。
次に、炭化珪素基板１０の裏面（ｎ+型出発基板１の裏面）に、ドレイン電極１６となる例えばニッケル（Ｎｉ）膜等の導電性膜を形成する。次に、例えば不活性ガス雰囲気において１００℃程度の温度での熱処理により、炭化珪素基板１０とソース電極１４およびドレイン電極１６との各オーミックコンタクト（オーミック性の電気的接触部）を形成する。
次に、スパッタリングにより、コンタクトホールを埋め込むように、炭化珪素基板１０のおもて面に例えば５μｍ程度の厚さのアルミニウム膜を堆積する。次に、このアルミニウム膜をパターニングして選択的に除去し、当該アルミニウム膜の、活性領域においてソース電極１４および層間絶縁膜１３を覆う部分をソースパッド１５として残す。当該アルミニウム膜の一部をゲートパッドとして残してもよい。
次に、スパッタリングにより、ドレイン電極１６の表面に、チタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）を順に積層してドレインパッド１７を形成する。その後、半導体ウエハをダイシング（切断）してチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態によれば、ゲートトレンチの第３部位の幅が第１，２部位の幅よりも広くなっていることで、ゲートトレンチの内壁全面にわたって、ゲート絶縁膜の厚さが概ね均一にすることができる。かつ、少なくともゲートトレンチの上部コーナー部の形状を、ゲートトレンチの第２部位側から開口側（基板おもて面側）へ向かって幅が広がった滑らかな形状にすることができる。このため、ゲート絶縁膜に局所的に電界が集中することを抑制することができ、ゲート絶縁膜の絶縁破壊電界強度を高くすることができる。したがって、ゲート絶縁膜の信頼性を向上させることができ、ＭＯＳＦＥＴの通電によるゲート特性の経時劣化を抑制して長期にわたる信頼性を向上させることができる。
（実施例）
次に、ゲート絶縁膜１１の絶縁破壊電界強度について検証した。図１０は、比較例のゲートトレンチの断面形状を示す断面図である。図１１は、実施例のゲート絶縁膜の絶縁破壊電界強度を示す図表である。まず、上述した実施の形態にかかる半導体装置の製造方法にしたがい、ｎ+型ソース領域７のｎ型不純物濃度プロファイルの異なる３つのＭＯＳＦＥＴ（以下、実施例１〜３とする）をそれぞれ複数作製した。実施例１〜３ともに、ゲートトレンチ９を形成するためのエッチング後、不可避的にシランを含む水素ガス雰囲気において１５００℃の温度で５分間の熱処理を行った。その後、ゲートトレンチ９の内壁をゲート絶縁膜１１を形成している。ｎ+型ソース領域７の厚さｔ２を０．５μｍとした。
実施例１は、図２（ｂ）に示すｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａおよびそのテール部４１ｂを有する。具体的には、ｎ+型ソース領域７は、ソース電極１４との界面３０ａからｐ型ベース領域６との界面３０ｂまで（すなわちｎ+型ソース領域７の厚さｔ２分）を１×１０20／ｃｍ3の不純物濃度に均一にしたｎ型不純物濃度プロファイル４１ａを有する。かつ、ｐ型ベース領域６の内部には、ｎ型不純物濃度プロファイル４１ａに連続してテール部４１ｂが形成されている。テール部４１ｂは、ｎ+型ソース領域７とｐ型ベース領域６との界面３０ｂから基板裏面側に深くなるにしたがって、１×１０20／ｃｍ3から所定の割合（傾き）で穏やかに不純物濃度が減少するｎ型不純物濃度プロファイルを有する。
実施例１においては、図２（ｂ）のｎ+型ソース領域７のｎ型不純物濃度プロファイル４１ａおよびそのテール部４１ｂにより、第３部位３３の幅ｗ３が第３部位３３以外の部分（第１，２部位３１，３２）の幅ｗ１，ｗ２よりも広いゲートトレンチ９が形成された。かつ、ゲートトレンチ９には、第２部位３２の側壁に、第３部位３３に連続して、第３部位３３の側壁と斜度θ２の異なる段差部９ｃが形成された。すなわち、実施例１のゲートトレンチ９は、図２（ａ）に示す断面形状になった。ゲートトレンチ９の第３部位３３の幅ｗ３は約１．０μｍであり、第１，２部位３１，３２の幅ｗ１，ｗ２は約０．７μｍであった。
実施例２は、図３（ｂ）に示すｎ+型ソース領域７のｎ型不純物濃度プロファイル４２を有する。具体的には、ｎ+型ソース領域７は、ソース電極１４との界面３０ａにおけるｎ型不純物濃度を１×１０20／ｃｍ3とし、ｐ型ベース領域６との界面３０ｂにおけるｎ型不純物濃度を１×１０18／ｃｍ3とした。かつ、ｎ+型ソース領域７は、ソース電極１４との界面３０ａからｐ型ベース領域６との界面３０ｂに向かうにしたがって所定の割合で略線形に不純物濃度が減少するｎ型不純物濃度プロファイル４２を有する。
実施例２においても、図３（ｂ）のｎ+型ソース領域７のｎ型不純物濃度プロファイル４２により、実施例１と同様に、第３部位３３の幅ｗ３が第１，２部位３１，３２の幅ｗ１，ｗ２よりも広いゲートトレンチ９が形成された。かつ、実施例２においては、ゲートトレンチ９の第３部位３３の幅ｗ３は、開口側から第２部位３２側に向かうにしたがって所定の割合で略線形に狭くなった。すなわち、実施例２のゲートトレンチ９は、図３（ａ）に示す断面形状になった。ゲートトレンチ９の第３部位３３の幅ｗ３は最も広い開口側で約１．０μｍであり、最も狭い第２部位３２との境界で約０．７μｍであった。ゲートトレンチ９の第１，２部位３１，３２の幅ｗ１，ｗ２は約０．７μｍであった。
実施例３は、図４（ｂ）に示すｎ+型ソース領域７のｎ型不純物濃度プロファイル４３を有する。具体的には、ｎ+型ソース領域７は、ソース電極１４との界面３０ａにおけるｎ型不純物濃度を１×１０20／ｃｍ3とし、ｐ型ベース領域６との界面３０ｂにおけるｎ型不純物濃度を１×１０18／ｃｍ3とした。かつ、ｎ+型ソース領域７は、ソース電極１４との界面３０ａからｐ型ベース領域６との界面３０ｂに向かうにしたがって指数関数的に不純物濃度が減少するｎ型不純物濃度プロファイル４３を有する。
実施例３においても、図４（ｂ）のｎ+型ソース領域７のｎ型不純物濃度プロファイル４３により、実施例１と同様に、第３部位３３の幅ｗ３が第１，２部位３１，３２の幅ｗ１，ｗ２よりも広いゲートトレンチ９が形成された。かつ、実施例３においては、ゲートトレンチ９の第３部位３３の幅ｗ３は、開口側から第２部位３２側に向かうにしたがって緩やかに狭くなった。すなわち、実施例２のゲートトレンチ９は、図４（ａ）に示す断面形状になった。ゲートトレンチ９の第３部位３３の幅ｗ３は最も広い開口側で約０．９μｍであり、最も狭い第２部位３２との境界で約０．７μｍであった。ゲートトレンチ９の第１，２部位３１，３２の幅ｗ１，ｗ２は約０．７μｍであった。
比較として、上述した実施の形態にかかる半導体装置の製造方法において、ゲートトレンチ５９の形成後、炭化珪素の構成元素を再配列するための熱処理を行わずに、ゲート絶縁膜６１を形成してＭＯＳＦＥＴ（以下、比較例とする）を作製した（図１０参照）。比較例では、基板おもて面に略直交する側壁を有するゲートトレンチ５９が形成された。すなわち、ゲートトレンチ５９の幅ｗ１１は、第１〜３部位８１〜８３にわたって等しく０．７μｍであった。
比較例の、ゲートトレンチ５９の断面形状以外の構成は実施例１と同様である。図１０は比較例のゲートトレンチ５９の形状を簡易的に示したものであり、比較例のゲートトレンチ５９の形状は、第１，２ｐ+型領域の有無に影響されない。符号７１はｎ-型の炭化珪素層（エピタキシャル層）であり、ｎ-型ドリフト領域５２となる。符号７２はｐ型の炭化珪素層であり、炭化珪素層７２の、ｎ+型ソース領域５７およびｐ++型コンタクト領域（不図示）以外の部分がｐ型ベース領域５６となる。符号６２，６３，６４，６５は、それぞれゲート電極、層間絶縁膜、ソース電極およびソースパッドである。
これら実施例１〜３および比較例について、ソース電極およびドレイン電極を接地電位とし、ゲート電圧を上昇させたときの漏れ電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流）を測定した。図１１には、実施例１〜３および比較例それぞれ１００個ずつの試料において、漏れ電流が１×１０-8Ａに達したときのゲート電圧の平均値（図１１の「１×１０-8Ａに達する電圧平均値」）を示す。また、図１１には、実施例１〜３および比較例それぞれ１００個ずつの試料について、ゲート絶縁膜にかかる電界を８ＭＶ／ｃｍとしたときに、ゲート絶縁膜の絶縁破壊が生じなかった試料のドレイン−ソース間電流の平均値（図１１の「８ＭＶ／ｃｍの電流平均値」）と、素子破壊（ゲート絶縁膜の絶縁破壊）が生じた試料数（図１１の「８ＭＶ／ｃｍの素子破壊数」）と、を示す。
上記検証において、漏れ電流の基準値を１×１０-8Ａとした理由は、次の通りである。耐圧１２００Ｖクラス以上のＭＯＳＦＥＴにおいて漏れ電流が１×１０-8Ａ以上となる場合、ＭＯＳＦＥＴの実使用が困難である。このため、漏れ電流が１×１０-8Ａ以上となるときのＭＯＳＦＥＴの電流能力を、ＭＯＳＦＥＴの動作限界値として取得することができるからである。
また、ゲート絶縁膜にかける電界の基準値を８ＭＶ／ｃｍとした理由は、次の通りである。耐圧１２００Ｖクラス以上のＭＯＳＦＥＴでは、ゲート絶縁膜の厚さを１００ｎｍとし、ゲート電圧を２５Ｖとしたときに、実使用時に、ゲート絶縁膜に８ＭＶ／ｃｍの電界がかかる。このため、ゲート絶縁膜の絶縁破壊電界強度が少なくとも８ＭＶ／ｃｍ程度必要であるからである。
図１１に示すように、実施例１〜３は、比較例に比べて、漏れ電流が１×１０-8Ａに達するゲート電圧が大きいことが確認された。また、実施例１〜３は、比較例に比べて、ゲート絶縁膜にかかる電界が８ＭＶ／ｃｍであるときのドレイン−ソース間電流が大きいことが確認された。実施例１〜３は、比較例に比べて、素子破壊が生じた試料数が少ないことが確認された。
また、これら実施例１〜３および比較例について、素子破壊が生じた試料の破損個所を集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）により切り出し、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）により観察した。
その結果、比較例の素子破壊が生じた試料では、ゲートトレンチ５９の上部コーナー部５９ｂからゲート絶縁膜６１の絶縁破壊が発生したことが推測されるＳＥＭ画像が得られた。その理由は、次のように推測される。比較例では、ｎ+型ソース領域５７の表面（炭化珪素基板１０のおもて面）からゲートトレンチ５９の側壁にわたって、急峻（略直角）に炭化珪素層７２の形状が変化する。このため、炭化珪素基板１０のおもて面とゲートトレンチ５９の側壁との交線（ゲートトレンチ５９の上部コーナー部５９ｂ）に電界が集中しやすくなっていると推測される。
一方、実施例１〜３の素子破壊が生じた試料では、ゲートトレンチ９の側壁から底面でゲート絶縁膜１１の絶縁破壊が発生していることが確認された。実施例１〜３の素子破壊が生じた試料では、ごみの混入など、製造プロセス上の要因により生じるゲート絶縁膜１１の形成不良個所で、ゲート絶縁膜１１の絶縁破壊が発生していると推測される。すなわち、実施例１〜３においては、ゲートトレンチ９の断面形状を要因とするゲート絶縁膜１１の絶縁破壊は発生しないため、比較例よりもゲート絶縁膜１１の信頼性を高めることができることが確認された。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態にかかる製造方法では、炭化珪素基板のおもて面をＳｉ面とした場合を例に説明しているが、これに限らず、炭化珪素基板のおもて面の面方位は種々変更可能である。また、上述した各実施の形態では、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。
また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、本発明は例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される半導体装置に有用であり、特に耐圧１２００Ｖクラス以上の高耐圧な半導体装置に適している。
１ ｎ+型出発基板
２ ｎ-型ドリフト領域
３，４ ｐ+型領域
３ａ，３ｂ ｐ+型部分領域
５ ｎ型電流拡散領域
５ａ，５ｂ ｎ型部分領域
６ ｐ型ベース領域
７ ｎ+型ソース領域
８ ｐ++型コンタクト領域
９ ゲートトレンチ
９ａ ゲートトレンチの底面コーナー部
９ｂ ゲートトレンチの上部コーナー部
９ｃ ゲートトレンチの側壁の段差部
１０ 炭化珪素基板
１１ ゲート絶縁膜
１１ａ ゲート絶縁膜の表面
１２ ゲート電極
１２ａ ゲート電極の上面
１３ 層間絶縁膜
１４ ソース電極
１５ ソースパッド
１６ ドレイン電極
１７ ドレインパッド
２１，２１ａ，２１ｂ ｎ-型炭化珪素層
２２ ｐ型炭化珪素層
３０ａ ソース電極とｎ+型ソース領域との界面
３０ｂ ｎ+型ソース領域とｐ型ベース領域との界面
３１ ゲートトレンチの第１部位
３２ ゲートトレンチの第２部位
３３ ゲートトレンチの第３部位
４１ａ、４２，４３ ｎ+型ソース領域のｎ型不純物濃度プロファイル
４１ｂ ｎ型不純物濃度プロファイルのテール部
ｗ１ ゲートトレンチの第１部位の幅
ｗ２ ゲートトレンチの第２部位の幅
ｗ２’ ゲートトレンチの第２部位の段差部における幅
ｗ３ ゲートトレンチの第３部位の幅
ｔ１ ゲート絶縁膜の厚さ
ｔ２ ｎ+型ソース領域の厚さ
ｔ３ ｎ+型ソース領域のｎ型不純物濃度プロファイルのテール部の深さ
ｔ１１ ｎ-型ドリフト領域の厚さ
ｔ１２ ｎ型電流拡散領域の厚さ
ｔ１３ ｎ型電流拡散領域の、ゲートトレンチに沿った部分の厚さ

Claims (8)

  1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
    前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
    前記第１半導体層の内部に、前記第２半導体層に接して選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体層の内部に、前記第２半導体層および前記第１半導体領域と離して選択的に設けられた第２導電型の第２半導体領域と、
    前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域および前記第２半導体層を貫通して前記第１半導体層に達し、前記第１半導体層の両表面間の厚さ方向に前記第２半導体領域に対向するトレンチと、
    前記トレンチの内壁に沿って、前記トレンチの内壁全面にわたって均一な厚さで設けられたゲート絶縁膜と、
    前記トレンチの内部において、前記ゲート絶縁膜上に設けられたゲート電極と、
    前記第３半導体領域および前記第２半導体層に電気的に接続された第１電極と、
    前記半導体基板の裏面に電気的に接続された第２電極と、
    を備え、
    前記トレンチは、
    側壁に前記第１半導体層が露出する第１部位と、
    側壁に前記第２半導体層の、前記第３半導体領域以外の部分が露出する第２部位と、
    側壁に前記第３半導体領域が露出し、かつ前記第１部位よりも幅の広い第３部位と、を有し、
    前記トレンチには、前記第２部位の側壁に、前記第３部位の側壁に連続して、前記第３部位の側壁と斜度の異なる段差部が設けられ、
    前記トレンチの前記第２部位の前記段差部における幅は、前記第３部位側から前記第２電極側へ向かうにしたがって狭くなっていることを特徴とする半導体装置。
  2. 前記第２半導体層の不純物濃度は、前記第３半導体領域の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極と前記第１電極とを電気的に絶縁する層間絶縁膜をさらに備え、
    前記ゲート絶縁膜は、前記第２半導体層の、前記第１半導体層側に対して反対側の表面上にまで延在しており、
    前記層間絶縁膜は、前記ゲート絶縁膜および前記ゲート電極を覆い、
    前記層間絶縁膜と前記ゲート電極との界面は、前記層間絶縁膜と前記ゲート絶縁膜との界面よりも前記第２電極側に位置することを特徴とする請求項１または２に記載の半導体装置。
  4. シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、第１導電型の第１エピタキシャル成長層を堆積する第１工程と、
    前記第１エピタキシャル成長層の表面層に第２導電型の第１半導体領域を選択的に形成する第２工程と、
    前記第１エピタキシャル成長層の内部に第２導電型の第２半導体領域を選択的に形成する第３工程と、
    前記第２工程および前記第３工程の後、前記第１エピタキシャル成長層上に、第２導電型の第２エピタキシャル成長層を堆積する第４工程と、
    前記第２エピタキシャル成長層の内部に、前記第１エピタキシャル成長層および前記第２エピタキシャル成長層よりも不純物濃度の高い第１導電型の第３半導体領域を選択的に形成する第５工程と、
    前記第３半導体領域および前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達し、前記第１エピタキシャル成長層の両表面間の厚さ方向に前記第２半導体領域に対向するトレンチを形成する第６工程と、
    不可避的にシランを含む水素ガス雰囲気、または、水素およびシランを含む混合ガス雰囲気での熱処理により、前記トレンチの側壁をエッチングする第７工程と、
    前記トレンチの内壁に沿ってゲート絶縁膜を形成する第８工程と、
    前記トレンチの内部において、前記ゲート絶縁膜上にゲート電極を形成する第９工程と、
    前記第３半導体領域および前記第２エピタキシャル成長層に電気的に接続された第１電極を形成する第１０工程と、
    前記半導体基板の裏面に電気的に接続された第２電極を形成する第１１工程と、
    を含み、
    前記第５工程では、前記第２エピタキシャル成長層の表面から前記厚さ方向に所定深さまで不純物濃度に均一にし、当該所定深さから前記厚さ方向に深くなるにしたがって穏やかに不純物濃度を低くした前記第３半導体領域を形成し、
    前記第７工程では、前記トレンチに、
    側壁に前記第１エピタキシャル成長層が露出する第１部位と、
    側壁に前記第２エピタキシャル成長層の、前記第３半導体領域以外の部分が露出する第２部位と、
    側壁に前記第３半導体領域が露出し、かつ前記第１部位よりも幅の広い第３部位と、を形成し、
    前記第７工程の後、前記第８工程の前に、
    前記トレンチの内壁を犠牲酸化する第１２工程と、前記第１２工程で形成された犠牲酸化膜を除去して前記トレンチの側壁の形状を調整する第１３工程と、を１組とする工程を１回以上行い、
    当該１組とする工程において、
    前記トレンチの前記第２部位の側壁に、前記第３部位の側壁に連続して、前記第３部位の側壁と斜度の異なる段差部を形成し、
    前記トレンチの前記第２部位の前記段差部における幅を、前記第３部位側から前記第２電極側へ向かうにしたがって狭くすることを特徴とする半導体装置の製造方法。
  6. 前記第６工程では、異方性エッチングにより前記トレンチを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第８工程では、前記トレンチの内壁に前記ゲート絶縁膜を堆積することを特徴とする請求項５または６に記載の半導体装置の製造方法。
  8. シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
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