JP6302010B2 - 処理装置及び処理装置の作製方法 - Google Patents

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Description

開示する発明は、半導体装置およびその作製方法に関するものである。ここで、半導体装
置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１参照）。
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特
許文献４参照）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６参照）。
また、トランジスタの動作の高速化などを達成するためには、トランジスタの微細化が求
められている。例えば、特許文献６では、チャネル層の厚さを１０ｎｍ程度以下とした酸
化物半導体を用いた薄膜トランジスタが開示され、非特許文献７では、チャネル長を２μ
ｍ〜１００μｍとした酸化物半導体を用いた薄膜トランジスタが開示されている。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報 特開２０１０−２１１７０号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２ Ｔ． Ｋａｗａｍｕｒａ，Ｈ． Ｕｃｈｉｙａｍａ，Ｓ． Ｓａｉｔｏ，Ｈ． Ｗａｋａｎａ，Ｔ． Ｍｉｎｅ， ａｎｄ Ｍ． Ｈａｔａｎｏ、「Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｎｇ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ」、ＩＤＷ’０９、ｐ．１６８９−１６９２
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる
。例えば、ソース電極またはドレイン電極、あるいは、ゲート電極等の配線上に、トラン
ジスタの半導体層を成膜する場合、該配線は半導体層と比較して大きな膜厚を有するため
、微細化に伴う半導体層の膜厚の縮小によって半導体層の被覆性が低下し、断線や接続不
良などが生じうる。
また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル
効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特
性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに
起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増
大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコン
を用いたトランジスタのようにドーピングによるしきい値制御を適用することができない
ため、短チャネル効果が現れやすい傾向にある。
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供
を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供
を目的の一とする。
開示する発明の一態様は、絶縁層と、絶縁層中に埋め込まれたソース電極と、ドレイン電
極と、絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半
導体層と、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有
し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根（
ＲＭＳ）粗さが１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、およ
び絶縁層表面の一部とドレイン電極表面との高低差は、５ｎｍ以上の半導体装置である。
なお、上記半導体装置において、絶縁層表面の一部とソース電極表面との高低差、および
絶縁層表面の一部とドレイン電極表面との高低差は、２０ｎｍ以下である場合がある。
なお、本明細書において、二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ
）粗さとは、断面曲線に対するＲＭＳ粗さを、測定面に対して適用できるよう、三次元に
拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根で表現さ
れ、次式で与えられる。
なお、測定面とは、全測定データの示す面であり、下記の式で表す。
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）
（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面
が理想的にフラットであるとしたときの面積をＳ０とする。なお、Ｓ０は下記の式で求め
られる。
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つ
まり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。なお、
Ｚ０は下記の式で求められる。
なお、本明細書において、二乗平均平方根（ＲＭＳ）粗さは、原子間力顕微鏡（ＡＦＭ；
Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて得られるＡＦＭ像から、１
０ｎｍ×１０ｎｍの領域、好ましくは１００ｎｍ×１００ｎｍの領域、より好ましくは１
μｍ×１μｍの領域において算出されるものである。
開示する発明の別の一態様は、第１のトランジスタと、第１のトランジスタ上の第２のト
ランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャ
ネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して
、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電
気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジス
タは、絶縁層中に埋め込まれた第２のソース電極、および第２のドレイン電極と、絶縁層
表面、第２のソース電極表面、および第２のドレイン電極表面、の一部と接する第２のチ
ャネル形成領域と、第２のチャネル形成領域を覆う第２のゲート絶縁層と、第２のゲート
絶縁層上の第２のゲート電極と、を有し、絶縁層表面の一部であって、第２のチャネル形
成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下であり、絶縁層表面の一部
と第２のソース電極表面との高低差、および絶縁層表面の一部と第２のドレイン電極表面
との高低差は、５ｎｍ以上の半導体装置である。なお、上記半導体装置において、絶縁層
表面の一部と第２のソース電極表面との高低差、および絶縁層表面の一部と第２のドレイ
ン電極表面との高低差は、２０ｎｍ以下である場合がある。
開示する発明の別の一態様は、二乗平均平方根粗さが１ｎｍ以下の表面にソース電極およ
びドレイン電極を形成し、ソース電極およびドレイン電極を覆うように絶縁層を形成し、
絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を有する平
坦化処理が施された絶縁層を形成し、平坦化処理が施された絶縁層に、ソース電極および
ドレイン電極にまで達する開口を形成することで、平坦化処理が施された絶縁層表面の一
部とソース電極表面との高低差、および平坦化処理が施された絶縁層表面の一部とドレイ
ン電極表面との高低差を５ｎｍ以上とし、平坦化処理が施された絶縁層の表面、ソース電
極表面、およびドレイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導
体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する、半導体装置
の作製方法である。
または、二乗平均平方根粗さが１ｎｍ以下の表面にソース電極およびドレイン電極を形成
し、ソース電極およびドレイン電極を覆うように絶縁層を形成し、絶縁層の表面に平坦化
処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を有する平坦化処理が施された絶
縁層を形成すると共に、ソース電極およびドレイン電極を露出させ、ソース電極およびド
レイン電極を薄膜化することで、平坦化処理が施された絶縁層表面の一部とソース電極表
面との高低差、および平坦化処理が施された絶縁層表面の一部とドレイン電極表面との高
低差を５ｎｍ以上とし、平坦化処理が施された絶縁層の表面、ソース電極表面、およびド
レイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆うゲート
絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法である
。なお、上記半導体装置の作製方法において、平坦化処理が施された絶縁層表面の一部と
ソース電極表面との高低差、および平坦化処理が施された絶縁層表面の一部とドレイン電
極表面との高低差を２０ｎｍ以下とする場合がある。
開示する発明の別の一態様は、チャネル形成領域と、チャネル形成領域上の第１のゲート
絶縁層と、チャネル形成領域と重畳する、第１のゲート絶縁層上の第１のゲート電極と、
チャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を
有する第１のトランジスタを形成し、第１のトランジスタを覆う、表面の二乗平均平方根
粗さが１ｎｍ以下の第１の絶縁層を形成し、第１の絶縁層の表面に第２のソース電極およ
び第２のドレイン電極を形成し、第２のソース電極および第２のドレイン電極を覆うよう
に第２の絶縁層を形成し、第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗
さが１ｎｍ以下の表面を有する平坦化処理が施された絶縁層を形成し、平坦化処理が施さ
れた絶縁層に、第２のソース電極および第２のドレイン電極にまで達する開口を形成する
ことで、平坦化処理が施された絶縁層表面の一部と第２のソース電極表面との高低差、お
よび平坦化処理が施された絶縁層表面の一部と第２のドレイン電極表面との高低差を５ｎ
ｍ以上とし、平坦化処理が施された絶縁層の表面、第２のソース電極表面、および第２の
ドレイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆う第２
のゲート絶縁層を形成し、第２のゲート絶縁層上に第２のゲート電極を形成する、半導体
装置の作製方法である。
または、チャネル形成領域と、チャネル形成領域上の第１のゲート絶縁層と、チャネル形
成領域と重畳する、第１のゲート絶縁層上の第１のゲート電極と、チャネル形成領域と電
気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジ
スタを形成し、第１のトランジスタを覆う、表面の二乗平均平方根粗さが１ｎｍ以下の第
１の絶縁層を形成し、第１の絶縁層の表面に第２のソース電極および第２のドレイン電極
を形成し、第２のソース電極および第２のドレイン電極を覆うように第２の絶縁層を形成
し、第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面
を有する平坦化処理が施された絶縁層を形成すると共に、第２のソース電極および第２の
ドレイン電極を露出させ、第２のソース電極および第２のドレイン電極を薄膜化すること
で、平坦化処理が施された絶縁層表面の一部と第２のソース電極表面との高低差、および
平坦化処理が施された絶縁層表面の一部と第２のドレイン電極表面との高低差を５ｎｍ以
上とし、平坦化処理が施された絶縁層の表面、第２のソース電極表面、および第２のドレ
イン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆う第２のゲ
ート絶縁層を形成し、第２のゲート絶縁層上に第２のゲート電極を形成する、半導体装置
の作製方法である。なお、上記半導体装置の作製方法において、平坦化処理が施された絶
縁層表面の一部と第２のソース電極表面との高低差、および平坦化処理が施された絶縁層
表面の一部と第２のドレイン電極表面との高低差を２０ｎｍ以下とする場合がある。
なお、上記トランジスタのチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ
以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層の
膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは
３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現さ
れる。また、ゲート絶縁層として、酸化ハフニウムなどの高誘電率材料を用いる。例えば
、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの３〜４と比較して非常に
大きな値を有している。このような材料を用いることにより、酸化シリコン層換算で１５
ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易にな
る。すなわち、半導体装置の微細化が容易になる。また、酸化物半導体層としては、高純
度化され、真性化された酸化物半導体を用いる。これにより、酸化物半導体層のキャリア
密度を、例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃ
ｍ３未満とし、トランジスタのオフ電流を、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア
）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下とし、また、トランジスタ
のＳ値を６５ｍＶ／ｄｅｃ以下、好ましくは６３ｍＶ／ｄｅｃ未満とすることができる。
なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には１×１０−２
４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能である。また、ゲート電極は、ソ
ース電極およびドレイン電極と重畳する構造としても良いし、ゲート電極の端のみが、ソ
ース電極の端、およびドレイン電極の端と重畳するような構造としても良い。
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば
、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
なお、本明細書において「上」や「下」の用語は、構成要素の位置関係が「直上」または
「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」
の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しな
い。
また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定
するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、そ
の逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線
」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例
えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタな
どのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する
素子などが含まれる。
開示する発明の一態様によって、微細化に伴う問題点を解消することができるため、結果
として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズ
を十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導
体装置の取り数が増大する。これにより、半導体装置の製造コストは抑制される。また、
半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を
実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化な
どの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用い
たトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可
能である。
このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を
維持しつつ、微細化を達成した半導体装置を提供することができる。
半導体装置の構成例を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の構成例を示す断面図、平面図、および回路図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の応用例を示す図。 半導体装置の応用例を示す図。 半導体装置の応用例を示す図。 半導体装置の応用例を示す図。 半導体装置の応用例を示す図。 半導体装置を用いた電子機器を説明するための図。 計算に用いたモデルを示す図。 ゲート電圧ＶＧ（Ｖ）とドレイン電流ＩＤ（Ａ）との関係を示す図。 チャネル長Ｌ（ｎｍ）としきい値電圧Ｖｔｈ（Ｖ）との関係を示す図。 チャネル長Ｌ（ｎｍ）とＳ値（Ｖ／ｄｅｃ）との関係を示す図。 計算に用いたモデルを示す図。 ゲート電圧ＶＧ（Ｖ）とドレイン電流ＩＤ（Ａ）との関係を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図１乃至図３を参照して説明する。
〈半導体装置の構成例〉
図１には、半導体装置の構成例を示す。図１（Ａ）は、第１の構成例であり、図１（Ｂ）
は、第２の構成例である。また、図１（Ｃ）は、図１（Ａ）の変形例である。
図１（Ａ）におけるトランジスタ１６２は、被形成表面を有する基体１４０上の絶縁層１
４３ｂと、絶縁層１４３ｂを含む絶縁層中に埋め込まれたソース電極１４２ａ、およびド
レイン電極１４２ｂと、上記絶縁層１４３ｂの上面、ソース電極１４２ａの上面、および
ドレイン電極１４２ｂの上面、の一部と接する酸化物半導体層１４４と、酸化物半導体層
１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を
有する。
図１（Ａ）に示すように、トランジスタの活性層に酸化物半導体を用いることで、良好な
特性を得ることができる。例えば、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、好まし
くは６３ｍＶ／ｄｅｃ未満とすることも可能である。
また、絶縁層１４３ｂの上面の一部（特に、被形成表面に平行な領域をいう）であって酸
化物半導体層と接する領域は、その二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好まし
くは、０．５ｎｍ以下）であり、絶縁層１４３ｂの上面の一部とソース電極１４２ａの上
面との高低差、および絶縁層１４３ｂの上面の一部とドレイン電極１４２ｂの上面との高
低差は、５ｎｍ以上である。
上述のように、開示する発明の一態様では、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下
という極めて平坦な領域にトランジスタ１６２のチャネル形成領域が設けられることにな
る。これにより、トランジスタ１６２が微細化される状況においても、短チャネル効果な
どの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能であ
る。
また、被形成表面の平坦性を高めることで、酸化物半導体層１４４の膜厚分布を均一化し
て、トランジスタ１６２の特性を向上させることができる。また、大きな高低差に起因し
て生じうる被覆性の低下を抑制し、酸化物半導体層１４４の断線や接続不良を防止するこ
とができる。
また、上述のように、絶縁層１４３ｂの上面の一部とソース電極１４２ａの上面、および
絶縁層１４３ｂの上面の一部とドレイン電極１４２ｂの上面とに、僅かな高低差（例えば
、５ｎｍ以上２０ｎｍ以下）を設けることで、電流のパスが延長される。これにより、ト
ランジスタ１６２における電界の集中を緩和して、短チャネル効果を抑制することが可能
である。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア濃度が１×１
０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５
×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは
、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１
×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）
または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の
トランジスタ１６２を得ることができる。
なお、非特許文献７などに開示されているように、キャリア密度が２×１０１９／ｃｍ３
と大きいｎ型の酸化物半導体を用いる場合には、チャネル長が２μｍ〜１００μｍといっ
た比較的大きいサイズのトランジスタは実現されうる。しかし、このような材料を、微細
化（チャネル長が２μｍ未満）されたトランジスタに用いると、そのしきい値電圧は大幅
にマイナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難に
なる。つまり、このような材料を用いて作製されたチャネル長が２μｍ未満のトランジス
タは、現実的には使い物にならない。一方で、高純度化され、真性または実質的に真性化
された酸化物半導体のキャリア密度は、少なくとも１×１０１４／ｃｍ３未満であり、上
述のようにノーマリーオン化の問題が発生しないため、チャネル長が２μｍ未満の良好な
特性を有するトランジスタを容易に実現することが可能である。
図１（Ｂ）におけるトランジスタ２６２は、トランジスタ１６２に類似した構造を有する
。すなわち、被形成表面を有する基体２４０上の絶縁層２４３ｂと、絶縁層２４３ｂを含
む絶縁層中に埋め込まれたソース電極２４２ａ、およびドレイン電極２４２ｂと、上記絶
縁層２４３ｂの上面、ソース電極２４２ａの上面、およびドレイン電極２４２ｂの上面、
の一部と接する酸化物半導体層２４４と、酸化物半導体層２４４を覆うゲート絶縁層２４
６と、ゲート絶縁層２４６上のゲート電極２４８ａと、を有する。
また、絶縁層２４３ｂの上面の一部であって酸化物半導体層と接する領域は、その二乗平
均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは、０．５ｎｍ以下）であり、絶縁層２
４３ｂの上面の一部とソース電極２４２ａの上面との高低差、および絶縁層２４３ｂの上
面の一部とドレイン電極２４２ｂの上面との高低差は、５ｎｍ以上である。
図１（Ｂ）におけるトランジスタ２６２と、図１（Ａ）におけるトランジスタ１６２の相
違点は、上記絶縁層の一部が、ソース電極およびドレイン電極の端を覆うように設けられ
ているか否かである。つまり、図１（Ａ）におけるトランジスタ１６２では、絶縁層１４
３ｂがソース電極１４２ａおよびドレイン電極１４２ｂを覆うように設けられているのに
対して、図１（Ｂ）におけるトランジスタ２６２では、絶縁層２４３ｂがソース電極２４
２ａおよびドレイン電極２４２ｂを覆っていない。
図１（Ｂ）の構成に起因する効果は、図１（Ａ）の場合と同様である。すなわち、極めて
平坦な領域にトランジスタ２６２のチャネル形成領域が設けられることになるため、トラ
ンジスタ２６２が微細化される状況においても、短チャネル効果などの不具合を防止し、
良好な特性を有するトランジスタ２６２を提供することが可能になる。また、被形成表面
の平坦性を高めることで、酸化物半導体層２４４の膜厚分布を均一化して、トランジスタ
２６２の特性を向上させることができる。また、大きな高低差に起因して生じうる被覆性
の低下を抑制し、酸化物半導体層２４４の断線や接続不良を防止することができる。また
、上述のような、絶縁層とソース電極（およびドレイン電極）の僅かな高低差に起因して
、トランジスタ２６２における電界の集中を緩和して、短チャネル効果を抑制することが
可能である。
図１（Ｃ）におけるトランジスタ１６２は、図１（Ａ）におけるトランジスタ１６２の変
形例である。具体的には、図１（Ａ）に示す構成において、ソース電極１４２ａ、および
ドレイン電極１４２ｂをテーパー形状としたものに相当する。テーパー角は、例えば、３
０°以上６０°以下とすることができる。なお、テーパー角とは、テーパー形状を有する
層（例えば、ソース電極１４２ａ）を、その断面（基体１４０の表面と直交する面）に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
〈半導体装置の作製方法の例〉
次に、上記半導体装置の作製方法の例について、図２および図３を参照して説明する。こ
こで、図２は図１（Ａ）に示すトランジスタ１６２の作製方法の例について示す図であり
、図３は図１（Ｂ）に示すトランジスタ２６２の作製方法の例について示す図である。な
お、以下では、まず、図２について説明し、図３については、主として図２との相違点に
ついて述べるに留める。また、図１（Ｃ）に示す構成は、図１（Ａ）に示す構成と同様に
作製することができるので、詳細な説明を省略する。
以下、図２について説明する。まず、被形成表面を有する基体１４０上に、ソース電極１
４２ａおよびドレイン電極１４２ｂを形成する（図２（Ａ）参照）。
基体１４０として使用することができるものに大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セ
ラミック基板、石英基板、サファイア基板などの基板を基体として用いることができる。
また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結
晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを基体と
して適用することが可能であり、さらに、これらの基板上に半導体素子が設けられている
ものを基体として用いてもよい。また、基体１４０上には下地膜が形成されていても良い
。
なお、基体１４０の被形成表面は、十分に平坦な表面であることが望ましい。例えば、そ
の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは、０．５ｎｍ以下）である被
形成表面を適用する。このような表面にトランジスタ１６２を形成することで、その特性
を十分に向上させることができる。なお、基体１４０の被形成表面が平坦性に乏しい場合
には、当該表面にＣＭＰ（化学的機械研磨）処理やエッチング処理などを適用して、上述
のような平坦性を確保することが望ましい。なお、ＣＭＰ処理の詳細については、後の絶
縁層１４３に対するＣＭＰ処理の記載を参酌できる。
ソース電極１４２ａおよびドレイン電極１４２ｂは、被形成表面を有する基体１４０上に
導電層を形成し、当該導電層を選択的にエッチングすることによって形成できる。
上記の導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などの
ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、
クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上
述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコ
ニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わ
せた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリッ
トがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて
行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適で
ある。また、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂがテーパー形
状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすること
ができる。
トランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１
４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のト
ランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍ
と波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望まし
い。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるト
ランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０
．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
また、微細化によって、半導体装置の消費電力を低減することも可能である。
次に、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うように絶縁層１４３を形成
する（図２（Ｂ）参照）。
絶縁層１４３は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の
無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４３には、後に酸化物
半導体層１４４が接することになるから、特に、酸化シリコンを用いたものにするのが好
適である。絶縁層１４３の形成方法に特に限定はないが、酸化物半導体層１４４と接する
ことを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このよ
うな方法としては、例えば、スパッタリング法がある。もちろん、プラズマＣＶＤ法をは
じめとする他の成膜法を用いても良い。
次に、絶縁層１４３をＣＭＰ（化学的機械的研磨）処理によって薄膜化して、絶縁層１４
３ａを形成する（図２（Ｃ）参照）。ここでは、ソース電極１４２ａおよびドレイン電極
１４２ｂの表面が露出しない条件でＣＭＰ処理を行う。また、当該ＣＭＰ処理は、絶縁層
１４３ａ表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下
）となる条件で行う。このような条件でＣＭＰ処理を行うことにより、後に酸化物半導体
層１４４が形成される表面の平坦性を向上し、トランジスタ１６２の特性を向上させるこ
とができる。
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する
手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布
との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または
揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布
と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、絶縁層１４３ａの表面の平坦性をさらに向上させることができる。
次に、ソース電極１４２ａおよびドレイン電極１４２ｂと重畳する領域の絶縁層１４３ａ
を選択的に除去して、ソース電極１４２ａおよびドレイン電極１４２ｂにまで達する開口
が形成された絶縁層１４３ｂを形成する（図２（Ｄ）参照）。絶縁層１４３ａの選択的除
去は、エッチングなどの方法によって行うことができる。
絶縁層１４３ａのエッチングは、ドライエッチング、ウェットエッチングのいずれを用い
て行っても良い。また、絶縁層１４３ａのエッチングは、形成される開口が斜面を有する
形状となるように行うのが望ましい。当該斜面は、例えば、当該斜面をその断面（基体１
４０の表面と直交する面）に垂直な方向から観察した際に、基体１４０の表面と当該斜面
とのなす角が３０°以上６０°以下となる形状とすると良い。このような条件で絶縁層１
４３ａのエッチングを行うことにより、後に絶縁層１４３ｂを覆うように形成される酸化
物半導体層の被覆性を向上し、酸化物半導体層の断線などを防止することができる。
上記のエッチング工程によって、絶縁層１４３ｂの上面の一部とソース電極１４２ａの上
面とドレイン電極１４２ｂの上面とによって、僅かな高低差（例えば、５ｎｍ以上２０ｎ
ｍ以下）を有する表面が形成される。また、ソース電極１４２ａおよびドレイン電極１４
２ｂの端は、絶縁層１４３ｂに覆われることになる。ただし、開口形成時のパターニング
精度を高めることで、ソース電極１４２ａおよびドレイン電極１４２ｂの端が、絶縁層１
４３ｂに覆われない構成とすることも可能である。
次に、ソース電極１４２ａ、ドレイン電極１４２ｂ、および絶縁層１４３ｂの一部に接す
るように、上記表面を覆う酸化物半導体層１４４を形成した後、当該酸化物半導体層１４
４を覆うようにゲート絶縁層１４６を形成する（図２（Ｅ）参照）。
酸化物半導体層１４４は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の
元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓ
ｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸
化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−
Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓ
ｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材
料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ
−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａと
ＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３
（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガ
リウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例
えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から
導き出されるものであり、あくまでも一例に過ぎないことを付記する。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体層１４４をスパッタリング法で作製するためのターゲットとしては、Ｉｎ：
Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを
用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ
数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有するターゲットを
用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタリング法により形成することとする。また、その膜
厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３
ｎｍ以上１５ｎｍ以下とする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、１ｐｐｍ以下（望
ましくは１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４０
０℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被
処理物の温度は、室温（２５℃±１０℃（１５℃以上３５℃以下））としてもよい。そし
て、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上
記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半
導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減する
ことができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除
去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ター
ボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて
排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層
中の不純物濃度を低減できる。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは
２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明
に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であ
っても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸
化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、
用いる材料や用途などに応じて選択することもできる。なお、開示する発明の一態様では
、酸化物半導体層１４４の形成表面を十分に平坦化している。このため、厚みの小さい酸
化物半導体層であっても、好適に形成することが可能である。
なお、酸化物半導体層１４４をスパッタリング法により形成する前には、アルゴンガスを
導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば、絶縁層１４３ｂの
表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては
、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突さ
せることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる
方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近に
プラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸
素などによる雰囲気を適用してもよい。
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処
理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰
な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギー
ギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００
℃以上５５０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、ゲート絶縁層１４６の形成後、ゲート電極の形成後、などのタイミン
グにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回
に限らず複数回行っても良い。
酸化物半導体層１４４の形成後には、当該酸化物半導体層１４４を島状の酸化物半導体層
に加工しても良い。島状の酸化物半導体層への加工は、例えば、エッチングによって行う
ことができる。エッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて
行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適
であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液について
は被エッチング材料に応じて適宜選択することができる。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アル
ミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（
ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳ
ｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート
（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好
適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。ま
た、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの
動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、
１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、
ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（
ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈ
ｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは
比誘電率が１５程度であり、酸化シリコンの３〜４と比較して非常に大きな値を有してい
る。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは
２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−
ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン
、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
次に、ゲート絶縁層１４６上にゲート電極１４８ａを形成する（図２（Ｆ）参照）。ゲー
ト電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的
にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層
は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。詳細は、ソース電極１４２ａやドレイン電極１４２ｂなどの
場合と同様であり、これらの記載を参酌できる。なお、ここでは、ゲート電極１４８ａの
一部がソース電極１４２ａおよびドレイン電極１４２ｂと重畳する構造を採用しているが
、開示する発明はこれに限定されない。ゲート電極１４８ａの端とソース電極１４２ａの
端、および、ゲート電極１４８ａの端とドレイン電極１４２ｂの端が重畳するような構造
を採ることもできる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および
絶縁層１５２を形成する（図２（Ｇ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶ
Ｄ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用
いて形成することができる。
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る（図２（Ｇ）参照）。
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆる
ダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
上述のように、開示する発明の一態様では、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下
という極めて平坦な領域にトランジスタ１６２のチャネル形成領域が設けられることにな
る。これにより、トランジスタ１６２が微細化される状況においても、短チャネル効果な
どの不具合を防止し、良好な特性を有するトランジスタ１６２を得ることが可能である。
また、被形成表面の平坦性を高めることで、酸化物半導体層１４４の膜厚分布を均一化し
て、トランジスタ１６２の特性を向上させることができる。また、大きな高低差に起因し
て生じうる被覆性の低下を抑制し、酸化物半導体層１４４の断線や接続不良を防止するこ
とができる。
また、上述のように、絶縁層１４３ｂの上面の一部とソース電極１４２ａの上面、および
絶縁層１４３ｂの上面の一部とドレイン電極１４２ｂの上面とに、僅かな高低差（例えば
、５ｎｍ以上２０ｎｍ以下）を設けることで、電流のパスが延長される。これにより、ト
ランジスタ１６２における電界の集中を緩和して、短チャネル効果を抑制することが可能
である。
また、本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純
度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましく
は５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ
３以下である。また、酸化物半導体層１４４の水素等のドナーに起因するキャリア密度は
、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較し
て、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×
１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さく
なる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャ
ネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２
１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、上述の構成を採用する場合、トラン
ジスタのオフ電流を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとす
ることが可能である。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。また、このように高純度化され、真
性化された酸化物半導体層１４４を用いることで、トランジスタのＳ値を６５ｍＶ／ｄｅ
ｃ以下、好ましくは６３ｍＶ／ｄｅｃ未満とすることも可能である。
次に、図３について説明する。
図２の場合と同様、まず、被形成表面を有する基体２４０上に、後にソース電極となる導
電層２４１ａおよび後にドレイン電極となる導電層２４１ｂを形成する（図３（Ａ）参照
）。そして、導電層２４１ａおよび導電層２４１ｂを覆うように絶縁層２４３を形成する
（図３（Ｂ）参照）。詳細は、図２（Ａ）および図２（Ｂ）の場合と同様である。
次に、絶縁層２４３をＣＭＰ（化学的機械的研磨）処理によって薄膜化して、絶縁層２４
３ｂを形成する（図３（Ｃ）参照）。図２（Ｃ）の場合との相違点は、導電層２４１ａお
よび導電層２４１ｂの表面が露出する条件でＣＭＰ処理を行う点である。当該ＣＭＰ処理
のその他の条件は、図２（Ｃ）の場合と同様である。詳細については、図２（Ｃ）に関す
る記載を参酌することができる。
次に、導電層２４１ａおよび導電層２４１ｂを薄膜化して、ソース電極２４２ａおよびド
レイン電極２４２ｂを形成する（図３（Ｄ）参照）。導電層２４１ａおよび導電層２４１
ｂの薄膜化は、エッチングによって行うことができる。エッチングは、ドライエッチング
とウェットエッチングのいずれを適用しても良い。なお、絶縁層２４３ｂの表面の平坦性
を十分に確保するためには、導電層のみを選択的にエッチングすることができる条件でエ
ッチング処理を行うことが必要である。エッチングガスやエッチング液については被エッ
チング材料に応じて適宜選択することができる。
上記の薄膜化の工程によって、絶縁層２４３ｂの上面の一部とソース電極２４２ａの上面
とドレイン電極２４２ｂの上面とによって、僅かな高低差（例えば、５ｎｍ以上２０ｎｍ
以下）を有する表面が形成される。また、ソース電極２４２ａおよびドレイン電極２４２
ｂの端は、絶縁層２４３ｂに覆われない。なお、絶縁層２４３ｂは、その側面が、底面に
対して傾斜を有するものであっても良い。
次に、ソース電極２４２ａ、ドレイン電極２４２ｂ、および絶縁層２４３ｂの一部に接す
るように、上記表面を覆う酸化物半導体層２４４を形成した後、当該酸化物半導体層２４
４を覆うようにゲート絶縁層２４６を形成する（図３（Ｅ）参照）。また、ゲート絶縁層
２４６上にゲート電極２４８ａを形成する（図３（Ｆ）参照）。そして、ゲート絶縁層２
４６、ゲート電極２４８ａなどを覆うように、絶縁層２５０および絶縁層２５２を形成す
る（図３（Ｇ）参照）。詳細は、図２（Ｅ）乃至図２（Ｇ）の場合と同様である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図４乃至図６を参照して説明する。なお、回路図においては、酸化物半導体
を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈半導体装置の構成例〉
図４は、半導体装置の構成の一例である。図４（Ａ）には、半導体装置の断面を、図４（
Ｂ）には、半導体装置の平面を、図４（Ｃ）には半導体装置の回路構成を、それぞれ示す
。なお、当該半導体装置の動作の詳細については後の実施の形態において詳述するから、
本実施の形態では主として半導体装置の構成について述べるものとする。なお、図４に示
す半導体装置は、所定の機能を有する半導体装置の一例であって、開示する発明の半導体
装置をもれなく表現したものではない。開示する発明に係る半導体装置は、電極の接続関
係等を適宜変更して、その他の機能を有するものとすることが可能である。
図４（Ａ）は、図４（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図４
（Ａ）および図４（Ｂ）に示される半導体装置は、先の実施の形態で説明したトランジス
タ１６２に加え、トランジスタ１６２下部のトランジスタ１６０、および容量素子１６４
を備えている。
ここで、トランジスタ１６２の半導体材料とトランジスタ１６０の半導体材料とは異なる
材料とすることが望ましい。例えば、トランジスタ１６２の半導体材料を酸化物半導体と
し、トランジスタ１６０の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とすることができる。酸化物半導体を用いたトランジスタは、その特性により長時間の電
荷保持を可能とする。一方で、酸化物半導体以外の材料を用いたトランジスタは、高速動
作が容易である。
図４におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けら
れており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集
積化を実現するためには、図４に示すようにトランジスタ１６０がサイドウォール絶縁層
を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場
合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領
域を含む不純物領域１２０を設けても良い。
図４におけるトランジスタ１６２の構成は、先の実施の形態におけるトランジスタ１６２
の構成と同様である。ただし、本実施の形態においては、トランジスタ１６２のソース電
極１４２ａ（ドレイン電極の場合もある）と、トランジスタ１６０のゲート電極１１０と
は接続されている。なお、トランジスタ１６２に代えて、トランジスタ２６２を用いるこ
とができるのは言うまでもない。
図４における容量素子１６４は、ソース電極１４２ａ（ドレイン電極の場合もある）、酸
化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわ
ち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは
、容量素子１６４の他方の電極として機能することになる。なお、電極１４８ｂは、トラ
ンジスタ１６２におけるゲート電極１４８ａと同様の工程で形成される。
なお、図４の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保する
ことができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しな
い構成の容量素子１６４を採用しても良い。また、容量が不要の場合は、容量素子１６４
を設けない構成とすることも可能である。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をＦとして、上記半導体装置の占める面積を
１５Ｆ２〜２５Ｆ２とすることが可能である。
なお、開示する発明に係る半導体装置の構成は、図４に示されるものに限定されない。開
示する発明の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層
構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することが
できる。
〈半導体装置の作製方法の例〉
次に、上記半導体装置の作製方法の一例について図５および図６を用いて説明する。なお
、トランジスタ１６２の作製方法は先の実施の形態と同様であるため、ここでは主として
、トランジスタ１６０の作製方法について説明する。
まず、半導体材料を含む基板１００を用意する（図５（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以
外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「
ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板
には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが
含まれるものとする。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネ
ル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ
１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体
材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、
ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活
性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２を
形成する（図５（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリ
コン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図５（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図５（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッ
チング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後
、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム（Ｈｅ）、ア
ルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス、酸素、酸化窒素
、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ
法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン
、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、
酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素
が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、Ｚ＞０））
、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、Ｚ
＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは
、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすること
ができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図５（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図５（Ｄ）参照）。なお、ここではｎ型トラ
ンジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場
合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで
、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化され
る場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
６（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４
を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図６（Ａ）参照）。なお、
ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属
層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図６
（Ｂ）参照）。絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ア
ルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１
３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いると、各種電極や配線の重なりに起因する
容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、これら
の材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁
層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが
可能である。また、絶縁層１３０は、ポリイミド、アクリル樹脂等の有機絶縁材料を用い
て形成することも可能である。なお、ここでは、絶縁層１３０の単層構造としているが、
開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
６（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１３０
にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図６（Ｃ）参照）。ゲー
ト電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを
適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１
３０の表面は可能な限り平坦にしておくことが望ましい。例えば、絶縁層１３０は、その
表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下となるように平坦化される。このよう
にすることで、絶縁層１３０上に形成される半導体装置の特性を向上することができる。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
その後、トランジスタ１６２および容量素子１６４を形成することで、半導体装置が完成
する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７を参
照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては
、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す
場合がある。
図７（Ａ−１）に示す、記憶装置として用いることができる半導体装置において、第１の
配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１０００のソース電極とは、電気的に接続され
、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１０００のドレイン電極とは、電気的
に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１０１０のソ
ース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉ
ｎｅ）と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、
トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイ
ン電極の他方は、容量素子１０２０の電極の一方と電気的に接続され、第５の配線（５ｔ
ｈ Ｌｉｎｅ）と、容量素子１０２０の電極の他方は電気的に接続されている。
ここで、トランジスタ１０１０には、酸化物半導体を用いたトランジスタが適用される。
ここで、酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示した
トランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が
極めて小さいという特徴を有している。このため、トランジスタ１０１０をオフ状態とし
ても、トランジスタ１０００のゲート電極の電位を極めて長時間にわたって保持すること
が可能である。さらに、先の実施の形態に示すトランジスタを用いることにより、トラン
ジスタ１０１０の短チャネル効果を抑制し、且つ微細化を達成することができる。そして
、容量素子１０２０を有することにより、トランジスタ１０００のゲート電極に与えられ
た電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。ここで、容
量素子１０２０としては、例えば、先の実施の形態で示した容量素子を用いることができ
る。
また、トランジスタ１０００には、酸化物半導体以外の半導体材料を用いたトランジスタ
が適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウ
ム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、
単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このよ
うな半導体材料を用いたトランジスタは、高速動作が可能である。ここで、酸化物半導体
以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示したトラ
ンジスタを用いることができる。
また、図７（Ｂ）に示すように、容量素子１０２０を設けない構成とすることも可能であ
る。
図７（Ａ−１）に示す半導体装置では、トランジスタ１０００のゲート電極の電位が保持
可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とす
る。これにより、第３の配線の電位が、トランジスタ１０００のゲート電極、および容量
素子１０２０に与えられる。すなわち、トランジスタ１０００のゲート電極には、所定の
電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電
位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えら
れるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶
容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１０１０がオフ状
態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ
１０００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１０１０のオフ電流は極めて小さいから、トランジスタ１０００のゲート電
極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１０００のゲ
ート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トラン
ジスタ１０００をｎチャネル型とすると、トランジスタ１０００のゲート電極にＱＨが与
えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１０００のゲート電極
にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。こ
こで、見かけのしきい値電圧とは、トランジスタ１０００を「オン状態」とするために必
要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿Ｈと
Ｖｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１０００のゲート電極に与
えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には
、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１０００は「オン状
態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）
となっても、トランジスタ１０００は「オフ状態」のままである。このため、第２の配線
の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１
０００がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの
第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１０００が「オフ状態
」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモ
リセル間でトランジスタ１０００がそれぞれ直列に接続されている場合には、読み出しの
対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジ
スタ１０００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第
５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１０１０がオン状態
となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の
電位（新たな情報に係る電位）が、トランジスタ１０００のゲート電極および容量素子１
０２０に与えられる。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態と
なる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０
００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
なお、トランジスタ１０１０のソース電極またはドレイン電極は、トランジスタ１０００
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。この
ため、図中、トランジスタ１０１０のソース電極またはドレイン電極とトランジスタ１０
００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合が
ある。トランジスタ１０１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中
に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸
化物半導体を用いたトランジスタ１０１０のオフ電流は、シリコン半導体などで形成され
るトランジスタの１０万分の１以下であるため、トランジスタ１０１０のリークによる、
フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つま
り、酸化物半導体を用いたトランジスタ１０１０により、電力の供給が無くても情報の保
持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１０１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア
）は１×１０−２１Ａ）以下であり、容量素子１０２０の容量値が１０ｆＦ程度である場
合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、ト
ランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
図７（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図７（Ａ−２）のように考えることが可能である。
つまり、図７（Ａ−２）では、トランジスタ１０００および容量素子１０２０が、それぞ
れ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、そ
れぞれ、容量素子１０２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１０２
０を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トラ
ンジスタ１０００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１０００がオ
ン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲ
ート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極
とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１０１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（
実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１０１０のゲートリークが十分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯ
Ｓ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということ
もできる）は、主としてトランジスタ１０１０のオフ電流によって決定されることになる
。
逆に、当該条件を満たさない場合には、トランジスタ１０１０のオフ電流が十分に小さく
とも、保持期間を十分に確保することが困難になる。トランジスタ１０１０のオフ電流以
外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が
大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の
関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。
Ｃ１をＣ２と同じ、あるいはＣ２よりも大きくすることで、第５の配線によってフローテ
ィングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティング
ゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読
み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１０００のゲート絶縁層や容量素子１０２０の絶縁層に
よって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料
や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフロー
ティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲ
ートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲ
ートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。この
ことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電
界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因する
ものである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１０４〜１０５回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
また、高電界が不要であるため、大型の昇圧回路などが不要である点も、フラッシュメモ
リに対するアドバンテージである。
なお、容量素子１０２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ１０００を
構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１０２０を構成する
絶縁層の面積Ｓ１と、トランジスタ１０００においてゲート容量を構成する絶縁層の面積
Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１
以上）を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すな
わち、容量素子１０２０を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現する
ことが容易である。具体的には、例えば、容量素子１０２０を構成する絶縁層においては
、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇ
ｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、
好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用
して、３≦εｒ２≦４（εｒ２は３以上４以下）とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上示したように、開示する発明の一態様に係る半導体装置は、オフ状態でのソースとド
レイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トラ
ンジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発
性のメモリセルを有している。
通常のシリコン半導体では、リーク電流（オフ電流）を、使用時の温度（例えば、２５℃
）において１００ｚＡ（１×１０−１９Ａ）以下に低減することは困難であるが、酸化物
半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、
書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好まし
い。
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティン
グゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができ
る。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少
なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用ト
ランジスタとして用いることで、情報の書き換えを高速に行うことができる。
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し
用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ま
しい。
このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、
酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用
いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行
うことが可能な、記憶装置として用いることができる半導体装置を実現することができる
。
さらに、書き込み用のトランジスタとして、先の実施の形態に示すトランジスタを用いる
ことにより、書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成す
ることができる。これにより、記憶装置として用いることができる半導体装置の高集積化
を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図８およ
び図９を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図に
おいては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併
せて付す場合がある。
図８（Ａ）および図８（Ｂ）は、図７（Ａ−１）に示す半導体装置（以下、メモリセル１
０５０とも記載する）を複数用いて形成される、記憶装置として用いることができる半導
体装置の回路図である。図８（Ａ）は、メモリセル１０５０が直列に接続された、いわゆ
るＮＡＮＤ型の半導体装置の回路図であり、図８（Ｂ）は、メモリセル１０５０が並列に
接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図８（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の
第２信号線Ｓ２、ｍ本のワード線ＷＬ、ｍ個のメモリセル１０５０を有する。図８（Ａ）
では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限
られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル１０５０において、トランジスタ１０００のゲート電極と、トランジスタ１
０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、
電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極ま
たはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０
１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１
０２０の電極の他方は電気的に接続されている。
また、メモリセル１０５０が有するトランジスタ１０００のソース電極は、隣接するメモ
リセル１０５０のトランジスタ１０００のドレイン電極と電気的に接続され、メモリセル
１０５０が有するトランジスタ１０００のドレイン電極は、隣接するメモリセル１０５０
のトランジスタ１０００のソース電極と電気的に接続される。ただし、直列に接続された
複数のメモリセルのうち、一方の端に設けられたメモリセル１０５０が有するトランジス
タ１０００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された
複数のメモリセルのうち、他方の端に設けられたメモリセル１０５０が有するトランジス
タ１０００のソース電極は、ソース線と電気的に接続される。
図８（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ
１０１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ１０１０をオン
状態にする。これにより、指定した行のトランジスタ１０００のゲート電極に第１の信号
線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指
定した行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１００
０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００を
オン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００
のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が
選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え
、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで
、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１０００は、読み出しを行う行を
除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、
読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決
定される。読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって
、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異
なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定
した行のメモリセルから情報を読み出すことができる。
図８（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ
１、ｍ本の第２信号線Ｓ２およびワード線ＷＬを有し、ｎ×ｍ個のメモリセル１０５０を
有する。各トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極ま
たはドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されてい
る。また、ソース線ＳＬとトランジスタ１０００のソース電極とは、電気的に接続され、
ビット線ＢＬとトランジスタ１０００のドレイン電極とは、電気的に接続されている。ま
た、第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは
、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気
的に接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的
に接続されている。
図８（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は、上述の図８（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動
作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ
１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオフ状態とな
るような電位を与え、読み出しを行う行以外のトランジスタ１０００をオフ状態とする。
それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有
する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような
電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに
接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−
ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（
オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジス
タ１０００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとるこ
とになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリ
セルから情報を読み出すことができる。
なお、上記においては、各メモリセル１０５０に保持させる情報量を１ビットとしたが、
本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ１０００のゲー
ト電極に与える電位を３以上用意して、各メモリセル１０５０が保持する情報量を増加さ
せても良い。例えば、トランジスタ１０００のゲート電極にあたえる電位を４種類とする
場合には、各メモリセルに２ビットの情報を保持させることができる。
次に、図８に示す半導体装置などに用いることができる読み出し回路の一例について図９
を用いて説明する。
図９（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセン
スアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電
位が制御される。
メモリセル１０５０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、
選択したメモリセル１０５０のトランジスタ１０００がオン状態の場合には低抵抗状態と
なり、選択したメモリセル１０５０のトランジスタ１０００がオフ状態の場合には高抵抗
状態となる。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプ回路は端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の
場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位
に対応する電位を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、
読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用
のビット線が接続される構成としても良い。
図９（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋
）とＶｉｎ（−）の電位の差を増幅する。Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位より
大きければＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よ
り小さければＶｏｕｔは、概ねＬｏｗ出力となる。当該差動型センスアンプを読み出し回
路に用いる場合、入力端子Ｖｉｎ（＋）とＶｉｎ（−）の一方は入力端子Ａと接続し、入
力端子Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
図９（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する
。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する
。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号Ｓｎ
をＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉ
ｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗと
なり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈ
となる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチ
を介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与え
る。
以上に示す、記憶装置として用いることができる半導体装置は、メモリセルの書き込み用
のトランジスタに、先の実施の形態に示すトランジスタを用いることにより、該書き込み
用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これ
により、記憶装置として用いることができる半導体装置の高集積化を図ることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１０を
参照して説明する。ここでは、中央演算処理装置（ＣＰＵ）について説明する。
ＣＰＵのブロック図の一例を図１０に示す。図１０に示されるＣＰＵ１１０１は、タイミ
ングコントロール回路１１０２、命令解析デコーダー１１０３、レジスタアレイ１１０４
、アドレスロジックバッファ回路１１０５、データバスインターフェイス１１０６、ＡＬ
Ｕ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１０７、命令レジスタ１１０８な
どより構成されている。
これらの回路は、先の実施の形態に示したトランジスタ、インバータ回路、抵抗、容量な
どを用いて作製する。先の実施の形態に示すトランジスタは、極めてオフ電流を小さくす
ることができるので、ＣＰＵ１１０１の低消費電力化を実現できる。さらに、先の実施の
形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、
且つ微細化を達成することができる。
以下に、ＣＰＵ１１０１が有する、それぞれの回路について簡単に説明する。タイミング
コントロール回路１１０２は外部からの命令を受け取り、それを内部用の情報に変換し、
他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込
みなどの指示を外部に与える。命令解析デコーダー１１０３は外部の命令を内部用の命令
に変換する機能を有する。レジスタアレイ１１０４はデータを一時的に保管する機能を有
する。アドレスロジックバッファ回路１１０５は外部メモリのアドレスを指定する機能を
有する。データバスインターフェイス１１０６は、外部のメモリまたはプリンタなどの機
器にデータを出し入れする機能を有する。ＡＬＵ１１０７は演算を行う機能を有する。命
令レジスタ１１０８は命令を一時的に記憶しておく機能を有する。このような回路の組み
合わせによってＣＰＵは構成されている。
ＣＰＵ１１０１の少なくとも一部に、先の実施の形態に示したトランジスタを用いること
により、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるの
で、ＣＰＵ１１０１の高集積化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１１を
参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導
体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトラン
ジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図１１（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１１（Ａ）は
フォトセンサの等価回路であり、図１１（Ｂ）はフォトセンサの一部を示す断面図である
。
フォトダイオード１２０２は、一方の電極がフォトダイオードリセット信号線１２１２に
、他方の電極がトランジスタ１２０４のゲート電極に電気的に接続されている。トランジ
スタ１２０４は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線１２１８
に、ソース電極又はドレイン電極の他方がトランジスタ１２０６のソース電極又はドレイ
ン電極の一方に電気的に接続されている。トランジスタ１２０６は、ゲート電極がゲート
信号線１２１４に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線１２１
６に電気的に接続されている。
ここで、図１１（Ａ）に示す、トランジスタ１２０４、トランジスタ１２０６は酸化物半
導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタと
して、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示
したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フ
ォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトラ
ンジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達
成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精
度を向上させることができる。
図１１（Ｂ）は、フォトセンサにおけるフォトダイオード１２０２及びトランジスタ１２
０４を示す断面図であり、絶縁表面を有する基板１２２２（ＴＦＴ基板）上に、センサと
して機能するフォトダイオード１２０２及びトランジスタ１２０４が設けられている。フ
ォトダイオード１２０２、トランジスタ１２０４の上には接着層１２２８を用いて基板１
２２４が設けられている。また、トランジスタ１２０４上には、絶縁層１２３４、層間絶
縁層１２３６、層間絶縁層１２３８が設けられている。
また、トランジスタ１２０４のゲート電極と電気的に接続されるように、該ゲート電極と
同じ層にゲート電極層１２４０が設けられている。ゲート電極層１２４０は、絶縁層１２
３４及び層間絶縁層１２３６に設けられた開口を介して、層間絶縁層１２３６上に設けら
れた電極層１２４２と電気的に接続されている。フォトダイオード１２０２は、電極層１
２４２上に形成されているので、フォトダイオード１２０２とトランジスタ１２０４とは
、ゲート電極層１２４０および電極層１２４２を介して電気的に接続されている。
フォトダイオード１２０２は、電極層１２４２側から順に、第１半導体層１２２６ａ、第
２半導体層１２２６ｂ及び第３半導体層１２２６ｃを積層した構造を有している。つまり
、フォトダイオード１２０２は、第１半導体層１２２６ａで電極層１２４２と電気的に接
続されている。また、第３半導体層１２２６ｃにおいて、層間絶縁層１２３８上に設けら
れた電極層１２４４と電気的に接続されている。
ここでは、第１半導体層１２２６ａとしてｎ型の導電型を有する半導体層と、第２半導体
層１２２６ｂとして高抵抗な半導体層（ｉ型半導体層）、第３半導体層１２２６ｃとして
ｐ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体層１２２６ａは、ｎ型半導体層であり、ｎ型の導電性を付与する不純物元素を
含むアモルファスシリコン膜により形成する。第１半導体層１２２６ａの形成には、１５
族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法
により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、
ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（Ｓｉ
ＨＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四弗化珪素（ＳｉＦ４）等を用いてもよい。ま
た、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入
法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等に
より不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。こ
の場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、
又はスパッタリング法等を用いればよい。第１半導体層１２２６ａの膜厚は２０ｎｍ以上
２００ｎｍ以下となるよう形成することが好ましい。
第２半導体層１２２６ｂは、ｉ型半導体層（真性半導体層）であり、アモルファスシリコ
ン膜により形成する。第２半導体層１２２６ｂの形成には、半導体材料ガスを用いて、ア
モルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シ
ラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３
、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層１２２６ｂの形成は、ＬＰＣＶ
Ｄ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層１２２６ｂの
膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体層１２２６ｃはｐ型半導体層であり、ｐ型の導電性を付与する不純物元素を含
むアモルファスシリコン膜により形成することができる。第３半導体層１２２６ｃの形成
には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズ
マＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい
。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用い
てもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法
やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオ
ン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させ
るとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、
気相成長法、又はスパッタリング法等を用いればよい。第３半導体層１２２６ｃの膜厚は
１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
また、第１半導体層１２２６ａ、第２半導体層１２２６ｂ、及び第３半導体層１２２６ｃ
は、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セ
ミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ
））半導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定
状態に属するものである。すなわち、熱力学的に安定な第３の状態を有する半導体であっ
て、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方
向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクト
ルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単
結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に
微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボン
ド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてい
る。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子
歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、ま
たは周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる
。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、Ｓ
ｉＦ４などのシリコンを含む気体を水素で希釈して形成することができる。また、水素に
加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス
元素でシリコンを含む気体を希釈して微結晶半導体膜を形成することができる。これらの
ときシリコンを含む気体に対して水素の流量比を５倍以上２００倍以下、好ましくは５０
倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中
に、ＣＨ４、Ｃ２Ｈ６等の炭化水素気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウムを含む気
体、Ｆ２等を混入させてもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、基
板１２２４側の面からフォトダイオード１２０２が入射光１２３０を受け、電気信号に変
換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側から
の光は外乱光となるため、電極層１２４２は遮光性を有する導電膜を用いるとよい。また
、ｎ型の半導体層側を受光面として用いることもできる。
また、入射光１２３０を基板１２２４側の面から入射させることにより、トランジスタ１
２０４の酸化物半導体層は、該トランジスタ１２０４のゲート電極によって、入射光１２
３０を遮光することができる。
絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８としては、絶縁性材料を用い
て、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップコート法
、スプレー塗布、スクリーン印刷法、オフセット印刷法、液滴吐出法（インクジェット法
）等の方法を用いて形成することができる。
絶縁層１２３４としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層
、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層
、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁
層の、単層又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度
プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
層間絶縁層１２３６、層間絶縁層１２３８としては、表面凹凸を低減するため平坦化絶縁
膜として機能する絶縁層が好ましい。層間絶縁層１２３６、層間絶縁層１２３８としては
、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ
樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の
他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、Ｂ
ＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
フォトダイオード１２０２は、入射光１２３０を検出することによって、被検出物の情報
を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源
を用いることができる。
以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施
の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジス
タは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光
検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用い
ることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することがで
きるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させる
ことができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例
えば、高速、かつ低消費電力なノート型のパーソナルコンピュータが実現される。
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯情報
端末が実現される。
図１２（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、例えば、高速、かつ低消費電力な電子書籍が実現される。
図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、タッ
チパネル７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子
７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７
４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内
蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導
体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯電話機が実現
される。
図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、
高速、かつ低消費電力なデジタルカメラが実現される。
図１２（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、例えば
、高速、かつ低消費電力なテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、半導体装置の微細化による高速化、低消費電力化が実現された
電子機器が得られる。
本実施例では、計算機シミュレーションによって、短チャネル効果抑制の観点から、開示
する発明の効果を確認した結果について示す。なお、計算（第１の計算および第２の計算
）は、シルバコ社製デバイスシミュレータＡｔｌａｓを用いて行った。
第１の計算は、図１３に示すモデルを用いて行った。図１３（Ａ）には開示する発明の一
態様に係る、絶縁層の上面と、ソース電極およびドレイン電極の上面との間に僅かな高低
差が存在する構造（以下、構造Ａ）のトランジスタを示している。また、図１３（Ｂ）に
は比較例としての上記高低差を有しない構造（以下、構造Ｂ）のトランジスタを示してい
る。なお、当該計算においては簡単のため、構造Ａとして、図１３（Ａ）に示すような、
絶縁層１４３ｂがソース電極１４２ａおよびドレイン電極１４２ｂを覆わない構造を採用
しているが、計算上は、絶縁層１４３ｂがソース電極１４２ａおよびドレイン電極１４２
ｂを覆う構造との大きな差はない。
当該計算では、高低差を形成する領域（以下、凸状領域と呼ぶ）の側面の傾斜角θと、当
該凸状領域の高さｈを変数として計算を行った。なお、図１３において符号を付した構成
要素は、先の実施の形態において同一の符号を付して説明した構成要素に相当する。また
、本実施例の計算モデルでは、絶縁層１５０など一部の構成要素を設けていないが、この
ことは計算結果に影響を与えるものではない。
計算に用いたその他のパラメータは以下の通りである。
・酸化物半導体層の膜厚：１０ｎｍ
・酸化物半導体層の材質：Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物（バンドギャップＥｇ：３
．１５ｅＶ、電子親和力（χ）：４．３ｅＶ、比誘電率：１５、電子移動度：１０ｃｍ２
／Ｖｓ）
・ゲート絶縁層の膜厚：１０ｎｍ
・ゲート絶縁層の材質：酸化ハフニウム（比誘電率：１５）
・ソース電極、ドレイン電極の材質：窒化チタン（仕事関数：３．９ｅＶ）
・ゲート電極の材質：タングステン（仕事関数：４．９ｅＶ）
第１の計算の結果を図１４乃至図１６に示す。図１４には、ゲート電圧ＶＧ（Ｖ）とドレ
イン電流ＩＤ（Ａ）との関係を、図１５には、チャネル長Ｌ（ｎｍ）としきい値電圧Ｖｔ
ｈ（Ｖ）との関係を、図１６には、チャネル長Ｌ（ｎｍ）とＳ値（Ｖ／ｄｅｃ）との関係
を、それぞれ示す。なお、図１４乃至図１６では、傾斜角θを４５°、６０°、９０°、
高さｈを５ｎｍ、１０ｎｍ、２０ｎｍとした場合の結果について、それぞれ示している。
図１４乃至図１６の結果より、チャネル長Ｌが１００ｎｍより大きい場合には、構造Ａと
構造Ｂとの間に有意差は見られないが、チャネル長Ｌを１００ｎｍ以下とする場合には、
構造Ａでは、しきい値電圧Ｖｔｈのマイナスシフトと、Ｓ値の増大が抑制されている。つ
まり、構造Ａでは、構造Ｂと比較して、短チャネル効果を抑制することが可能である。
第２の計算は、図１７に示すモデルを用いて行った。図１７（Ａ）は、構造Ａを示してお
り、図１７（Ｂ）は構造Ｂを示している。第２の計算と第１の計算との相違は、第１の計
算では、ソース電極とドレイン電極との間隔をチャネル長Ｌと扱っているのに対して、第
２の計算では、絶縁層の凸形状に沿った形でチャネル長Ｌを算出している点にある。すな
わち、図１７（Ａ）では、チャネル長Ｌ＝Ｌｓ＋Ｌｃ＋Ｌｄである。図１７（Ａ）におけ
るチャネル長Ｌをこのように扱うことで、チャネル長Ｌの実効値が大きくなる効果をキャ
ンセルし、正確に形状に起因する効果を見ることができる。
図１８には、第２の計算の結果である、ゲート電圧ＶＧ（Ｖ）とドレイン電流ＩＤ（Ａ）
との関係を示す。ここで、傾斜角θは９０°に固定し、高さｈはそれぞれ、５ｎｍ、１０
ｎｍ、２０ｎｍとしている。図１８より、絶縁層の上面と、ソース電極およびドレイン電
極の上面との間に僅かな高低差が存在する構造（構造Ａ）では、その形状に起因して、し
きい値電圧Ｖｔｈのマイナスシフトが抑制されている。つまり、当該形状によって、短チ
ャネル効果が抑制されることが理解される。
なお、第１の計算結果および第２の計算結果からは、高さｈを大きくすると短チャネル効
果が現れにくくなることがわかるが、大きな高低差を設けると、被覆性の低下により酸化
物半導体層の断線等が生じる可能性もあるため、高低差は３０ｎｍ以下、好ましくは２０
ｎｍ以下とする。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１３０ 絶縁層
１４０ 基体
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４３ 絶縁層
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２４０ 基体
２４１ａ 導電層
２４１ｂ 導電層
２４２ａ ソース電極
２４２ｂ ドレイン電極
２４３ 絶縁層
２４３ｂ 絶縁層
２４４ 酸化物半導体層
２４６ ゲート絶縁層
２４８ａ ゲート電極
２５０ 絶縁層
２５２ 絶縁層
２６２ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ タッチパネル
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１０００ トランジスタ
１０１０ トランジスタ
１０２０ 容量素子
１０５０ メモリセル
１１０１ ＣＰＵ
１１０２ タイミングコントロール回路
１１０３ 命令解析デコーダー
１１０４ レジスタアレイ
１１０５ アドレスロジックバッファ回路
１１０６ データバスインターフェイス
１１０７ ＡＬＵ
１１０８ 命令レジスタ
１２０２ フォトダイオード
１２０４ トランジスタ
１２０６ トランジスタ
１２１２ フォトダイオードリセット信号線
１２１４ ゲート信号線
１２１６ フォトセンサ出力信号線
１２１８ フォトセンサ基準信号線
１２２２ 基板
１２２４ 基板
１２２６ａ 第１半導体層
１２２６ｂ 第２半導体層
１２２６ｃ 第３半導体層
１２２８ 接着層
１２３０ 入射光
１２３４ 絶縁層
１２３６ 層間絶縁層
１２３８ 層間絶縁層
１２４０ ゲート電極層
１２４２ 電極層
１２４４ 電極層

Claims (2)

  1. レジスタアレイと、
    前記レジスタアレイと機能的に接続されているＡＬＵと、
    前記ＡＬＵと機能的に接続されている命令レジスタと、を有し、
    前記レジスタアレイ、前記ＡＬＵ及び前記命令レジスタの少なくとも一は、第１のトランジスタと、前記第１のトランジスタ上方の第２のトランジスタと、を有し、
    前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第２のトランジスタは、チャネル形成領域を酸化物半導体層に有し、
    前記第１のトランジスタのゲート電極は、前記第２のトランジスタのソース電極又はドレイン電極の一方と電気的に接続されていることを特徴とする処理装置。
  2. レジスタアレイと、
    前記レジスタアレイと機能的に接続されているＡＬＵと、
    前記ＡＬＵと機能的に接続されている命令レジスタと、を有する処理装置であって、
    前記処理装置の一部は、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第２のトランジスタは、チャネル形成領域を、水素を除去するための第１の熱処理を行った後に酸素を供給するための熱処理を行った酸化物半導体層に有し、
    前記第１のトランジスタのゲート電極は、前記第２のトランジスタのソース電極又はドレイン電極の一方と電気的に接続されていることを特徴とする処理装置の作製方法。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101838130B1 (ko) * 2010-02-12 2018-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작방법
KR20180020327A (ko) * 2010-03-08 2018-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
CN110718557B (zh) * 2010-03-08 2023-12-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR101812467B1 (ko) * 2010-03-08 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5739257B2 (ja) * 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US8546892B2 (en) 2010-10-20 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8894825B2 (en) 2010-12-17 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, manufacturing semiconductor device
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US8987728B2 (en) 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
KR20120109856A (ko) * 2011-03-28 2012-10-09 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN102760697B (zh) 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US20120298998A1 (en) * 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
KR102014876B1 (ko) 2011-07-08 2019-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
WO2013042562A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5806905B2 (ja) * 2011-09-30 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
BR112014007708B1 (pt) * 2011-10-06 2020-09-15 Bic-Violex Sa Lâmina de aparelho de barbear ou depilar rígida formada de modo integral e cabeça de aparelho de barbear ou depilar
US9117916B2 (en) * 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6250883B2 (ja) 2013-03-01 2017-12-20 株式会社半導体エネルギー研究所 半導体装置
US9608122B2 (en) * 2013-03-27 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2015060318A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP6072297B2 (ja) * 2013-11-25 2017-02-01 シャープ株式会社 半導体装置およびその書き込み方法
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
US10147747B2 (en) 2014-08-21 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
CN105655407A (zh) 2016-03-11 2016-06-08 京东方科技集团股份有限公司 多晶硅薄膜晶体管及其制备方法、阵列基板、显示装置
JP6553693B2 (ja) * 2017-09-14 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
KR20240013863A (ko) 2017-12-07 2024-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
DE102020127831A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherarray-gatestrukturen
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures

Family Cites Families (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0824185B2 (ja) * 1985-03-08 1996-03-06 セイコー電子工業株式会社 薄膜トランジスタ装置とその製造方法
JPH0330625Y2 (ja) 1985-06-14 1991-06-27
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0823101B2 (ja) 1987-04-08 1996-03-06 ジエ イー モルガン ニイツテイング ミルス インコーポレイテツド 断熱用布及びその製造方法
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH05206166A (ja) * 1991-12-26 1993-08-13 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0823101A (ja) * 1992-01-17 1996-01-23 Seiko Instr Inc 薄膜トランジスタ素子およびその製造方法
TW215967B (en) * 1992-01-17 1993-11-11 Seiko Electron Co Ltd MOS Poly-Si thin film transistor with a flattened channel interface and method of producing same
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) * 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5770483A (en) 1996-10-08 1998-06-23 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with high performance drain-to-gate connection
JP3011178B2 (ja) 1998-01-06 2000-02-21 住友金属工業株式会社 半導体シリコンウェーハ並びにその製造方法と熱処理装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2003060060A (ja) 2001-08-21 2003-02-28 Fujitsu Ltd 半導体集積回路装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003224750A (ja) * 2002-01-29 2003-08-08 Ricoh Co Ltd デジタルカメラおよび画像編集システム
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6740900B2 (en) * 2002-02-27 2004-05-25 Konica Corporation Organic thin-film transistor and manufacturing method for the same
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3819793B2 (ja) 2002-03-15 2006-09-13 三洋電機株式会社 成膜方法及び半導体装置の製造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1815530B1 (en) * 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CN102938420B (zh) * 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585063C (en) * 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) * 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP2006228931A (ja) * 2005-02-17 2006-08-31 Victor Co Of Japan Ltd 有機薄膜トランジスタ及びその製造方法
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
EP2387207A3 (en) 2005-04-15 2012-04-04 Ktfreetel Co. Ltd. Method for providing contents for mobile communication terminal
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR100647695B1 (ko) 2005-05-27 2006-11-23 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
EP1750276B1 (en) * 2005-07-29 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) * 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
US20080074922A1 (en) * 2006-09-21 2008-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. 2-transistor nonvolatile memory cell
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7968453B2 (en) 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
JP5099739B2 (ja) * 2006-10-12 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2008282913A (ja) 2007-05-09 2008-11-20 Nippon Shokubai Co Ltd 酸化銅系半導体薄膜の製造方法および酸化銅系半導体薄膜
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR20100065145A (ko) * 2007-09-14 2010-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US8455331B2 (en) * 2007-10-10 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5309547B2 (ja) * 2007-12-13 2013-10-09 カシオ計算機株式会社 薄膜トランジスタパネルおよびその製造方法
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5305696B2 (ja) * 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
CN101621008A (zh) * 2008-07-03 2010-01-06 中芯国际集成电路制造(上海)有限公司 Tft浮置栅极存储单元结构
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
KR101753574B1 (ko) 2008-07-10 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
US7812346B2 (en) 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8686404B2 (en) * 2008-12-08 2014-04-01 The Trustees Of The University Of Pennsylvania Organic semiconductors capable of ambipolar transport
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN104485336B (zh) * 2009-10-21 2018-01-02 株式会社半导体能源研究所 半导体器件
KR20240042253A (ko) * 2009-10-29 2024-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101823861B1 (ko) * 2009-11-20 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
WO2011070905A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
WO2011074408A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Non-volatile latch circuit and logic circuit, and semiconductor device using the same
KR101874779B1 (ko) * 2009-12-25 2018-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
WO2011080999A1 (en) * 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011080998A1 (en) * 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8415731B2 (en) * 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR101862811B1 (ko) * 2010-02-26 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 구동 방법
KR20180020327A (ko) * 2010-03-08 2018-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
CN110718557B (zh) * 2010-03-08 2023-12-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP6012799B2 (ja) * 2015-03-16 2016-10-25 本田技研工業株式会社 車両のホーン取付構造

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