JP6274897B2 - 撮像素子及び撮像素子の駆動方法 - Google Patents

Description

本発明は、撮像素子及び撮像素子の駆動方法に関する。

従来の撮像素子では、画素数が多くなるに従い、出力信号に大きなシェーディングが現れるようになる。図９を用いて、このシェーディングの発生メカニズムについて説明する。図９（ａ）は、撮像素子において画素領域内の図９（ｂ）に示す３点Ａ、Ｂ、Ｃの位置での、読み出し画素行の選択スイッチをオンした前後でのウェル電位を示している。図９（ａ）において、縦軸はウェル電位、横軸は時間であり、選択スイッチをオンした時に、ウェル電位が立ち上がり、ピークを持った後、収束して行く様子を示している。

図９（ａ）に示されるように、ウェル電位の変動量は、画素領域内の中心に向かうほど（Ｃ→Ａ）大きくなる。また、ウェル電位の過渡特性に関しても、画素領域内の中心に向かうほど（Ｃ→Ａ）、時定数が大きくなり、例えばＡの位置で１５μｓ程である。したがって、選択スイッチをオンした後、ウェル電位が戻らないうちにＮ信号（ノイズ信号）の転送スイッチをオンしてしまうと、Ｎ信号の蓄積容量には画素の位置に応じた異なるレベルの信号が保持されてしまう。

また、その後、（Ｓ＋Ｎ）信号（ノイズ信号と光信号とを加算した信号）の転送スイッチをオンした際にも、（Ｓ＋Ｎ）信号の蓄積容量には画素の位置に依存したウェル電位に応じた信号が保持されてしまう。さらに、同じ画素でも、Ｎ信号の転送スイッチをオンしてから（Ｓ＋Ｎ）信号の転送スイッチをオンするまでの時間に依存してウェル電位が変わってくるため、撮像動作においてシェーディングの原因になっている。

図９（ｃ）には、画素領域内の中心を通る１水平ライン上の画素からのダーク時のセンサ出力が示されている。図９（ｃ）において、横軸は画素の水平方向の位置に、縦軸は出力レベルに対応している。出力レベルの違いは、選択スイッチをオンした後、（Ｓ＋Ｎ）信号の転送スイッチをオフするまでの時間が長いほど顕著になる傾向があり、そのため水平の画素数が多くなるほどシェーディングの発生量が大きくなる。

このシェーディングを抑制するため、図１０に示すように、撮像素子内の共通ウェルに基準電圧を供給するためのコンタクトを画素領域内に複数設ける方法が提案されている（特許文献１参照）。図１０は、撮像素子の断面図を示しており、１００１は光電変換素子としてのフォトダイオード（詳しくはフォトダイオードを構成するＮ型の半導体受光領域）である。１００２はＰ型のウェル１００４と同じ導電型でウェルよりも高不純物濃度のドープ領域（Ｐ＋領域）である。ウェルコンタクト１００３は、ドープ領域１００２に直接或いは間接的に接触する導電体からなる。

ウェル配線１００５は、遮光膜を兼ねており、フォトダイオード１００１に光を照射するための受光窓ＯＰが形成された導電体からなる。ウェル配線１００５は、ウェルコンタクト１００３に接続されており、基準電圧源から所定の基準電圧（例えば０Ｖ）が与えられる。図１０においては、絶縁層１００６と絶縁層１００７との間に配された配線層と、配線層の上部にあるスルーホール内の導電性プラグと、配線層の下にあるコンタクトホール内の導電性プラグとによりコンタクトが構成されている。図１０では、ウェル配線１００５の下方にある各種配線層や各トランジスタなどは図示を省略している。

特開２００１−２３０４００号公報

近年、撮像素子の小型化や高感度化のニーズに応えるため、画素領域内のフォトダイオードの領域を大きく取らなければならない一方で、ドープ領域に十分広い領域を割り当てる余裕がなくなってしまっている。十分な領域のドープ領域が確保できない場合、ウェルコンタクトに用いる導電性プラグと半導体との接点から発生した暗電流成分が隣接するフォトダイオードに流れ込み、撮像素子からの出力信号にノイズ成分として重畳してしまうことがある。これは、最終的に撮像装置からの出力画像のＳＮ特性悪化やキズ等の画質悪化の要因となることがある。特に、画素を一定間隔で間引いて画素領域内の一部の画素から信号を読み出す駆動モードにおいて、ウェルコンタクト近傍の画素のみ読み出すような動作をした場合、全画素を読み出す駆動モードよりもウェルコンタクトによる画質悪化の影響が大きくなる。

本発明は、撮像素子の画素領域内に複数のウェルコンタクトを設け、画素を間引いて一部の画素から信号を読み出しても、ウェルコンタクトによる画質の悪化のない出力画像を得ることを目的としている。

本発明に係る撮像素子は、２次元状に配列され、それぞれが光電変換素子と増幅用トランジスタとを含む複数の画素と、前記２次元状に配列された画素から、画素を一定間隔で間引いて信号を読み出すことが可能な読み出し回路とを有し、第１導電型の半導体基板内に形成された第２導電型の半導体からなる共通ウェル内に、それぞれ光電変換素子となる第１導電型の半導体受光領域を有しており、前記共通ウェル内に、それぞれ増幅用トランジスタのソース又はドレインとなる第１導電型の半導体領域を有しており、前記共通ウェルに基準電圧を供給するためのコンタクトが、前記共通ウェルの画素領域内に複数、設けられており、前記コンタクトは、すべての画素から信号を読み出した場合に画素の出力信号が画像信号として使用される前記画素領域内の画素のうち、間引いて信号を読み出す場合に間引かれる画素に設けられていることを特徴とする。

本発明によれば、撮像素子における画素の位置に応じたウェル電位の分布を抑制することができ、撮像素子の間引き駆動を行う動画モードにおいても画質を悪化させることなくシェーディングを低減することができる。

本発明の実施形態における撮像素子の構成例を示す図である。 図１に示す読み出し回路の構成例を示す図である。 本実施形態における撮像素子の駆動例を示すタイミングチャートである。 本実施形態におけるに使用した色フィルタを示す図である。 本実施形態における撮像素子の模式的平面図である。 本実施形態における画素及びウェルコンタクトの配置例を示す図である。 本実施形態における画素及びウェルコンタクトの配置例を示す図である。 本実施形態における撮像装置の構成例を示す図である。 撮像素子におけるウェル電位の変化を示す図である。 従来の撮像素子の模式的断面図である。

以下、本発明の実施形態を図面に基づいて説明する。
以下では、Ｘ−Ｙアドレス型の走査方法を採る撮像素子により構成されたカメラシステムを例に説明する。

図１は、本発明の実施形態における撮像素子の構成例を示す図である。本実施形態における撮像素子は、例えばＣＭＯＳ型撮像素子（ＣＭＯＳイメージセンサ）であり、Ｘ−Ｙアドレス型の走査方法を採る。

１０１は単位画素であり、フォトダイオード（ＰＤ）１０２、転送スイッチ１０３、フローティングデフュージョン（ＦＤ）１０４、ソースフォロアとして機能する増幅ＭＯＳアンプ１０５、選択スイッチ１０６、及びリセットスイッチ１０７を有する。１０８は垂直出力線（列信号線）、１０９は増幅ＭＯＳアンプ１０５の負荷となる定電流源、１１０は通信線、１１１は出力アンプである。１１２は垂直走査回路、１１３は読み出し回路、１１４は水平走査回路である。なお、図１では、図の簡略化のために単位画素１０１を４行×４列のみ図示しているが、実際には２次元状に非常に多数の単位画素１０１が配列されている。

ＦＤ１０４、増幅ＭＯＳアンプ１０５、及び定電流源１０９でフローティングディフュージョンアンプが構成される。また、垂直走査回路１１２、読み出し回路１１３、及び水平走査回路１１４により、複数の単位画素１０１のすべての画素から信号を読み出す全読み出し駆動や、単位画素１０１を一定間隔で間引いて一部の画素から信号を読み出す間引き読み出し駆動が実現される。出力アンプ１１１は、Ｒ、Ｇｒ、Ｇｂ、Ｂのそれぞれに対し１つずつの計４チャンネル出力となっている。

図２は、図１に示した読み出し回路１１３の構成例を示す図である。２０１はＮ信号（ノイズ信号）の転送スイッチであり、２０２は（Ｓ＋Ｎ）信号（ノイズ信号と光信号とを加算した信号）の転送スイッチである。２０３はＮ信号を一時的に蓄積するＮ信号の蓄積容量、２０４は（Ｓ＋Ｎ）信号を一時的に蓄積する（Ｓ＋Ｎ）信号の蓄積容量である。２０５、２０６は列選択信号の転送スイッチであり、２０７は差動増幅器である。

読み出し回路１１３は、そこで発生するノイズを含むノイズ信号（Ｎ信号）の読み出し系と、ノイズ信号と光信号とが加算された信号（（Ｓ＋Ｎ）信号）の読み出し系との２系統に分かれている。Ｎ信号の読み出し系は、Ｎ信号の転送スイッチ２０１、Ｎ信号の蓄積容量２０３、及び列選択信号の転送スイッチ２０５により構成される。（Ｓ＋Ｎ）信号の読み出し系は、（Ｓ＋Ｎ）信号の転送スイッチ２０２、（Ｓ＋Ｎ）信号の蓄積容量２０４、及び列選択信号の転送スイッチ２０６により構成される。これら２つの読み出し系は、差動増幅器２０７に接続されている。

次に、本実施形態における撮像素子の動作の概略について説明する。図３は、本実施形態における撮像素子の駆動例を示すタイミングチャートである。単位画素１０１は、ＰＤ１０２において光を電荷に変換し、ＰＤ１０２で発生した電荷を転送制御パルスφＴＸに基づいて転送スイッチ１０３により転送し、ＦＤ１０４に一時的に蓄積しておく。

選択された１水平ライン上の画素のリセットスイッチ１０７をオンするハイレベルのリセット制御パルスφＲＳＴを与える。次いで、リセット制御パルスφＲＳＴをローレベルにしてリセットスイッチ１０７をオフにし、選択スイッチ１０６をオンするハイレベルの選択制御パルスφＳＥＬを与える。これにより、垂直出力線１０８に出力されたＮ信号は、図２に示したＩＮへと入力される。このＮ信号をＮ信号の蓄積容量２０３に蓄積するために、Ｎ信号の転送スイッチ２０１をオンするハイレベルのＮ信号転送パルスφＴｎを与える。

続いて、選択された行の画素１０１の転送スイッチ１０３をオンするためのハイレベルの転送制御パルスφＴＸを与える。これにより、ＰＤ１０２に蓄積された光信号が増幅用トランジスタ（増幅ＭＯＳアンプ）１０５のゲートに入力され、増幅用トランジスタ１０５のソースから光信号に応じた出力信号が得られる。転送制御パルスφＴＸをローレベルにして転送スイッチ１０３をオフにしても、増幅用トランジスタ１０５のゲート電位は光信号に基づいた値に保持される。

この状態で、垂直出力線１０８に出力された（Ｓ＋Ｎ）信号を（Ｓ＋Ｎ）信号の蓄積容量２０６に蓄積するために、（Ｓ＋Ｎ）信号の転送スイッチ２０２をオンするハイレベルの（Ｓ＋Ｎ）信号転送パルスφＴｓを与える。そして、選択制御パルスφＳＥＬをローレベルにして選択スイッチ１０５をオフにし、選択された行の各画素からの信号の読み出しが終了する。

ここで、Ｎ信号の蓄積容量２０５に保持されるＮ信号には、リセット時のｋＴＣノイズ、ＭＯＳトランジスタの閾値バラツキによる固定パターンノイズが含まれている。また、（Ｓ＋Ｎ）信号の蓄積容量２０４に保持される（Ｓ＋Ｎ）信号には、前述したノイズを含んだリセット状態の信号に光電荷による信号が加算されている。

このように、図３に示したタイミングにより各スイッチが制御されて、１水平ライン上の画素の信号が、それぞれの列に対応する２つの蓄積容量２０３、２０４に保持される。その後、水平走査回路１１４により、読み出し回路１１３内の転送スイッチ２０５、２０６をオンすることで、Ｎ信号及び（Ｓ＋Ｎ）信号を差動増幅器２０７のそれぞれの入力線に読み出す。そして、差動増幅器２０７から、（Ｓ＋Ｎ）信号に含まれるＮ信号が除去された光電荷による信号のみに応じた信号が、出力アンプ１１１を経てセンサ出力として出力される。

つまり、水平走査回路１１４により、それぞれの列に対応する転送スイッチ２０５、２０６を順次オン、オフすることにより、１水平ライン上の画素の信号を差動増幅器２０７より出力して行く。これを各水平ライン毎に行うために、垂直走査回路１１２により画素行が選択される都度、図３に示したタイミングにより各スイッチを制御して、水平走査回路１１４により順次走査する、という手続きを繰り返す。こうして、画素領域内の画素からの信号を出力することができる。

図４は、図１に示す撮像素子で使用される色フィルタアレイの一部を示す図である。図４では、第１の色フィルタを赤（Ｒ）、第２の色フィルタを緑（Ｇｒ）、第３の色フィルタを緑（Ｇｂ）、第４の色フィルタを青（Ｂ）とした場合を一例として示している。この色フィルタアレイの配列は、原色の色フィルタ配列のなかでも、特にベイヤ配列と呼ばれるものであり、高い解像度及び優れた色再現性を備えた色フィルタ配列である。以下では、赤（Ｒ）の色フィルタを設置された画素をＲ画素、緑（Ｇｒ）の色フィルタを設置された画素をＧｒ画素、緑（Ｇｂ）の色フィルタを設置された画素をＧｂ画素、青（Ｂ）の色フィルタを設置された画素をＢ画素とも呼ぶ。

次に、図５を用いて、本実施形態における撮像素子内のウェルコンタクトの配置について説明する。図５において、単位画素５０１は、図１に示した単位画素１０１に対応し、フォトダイオード５０２は、図１に示したフォトダイオード１０２に対応する。また、アンプ５０３は、図１に示した増幅ＭＯＳアンプ１０５に対応し、出力アンプ５０５は、図１に示した出力アンプ１１１に対応する。ウェルコンタクト５０４は、ウェルに基準電圧を供給するためのコンタクトである。

本実施形態では、Ｂ画素のある単位画素５０１のみにウェルコンタクト５０４を設けている。出力アンプ５０５は、Ｂ画素用、Ｒ画素用、Ｇｒ画素用、Ｇｂ画素用の順に読み出しを行う。図５において、単位画素５０１と出力アンプ５０５以外の回路、例えば垂直走査回路１１２、読み出し回路１１３、水平走査回路１１４等の回路は、図示を省略している。

単位画素５０１は、フォトダイオード５０２及びアンプ５０３と、画素によってはウェルコンタクト５０４により構成されている。ここで、光電変換素子としてのフォトダイオード５０２を構成するＮ型（第１導電型）の半導体受光領域は、図１０に示した撮像素子と同様に、Ｎ型（第１導電型）の半導体基板内に形成されたＰ型（第２導電型）のウェル内（共通ウェル内）に形成される。また、増幅ＭＯＳアンプ１０５に対応するアンプ５０３を構成する増幅用トランジスタのソース又はドレインとなるＮ型（第１導電型）の半導体領域は、Ｐ型（第２導電型）のウェル内（共通ウェル内）に形成される。

ウェルコンタクト５０４が設けられている単位画素（以下、コンタクト画素とも称する）５０１は、画素領域内に２次元状に配置された画素の複数列又は複数行に１個存在する。ウェルコンタクト５０４は、画素を一定間隔で間引いて画素から信号を読み出す撮像素子の間引き駆動モードで駆動した場合の間引き画素（間引かれる画素）に設けられる。

ここで、撮像素子（センサ）の間引き駆動モードにおける水平方向の間引き率をＨｍ、垂直方向の間引き率をＶｍとすると、水平方向のコンタクト画素間隔Ｈｃ、垂直方向のコンタクト画素間隔Ｖｃは下記のようになる。
Ｈｃ＝Ｈｍ×２又はＶｃ＝Ｖｍ×２ …（式１）
なお、水平方向のコンタクト画素間隔、及び垂直方向のコンタクト画素間隔は、水平方向の間引き率、垂直方向の間引き率の２倍に限らず、前述した（式１）により算出される値Ｈｃ、Ｖｃの整数倍であっても良い。

例えば、水平方向に１／３間引き、垂直方向に１／３間引きの駆動モードで画素領域内の画素から読み出す場合の画素レイアウトを、図６を用いて説明する。図６において、それぞれ１つのマスが１つの画素を示している。図６において、Ｒ、Ｇｒ、Ｇｂ、Ｂと示されているマスは、それぞれ第１の色フィルタ（Ｒ）、第２の色フィルタ（Ｇｒ）、第３の色フィルタ（Ｇｂ）、第４の色フィルタ（Ｂ）を有し、信号が読み出されて出力信号が画像信号として使用される画素を示している。一方で、空白のマスは、信号が読み出されない画素、すなわち間引き画素を示している。斜め縞に塗られたマスは、信号が読み出されず、かつウェルコンタクト５０４が設けられている画素（コンタクト画素）を示している。

水平方向に１／３間引き、垂直方向に１／３間引きで駆動する場合、水平方向の間引き率ＨｍはＨｍ＝３、垂直方向の間引き率ＶｍはＶｍ＝３であるから（式１）より水平方向のコンタクト画素間隔Ｈｃ、垂直方向のコンタクト画素間隔Ｖｃは、
Ｈｃ＝３×２＝６又はＶｃ＝３×２＝６ …（式２）
となる。つまり、コンタクト画素は、水平方向で６画素おき、又は垂直方向で６画素おきとなっていればよい。図６に示す例の場合には、この条件を守った並びとして水平方向で６画素おき、垂直方向で４画素としている。

また、例えば、水平方向に１／２間引き、垂直方向に１／２間引きの駆動モードで画素領域内の画素から読み出す場合の画素レイアウトを、図７を用いて説明する。水平方向に１／２間引き、垂直方向に１／２間引きで駆動する場合、水平方向のコンタクト画素間隔Ｈｃ、垂直方向のコンタクト画素間隔Ｖｃは、同様にして
Ｈｃ＝２×２＝４又はＶｃ＝２×２＝４ …（式３）
を満たしていればよい。図７に示す例の場合には、この条件を守った並びとして水平方向で４画素おき、垂直方向では４画素としている。

さらに、例えば水平方向に１／３間引き、垂直方向に１／３間引きの駆動モード、及び水平方向に１／２間引き、垂直方向に１／２間引きの駆動モードを使用する撮像素子である場合には、前述した（式２）かつ（式３）であれば良い。したがって、例えば水平方向のコンタクト画素間隔Ｈｃ、垂直方向のコンタクト画素間隔Ｖｃは、下記の（式４）、又は（式５）を満たせばよい。
Ｈｃ＝３×２＝６かつＶｃ＝２×２＝４ …（式４）
Ｈｃ＝２×２＝４かつＶｃ＝３×２＝６ …（式５）

図８は、本実施形態における撮像素子を用いた撮像装置の構成例を示す図である。図８において、８０１はレンズ、８０２はレンズ駆動部、８０３はメカニカルシャッタ（メカシャッタと表記）、８０４は絞り、８０５はメカニカルシャッタ・絞り駆動部（シャッタ・絞り駆動部と表記）である。８０６は図２、図３に示す構成を有する撮像素子である。８０７は相関２重サンプリング、ゲイン調整、及びＡ／Ｄ変換（アナログデジタル変換）を行う回路（ＣＤＳ・Ａ／Ｄと表記）である。８０８は撮像信号処理回路、８０９はタイミング発生部、８１０はメモリ部（第１メモリ部と表記）、８１１は全体制御演算部である。８１２は記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部と表記）、８１３は表示部、８１４は記録媒体、８１５は外部インターフェース部（外部Ｉ／Ｆ部と表記）、８１６はメモリ部（第２メモリ部と表記）、８１７は操作部である。

レンズ部８０１を通った被写体像は、絞り８０４にて適切な光量に調整され、撮像素子８０６に結像される。撮像素子８０６に結合された被写体像は、ＣＤＳ・ＡＤ８０７にて相関２重サンプリング、ゲイン調整、アナログ信号からデジタル信号への変換を行うＡ／Ｄ変換等が行われ、Ｒ、Ｇｒ、Ｇｂ、Ｂの信号として取り込まれ、撮像信号処理回路８０８に送られる。撮像信号処理回路８０８は、ノイズを軽減するローパスフィルタ処理やシェーディング処理、ホワイトバランス処理などの各種の画像信号処理、さらに各種の補正、画像データの圧縮等を行う。

レンズ部８０１は、レンズ駆動部８０２によってズーム及びフォーカス等が駆動制御される。メカシャッタ８０３は、一眼レフカメラに使用されるフォーカルプレーン型のシャッタの後幕に相当する幕のみを有するシャッタ機構である。これらメカシャッタ８０３や絞り８０４は、シャッタ・絞り駆動部８０５によって駆動制御される。タイミング発生部８０９は、撮像素子８０６及び撮像信号処理回路８０８に各種タイミング信号を出力する。全体制御演算部８１１は、撮像装置全体の制御と各種演算を行う。

メモリ部８１０は、画像データを一時的に記憶する。記録媒体制御インターフェース部８１２は、記録媒体８１４に対して画像データの記録又は読み出しを行う。表示部８１３は、画像データ等の表示を行う。記録媒体８１４は、半導体メモリ等の着脱可能記録媒体であり、画像データ等の記録又は読み出しを行う。外部インターフェース部８１５は、外部コンピュータ等と通信を行うためのインターフェースである。メモリ部８１６は、全体制御演算部５１１で行われた演算結果等を記憶する。操作部８１７にてユーザーが設定した撮像装置の駆動条件に関する情報は、全体制御演算部８１１に送られ、これらの情報に基づいて撮像装置全体の制御が行われる。

本実施形態によれば、ウェルに基準電圧を供給するためのウェルコンタクトを複数設けることで、画素の位置に応じたウェル電位の分布を抑制することができる。また、撮像素子の画素領域内の画素を間引いて一部の画素から信号を読み出す場合、ウェルコンタクトが設けられている画素は間引かれる画素であるので、出力画像の画質に及ぼす影響を抑制することができる。したがって、シェーディングを低減できるとともに、撮像素子の間引き駆動を行う動画モードにおいて、ウェルコンタクトによる画質の悪化のない出力画像を得ることができ、優れた画質性能を実現することのできる撮像装置を提供することが可能となる。

前述した本実施形態では、撮像素子の画素領域内の画素のうち、Ｂ画素の一部のみにウェルコンタクトを設けている。それは、本実施形態では信号処理時にＧ信号のみを輝度信号として用いる撮像システム（撮像装置）等のように、Ｂ画素から読み出された信号（Ｂ信号）に加えられるゲイン量が他の色の信号に加えられるゲイン量よりも小さいとしているためである。つまり、Ｂ画素にウェルコンタクトを設けることにより出力信号のノイズが増加してしまっても最終的な出力画像に及ぼす影響が少ない。したがって、画素領域内のすべての画素から信号を読み出して画像信号として使用することを考慮すると、ウェルコンタクトを設ける、特定の色フィルタを設置された画素は、信号処理時にかけるゲイン量が他よりも小さい画素であることが好ましい。

このように、信号処理の構成等により撮像装置毎に最終的な出力画像へのノイズの影響の小さい画素は異なる。そのため、撮像装置毎にそれぞれにあった特定の色フィルタを設置された原色画素にウェルコンタクトを設置することが望ましく、必ずしも前述した例のようにＢ画素にウェルコンタクトを設ける必要はない。言うまでもなくどの色の画素にウェルコンタクトが設置されていても、間引き駆動において間引かれる画素に設置されていれば、本発明の効果があることは言うまでもない。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１、５０１：単位画素 １０２、５０２：フォトダイオード（光電変換素子） １０５：増幅ＭＯＳアンプ １１２：垂直走査回路 １１３：読み出し回路 １１４：水平走査回路 ５０３：アンプ（増幅用トランジスタ） ５０４：ウェルコンタクト

Claims (5)

1. ２次元状に配列され、それぞれが光電変換素子と増幅用トランジスタとを含む複数の画素と、
   前記２次元状に配列された画素から、画素を一定間隔で間引いて信号を読み出すことが可能な読み出し回路とを有し、
   第１導電型の半導体基板内に形成された第２導電型の半導体からなる共通ウェル内に、それぞれ光電変換素子となる第１導電型の半導体受光領域を有しており、
   前記共通ウェル内に、それぞれ増幅用トランジスタのソース又はドレインとなる第１導電型の半導体領域を有しており、
   前記共通ウェルに基準電圧を供給するためのコンタクトが、前記共通ウェルの画素領域内に複数、設けられており、
   前記コンタクトは、すべての画素から信号を読み出した場合に画素の出力信号が画像信号として使用される前記画素領域内の画素のうち、間引いて信号を読み出す場合に間引かれる画素に設けられていることを特徴とする撮像素子。
2. 前記２次元状に配列された画素における水平方向又は垂直方向に対して、前記コンタクトが設けられている画素の画素間隔が、間引いて信号を読み出す場合に信号が読み出される画素の画素間隔の２倍の整数倍であることを特徴とする請求項１記載の撮像素子。
3. 前記コンタクトが、特定の色フィルタを設置された画素に設けられていることを特徴とする請求項１又は２記載の撮像素子。
4. 前記特定の色フィルタを設置された画素は、信号処理時にかけるゲイン量が他の色フィルタを設置された画素よりも小さい画素であることを特徴とする請求項３記載の撮像素子。
5. 光電変換素子と増幅用トランジスタとを含む画素が２次元状に複数、配列され、第１導電型の半導体基板内に形成された第２導電型の半導体からなる共通ウェル内に、それぞれ光電変換素子となる第１導電型の半導体受光領域を有し、前記共通ウェル内に、それぞれ増幅用トランジスタのソース又はドレインとなる第１導電型の半導体領域を有し、前記共通ウェルに基準電圧を供給するためのコンタクトが、前記共通ウェルの画素領域内に複数、設けられている撮像装置の駆動方法であって、
   すべての画素から画像信号として使用する信号を読み出す場合、前記コンタクトが設けられている画素を含む前記画素領域内のすべての画素に対する信号の読み出しを行い、
   画素を一定間隔で間引いて画像信号として使用する信号を読み出す場合、前記コンタクトが設けられている画素とは異なる画素に対する信号の読み出しを行うことを特徴とする撮像素子の駆動方法。

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