JP6062340B2

JP6062340B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP6062340B2
Application number: JP2013214758A
Authority: JP
Inventors: 祐麻利田; 望赤木; 敬太林
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-12-04
Filing date: 2013-10-15
Publication date: 2017-01-18
Anticipated expiration: 2033-10-15
Also published as: JP2014132636A

Description

本発明は、スーパージャンクション（以下、ＳＪという）構造を有する半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having a super junction (hereinafter referred to as SJ) structure and a method for manufacturing the same.

従来より、縦型構造のＤＭＯＳ（Double-Diffused MOSFET）がセル領域に形成された半導体装置では、セル領域の外周を囲む外周領域の耐圧層が低不純物濃度のｎ^-型エピタキシャル層のみで形成されている。このため、ＤＭＯＳのリカバリ動作時に、注入電荷（注入キャリア）は、ｎ^-型エピタキシャル層からｐ型ボディ層におけるソース電極とのコンタクト部に向かって直線的に排出される。 Conventionally, in a semiconductor device in which a vertical structure DMOS (Double-Diffused MOSFET) is formed in a cell region, the breakdown voltage layer in the outer peripheral region surrounding the outer periphery of the cell region is formed only by a low impurity concentration n ⁻ type epitaxial layer. ing. For this reason, during the recovery operation of the DMOS, injected charges (injected carriers) are linearly discharged from the n ⁻ type epitaxial layer toward the contact portion with the source electrode in the p type body layer.

一方、ＳＪ構造のＭＯＳＦＥＴがセル領域に形成された半導体装置では、ＭＯＳＦＥＴが形成されたセル領域と同様、外周領域の耐圧層もｐ型カラムとｎ型カラムが交互に繰り返されたＰＮカラムで形成されている（例えば、特許文献１参照）。このため、ＳＪ構造のＭＯＳＦＥＴのリカバリ動作時には、注入電荷は、ＰＮカラムを通じてｐ型ボディ層におけるソース電極とのコンタクト部に向かって排出される。 On the other hand, in the semiconductor device in which the MOSFET having the SJ structure is formed in the cell region, the breakdown voltage layer in the outer peripheral region is formed by the PN column in which the p-type column and the n-type column are alternately repeated similarly to the cell region in which the MOSFET is formed (For example, refer to Patent Document 1). Therefore, during the recovery operation of the MOSFET having the SJ structure, the injected charge is discharged toward the contact portion with the source electrode in the p-type body layer through the PN column.

特開２００６−２７８８２６号公報JP 2006-278826 A

上記したように、ＤＭＯＳでは、リカバリ動作時に、注入電荷は、ｎ^-型エピタキシャル層からｐ型ボディ層におけるソース電極とのコンタクト部に向かって直線的に排出される。このため、注入電荷は比較的集中することなく排出されることになる。 As described above, in the DMOS, during the recovery operation, the injected charge is discharged linearly from the n ⁻ -type epitaxial layer toward the contact portion with the source electrode in the p-type body layer. For this reason, the injected charge is discharged without being relatively concentrated.

しかしながら、ＳＪ構造のＭＯＳＦＥＴでは、リカバリ動作時に、注入電荷は、ＰＮカラムを通じてｐ型ボディ層におけるソース電極とのコンタクト部に向かって排出されることになるが、ｐ型半導体を好んでドリフトする。このため、図１６の矢印で記載したように、ｎ型カラムＪ１を跨ぐことなくｐ型カラムＪ２から基板表面側に注入電荷が抜け、外周領域のｐ型リサーフ層Ｊ３を介してｐ型ボディ層Ｊ４におけるソース電極Ｊ５とのコンタクト部から排出される。したがって、ＳＪ構造のＭＯＳＦＥＴは、ＤＭＯＳよりも注入電荷が集中しやすく、ｐ型ボディ層Ｊ４とソース電極Ｊ５との境界位置もしくはゲート配線Ｊ６の下方のゲート絶縁膜Ｊ７などが破壊されるという問題がある。特に、ソース電極Ｊ５のうちのｐ型ボディ層Ｊ４との接触部位における最も外周側の端部において発熱が大きくなり、破壊され易い。 However, in the SJ-structure MOSFET, the injected charge is discharged toward the contact portion with the source electrode in the p-type body layer through the PN column at the time of the recovery operation, but drifts in preference to the p-type semiconductor. For this reason, as described by the arrows in FIG. 16, the injected charge is released from the p-type column J2 to the substrate surface side without straddling the n-type column J1, and the p-type body layer is passed through the p-type RESURF layer J3 in the outer peripheral region. It is discharged from the contact portion with the source electrode J5 at J4. Therefore, the SJ-structure MOSFET is more likely to concentrate injected charges than the DMOS, and the boundary position between the p-type body layer J4 and the source electrode J5 or the gate insulating film J7 below the gate wiring J6 is destroyed. is there. In particular, heat generation increases at the outermost end portion of the source electrode J5 at the contact portion with the p-type body layer J4 and is easily destroyed.

なお、ここではＳＪ構造のＭＯＳＦＥＴを例に挙げて説明したが、縦型のＳＪ構造のダイオードについても同様の問題がある。 Here, the SJ structure MOSFET has been described as an example, but the vertical SJ structure diode has the same problem.

本発明は上記点に鑑みて、注入電荷の集中を緩和して、素子の破壊を抑制することができるＳＪ構造の縦型半導体素子を有する半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and it is an object of the present invention to provide a semiconductor device having an SJ-structure vertical semiconductor element that can alleviate concentration of injected charges and suppress element destruction, and a method of manufacturing the same. .

上記目的を達成するため、請求項１に記載の発明では、半導体基板（３）の表面側に、不純物濃度が１×１０ ¹⁵ ｃｍ ^-3 〜１×１０ ¹⁶ ｃｍ ^-3 に設定された第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが半導体基板の表面と平行に繰り返された繰り返し構造からなるＳＪ構造（４）を有する縦型半導体素子を備えた半導体装置において、空乏化しない１×１０ ¹⁷ ｃｍ ^-3 以上６×１０ ¹⁷ ｃｍ ^-3 以下のピーク不純物濃度で構成されるとともに、半導体層の表面から所定深さの位置から形成され、高不純物層と接すると共にＳＪ構造と接し、基板法線方向から見て、表面電極における高不純物層（１０）と接している部分のうち最も外周側となる第１端部（Ｐ１）と高不純物層における外周側の端部との間とオーバーラップして形成された第２導電型のディープ層（１８）を備えていることを特徴としている。 In order to achieve the above object, in the first aspect of the present invention, the impurity concentration is set to 1 × 10 ¹⁵ cm ⁻³ to 1 × 10 ¹⁶ cm ⁻³ on the surface side of the semiconductor substrate (3). in the semiconductor device having a vertical semiconductor device having a conductive column (4b) and a second conductivity type columns (4a) and the SJ structure (4) consisting of parallel repeated repeating structure and the surface of the semiconductor substrate, empty It is composed of a peak impurity concentration of 1 × 10 ¹⁷ cm ⁻³ or more and 6 × 10 ¹⁷ cm ⁻³ or less that is not depleted, is formed from a position at a predetermined depth from the surface of the semiconductor layer, is in contact with the high impurity layer, and is SJ A first end portion (P1) that is the outermost peripheral portion of the surface electrode in contact with the high impurity layer (10) and an end portion on the outer peripheral side of the high impurity layer as viewed from the substrate normal direction Formed between and between The second conductivity type deep layer (18) is provided.

このように、高不純物層およびＳＪ構造に接触し、基板法線方向から見て第１端部から高不純物層の端部の間とオーバーラップさせられ、かつ、第２導電型不純物濃度がＳＪ構造よりも高いディープ層を備えている。このようなディープ層を備えることにより、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制することが可能となる。 In this way, the high impurity layer and the SJ structure are contacted, overlapped between the first end portion and the end portion of the high impurity layer when viewed from the substrate normal direction, and the second conductivity type impurity concentration is SJ. It has a deep layer higher than the structure. By providing such a deep layer, it is possible to reduce the concentration of injected charge during the recovery operation and suppress the destruction of the element.

請求項１３に記載の発明では、半導体基板の表面側に第１導電型カラムおよび第２導電型カラムとを有するＳＪ構造を形成する工程と、ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、ＳＪ構造の表層部に不純物注入層（２３）を形成する工程と、不純物注入層を形成したＳＪ構造の表面に第２導電型層をエピタキシャル成長させると共に、熱処理により不純物注入層内の不純物を熱拡散させてディープ層を形成する工程と、を含んでいることを特徴としている。 In the invention described in claim 13 , the step of forming the SJ structure having the first conductivity type column and the second conductivity type column on the surface side of the semiconductor substrate, and the mask in which the formation region of the deep layer is opened is used. A step of forming an impurity implantation layer (23) in the surface layer portion of the SJ structure by ion-implanting the second conductivity type impurity, and epitaxially growing the second conductivity type layer on the surface of the SJ structure in which the impurity implantation layer is formed. And a step of thermally diffusing impurities in the impurity-implanted layer by heat treatment to form a deep layer.

このように、ＳＪ構造の表層部に不純物注入層を形成するようにすれば、高加速イオン注入を行わなくても良いため、スループットを向上でき、製造工程の簡略化を図ることができる。 In this manner, when the impurity implantation layer is formed in the surface layer portion of the SJ structure, high acceleration ion implantation is not required, so that throughput can be improved and a manufacturing process can be simplified.

請求項１４に記載の発明では、半導体基板を用意する工程と、半導体基板の表面側に第１導電型カラムおよび第２導電型カラムとを有するＳＪ構造を形成する工程と、ＳＪ構造の表面に第２導電型の半導体層を形成する工程と、ディープ層の形成予定領域が開口するマスクを用いて第２導電型の半導体層の上から第２導電型不純物を高加速イオン注入することによりディープ層を形成する工程と、を含んでいることを特徴としている。 In the invention described in claim 14 , a step of preparing a semiconductor substrate, a step of forming an SJ structure having a first conductivity type column and a second conductivity type column on the surface side of the semiconductor substrate, and a surface of the SJ structure The second conductivity type semiconductor layer is deeply formed by high-acceleration ion implantation of the second conductivity type impurity from above the second conductivity type semiconductor layer using a mask in which a region where the deep layer is to be formed is opened. And a step of forming a layer.

このように、第２導電型層の上から第２導電型不純物を高加速イオン注入することもできる。この場合、請求項１４のようにイオン注入によって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良い半導体素子を得ることができる。 As described above, the second conductivity type impurity can also be ion-implanted with high acceleration from the second conductivity type layer. In this case, since the epitaxial growth does not occur on the surface where the crystal defects are generated by the ion implantation as in the fourteenth aspect, a semiconductor element with better crystallinity can be obtained.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。1 is a top layout view of a semiconductor device including an SJ-structure MOSFET according to a first embodiment of the present invention; 図１に示す半導体装置のII−II’断面図である。It is II-II 'sectional drawing of the semiconductor device shown in FIG. 図１に示す半導体装置のIII−III’断面図である。FIG. 3 is a sectional view of the semiconductor device shown in FIG. 1 taken along the line III-III ′. 図１に示す半導体装置のIV−IV’断面図である。FIG. 4 is a IV-IV ′ cross-sectional view of the semiconductor device shown in FIG. 1. ｐ型ディープ層１８の加速電圧、中心深さ、ドーズ量およびピーク濃度とリカバリ耐量との関係を示した図である。It is the figure which showed the relationship between the acceleration voltage of the p-type deep layer 18, center depth, dose amount, peak concentration, and recovery tolerance. 図２に示す断面において端部Ｐ１からの突き出し長Ｌ１を示した図である。It is the figure which showed the protrusion length L1 from the edge part P1 in the cross section shown in FIG. 突き出し長Ｌ１に対する端部Ｐ１での発熱温度をシミュレーションにより解析した結果を示すグラフである。It is a graph which shows the result of having analyzed by simulation the heat_generation | fever temperature in the edge part P1 with respect to protrusion length L1. 図２に示す断面において端部Ｐ１からのオーバーラップ長Ｌ２を示した図である。It is the figure which showed the overlap length L2 from the edge part P1 in the cross section shown in FIG. オーバーラップ長Ｌ２に対するリカバリ耐量［Ａ／μｓ］を実験により調べた結果を示すグラフである。It is a graph which shows the result of having investigated the recovery tolerance [A / microsecond] with respect to overlap length L2 by experiment. 第１実施形態にかかる半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device concerning 1st Embodiment. 本発明の第２実施形態にかかる半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device concerning 2nd Embodiment of this invention. 本発明の第３実施形態にかかる半導体装置の上面レイアウト図である。It is a top surface layout diagram of a semiconductor device concerning a 3rd embodiment of the present invention. 本発明の第４実施形態にかかるＳＪ構造のダイオードを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with the diode of SJ structure concerning 4th Embodiment of this invention. 本発明の第５実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。It is a top surface layout diagram of a semiconductor device provided with MOSFET of SJ structure concerning a 5th embodiment of the present invention. 図１４に示す半導体装置のXV−XV’断面図である。FIG. 15 is a cross-sectional view taken along the line XV-XV ′ of the semiconductor device illustrated in FIG. 14. リカバリ動作時に注入電荷が移動する様子を示した半導体装置の断面図である。It is sectional drawing of the semiconductor device which showed a mode that the injection charge moved at the time of recovery operation | movement.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態にかかる半導体装置について、図１〜図４を参照して説明する。図１〜図４に示す半導体装置は、四角形状のセル領域１に縦型半導体素子としてＳＪ構造の多数のＭＯＳＦＥＴが形成されると共に、セル領域１を囲むように外周領域２が配置された構造とされている。 (First embodiment)
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. The semiconductor device shown in FIGS. 1 to 4 has a structure in which a large number of SJ-structure MOSFETs are formed in a rectangular cell region 1 as vertical semiconductor elements, and an outer peripheral region 2 is disposed so as to surround the cell region 1. It is said that.

図２〜図４に示すように、半導体装置は、例えばシリコンからなるｎ⁺型基板３の表面にｐ型カラム４ａおよびｎ型カラム４ｂを有するＳＪ構造４を備え、ＳＪ構造４の上にＭＯＳＦＥＴなどを構成する各部が形成されることで構成されている。ｐ型カラム４ａおよびｎ型カラム４ｂはｎ⁺型基板３の表面と平行な一方向に所定ピッチおよび所定幅で繰り返された繰り返し構造とされており、ｎ⁺型基板３の表面全面、つまりセル領域１に加えて外周領域２にも形成されている。これらｐ型カラム４ａおよびｎ型カラム４ｂについては、チャージバランスを考慮して不純物濃度や幅およびピッチを設定してあるが、同じ不純物濃度とされる場合には同幅および等ピッチで形成される。これらｐ型カラム４ａおよびｎ型カラム４ｂの不純物濃度は、例えば１×１０¹⁵〜１×１０¹⁶ｃｍ^-3に設定されている。 As shown in FIGS. 2 to 4, the semiconductor device includes an SJ structure 4 having a p-type column 4 a and an n-type column 4 b on the surface of an n ⁺ type substrate 3 made of, for example, silicon, and a MOSFET on the SJ structure 4. Etc., each part is formed. p-type column 4a and the n-type column 4b is a repeating structure is repeated at a predetermined pitch and predetermined width on the surface and parallel to one direction of the n ⁺ -type substrate 3, the entire surface of the n ⁺ -type substrate 3, i.e. the cell In addition to the region 1, it is also formed in the outer peripheral region 2. The p-type column 4a and the n-type column 4b have the impurity concentration, width and pitch set in consideration of the charge balance. When the same impurity concentration is used, the p-type column 4a and the n-type column 4b are formed with the same width and the same pitch. . The impurity concentration of the p-type column 4a and the n-type column 4b is set to 1 × 10 ¹⁵ to 1 × 10 ¹⁶ cm ⁻³ , for example.

また、ＳＪ構造４の上にエピタキシャル成長により形成されたｐ型層５が設けられている。このｐ型層５は、セル領域１から外周領域２にわたって形成されており、外周領域２においてリサーフ層として機能する。例えば、ｐ型層５の不純物濃度は、１×１０¹⁵〜５×１０¹⁵ｃｍ^-3に設定され、本実施形態では３×１０¹⁵ｃｍ^-3に設定している。 A p-type layer 5 formed by epitaxial growth is provided on the SJ structure 4. The p-type layer 5 is formed from the cell region 1 to the outer peripheral region 2 and functions as a RESURF layer in the outer peripheral region 2. For example, the impurity concentration of the p-type layer 5 is set to ^{^{1 × 10 15 ~5 × 10 15}} cm -3, in the present embodiment is set to 3 × 10 ¹⁵ cm ^-3.

セル領域１においては、ＳＪ構造４を有するＭＯＳＦＥＴの一例として、トレンチゲート型のＭＯＳＦＥＴを形成している。このトレンチゲート型のＭＯＳＦＥＴの各部は次のように構成されている。すなわち、図３に示すように、セル領域１におけるｐ型層５の表層部に、ｎ⁺型ソース領域６が形成されている。このｎ⁺型ソース領域６は、基板表面と平行な一方向を長手方向として延設されている。また、ｎ⁺型ソース領域６および後述するｐ型高不純物層１０を貫通してＳＪ構造４に達するように、ｎ⁺型ソース領域６と同方向を長手方向とするトレンチ７が形成されている。このトレンチ７の内壁面には、酸化膜やＯＮＯ膜などによってゲート絶縁膜８が形成されており、このゲート絶縁膜８の表面においてトレンチ７を埋め込むようにゲート電極９が形成されている。このような構造によってトレンチゲートが構成される。そして、ゲート電極９にゲート電圧が印加されたときには、ｐ型高不純物層１０のうちトレンチゲートを構成するトレンチ７の側面に接する部分であって、ｎ⁺型ソース領域６とｎ型カラム４ｂとの間に挟まれた部分にチャネルを形成するようになっている。 In the cell region 1, a trench gate type MOSFET is formed as an example of the MOSFET having the SJ structure 4. Each part of this trench gate type MOSFET is configured as follows. That is, as shown in FIG. 3, the n ⁺ type source region 6 is formed in the surface layer portion of the p type layer 5 in the cell region 1. The n ⁺ -type source region 6 is extended with one direction parallel to the substrate surface as a longitudinal direction. Further, a trench 7 having the same direction as that of the n ⁺ type source region 6 as a longitudinal direction is formed so as to penetrate the n ⁺ type source region 6 and a p type high impurity layer 10 described later to reach the SJ structure 4. . A gate insulating film 8 is formed on the inner wall surface of the trench 7 by an oxide film, an ONO film, or the like, and a gate electrode 9 is formed so as to fill the trench 7 on the surface of the gate insulating film 8. Such a structure constitutes a trench gate. When a gate voltage is applied to the gate electrode 9, the portion of the p-type high impurity layer 10 that is in contact with the side surface of the trench 7 constituting the trench gate, the n ⁺ -type source region 6, the n-type column 4 b, A channel is formed in a portion sandwiched between the two.

図１に示すようにトレンチ７は一方向を長手方向として複数本が等ピッチで平行に並べられた構成とされている。そして、図２〜図４から分かるように、本実施形態では、トレンチ７をＳＪ構造４におけるｐ型カラム４ａおよびｎ型カラム４ｂの長手方向と垂直に並べたレイアウトとしている。 As shown in FIG. 1, the trench 7 has a configuration in which a plurality of trenches 7 are arranged in parallel at an equal pitch with one direction as a longitudinal direction. As can be seen from FIG. 2 to FIG. 4, in this embodiment, the trenches 7 are arranged so as to be perpendicular to the longitudinal direction of the p-type column 4 a and the n-type column 4 b in the SJ structure 4.

また、セル領域１においては、ｐ型層５の表面から所定深さの位置まで、ｐ型層５に対してｐ型不純物がイオン注入されることで、ｐ型層５が高濃度化とされたｐ型高不純物層１０が形成されている。ｐ型高不純物層１０は、ＳＪ構造４を構成する各カラムよりも高不純物濃度とされている。例えば、ｐ型高不純物層１０の不純物濃度は、１×１０¹⁷〜１×１０¹⁸ｃｍ^-3に設定され、本実施形態では４×１０¹⁷ｃｍ^-3に設定している。 In the cell region 1, the p-type layer 5 is increased in concentration by ion-implanting p-type impurities into the p-type layer 5 from the surface of the p-type layer 5 to a predetermined depth. A p-type high impurity layer 10 is formed. The p-type high impurity layer 10 has a higher impurity concentration than each column constituting the SJ structure 4. For example, the impurity concentration of the p-type high impurity layer 10 is set to 1 × 10 ¹⁷ to 1 × 10 ¹⁸ cm ^−3, and is set to 4 × 10 ¹⁷ cm ⁻³ in this embodiment.

ｐ型高不純物層１０は、ｐ型ボディ層として機能すると共にＭＯＳＦＥＴのチャネルを形成するｐ型チャネル層としても機能している。ｐ型ボディ層とｐ型チャネル層とは同じイオン注入工程によって形成されていても良いが、別々のイオン注入工程によって形成されていても良い。つまり、閾値調整のために、ｐ型高不純物層１０のうちチャネルが形成されるｐ型チャネル層となる部分をｐ型ボディ層の部分と別のイオン注入工程で形成し、これらｐ型チャネル層とｐ型ボディ層のｐ型不純物濃度が異なる値とされていても良い。 The p-type high impurity layer 10 functions as a p-type body layer and also functions as a p-type channel layer that forms a channel of the MOSFET. The p-type body layer and the p-type channel layer may be formed by the same ion implantation process, but may be formed by separate ion implantation processes. That is, in order to adjust the threshold value, a portion of the p-type high impurity layer 10 to be a p-type channel layer in which a channel is formed is formed by an ion implantation process different from that of the p-type body layer, and these p-type channel layers are formed. And the p-type body layer may have different p-type impurity concentrations.

このｐ型高不純物層１０は、各トレンチ７の間においてセル領域１から外周領域２に向けて設けられている。具体的には、ｐ型高不純物層１０は、トレンチ７やｎ⁺型ソース領域６の長手方向と同方向を長手方向として延設されていると共にｎ⁺型ソース領域６に沿って形成され、外周領域２で終端させられている。そして、本実施形態では、トレンチ７およびｐ型高不純物層１０については、長手方向の両先端位置が外周領域まで張り出すように形成し（図２参照）、ｎ⁺型ソース領域６についてはセル領域１内にのみ形成されるようにしてある（図３および図４参照）。このため、セル領域１内でのみＭＯＳＦＥＴが構成されるようにしてある。 The p-type high impurity layer 10 is provided from the cell region 1 toward the outer peripheral region 2 between the trenches 7. Specifically, the p-type high impurity layer 10 extends along the same direction as the longitudinal direction of the trench 7 and the n ⁺ -type source region 6 and is formed along the n ⁺ -type source region 6. It is terminated at the outer peripheral region 2. In the present embodiment, the trench 7 and the p-type high impurity layer 10 are formed so that both end positions in the longitudinal direction extend to the outer peripheral region (see FIG. 2), and the n ⁺ -type source region 6 is a cell. It is formed only in the region 1 (see FIGS. 3 and 4). For this reason, the MOSFET is configured only in the cell region 1.

また、ゲート電極９上には、当該ゲート電極９を覆うと共にｎ⁺型ソース領域６およびｐ型高不純物層１０の表面を露出させるコンタクトホールが設けられた層間絶縁膜１１が形成されている。そして、ソース電極に相当する表面電極１２がこの層間絶縁膜１１を覆うと共に、層間絶縁膜１１のコンタクトホールを介してｎ⁺型ソース領域６やｐ型高不純物層１０と接するように形成されている。表面電極１２は、セル領域１から外周領域２に入り込むように形成されており、図１に示すように略四角形状でレイアウトされ、四角形の一辺において部分的に凹まされた形状とされている。この表面電極１２の外縁部は、後述する保護膜１９によって覆われているが、外縁部よりも内側の領域は保護膜１９から露出させられており、その露出させられた領域が外部接続用のソースパッドとされる。 On the gate electrode 9, an interlayer insulating film 11 is formed that covers the gate electrode 9 and is provided with contact holes that expose the surfaces of the n ⁺ -type source region 6 and the p-type high impurity layer 10. A surface electrode 12 corresponding to the source electrode covers the interlayer insulating film 11 and is formed so as to be in contact with the n ⁺ -type source region 6 and the p-type high impurity layer 10 through the contact hole of the interlayer insulating film 11. Yes. The surface electrode 12 is formed so as to enter the outer peripheral region 2 from the cell region 1, and is laid out in a substantially rectangular shape as shown in FIG. The outer edge portion of the surface electrode 12 is covered with a protective film 19 which will be described later, but a region inside the outer edge portion is exposed from the protective film 19, and the exposed region is used for external connection. The source pad.

さらに、ｎ⁺型基板３の裏面側、つまりＳＪ構造４とは反対側の面には、ドレイン電極に相当する裏面電極１３が形成されている。このような構造により、セル領域１におけるＭＯＳＦＥＴが構成されている。このような構造のＭＯＳＦＥＴは、ゲート電極９に対して所定の電圧を印加すると、トレンチ７の側面に位置するｐ型層５にチャネルを形成し、ソース−ドレイン間に電流を流すという動作を行う。そして、ｐ型層５の下部をＳＪ構造４としているため、オン抵抗を低減しつつ、耐圧を得ることができる。 Further, a back surface electrode 13 corresponding to a drain electrode is formed on the back surface side of the n ⁺ type substrate 3, that is, the surface opposite to the SJ structure 4. With such a structure, the MOSFET in the cell region 1 is configured. When a predetermined voltage is applied to the gate electrode 9, the MOSFET having such a structure forms a channel in the p-type layer 5 located on the side surface of the trench 7 and performs an operation of flowing a current between the source and the drain. . Since the lower portion of the p-type layer 5 has the SJ structure 4, it is possible to obtain a withstand voltage while reducing the on-resistance.

一方、外周領域２では、外周領域２のうちのセル領域１側の位置において絶縁膜１４を介してゲート配線層１５が形成されており、このゲート配線層１５がセル領域１に形成された各ＭＯＳＦＥＴのゲート電極９と電気的に接続されている。また、外周領域２における表面電極１２よりも外周側において、ｐ型層５の上にはＬＯＣＯＳ酸化膜などで構成された絶縁膜１６が形成されており、絶縁膜１４およびゲート配線層１５は、外周側では絶縁膜１６の上まで延設されている。 On the other hand, in the outer peripheral region 2, a gate wiring layer 15 is formed via an insulating film 14 at a position on the cell region 1 side in the outer peripheral region 2, and each gate wiring layer 15 is formed in the cell region 1. It is electrically connected to the gate electrode 9 of the MOSFET. In addition, an insulating film 16 made of a LOCOS oxide film or the like is formed on the p-type layer 5 on the outer peripheral side of the surface electrode 12 in the outer peripheral region 2, and the insulating film 14 and the gate wiring layer 15 are On the outer peripheral side, it extends over the insulating film 16.

また、ゲート配線層１５は層間絶縁膜１１で覆われており、図２とは別断面において、層間絶縁膜１１に形成されたコンタクトホールを介して層間絶縁膜１１の上に形成されたゲートパッド１７（図１参照）に接続されている。このゲートパッド１７は、略四角形状で構成された表面電極１２の部分的に凹まされた部分に配置され、表面電極１２との間が所定距離離間するように配置されている。 The gate wiring layer 15 is covered with an interlayer insulating film 11, and a gate pad formed on the interlayer insulating film 11 through a contact hole formed in the interlayer insulating film 11 in a cross section different from FIG. 17 (see FIG. 1). The gate pad 17 is disposed in a partially recessed portion of the surface electrode 12 configured in a substantially square shape, and is disposed so as to be separated from the surface electrode 12 by a predetermined distance.

そして、ゲートパッド１７の外縁部や層間絶縁膜１１を覆うように保護膜１９が形成されることで、半導体装置の表面保護が成されている。 Then, a protective film 19 is formed so as to cover the outer edge portion of the gate pad 17 and the interlayer insulating film 11, thereby protecting the surface of the semiconductor device.

このような構造により、外周領域２の基本構造が構成されている。そして、本実施形態では、このような基本構造に加えて、さらに電荷集中を緩和するためのｐ型ディープ層１８を備えている。ｐ型ディープ層１８は、図１に示すように、半導体装置の上方（基板法線方向）から見て、表面電極１２の外縁部を１周囲むように形成されている。より詳しくは、図２に示すように、ｐ型ディープ層１８は、ｐ型高不純物層１０とＳＪ構造４との間において、これらに接するように形成されている。ｐ型ディープ層１８のピーク濃度の深さがｐ型高不純物層１０のピーク濃度の深さよりも深いところが特徴である。また、ｐ型ディープ層１８は、ｐ型高不純物層１０とオーバーラップさせられている（図２参照）。 With such a structure, the basic structure of the outer peripheral region 2 is configured. In the present embodiment, in addition to such a basic structure, a p-type deep layer 18 for further relaxing charge concentration is provided. As shown in FIG. 1, the p-type deep layer 18 is formed so as to surround the outer edge portion of the surface electrode 12 by one when viewed from above the semiconductor device (in the substrate normal direction). More specifically, as shown in FIG. 2, the p-type deep layer 18 is formed between and in contact with the p-type high impurity layer 10 and the SJ structure 4. The p-type deep layer 18 is characterized in that the peak concentration depth is deeper than the p-type high impurity layer 10 peak concentration depth. The p-type deep layer 18 is overlapped with the p-type high impurity layer 10 (see FIG. 2).

ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともｐ型層５（より詳しくは、ｐ型層５のうちの外周領域２に位置するリサーフ層として機能する部分）よりも濃く設定されている。このため、ｐ型ディープ層１８は、ｐ型層５よりも内部抵抗が小さくなり、ＭＯＳＦＥＴのリカバリ動作時に、外周領域２におけるｐ型層５を通じて移動する注入電荷がｐ型高不純物層１０に移動して表面電極１２に排出される際の通過経路となる。また、従来ではｐ型層５の表面側に集中していた電荷をｐ型ディープ層１８の深さ方向の広範囲において取り込めるため、ｐ型層５の表面側への電荷の集中を抑制できる。ｐ型ディープ層１８がｐ型高不純物層１０を介さずに表面電極１２に接続している場合や、ｐ型ディープ層１８が表面から形成された場合は電荷を分散する効果は低減する。またｐ型ディープ層１８は空乏化しないことが望ましい。空乏化しないことにより、電荷を分散する効果が高まるだけでなく、ゲート絶縁膜８の電界が抑制される。したがって、ｐ型層５の表面側、特に表面電極１２におけるｐ型高不純物層１０との接触部位のうちの最も外周側の端部Ｐ１において発熱を抑制でき、ゲート絶縁膜８や表面電極１２とｐ型高不純物層１０との境界位置などの破壊を抑制できる。 The p-type deep layer 18 has a p-type impurity concentration set to be higher than at least the p-type layer 5 (more specifically, a portion of the p-type layer 5 that functions as a RESURF layer located in the outer peripheral region 2). For this reason, the p-type deep layer 18 has an internal resistance smaller than that of the p-type layer 5, and the injected charge moving through the p-type layer 5 in the outer peripheral region 2 moves to the p-type high impurity layer 10 during the recovery operation of the MOSFET. Thus, it becomes a passage route when discharged to the surface electrode 12. Further, since charges that have been concentrated on the surface side of the p-type layer 5 in the past can be taken in a wide range in the depth direction of the p-type deep layer 18, concentration of charges on the surface side of the p-type layer 5 can be suppressed. When the p-type deep layer 18 is connected to the surface electrode 12 without the p-type high impurity layer 10 or when the p-type deep layer 18 is formed from the surface, the effect of dispersing the charge is reduced. The p-type deep layer 18 is preferably not depleted. By not depleting, not only the effect of dispersing charges is enhanced, but also the electric field of the gate insulating film 8 is suppressed. Therefore, heat generation can be suppressed on the surface side of the p-type layer 5, particularly at the outermost end portion P <b> 1 of the surface electrode 12 in contact with the p-type high impurity layer 10, and the gate insulating film 8 and the surface electrode 12 Breakage of the boundary position with the p-type high impurity layer 10 can be suppressed.

また、ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともｐ型カラム４ａおよびｎ型カラム４ｂで構成されるＳＪ構造４よりも高不純物濃度とされている。ｐ型ディープ層１８を低不純物濃度にすると、ｐ型ディープ層１８の不純物濃度よりも注入電荷密度が上回るようになり、注入電荷を分散する効果が低減され、リカバリ耐量を低減させることになる。このため、ｐ型ディープ層１８のｐ型不純物濃度をＳＪ構造４よりも高不純物濃度にしている。 The p-type deep layer 18 has a higher p-type impurity concentration than that of the SJ structure 4 including at least the p-type column 4a and the n-type column 4b. When the p-type deep layer 18 has a low impurity concentration, the injection charge density exceeds the impurity concentration of the p-type deep layer 18, the effect of dispersing the injection charge is reduced, and the recovery tolerance is reduced. For this reason, the p-type impurity concentration of the p-type deep layer 18 is set to be higher than that of the SJ structure 4.

さらに、ｐ型ディープ層１８を所定深さの位置から形成しているが、注入電荷を分散する効果は、ｐ型ディープ層１８の深さについても依存性を有している。すなわち、ｐ型ディープ層１８の深さが浅いと、注入電荷を深さ方向に分散する効果が低下し、リカバリ耐量を低下させる要因になる。このため、ｐ型ディープ層１８を所定深さ以上としている。 Further, although the p-type deep layer 18 is formed from a position having a predetermined depth, the effect of dispersing the injected charge also depends on the depth of the p-type deep layer 18. That is, if the depth of the p-type deep layer 18 is shallow, the effect of dispersing the injected charge in the depth direction is reduced, which causes a reduction in recovery tolerance. For this reason, the p-type deep layer 18 has a predetermined depth or more.

具体的に、加速電圧［ｋｅＶ］およびドーズ量［ｃｍ^-2］を変化させて、ｐ型ディープ層１８の中心深さおよびピーク濃度を調整してリカバリ耐量を調べたところ、図５に示す結果が得られた。 Specifically, the recovery voltage was examined by changing the acceleration voltage [keV] and the dose [cm ⁻² ] and adjusting the center depth and the peak concentration of the p-type deep layer 18, and the results shown in FIG. was gotten.

この図に示すように、ｐ型ディープ層１８の不純物濃度および中心深さに依存してリカバリ耐量が変化している。ｐ型ディープ層１８がない場合には、３０Ａ／μｓであるのに比べて、ｐ型ディープ層１８を形成することで、少なくとも２００Ａ／μｓまでリカバリ耐量を増加させられている。そして、例えばリカバリ耐量３００Ａ／μｓ以上を定格とする場合、ｐ型ディープ層１８の不純物濃度を１×１０¹⁷ｃｍ^-3以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。さらに、ｐ型ディープ層１８の不純物濃度を１×１０¹⁷ｃｍ^-3以上に設定しつつ、中心深さを２．０μｍ以上にすると１０００Ａ／μｓ以上のリカバリ耐量を見込むことができた。 As shown in this figure, the recovery tolerance varies depending on the impurity concentration and the center depth of the p-type deep layer 18. When the p-type deep layer 18 is not provided, the recovery tolerance is increased to at least 200 A / μs by forming the p-type deep layer 18 compared to 30 A / μs. For example, when the recovery tolerance of 300 A / μs or more is rated, if the impurity concentration of the p-type deep layer 18 is set to 1 × 10 ¹⁷ cm ⁻³ or more, it is possible to obtain a tolerance higher than the rated recovery tolerance. It becomes. Furthermore, when the impurity concentration of the p-type deep layer 18 is set to 1 × 10 ¹⁷ cm ⁻³ or more and the center depth is set to 2.0 μm or more, a recovery tolerance of 1000 A / μs or more can be expected.

したがって、本実施形態では、ｐ型ディープ層１８の不純物濃度を１×１０¹⁷ｃｍ^-3以上に設定しつつ、ｐ型ディープ層１８の中心深さを２．０μｍ以上に設定し、１０００Ａ／μｓ以上のリカバリ耐量が得られるようにしている。 Therefore, in this embodiment, while setting the impurity concentration of the p-type deep layer 18 to 1 × 10 ¹⁷ cm ⁻³ or more, the center depth of the p-type deep layer 18 is set to 2.0 μm or more, and 1000 A / μs. The above recovery tolerance is obtained.

また、ｐ型ディープ層１８は、ｐ型不純物濃度がｐ型高不純物層１０よりも薄く設定されていることが望ましい。このため、ｐ型ディープ層１８に取り込まれた電荷は、ｐ型層５よりも低抵抗かつｐ型高不純物層１０よりも高抵抗となるｐ型ディープ層１８内を高速ではなく比較的緩やかに移動してｐ型高不純物層１０に辿り着くようにできる。したがって、ｐ型高不純物層１０に高速で移動する場合と比較して、よりｐ型ディープ層１８とｐ型高不純物層１０との接続部位で電荷が集中することを緩和でき、当該部位での破壊を抑制できるようにしている。 The p-type deep layer 18 is preferably set to have a p-type impurity concentration thinner than that of the p-type high impurity layer 10. For this reason, the charge taken into the p-type deep layer 18 is relatively slow rather than high-speed in the p-type deep layer 18, which has lower resistance than the p-type layer 5 and higher resistance than the p-type high impurity layer 10. It can be moved to reach the p-type high impurity layer 10. Therefore, compared with the case of moving to the p-type high impurity layer 10 at a high speed, the concentration of charges at the connection portion between the p-type deep layer 18 and the p-type high impurity layer 10 can be alleviated. The destruction can be suppressed.

このように、ｐ型ディープ層１８を備えることにより、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制することが可能となる。この効果は、ｐ型ディープ層１８を、ｐ型高不純物層１０およびＳＪ構造４に接触させつつ半導体装置の上方から見てｐ型高不純物層１０とオーバーラップさせ、ｐ型不純物濃度がｐ型層５よりも高く、ｐ型高不純物層１０よりも低くすれば得られる。ただし、ｐ型ディープ層１８の内外周それぞれの端部の位置に応じて上記効果の高さが変わってくる。このため、後述する実験結果に基づいてｐ型ディープ層１８の内外周それぞれの端部の位置を設定するのが好ましい。 Thus, by providing the p-type deep layer 18, it is possible to alleviate the concentration of injected charges during the recovery operation and suppress the destruction of the element. The effect is that the p-type deep layer 18 is overlapped with the p-type high impurity layer 10 when viewed from above the semiconductor device while being in contact with the p-type high impurity layer 10 and the SJ structure 4, and the p-type impurity concentration is p-type. It can be obtained by making it higher than the layer 5 and lower than the p-type high impurity layer 10. However, the height of the effect varies depending on the positions of the end portions of the inner and outer peripheries of the p-type deep layer 18. For this reason, it is preferable to set the positions of the end portions of the inner and outer peripheries of the p-type deep layer 18 based on experimental results to be described later.

まず、図６および図７を参照して、ｐ型ディープ層１８の外周側の端部の位置と発熱との関係について説明する。 First, with reference to FIG. 6 and FIG. 7, the relationship between the position of the edge part of the outer peripheral side of the p-type deep layer 18 and heat generation will be described.

リカバリ動作時に最も発熱が生じると考えられる場所は、注入電荷が最も集中すると考えられる端部Ｐ１である。このため、図６に示すように、端部Ｐ１からｐ型ディープ層１８の外周側の端部までの距離を突き出し長Ｌ１［μｍ］と定義し、ｐ型ディープ層１８のドーズ量（つまり不純物濃度）を変えて突き出し長Ｌ１と端部Ｐ１での発熱温度との関係をシミュレーションにて求めた。図７は、その結果を示したグラフである。この図に示すように、突き出し長Ｌ１に応じて端部Ｐ１での発熱温度が変化しており、突き出し長Ｌ１が大きくなるほど端部Ｐ１での発熱温度が低下している。ｐ型ディープ層１８のドーズ量を１×１０¹³ｃｍ^-2と１×１０¹⁴ｃｍ^-2とに変更した場合、ｐ型ディープ層１８のドーズ量が多い方が発熱温度が低くなったが、いずれのでも同様に、突き出し長Ｌ１が大きくなるほど発熱温度が低下するという傾向を示していた。 The place where heat is most likely to be generated during the recovery operation is the end portion P1 where the injected charge is considered to be most concentrated. For this reason, as shown in FIG. 6, the distance from the end P1 to the end on the outer peripheral side of the p-type deep layer 18 is defined as the protruding length L1 [μm], and the dose of the p-type deep layer 18 (that is, the impurity) The relationship between the protrusion length L1 and the heat generation temperature at the end portion P1 was determined by simulation while changing the density. FIG. 7 is a graph showing the results. As shown in this figure, the heat generation temperature at the end portion P1 changes according to the protrusion length L1, and the heat generation temperature at the end portion P1 decreases as the protrusion length L1 increases. When the dose of the p-type deep layer 18 was changed to 1 × 10 ¹³ cm ⁻² and 1 × 10 ¹⁴ cm ⁻² , the heat generation temperature was lower when the dose of the p-type deep layer 18 was larger. In any case, similarly, the exothermic temperature tends to decrease as the protrusion length L1 increases.

したがって、ｐ型ディープ層１８の外周側の端部については、端部Ｐ１からの突き出し長Ｌ１が長くなるほど発熱温度を低くでき、より端部Ｐ１およびその近傍での破壊を抑制することが可能になる。 Therefore, the heat generation temperature of the end portion on the outer peripheral side of the p-type deep layer 18 can be lowered as the protruding length L1 from the end portion P1 becomes longer, and the destruction at the end portion P1 and the vicinity thereof can be further suppressed. Become.

ただし、半導体装置の上方から見て、ｐ型ディープ層１８の外周側の端部を表面電極１２やゲートパッド１７、ゲート配線層１５における外周側の端部、要はドレイン・ソース間降伏電圧（耐圧）を測定する際に接地電位となる最外部よりも外側にすると、逆に耐圧を低下させることになる。このため、表面電極１２やゲートパッド１７、ゲート配線層１５のうち最も外周側に位置している方における外周側の端部よりもｐ型ディープ層１８の外周側の端部が内側に配置されるようにすることが望ましい。 However, when viewed from above the semiconductor device, the outer peripheral end of the p-type deep layer 18 is the outer peripheral end of the surface electrode 12, the gate pad 17, and the gate wiring layer 15, in other words, the drain-source breakdown voltage ( When measuring the withstand voltage) outside the outermost portion that becomes the ground potential, the withstand voltage is reduced. For this reason, the outer peripheral end of the p-type deep layer 18 is disposed on the inner side than the outer peripheral end of the surface electrode 12, the gate pad 17, and the gate wiring layer 15 located on the outermost peripheral side. It is desirable to do so.

また、半導体装置の上方から見て、ｐ型ディープ層１８の外周側の端部がｐ型高不純物層１０の端部よりも内側に配置されると、ｐ型ディープ層１８ではなくｐ型高不純物層１０に注入電荷が引き込まれる。このため、ｐ型ディープ層１８の外周側の端部が少なくともｐ型高不純物層１０の端部よりも外側に配置されるようにしている。 Further, when the end portion on the outer peripheral side of the p-type deep layer 18 is disposed inside the end portion of the p-type high impurity layer 10 when viewed from above the semiconductor device, the p-type high layer is not the p-type deep layer 18 but the p-type high layer 18. The injected charge is drawn into the impurity layer 10. For this reason, the end portion on the outer peripheral side of the p-type deep layer 18 is arranged outside at least the end portion of the p-type high impurity layer 10.

次に、図８および図９を参照して、ｐ型ディープ層１８の内周側の端部の位置とリカバリ耐量との関係について説明する。 Next, with reference to FIG. 8 and FIG. 9, the relationship between the position of the inner peripheral end of the p-type deep layer 18 and the recovery tolerance will be described.

上記したように、ｐ型ディープ層１８は、電荷を深さ方向の広範囲で取り込んだのち、比較的緩やかにｐ型高不純物層１０に辿り着くようにしている。このため、所望の内部抵抗となるように、ある程度の濃度および幅であることが必要である。ｐ型ディープ層１８の濃度については、ｐ型層５よりも高く、かつ、ｐ型高不純物層１０よりも低く設定してあるが、ｐ型ディープ層１８の幅についても、リカバリ耐量を考慮して設定するのが好ましい。 As described above, the p-type deep layer 18 takes the charge in a wide range in the depth direction and then reaches the p-type high impurity layer 10 relatively slowly. For this reason, it is necessary to have a certain concentration and width so as to obtain a desired internal resistance. The concentration of the p-type deep layer 18 is set higher than that of the p-type layer 5 and lower than that of the p-type high impurity layer 10, but the width of the p-type deep layer 18 is also considered in terms of recovery tolerance. Is preferably set.

そこで、ｐ型ディープ層１８の幅とリカバリ耐量との関係について調べた。具体的には、リカバリ耐量を得るためには、半導体装置の上方から見て、ｐ型ディープ層１８の内周側の端部が端部Ｐ１よりも内側にあることが必要である。このため、図８に示すように、ｐ型ディープ層１８の内周側の端部から端部Ｐ１までのｐ型ディープ層１８とｐ型高不純物層１０とのオーバーラップ量をオーバーラップ長Ｌ２と定義し、リカバリ耐量［Ａ／μｓ］との関係について実験により求めた。図９は、その結果を示したグラフである。 Therefore, the relationship between the width of the p-type deep layer 18 and the recovery tolerance was examined. Specifically, in order to obtain the recovery tolerance, it is necessary that the end portion on the inner peripheral side of the p-type deep layer 18 be inside the end portion P1 when viewed from above the semiconductor device. For this reason, as shown in FIG. 8, the overlap amount between the p-type deep layer 18 and the p-type high impurity layer 10 from the end on the inner peripheral side of the p-type deep layer 18 to the end P1 is defined as an overlap length L2. And the relationship with the recovery tolerance [A / μs] was obtained by experiments. FIG. 9 is a graph showing the results.

この図に示すように、オーバーラップ長Ｌ２に応じてリカバリ耐量が変化している。オーバーラップ長Ｌ２が小さいときにはリカバリ耐量が小さい。これはｐ型ディープ層１８がｐ型高不純物層１０との接続が小さくなり、表面電極１２の電位から浮いたフローティング状態となって電荷の拡散効果が弱まったためと考えられる。つまり、オーバーラップ長Ｌ２が小さく、表面電極１２の電位から浮いたフローティング状態になると、注入電荷がｐ型ディープ層１８に入らずに直接ｐ型高不純物層１０から排出され、リカバリ耐量が低下する。一方、オーバーラップ長Ｌ２が７〜１３μｍのときに最もリカバリ耐量が大きくなり、オーバーラップ長Ｌ２が更に増加すると抵抗成分が減少するため再びリカバリ耐量が低下していた。このようにオーバーラップ長Ｌ２には最適条件がある。この実験は、ｐ型ディープ層１８のドーズ量を１×１０¹⁴ｃｍ^-2として行ったが、他の濃度についてもオーバーラップ長Ｌ２とリカバリ耐量の変化の関係は上記と同様になる。そして、オーバーラップ長Ｌ２が所定範囲となるときに高いリカバリ耐量を得られることが分かる。例えば、リカバリ耐量が６００Ａ／μｓ以上を得るのであれば、オーバーラップ長Ｌ２を４〜１３μｍの範囲に設定すればよい。 As shown in this figure, the recovery tolerance varies according to the overlap length L2. When the overlap length L2 is small, the recovery tolerance is small. This is presumably because the connection between the p-type deep layer 18 and the p-type high-impurity layer 10 becomes small, and the floating state of the surface electrode 12 floats and the charge diffusion effect is weakened. That is, when the overlap length L2 is small and the floating state floats from the potential of the surface electrode 12, the injected charge does not enter the p-type deep layer 18 but is directly discharged from the p-type high impurity layer 10 and the recovery tolerance decreases. . On the other hand, when the overlap length L2 is 7 to 13 μm, the recovery tolerance is the largest, and when the overlap length L2 is further increased, the resistance component decreases, so that the recovery tolerance is lowered again. Thus, there is an optimum condition for the overlap length L2. In this experiment, the dose of the p-type deep layer 18 was set to 1 × 10 ¹⁴ cm ⁻² , but the relationship between the overlap length L2 and the change in the recovery tolerance is the same as described above for other concentrations. It can be seen that a high recovery tolerance can be obtained when the overlap length L2 falls within a predetermined range. For example, if the recovery tolerance is 600 A / μs or more, the overlap length L2 may be set in the range of 4 to 13 μm.

このように、オーバーラップ長Ｌ２を所定範囲、例えば６〜１２μｍに設定することで、高いリカバリ耐量を得ることが可能となる。なお、図９に示した結果は、ｐ型ディープ層１８が表面電極１２に直接接触する構造であるとリカバリ耐量を低下させてしまうことを示唆している。このため、ｐ型ディープ層１８についてはｐ型高不純物層１０を介して表面電極１２に接続されるようにしてあり、これによりリカバリ耐量の低下を抑制している。 As described above, by setting the overlap length L2 within a predetermined range, for example, 6 to 12 μm, a high recovery tolerance can be obtained. The result shown in FIG. 9 suggests that the recovery tolerance is reduced when the p-type deep layer 18 has a structure in which the p-type deep layer 18 is in direct contact with the surface electrode 12. For this reason, the p-type deep layer 18 is connected to the surface electrode 12 via the p-type high impurity layer 10, thereby suppressing a reduction in recovery tolerance.

続いて、上記のように構成される本実施形態の半導体装置の製造方法について、図１０を参照して説明する。なお、本実施形態の半導体装置では、ｐ型カラム４ａやｎ型カラム４ｂの長手方向とトレンチゲートの長手方向とが垂直とされているが、ここでは製造方法を分かり易くするために、これらを平行にして図示してある。 Next, a method for manufacturing the semiconductor device of the present embodiment configured as described above will be described with reference to FIG. In the semiconductor device of this embodiment, the longitudinal direction of the p-type column 4a and the n-type column 4b and the longitudinal direction of the trench gate are perpendicular to each other. They are shown in parallel.

まず、図１０（ａ）に示すように、表面および裏面を有するｎ⁺型基板３を用意したのち、ｎ⁺型基板３の表面にｎ型エピタキシャル層２０を形成する。続いて、図示しないｐ型カラム４ａの形成予定位置が開口するマスクを用いてｎ型エピタキシャル層２０をエッチングする。これにより、図１０（ｂ）に示すようにｎ型エピタキシャル層２０のうちのｎ型カラム４ｂの形成位置のみが残され、ｐ型カラム４ａの形成予定位置にトレンチ２１が形成される。このとき、トレンチ２１の深さがｎ型エピタキシャル層２０の厚み分となるようにエッチングしても良いが、ｎ型エピタキシャル層２０が所望厚さ残るようにトレンチ２１の深さを設定しても良い。 First, as shown in FIG. 10A, after preparing an n ⁺ type substrate 3 having a front surface and a back surface, an n type epitaxial layer 20 is formed on the surface of the n ⁺ type substrate 3. Subsequently, the n-type epitaxial layer 20 is etched using a mask (not shown) in which the formation position of the p-type column 4a is opened. As a result, only the formation position of the n-type column 4b in the n-type epitaxial layer 20 is left as shown in FIG. 10B, and the trench 21 is formed at the formation position of the p-type column 4a. At this time, etching may be performed so that the depth of the trench 21 is equal to the thickness of the n-type epitaxial layer 20, but the depth of the trench 21 may be set so that the n-type epitaxial layer 20 remains at a desired thickness. good.

次に、図１０（ｃ）に示すように、トレンチ２１内を埋め込むようにｎ型エピタキシャル層２０の上にｐ型エピタキシャル層２２を形成する。そして、図１０（ｄ）に示すように、平坦化研磨を行うことで、ｎ型エピタキシャル層２０およびｐ型エピタキシャル層２２を所定量除去する。これにより、ｎ型エピタキシャル層２０によってｎ型カラム４ｂが構成され、ｐ型エピタキシャル層２２によってｐ型カラム４ａが構成されて、ＳＪ構造４が完成する。 Next, as shown in FIG. 10C, a p-type epitaxial layer 22 is formed on the n-type epitaxial layer 20 so as to fill the trench 21. Then, as shown in FIG. 10D, the n-type epitaxial layer 20 and the p-type epitaxial layer 22 are removed by a predetermined amount by performing planarization polishing. Thus, the n-type epitaxial layer 20 constitutes the n-type column 4b, and the p-type epitaxial layer 22 constitutes the p-type column 4a, thereby completing the SJ structure 4.

さらに、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型不純物をイオン注入する。これにより、図１０（ｅ）に示すように、ｐ型カラム４ａおよびｎ型カラム４ｂの表面にｐ型ディープ層１８を形成する為の不純物注入層２３が形成される。そして、図１０（ｆ）に示すように、ｐ型層５をエピタキシャル成長させたのち、熱処理を行うことで不純物注入層２３内のｐ型不純物を熱拡散させ、ｐ型カラム４ａおよびｎ型カラム４ｂの表層部からｐ型層５内に至るｐ型ディープ層１８を形成する。 Furthermore, after arranging a mask (not shown) in which the formation position of the p-type deep layer 18 is opened by a photo process, p-type impurities are ion-implanted using the mask. Thereby, as shown in FIG. 10E, an impurity implantation layer 23 for forming the p-type deep layer 18 is formed on the surfaces of the p-type column 4a and the n-type column 4b. Then, as shown in FIG. 10F, after the p-type layer 5 is epitaxially grown, the heat treatment is performed to thermally diffuse the p-type impurities in the impurity implantation layer 23, and the p-type column 4a and the n-type column 4b. A p-type deep layer 18 extending from the surface layer portion into the p-type layer 5 is formed.

その後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１０（ｇ）に示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。 Thereafter, through the same MOSFET manufacturing process as the conventional one, a semiconductor device including an SJ-structure trench gate type MOSFET is completed as shown in FIG.

以上説明したように、ｐ型高不純物層１０およびＳＪ構造４に接触し、半導体装置の上方から見て端部Ｐ１からｐ型高不純物層１０の端部の間とオーバーラップさせるようにｐ型ディープ層１８を設けている。また、ｐ型ディープ層１８のｐ型不純物濃度をｐ型層５よりも高く、かつ、ｐ型高不純物層１０よりも低くしている。このようなｐ型ディープ層１８を備えることにより、リカバリ動作時における注入電荷（注入キャリア）の集中を緩和して素子の破壊を抑制することが可能となる。 As described above, the p-type high impurity layer 10 and the SJ structure 4 are in contact with each other and overlapped between the end P1 and the end of the p-type high impurity layer 10 when viewed from above the semiconductor device. A deep layer 18 is provided. The p-type impurity concentration of the p-type deep layer 18 is higher than that of the p-type layer 5 and lower than that of the p-type high impurity layer 10. By providing such a p-type deep layer 18, it is possible to alleviate the concentration of injected charges (injected carriers) during the recovery operation and suppress the destruction of the element.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the semiconductor device manufacturing method is changed with respect to the first embodiment, and the others are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described.

本実施形態にかかる半導体装置の製造方法について、図１１を参照して説明する。まず、図１１（ａ）〜（ｄ）に示す工程において、第１実施形態で説明した図１０（ａ）〜（ｄ）と同様の工程を行う。そして、図１１（ｅ）に示す工程では、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ＳＪ構造４の上にｐ型層５をエピタキシャル成長させる。その後、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型層５の上からｐ型不純物を高加速イオン注入によって注入する。これにより、図１１（ｆ）に示すようにｐ型ディープ層１８が形成される。この後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１１（ｇ）に示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。 A method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIG. First, in the steps shown in FIGS. 11A to 11D, the same steps as in FIGS. 10A to 10D described in the first embodiment are performed. In the step shown in FIG. 11E, the p-type layer 5 is epitaxially grown on the SJ structure 4 before the ion implantation of the p-type impurity for forming the p-type deep layer 18. Then, after arranging a mask (not shown) in which the formation position of the p-type deep layer 18 is opened by a photo process, a p-type impurity is implanted from above the p-type layer 5 by high acceleration ion implantation using the mask. Thereby, the p-type deep layer 18 is formed as shown in FIG. Thereafter, through the same MOSFET manufacturing process as in the prior art, a semiconductor device including a trench gate type MOSFET having an SJ structure as shown in FIG. 11G is completed.

以上説明したように、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ｐ型層５をエピタキシャル成長させ、その後、ｐ型ディープ層１８を高加速イオン注入によって形成することもできる。このような製造方法の場合、第１実施形態と比較して、高加速イオン注入が行える装置が必要になるため、第１実施形態のような高加速イオン注入が無いことによる製造工程の簡略化を図ることはできない。しかし、第１実施形態のようにインプラによって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良いリサーフ層を得ることができる。 As described above, the p-type layer 5 is epitaxially grown before the ion implantation of the p-type impurity for forming the p-type deep layer 18, and then the p-type deep layer 18 is formed by high acceleration ion implantation. You can also. In the case of such a manufacturing method, an apparatus capable of performing high-acceleration ion implantation is required as compared with the first embodiment. Therefore, the manufacturing process is simplified due to the absence of high-acceleration ion implantation as in the first embodiment. Can not be planned. However, unlike the first embodiment, since the epitaxial growth does not occur on the surface where the crystal defects are caused by the implantation, a RESURF layer with better crystallinity can be obtained.

なお、この製造方法の場合、ｐ型ディープ層１８をｐ型層５の表面から形成することもできる。しかしながら、ｐ型ディープ層１８をｐ型層５の表面から形成すると、ｐ型層５の表面まで欠陥が形成されることから、欠陥修復のための熱処理が必要になる。このため、本実施形態の方法によれば、ｐ型ディープ層１８を形成する為の熱処理が必要なくなり、熱処理を行うとしてもその処理時間を短くすることが可能となる。 In the case of this manufacturing method, the p-type deep layer 18 can also be formed from the surface of the p-type layer 5. However, if the p-type deep layer 18 is formed from the surface of the p-type layer 5, defects are formed up to the surface of the p-type layer 5, and thus heat treatment for defect repair is required. For this reason, according to the method of this embodiment, the heat treatment for forming the p-type deep layer 18 is not necessary, and even if the heat treatment is performed, the treatment time can be shortened.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層１８の上面レイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the top surface layout of the p-type deep layer 18 is changed with respect to the first embodiment, and the others are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described. To do.

本実施形態にかかる半導体装置の構成について、図１２を参照して説明する。この図に示すように、本実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲むように形成しているのに加えて、ゲートパッド１７のうち表面電極１２と対向していない辺の外縁部にも形成している。つまり、半導体装置の上方から見て、ゲートパッド１７の外縁部も囲うようにｐ型ディープ層１８を形成している。 The configuration of the semiconductor device according to the present embodiment will be described with reference to FIG. As shown in this figure, in this embodiment, in addition to the p-type deep layer 18 being formed so as to surround the outer edge of the surface electrode 12 by one circumference, the gate electrode 17 is not opposed to the surface electrode 12. It is also formed on the outer edge of the side. That is, the p-type deep layer 18 is formed so as to surround the outer edge portion of the gate pad 17 when viewed from above the semiconductor device.

ゲート絶縁膜８や表面電極１２とｐ型高不純物層１０との境界位置などの破壊を抑制するには、ｐ型ディープ層１８が表面電極１２の外縁部を１周囲むように形成されていれば良い。しかしながら、ゲートパッド１７の下方にもＳＪ構造４が構成されており、リカバリ動作時にはそのゲートパッド１７の下方に位置するｐ型カラム４ａからも注入電荷が移動してくる。したがって、ゲートパッド１７のうち表面電極１２と対向していない辺の外縁部にもｐ型ディープ層１８を形成することで、ゲートパッド１７の下方に存在する注入電荷を分散することで集中を抑制できリカバリ耐量を向上させることができる。 In order to suppress breakage of the gate insulating film 8 or the boundary position between the surface electrode 12 and the p-type high impurity layer 10, the p-type deep layer 18 may be formed so as to surround the outer edge of the surface electrode 12. . However, the SJ structure 4 is also formed below the gate pad 17, and the injected charge also moves from the p-type column 4 a located below the gate pad 17 during the recovery operation. Therefore, the p-type deep layer 18 is also formed on the outer edge of the side of the gate pad 17 that does not face the surface electrode 12, thereby suppressing the concentration by dispersing the injected charges existing below the gate pad 17. And the recovery tolerance can be improved.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、セル領域１にＭＯＳＦＥＴではなくダイオードを形成する場合について説明する。なお、ダイオードを形成する場合であっても、半導体装置の基本構造は似ているため、第１実施形態に対して変更される部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In the present embodiment, a case where a diode is formed in the cell region 1 instead of a MOSFET will be described. Even when the diode is formed, the basic structure of the semiconductor device is similar, and therefore only the parts that are changed with respect to the first embodiment will be described.

本実施形態にかかる半導体装置の構成について、図１３を参照して説明する。図１３に示すように、本実施形態では、セル領域１におけるｐ型層５をアノード領域、ｐ型高不純物層１０をアノードコンタクトとし、ｎ型カラム４ｂおよびｎ⁺型基板３をカソード領域とするＰＮダイオードが構成されている。表面電極１２は、ｐ型高不純物層１０に接触させられたアノード電極として機能し、保護膜１９にて外縁部が覆われているが、それよりも内側は露出させられて外部接続用のアノードパッドとして機能する。また、裏面電極１３がカソード電極として機能する。その他、ＭＯＳＦＥＴに備えられていたゲート電極構造やゲート配線層、ｎ⁺型ソース領域などが無くなっている点が異なっているが、残りの部分は第１実施形態に示す半導体装置と同様である。このようにして、ＳＪ構造４のダイオードを備えた半導体装置が構成されている。 The configuration of the semiconductor device according to the present embodiment will be described with reference to FIG. As shown in FIG. 13, in this embodiment, the p-type layer 5 in the cell region 1 is an anode region, the p-type high impurity layer 10 is an anode contact, and the n-type column 4b and the n ⁺ -type substrate 3 are cathode regions. A PN diode is configured. The surface electrode 12 functions as an anode electrode brought into contact with the p-type high impurity layer 10 and the outer edge portion is covered with a protective film 19, but the inner side is exposed so that an anode for external connection is formed. Functions as a pad. Further, the back electrode 13 functions as a cathode electrode. The other difference is that the gate electrode structure, the gate wiring layer, the n ⁺ -type source region, and the like provided in the MOSFET are eliminated, but the remaining part is the same as that of the semiconductor device shown in the first embodiment. In this manner, a semiconductor device including the diode having the SJ structure 4 is configured.

このような構成の半導体装置にも、ｐ型ディープ層１８を備えてある。このため、第１実施形態と同様、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制できるという効果が得られる。 The semiconductor device having such a configuration also includes the p-type deep layer 18. For this reason, as in the first embodiment, the effect that the concentration of the injected charge during the recovery operation can be relaxed and the destruction of the element can be suppressed can be obtained.

なお、本実施形態の場合、ｐ型ディープ層１８を端部Ｐ１とｐ型高不純物層１０の端部との間とオーバーラップさせるようにすれば、上記効果を得られる。また、ｐ型ディープ層１８の突き出し長Ｌ１については、第１実施形態と同様、端部Ｐ１からｐ型ディープ層１８の外周側の端部までの距離で定義でき、突き出し長Ｌ１が長くなるほど端部Ｐ１での発熱温度を低下させられ、破壊抑制の効果を高められる。一方、オーバーラップ長Ｌ２については、ｐ型ディープ層１８の内周側の端部からｐ型高不純物層１０の外周側の端部までのｐ型ディープ層１８とｐ型高不純物層１０のオーバーラップ量で定義できる。そして、オーバーラップ長Ｌ２を所望範囲、例えば６〜１２μｍに設定することで、高いリカバリ耐量を得ることができる。 In the case of the present embodiment, the above effect can be obtained by overlapping the p-type deep layer 18 with the end portion P1 and the end portion of the p-type high impurity layer 10. Further, the protrusion length L1 of the p-type deep layer 18 can be defined by the distance from the end portion P1 to the outer peripheral side end portion of the p-type deep layer 18 as in the first embodiment. The exothermic temperature in the part P1 can be lowered, and the effect of suppressing destruction can be enhanced. On the other hand, with respect to the overlap length L <b> 2, the overlap between the p-type deep layer 18 and the p-type high impurity layer 10 from the inner peripheral end of the p-type deep layer 18 to the outer peripheral end of the p-type high impurity layer 10. Can be defined by lap amount. And high recovery tolerance can be obtained by setting overlap length L2 to a desired range, for example, 6-12 micrometers.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、セル領域１の中央部にゲートパッド１７を配置したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. In the present embodiment, the gate pad 17 is arranged at the center of the cell region 1, and the other parts are the same as those in the first embodiment, and therefore only the parts different from the first embodiment will be described.

本実施形態にかかる半導体装置の構成について、図１４および図１５を参照して説明する。図１４に示すように、本実施形態では、セル領域１における中央位置にゲートパッド１７を配置している。このような構造では、ゲートパッド１７が形成された位置や、ゲートパッド１７に繋がる引出配線部１７ａにおいて、図１４に示すように基板法線方向から見てｐ型高不純物層１０が分断された構造となる。つまり、セル領域１内において、部分的にｐ型高不純物層１０が切り欠かれた構造となる。このため、図１４および図１５に示すように、ｐ型高不純物層１０が分断された箇所にも、ｐ型ディープ層１８を形成するようにしている。 The configuration of the semiconductor device according to the present embodiment will be described with reference to FIGS. As shown in FIG. 14, in the present embodiment, the gate pad 17 is arranged at the center position in the cell region 1. In such a structure, the p-type high impurity layer 10 is divided at the position where the gate pad 17 is formed and at the lead-out wiring portion 17a connected to the gate pad 17 as seen from the substrate normal direction as shown in FIG. It becomes a structure. That is, the p-type high impurity layer 10 is partially cut out in the cell region 1. For this reason, as shown in FIGS. 14 and 15, the p-type deep layer 18 is also formed at the location where the p-type high impurity layer 10 is divided.

このように、ｐ型高不純物層１０が分断された構造となる場合に、その分断された箇所にもｐ型ディープ層１８を形成することで、リカバリ耐量の低下を抑制することが可能となる。 As described above, when the p-type high impurity layer 10 has a divided structure, the p-type deep layer 18 is also formed at the divided portion, thereby suppressing a reduction in recovery tolerance. .

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、第１〜第３実施形態では、ＭＯＳＦＥＴとして、トレンチゲート型のものを例に挙げて説明したが、プレーナ型のものであっても良い。その場合、エピタキシャル成長でｐ型層５を全面に形成するのではなく、ｎ型層をエピタキシャル成長させ、必要な部位にｐ型不純物をイオン注入することでｐ型層５を形成すれば良い。具体的には、セル領域１ではチャネルが形成されるボディ領域、外周領域２ではリサーフ層となる領域にｐ型不純物をイオン注入してｐ型層５を形成すれば良い。 For example, in the first to third embodiments, the MOSFET is described by taking a trench gate type as an example, but a planar type may be used. In that case, the p-type layer 5 may be formed by epitaxially growing an n-type layer and ion-implanting p-type impurities into a necessary portion, instead of forming the p-type layer 5 over the entire surface by epitaxial growth. Specifically, the p-type layer 5 may be formed by ion-implanting p-type impurities into the body region where the channel is formed in the cell region 1 and the region serving as the RESURF layer in the outer peripheral region 2.

また、上記第１実施形態において、ソース電極となる表面電極１２やゲートパッド１７のレイアウトの一例を示したが、他のレイアウトであっても良い。例えば、ゲートパッド１７を表面電極１２の中央位置に配置し、表面電極１２の外周側からゲートパッド１７に向けて延設された引出配線が設けられる構造とされる場合がある。この場合、ゲートパッド１７からの引出配線の配置スペースを空けて表面電極１２がレイアウトされることになるが、このような場合でも、ゲートパッド１７や引出配線と表面電極１２との境界に沿ってｐ型ディープ層１８を形成すれば良い。 Further, in the first embodiment, an example of the layout of the surface electrode 12 and the gate pad 17 serving as the source electrode is shown, but other layouts may be used. For example, there may be a structure in which the gate pad 17 is disposed at the center position of the surface electrode 12 and a lead-out wiring extending from the outer peripheral side of the surface electrode 12 toward the gate pad 17 is provided. In this case, the surface electrode 12 is laid out with an arrangement space for the lead wiring from the gate pad 17. Even in such a case, along the boundary between the gate pad 17 and the lead wiring and the surface electrode 12. A p-type deep layer 18 may be formed.

また、上記第１〜第３実施形態では、トレンチ７の長手方向とｐ型カラム４ａやｎ型カラム４ｂの長手方向を垂直にしたが、これらを平行にしても良い。つまり、ゲート電極９とｐ型カラム４ａやｎ型カラム４ｂの長手方向を同じにしても良い。この場合、ｎ型カラム４ｂ内にトレンチ７が形成されるようにすれば良い。勿論、プレーナ型のＭＯＳＦＥＴとする場合にも、ゲート電極９とｐ型カラム４ａやｎ型カラム４ｂの長手方向を同じにしても良い。 Moreover, in the said 1st-3rd embodiment, although the longitudinal direction of the trench 7 and the longitudinal direction of the p-type column 4a or the n-type column 4b were made perpendicular | vertical, you may make these parallel. That is, the longitudinal direction of the gate electrode 9 and the p-type column 4a or the n-type column 4b may be the same. In this case, the trench 7 may be formed in the n-type column 4b. Of course, even when a planar MOSFET is used, the longitudinal direction of the gate electrode 9 and the p-type column 4a or n-type column 4b may be the same.

また、上記第１〜第３実施形態では、ＳＪ構造４をトレンチエピ方式で形成しているが、積層エピ方式で形成しても構わない。例えば、ｎ型エピタキシャル層２２の一部を形成したのち、ｐ型不純物をイオン注入してｐ型カラム４ａの一部を形成するという工程を繰り返すことで、ＰＮカラムを形成しても良い。 In the first to third embodiments, the SJ structure 4 is formed by the trench epi method. However, the SJ structure 4 may be formed by a stacked epi method. For example, the PN column may be formed by repeating a process of forming a part of the p-type column 4a by ion implantation of p-type impurities after forming a part of the n-type epitaxial layer 22.

また、リサーフ層を構成するｐ型層５をエピタキシャル成長で形成しているが、イオン注入と拡散により形成してもよい。さらに、リサーフ層を構成するために、ＳＪ構造４の上に半導体層としてｐ型層５を形成したが、リサーフ層は必須ではないため、ｐ型層５ではなく、半導体層としてｎ型層を形成することもできる。 Further, although the p-type layer 5 constituting the RESURF layer is formed by epitaxial growth, it may be formed by ion implantation and diffusion. Furthermore, in order to form the RESURF layer, the p-type layer 5 is formed on the SJ structure 4 as a semiconductor layer. However, since the RESURF layer is not essential, an n-type layer is used as the semiconductor layer instead of the p-type layer 5. It can also be formed.

また、上記各実施形態において、ＰＮカラムは半導体基板３の表面と平行にｐ型カラム４ａとｎ型カラム４ｂとが繰り返された繰り返し構造であれば良く、ｐ型カラム４ａをｎ型カラム４ｂ中にドット状に形成してた構造としても良い。 In each of the above embodiments, the PN column may have a repeated structure in which the p-type column 4a and the n-type column 4b are repeated in parallel with the surface of the semiconductor substrate 3, and the p-type column 4a is placed in the n-type column 4b. Alternatively, a structure formed in a dot shape may be used.

また、上記実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲んで形成された構造としたが、必ずしも１周囲んでいる必要はない。 In the above-described embodiment, the p-type deep layer 18 has a structure in which the outer edge portion of the surface electrode 12 is formed around one circumference.

また、上記第１〜第３実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを備える半導体装置を例に挙げて説明した。しかしながら、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴを備える半導体装置に対しても本発明を適用することができる。 In the first to third embodiments, the semiconductor device including the n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. However, the present invention can also be applied to a semiconductor device including a p-channel type MOSFET in which the conductivity type of each component is inverted.

さらに、上記第５実施形態では、ｐ型高不純物層１０が分断された構造の一例としてゲートパッド１７をセル領域１の中央位置に配置する場合を例に挙げたが、他のｐ型高不純物層１０が分断された構造であっても良い。すなわち、基板法線方向から見てｐ型高不純物層１０が分断された構造において、分断された箇所にｐ型ディープ層１８を備えた構造とすることで、他の構造であってもリカバリ耐量の低下を抑制できる。例えば、単にＬＯＣＯＳ酸化膜などによってｐ型高不純物層１０が分断された構造などについて、ｐ型高不純物層１０が分断された箇所にｐ型ディープ層１８を備えた構造を適用できる。 Furthermore, in the fifth embodiment, as an example of the structure in which the p-type high impurity layer 10 is divided, the case where the gate pad 17 is arranged at the center position of the cell region 1 is described as an example. A structure in which the layer 10 is divided may be used. That is, in the structure in which the p-type high impurity layer 10 is divided when viewed from the normal direction of the substrate, the structure having the p-type deep layer 18 at the divided position allows recovery tolerance even in other structures. Can be suppressed. For example, for a structure in which the p-type high impurity layer 10 is simply divided by a LOCOS oxide film or the like, a structure in which the p-type deep layer 18 is provided at a position where the p-type high impurity layer 10 is divided can be applied.

１セル領域
２外周領域
３ｎ⁺型基板（半導体基板）
４ＳＪ構造
５ｐ型層
１０ｐ型高不純物層
１２表面電極
１３裏面電極
１５ゲート配線層
１８ｐ型ディープ層 1 Cell region 2 Peripheral region 3 n ⁺ type substrate (semiconductor substrate)
4 SJ structure 5 p-type layer 10 p-type high impurity layer 12 surface electrode 13 back electrode 15 gate wiring layer 18 p-type deep layer

Claims

A first conductivity type semiconductor substrate (3) having a front surface and a back surface;
Wherein the surface side of the semiconductor substrate, an impurity concentration ^{^{1 × 10 15 cm -3 ~1 ×}} 10 16 cm -3 first conductivity type column is set to (4b) and a second conductivity type columns (4a) and said A super junction structure (4) consisting of a repeating structure repeated in parallel with the surface of the semiconductor substrate;
Formed on the super junction structure in the cell region and the outer peripheral region, with the outer peripheral side of the semiconductor substrate being the outer peripheral region (2) and the inner side of the outer peripheral region being a cell region (1) where a vertical semiconductor element is formed A second conductivity type semiconductor layer (5),
A second impurity type high impurity layer (10) formed in the semiconductor layer above the super junction structure in the cell region and having a higher impurity concentration than the semiconductor layer;
A surface electrode (12) formed to enter the outer peripheral region from the cell region and in contact with the high impurity layer;
A back electrode (13) electrically connected to the back side of the semiconductor substrate;
Together are composed of 1 × 10 ¹⁷ cm ^-3 or more 6 × 10 ¹⁷ cm ^-3 or less of the peak impurity concentration is not depleted, formed from a predetermined depth from the surface of the semiconductor layer, and said high impurity layer A first end (P1) that is in contact with the high-impurity layer and is in contact with the super-junction structure, as viewed from the normal direction of the substrate, in the high-impurity layer; A semiconductor device comprising: a second conductivity type deep layer (18) formed so as to overlap with an outer peripheral end portion.

The semiconductor device according to claim 1, wherein the semiconductor layer is a second conductivity type layer (5) constituting a RESURF layer in the outer peripheral region.

The semiconductor device according to claim 1, wherein the deep layer is formed so as to surround an outer edge portion of the surface electrode.

4. The semiconductor device according to claim 1, wherein the deep layer has a lower impurity concentration than the high impurity layer.

5. The semiconductor device according to claim 1, wherein a center depth of the deep layer from a surface of the semiconductor layer is 2 μm or more.

The vertical semiconductor element is a MOSFET having the front electrode as a source electrode and the back electrode as a drain electrode,
A super junction structure having a repeating structure in which a first conductivity type column and a second conductivity type column are repeated in one direction parallel to the surface of the semiconductor substrate;
The cell region is provided with a gate electrode (9) extending in a direction parallel to the surface of the semiconductor substrate as a longitudinal direction, and a first conductivity type source region (6) in contact with the surface electrode. ) Is formed with the same direction as the gate electrode as the longitudinal direction,
The outer peripheral region includes a gate wiring layer (15) connected to the gate electrode on the high impurity layer and the super junction structure on the outer peripheral side of the first end portion. A semiconductor device according to any one of claims 1 to 5 .

The outer peripheral end of the deep layer is either the outermost end of the surface electrode or the outermost end of the gate pad (17) connected to the gate wiring layer. 6. The semiconductor device according to claim 5 , wherein the semiconductor device is disposed on an inner side than an end portion located on the outermost side.

The surface electrode and the gate pad are spaced apart by a predetermined distance,
The semiconductor device according to claim 7 , wherein the deep layer is formed along a boundary between the surface electrode and the gate pad as viewed from the normal direction of the substrate.

The deep layer, when viewed from the substrate normal direction, the semiconductor device according to claim 7 or 8, characterized in that it is formed surrounding even the outer edge portion of the gate pad.

The vertical semiconductor element is a diode having the front electrode as an anode electrode and the back electrode as a cathode electrode,
Wherein the cell region, the semiconductor device according to any one of claims 1 to 5, characterized in that said high impurity layer is formed as an anode contact.

End portion of the inner peripheral side, the semiconductor device according to any one of claims 1 to 10, characterized in that a 4μ~13μm the peripheral side of the first end portion of the deep layer.

It said high impurity layer are divided in the planar direction of the semiconductor substrate, according to any one of claims 1 to 11, characterized in that said deep layer is formed in the shed position Semiconductor device.

A method of manufacturing a semiconductor device according to any one of claims 1 to 11,
Preparing the semiconductor substrate;
Forming a super junction structure having the first conductivity type column and the second conductivity type column on the surface side of the semiconductor substrate;
Forming an impurity implantation layer (23) in a surface layer portion of the super junction structure by ion-implanting a second conductivity type impurity using a mask in which a region where the deep layer is to be formed is opened;
And a step of epitaxially growing the second conductivity type layer on the surface of the super junction structure on which the impurity implanted layer is formed, and thermally diffusing impurities in the impurity implanted layer by heat treatment to form the deep layer. A method for manufacturing a semiconductor device, comprising:

A method of manufacturing a semiconductor device according to any one of claims 1 to 11,
Preparing the semiconductor substrate;
Forming a super junction structure having the first conductivity type column and the second conductivity type column on the surface side of the semiconductor substrate;
Forming the second conductive type semiconductor layer on the surface of the super junction structure;
Forming the deep layer by high-acceleration ion implantation of a second conductivity type impurity from above the second conductivity type semiconductor layer using a mask in which the region where the deep layer is to be formed is opened. A method for manufacturing a semiconductor device, comprising: