JP5188037B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関し、例えばパワーエレクトロニクス用途に適した半導体装置に関する。   The present invention relates to a semiconductor device, for example, a semiconductor device suitable for power electronics applications.

縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。   The on-resistance of a vertical power MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) largely depends on the electric resistance of the conductive layer (drift layer). The doping concentration that determines the electrical resistance of the drift layer cannot be increased beyond the limit depending on the breakdown voltage of the pn junction formed by the base and the drift layer. For this reason, there is a trade-off relationship between element breakdown voltage and on-resistance. Improving this tradeoff is important for low power consumption devices. This trade-off has a limit determined by the element material, and exceeding this limit is the way to realizing a low on-resistance element exceeding the existing power element.

この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にｐ型ピラー領域とｎ型ピラー領域とを埋め込んだ「スーパージャンクション構造」が知られている。「スーパージャンクション構造」は、ｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。耐圧を保持するためには、ｎ型ピラー領域及びｐ型ピラー領域の不純物量を精度良く制御する必要がある。   As an example of a MOSFET that solves this problem, a “super junction structure” in which a p-type pillar region and an n-type pillar region are embedded in a drift layer is known. The “super junction structure” is a highly doped material that maintains a high breakdown voltage by creating a pseudo non-doped layer by making the charge amount (impurity amount) contained in the p-type pillar region and the n-type pillar region the same. In addition, by flowing current through the n-type pillar region, low on-resistance exceeding the material limit is realized. In order to maintain the breakdown voltage, it is necessary to accurately control the amount of impurities in the n-type pillar region and the p-type pillar region.

このようなドリフト層に「スーパージャンクション構造」が形成されたＭＯＳＦＥＴでは、終端構造の設計も通常のパワーＭＯＳＦＥＴと異なる。例えば、高耐圧を保持すべく終端部にも「スーパージャンクション構造」を形成したとしても、ｎ型ピラー領域とｐ型ピラー領域の不純物量が等しくなくなると、素子部（セル部）よりも大きく終端部の耐圧が低下してしまう。   In the MOSFET in which the “super junction structure” is formed in such a drift layer, the design of the termination structure is also different from that of a normal power MOSFET. For example, even if a “super junction structure” is formed in the termination portion to maintain a high breakdown voltage, if the impurity amounts in the n-type pillar region and the p-type pillar region are not equal, the termination is larger than the element portion (cell portion). The pressure resistance of the part will be reduced.

また、特許文献１には、終端部に「スーパージャンクション構造」を設けず、高抵抗層を形成した構造が提案されている。しかし、「スーパージャンクション構造」を形成しない終端部では縦方向と横方向に空乏層が伸びるため、ソース電極に接続されたベース端部に電界が集中する。ベース端部での電界集中を抑制するためにガードリング構造やフィールドプレート構造を採用したとしても、終端部の半導体層中におけるガードリング層端部やフィールドプレート電極端部で電界集中が起こる。   Patent Document 1 proposes a structure in which a high resistance layer is formed without providing a “super junction structure” at the terminal end. However, since the depletion layer extends in the vertical direction and the horizontal direction at the end portion where the “super junction structure” is not formed, the electric field is concentrated on the base end portion connected to the source electrode. Even if a guard ring structure or a field plate structure is employed to suppress electric field concentration at the base end, electric field concentration occurs at the end of the guard ring layer or the end of the field plate electrode in the semiconductor layer at the terminal end.

また、高耐圧が保持できても、終端部に鋭い電界ピークが存在した場合、高電界により発生したホットキャリアの影響でフィールド絶縁膜が劣化し、リーク電流変動、耐圧変動、破壊といった信頼性劣化が起こり易い。また、高電圧印加時に終端部にてアバランシェ降伏が起きた場合、アバランシェ電流により発生したキャリアによって、電界ピークがより大きくなって、電流集中を起こし、素子が破壊するといった問題が起き易く、高アバランシェ耐量が得られ難い。内蔵ダイオードを動作させた後のリカバリー状態においても、終端部のベース端付近は、高キャリア状態となるため、電界ピークが大きいと、局所的なアバランシェ降伏が起こり、素子が破壊し易くなって、リカバリー耐量が得られ難い。
特開２０００−２７７７２６号公報 In addition, if a sharp electric field peak exists at the terminal end even if a high breakdown voltage can be maintained, the field insulating film deteriorates due to the influence of hot carriers generated by the high electric field, resulting in deterioration of reliability such as leakage current fluctuation, breakdown voltage fluctuation, and breakdown. Is likely to occur. In addition, when avalanche breakdown occurs at the terminal end when a high voltage is applied, the carrier generated by the avalanche current makes the electric field peak larger, causing current concentration and causing element breakdown. It is difficult to obtain the tolerance. Even in the recovery state after operating the built-in diode, the vicinity of the base end of the termination portion is in a high carrier state, so if the electric field peak is large, local avalanche breakdown occurs, and the device is likely to break down. Recovery tolerance is difficult to obtain.
JP 2000-277726 A

本発明は、終端部での局所的な電界集中を抑えることで、高信頼性、高耐量が得られる半導体装置を提供する。   The present invention provides a semiconductor device capable of obtaining high reliability and high withstand voltage by suppressing local electric field concentration at a terminal portion.

本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、前記第１の半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と共に周期的配列構造を形成するように、前記第１の半導体ピラー領域に隣接して前記第１の半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域及び前記第２の半導体領域に接して設けられた第２の主電極と、前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の周期的配列構造が形成された素子部の外側の終端部における前記第１の半導体層の上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い第１導電型の第２の半導体層と、前記終端部における前記第２の半導体層表面に選択的に設けられた第２導電型のガードリング層と、前記第２の半導体層中に選択的に埋め込まれ、前記ガードリング層の前記素子部とは反対側のコーナー部に接して少なくとも前記ガードリング層の前記素子部とは反対側の側部の一部と底部の一部とを覆うように設けられた第２導電型半導体の埋め込みガードリング層と、を備えたことを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a first conductivity type first semiconductor layer, a first conductivity type first semiconductor pillar region provided on a main surface of the first semiconductor layer, the first conductivity type, The first semiconductor adjacent to the first semiconductor pillar region so as to form a periodic array structure together with the first semiconductor pillar region in a direction substantially parallel to the main surface of one semiconductor layer. A second semiconductor pillar region of a second conductivity type provided on the main surface of the layer; a first main electrode provided on the opposite side of the main surface of the first semiconductor layer; A first semiconductor region of a second conductivity type selectively provided on the semiconductor pillar region and the second semiconductor pillar region, and a first selectively provided on the surface of the first semiconductor region. A second semiconductor region of conductivity type, and in contact with the first semiconductor region and the second semiconductor region; A second main electrode, a control electrode provided on the first semiconductor region, the second semiconductor region, and the first semiconductor pillar region with an insulating film interposed therebetween; and The semiconductor pillar region and the second semiconductor pillar region are provided on the first semiconductor layer at a terminal portion outside the element portion where the periodic array structure is formed, and are more impurity than the first semiconductor pillar region. A first conductivity type second semiconductor layer having a low concentration; a second conductivity type guard ring layer selectively provided on the surface of the second semiconductor layer at the termination portion; and the second semiconductor layer At least a part of the side of the guard ring layer opposite to the element part and a part of the bottom part of the guard ring layer in contact with the corner part of the guard ring layer opposite to the element part. Second conductivity type so as to cover A semiconductor device comprising: the buried guard ring layers of the conductor, is provided.

また、本発明の他の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面側に設けられた第１導電型の第２の半導体層と、前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、前記第２の半導体層の表面に選択的に設けられた第２導電型の半導体領域と、前記半導体領域に接して設けられた第２の主電極と、前記半導体領域を含む素子部の外側の終端部における前記第２の半導体層表面に選択的に設けられた第２導電型のガードリング層と、前記終端部における前記第２の半導体層中に選択的に埋め込まれ、前記ガードリング層の前記素子部とは反対側のコーナー部に接して少なくとも前記ガードリング層の前記素子部とは反対側の側部の一部と底部の一部とを覆うように設けられた、高電圧が印加されると空乏化する第２導電型半導体の埋め込みガードリング層と、を備えたことを特徴とする半導体装置が提供される。 According to another aspect of the present invention, a first conductive type first semiconductor layer, and a first conductive type second semiconductor layer provided on a main surface side of the first semiconductor layer, A first main electrode provided on the opposite side of the main surface of the first semiconductor layer; a second conductivity type semiconductor region selectively provided on a surface of the second semiconductor layer; A second main electrode provided in contact with the semiconductor region, and a second conductivity type guard ring layer selectively provided on the surface of the second semiconductor layer at the terminal portion outside the element portion including the semiconductor region When embedded in selectively to said second semiconductor layer in the end portion, opposite to the element portion of at least the guard ring layer in contact with the corner portion opposite to the element portion of the guard ring layer provided so as to cover a portion of the part of the side of the side and bottom, a high voltage is applied Is an empty and a second conductive type semiconductor buried guard ring layers of depleted of, a semiconductor device characterized by comprising a are provided.

本発明によれば、終端部での局所的な電界集中を抑えることで、高信頼性、高耐量が得られる半導体装置が提供される。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can obtain high reliability and a high tolerance can be provided by suppressing local electric field concentration in a termination | terminus part.

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、各図面中の同一部分には同一番号を付している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the first conductivity type is n-type and the second conductivity type is p-type. Moreover, the same number is attached | subjected to the same part in each drawing.

［第１の実施形態］
図１は本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２（ｂ）は、図１における要部の拡大図であり、図２（ａ）は、その要部の平面パターンの一例を示す模式図である。
図３（ｂ）は、図２（ｂ）と同様に図１における要部の拡大図であり、図３（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。 [First Embodiment]
FIG. 1 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the first embodiment of the invention.
2B is an enlarged view of the main part in FIG. 1, and FIG. 2A is a schematic diagram showing an example of a plane pattern of the main part.
FIG. 3B is an enlarged view of the main part in FIG. 1 like FIG. 2B, and FIG. 3A is a schematic diagram showing another specific example of the plane pattern of the main part. .

高不純物濃度のｎ＋型シリコンからなるドレイン層（第１の半導体層）２の主面上に、ｎ型シリコンからなる第１の半導体ピラー領域３（以下、単に「ｎ型ピラー領域」とも称する）と、ｐ型シリコンからなる第２の半導体ピラー領域４（以下、単に「ｐ型ピラー領域」とも称する）とが、ドレイン層２の主面に対して略平行な方向に周期的に配列されて設けられている。ｎ型ピラー領域３とｐ型ピラー領域４は、いわゆる「スーパージャンクション構造」を構成している。すなわち、ｎ型ピラー領域３とｐ型ピラー領域４は互いに隣接してｐｎ接合部を形成している。ｎ型ピラー領域３及びｐ型ピラー領域４の平面パターンは、図２に表すように、例えばストライプ状に設けても、あるいは図３に表すように格子状に設けてもよい。 On the main surface of the drain layer (first semiconductor layer) 2 made of high impurity concentration n + -type silicon, the first semiconductor pillar region 3 made of n-type silicon (hereinafter also simply referred to as “n-type pillar region”). ) And second semiconductor pillar regions 4 made of p-type silicon (hereinafter also simply referred to as “p-type pillar regions”) are periodically arranged in a direction substantially parallel to the main surface of the drain layer 2. Is provided. The n-type pillar region 3 and the p-type pillar region 4 constitute a so-called “super junction structure”. That is, the n-type pillar region 3 and the p-type pillar region 4 are adjacent to each other to form a pn junction. The planar pattern of the n-type pillar region 3 and the p-type pillar region 4 may be provided, for example, in a stripe shape as shown in FIG. 2 or in a lattice shape as shown in FIG.

本実施形態に係る半導体装置は、ｎ型ピラー領域３及びｐ型ピラー領域４の周期的配列構造が形成された素子部（セル部）と、この素子部を囲むように素子部の外側に設けられた終端部とに大きく分けられる。終端部におけるドレイン層２の主面上には、スーパージャンクション構造は設けられず、高抵抗層（第２の半導体層）１３が設けられている。高抵抗層（第２の半導体層）１３は、ｎ型ピラー領域３よりも不純物濃度が低い（高抵抗な）例えばｎ型シリコンからなる。   The semiconductor device according to the present embodiment is provided on the outside of the element portion so as to surround the element portion (cell portion) in which the periodic arrangement structure of the n-type pillar region 3 and the p-type pillar region 4 is formed. It is roughly divided into the end portion. A super junction structure is not provided on the main surface of the drain layer 2 in the terminal portion, and a high resistance layer (second semiconductor layer) 13 is provided. The high resistance layer (second semiconductor layer) 13 is made of, for example, n-type silicon having a lower impurity concentration (high resistance) than that of the n-type pillar region 3.

素子部におけるｐ型ピラー領域４の上には、ｐ型シリコンからなるベース領域（第１の半導体領域）５が、ｐ型ピラー領域４に接して設けられている。ベース領域５も、ｐ型ピラー領域４と同様に、ｎ型ピラー領域３に隣接してｐｎ接合部を形成している。ベース領域５の表面には、ｎ＋型シリコンからなるソース領域（第２の半導体領域）６が選択的に設けられている。また、終端部との境界近くのｎ型ピラー領域３及びｐ型ピラー領域４の上に、ベース領域５の最外部５ａが設けられている。ベース領域５の最外部５ａには、ソース領域６は設けられていない。 A base region (first semiconductor region) 5 made of p-type silicon is provided in contact with the p-type pillar region 4 on the p-type pillar region 4 in the element portion. Similarly to the p-type pillar region 4, the base region 5 also forms a pn junction adjacent to the n-type pillar region 3. A source region (second semiconductor region) 6 made of n + type silicon is selectively provided on the surface of the base region 5. Further, the outermost part 5 a of the base region 5 is provided on the n-type pillar region 3 and the p-type pillar region 4 near the boundary with the terminal portion. The source region 6 is not provided in the outermost part 5 a of the base region 5.

ｎ型ピラー領域３から、ベース領域５を経てソース領域６に至る部分の上には、絶縁膜７が設けられている。絶縁膜７は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。絶縁膜７の上には、制御電極（ゲート電極）８が設けられている。   An insulating film 7 is provided on a portion from the n-type pillar region 3 to the source region 6 through the base region 5. The insulating film 7 is, for example, a silicon oxide film and has a film thickness of about 0.1 μm. A control electrode (gate electrode) 8 is provided on the insulating film 7.

ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、ソース電極（第２の主電極）９が設けられている。また、ドレイン層２の主面の反対側の面には、ドレイン電極（第１の主電極）１が設けられている。   A source electrode (second main electrode) 9 is provided on a part of the source region 6 and a portion of the base region 5 between the source regions 6. A drain electrode (first main electrode) 1 is provided on the surface opposite to the main surface of the drain layer 2.

スーパージャンクション構造の最外部にあたるピラー領域は、ｐ型ピラー領域４でもｎ型ピラー領域３でもよい。但し、最外ピラー領域は、高抵抗層１３よりも不純物濃度が高い為、高電圧印加時に高抵抗層１３から最外ピラー領域に向かって空乏層は伸びず、隣のピラー領域からのみ空乏層が伸びる。最外ピラー領域を完全空乏化させるために、最外ピラー領域の不純物量は、他のピラー領域の０．３５〜０．６５倍程度とすることが望ましい。   The pillar region corresponding to the outermost part of the super junction structure may be the p-type pillar region 4 or the n-type pillar region 3. However, since the outermost pillar region has an impurity concentration higher than that of the high resistance layer 13, the depletion layer does not extend from the high resistance layer 13 toward the outermost pillar region when a high voltage is applied, and the depletion layer only from the adjacent pillar region. Will grow. In order to completely deplete the outermost pillar region, the amount of impurities in the outermost pillar region is preferably about 0.35 to 0.65 times that of the other pillar regions.

終端最外部には、高電圧印加時に空乏層がダイシングラインまで到達しないように、ｎ型のフィールドストップ層１２が形成されている。フィールドストップ層１２は、ｎ型ピラー領域３と同時に形成することができる。また、フィールドストップ層１２上部にフィールドストップ電極を形成しても実施可能である。   An n-type field stop layer 12 is formed at the outermost end of the termination so that the depletion layer does not reach the dicing line when a high voltage is applied. The field stop layer 12 can be formed simultaneously with the n-type pillar region 3. Further, the present invention can be implemented by forming a field stop electrode on the field stop layer 12.

終端部における高抵抗層１３の表面には、ｐ型シリコンからなるガードリング層１０が形成されている。高抵抗層１３、ガードリング層１０およびフィールドストップ層１２の表面は、フィールド絶縁膜１１で覆われている。ガードリング層１０を形成することで、最外ベース領域５ａ端部における電界集中を抑制し、高耐圧を実現する。また、終端部にスーパージャンクション構造を設けず、高抵抗（低不純物濃度）層１３を設けることで空乏層が伸び易く、素子部よりも高い終端耐圧を実現することができる。高耐圧な終端耐圧を実現するために、高抵抗層１３の不純物濃度は、ｎ型ピラー領域３の濃度の１／１００〜１／１０程度とすることが望ましい。   A guard ring layer 10 made of p-type silicon is formed on the surface of the high resistance layer 13 in the terminal portion. The surfaces of the high resistance layer 13, the guard ring layer 10 and the field stop layer 12 are covered with a field insulating film 11. By forming the guard ring layer 10, the electric field concentration at the end of the outermost base region 5a is suppressed, and a high breakdown voltage is realized. Further, by providing the high resistance (low impurity concentration) layer 13 without providing the super junction structure at the termination portion, the depletion layer can be easily extended, and a higher termination breakdown voltage than that of the element portion can be realized. In order to realize a high withstand voltage termination breakdown voltage, it is desirable that the impurity concentration of the high resistance layer 13 is about 1/100 to 1/10 of the concentration of the n-type pillar region 3.

高抵抗層１３中には、最外ベース領域５ａ及びガードリング層１０のそれぞれの外側のコーナー部に接して覆うように、ｐ型シリコンからなる埋め込みガードリング層１４が埋め込まれている。ソース−ドレイン間に高電圧が印加されたとき、埋め込みガードリング層１４が完全空乏化するように、埋め込みガードリング層１４の不純物濃度は、ｐ型ピラー領域４の不純物濃度の０．５〜２倍程度とすることが望ましい。   A buried guard ring layer 14 made of p-type silicon is buried in the high resistance layer 13 so as to be in contact with and cover the outer corner portions of the outermost base region 5 a and the guard ring layer 10. When a high voltage is applied between the source and the drain, the impurity concentration of the buried guard ring layer 14 is 0.5-2 of the impurity concentration of the p-type pillar region 4 so that the buried guard ring layer 14 is completely depleted. It is desirable to make it about twice.

図２に表される平面パターンでは、最外ベース領域５ａのコーナー部において、ガードリング層１０及び埋め込みガードリング層１４が同心円状となるような曲率をもって形成されている。最外ベース領域５ａのコーナー部での電界集中を抑制する為に、最外ベース領域５ａの曲率半径は、ドリフト層（ｎ型ピラー領域３）の厚さの２〜４倍程度とすることが望ましい。   In the planar pattern shown in FIG. 2, the guard ring layer 10 and the embedded guard ring layer 14 are formed with such a curvature that they are concentric at the corners of the outermost base region 5a. In order to suppress electric field concentration at the corner portion of the outermost base region 5a, the radius of curvature of the outermost base region 5a should be about 2 to 4 times the thickness of the drift layer (n-type pillar region 3). desirable.

埋め込みガードリング層１４の平面パターンと、素子部のスーパージャンクション構造の平面パターンとは、それぞれ独立に設計することができる。スーパージャンクション構造の平面パターンは、図２に表すようにストライプ状に形成しても、あるいは図３に表すように格子状に形成しても実施可能である。また、ｐ型ピラー領域４を千鳥状に配置するなど、他の平面パターンでも実施可能である。   The planar pattern of the embedded guard ring layer 14 and the planar pattern of the super junction structure of the element portion can be designed independently. The planar pattern of the super junction structure can be implemented by forming a stripe pattern as shown in FIG. 2 or by forming a lattice pattern as shown in FIG. Further, other planar patterns such as arranging the p-type pillar regions 4 in a zigzag manner are also possible.

図４（ａ）は、素子部及び終端部の表層部分の模式断面図であり、図４（ｂ）は、最外ベース領域５ａから終端部にかけての部分の電界分布を表す模式図である。図４（ｂ）において、破線は、埋め込みガードリング層１４を設けない場合の電界分布を表し、実線は、埋め込みガードリング層１４を設けた場合の電界分布を表す。   FIG. 4A is a schematic cross-sectional view of the surface layer portion of the element portion and the termination portion, and FIG. 4B is a schematic diagram showing the electric field distribution of the portion from the outermost base region 5a to the termination portion. In FIG. 4B, the broken line represents the electric field distribution when the embedded guard ring layer 14 is not provided, and the solid line represents the electric field distribution when the embedded guard ring layer 14 is provided.

埋め込みガードリング層１４を設けない構造では、最外ベース領域５ａ及びガードリング層１０の外側コーナー部で鋭いピークを持つ電界分布となっている。電圧の変化やフィールド絶縁膜１１中のチャージの変化、半導体中のキャリア分布の変化により終端部の電界分布は変化するため、設計段階で予め鋭いピークを持つ電界分布となっていると、高電圧を一時的に保持することができても、上記のような変動により電界分布が変化してしまったときに、電界ピーク付近で局所的にアバランシェ降伏が起き易い。局所的なアバランシェ降伏が起こると、降伏により発生したキャリアによるフィールド絶縁膜１１の劣化や電流集中による破壊といった信頼性劣化やアバランシェ耐量、リカバリー耐量の低下といった問題が起き易い。   In the structure in which the embedded guard ring layer 14 is not provided, the electric field distribution has sharp peaks at the outermost base region 5a and the outer corner portion of the guard ring layer 10. Since the electric field distribution at the terminal end changes due to a change in voltage, a change in charge in the field insulating film 11, and a change in carrier distribution in the semiconductor, an electric field distribution having a sharp peak in advance in the design stage is a high voltage. Can be temporarily held, but when the electric field distribution changes due to the above-described fluctuation, local avalanche breakdown tends to occur near the electric field peak. If local avalanche breakdown occurs, problems such as deterioration of reliability such as deterioration of the field insulating film 11 due to carriers generated by breakdown and breakdown due to current concentration, and a decrease in avalanche resistance and recovery resistance are likely to occur.

本実施形態では、最外ベース領域５ａ及びガードリング層１０の外側コーナー部などの電界集中が起きやすい部分に、埋め込みガードリング層１４を埋め込むことで、それら部分での局所的な電界集中を抑えて電界を緩和することができる。   In the present embodiment, the embedded guard ring layer 14 is embedded in a portion where electric field concentration is likely to occur, such as the outermost base region 5a and the outer corner portion of the guard ring layer 10, thereby suppressing local electric field concentration in those portions. The electric field can be relaxed.

埋め込みガードリング層１４を形成することで、最外ベース領域５ａ及びガードリング層１０の外側コーナー部の曲率が大きくなる。そして、高電圧印加時に、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、図４（ｂ）において実線で表されるように緩やかな電界分布となる。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。   By forming the embedded guard ring layer 14, the curvature of the outermost base region 5a and the outer corner portion of the guard ring layer 10 is increased. Then, when a high voltage is applied, the buried guard ring layer 14 is depleted, so that an electric field is also applied to the buried guard ring layer 14, and a gentle electric field as shown by a solid line in FIG. Distribution. Depletion of the embedded guard ring layer 14 increases the electric field other than the peak, but lowering the electric field at the peak makes it difficult for local avalanche breakdown to occur, thereby realizing high reliability and high resistance. it can.

埋め込みガードリング層１４は、ｐ型ピラー領域４と同時に形成することで、高電圧印加時に空乏化する低濃度な埋め込み層を形成することができる。また、埋め込みガードリング層１４をあまり深く形成すると、高抵抗層１３の厚さが薄くなったのと同じになり耐圧が低下してしまう。このため、埋め込みガードリング層１４の深さは、ｐ型ピラー領域４よりも浅いことが望ましい。   By forming the buried guard ring layer 14 at the same time as the p-type pillar region 4, it is possible to form a low concentration buried layer that is depleted when a high voltage is applied. Further, if the buried guard ring layer 14 is formed too deep, the breakdown voltage is reduced because the thickness of the high resistance layer 13 is reduced. For this reason, the depth of the buried guard ring layer 14 is desirably shallower than that of the p-type pillar region 4.

ｎ型ピラー領域３とｐ型ピラー領域４とから成るスーパージャンクション構造は、例えば、高抵抗ｎ−層中にイオン注入を行い、その後高抵抗ｎ−層で埋め込み結晶成長を行うプロセスを複数回繰り返して、熱拡散することで深さ方向に接続させることで形成可能である。また、高抵抗ｎ−層中に加速電圧を変化させて、複数回イオン注入を繰り返しても形成可能である。さらにまた、加速電圧を変化させて、複数回イオン注入を行った後、埋め込み結晶成長を行うことを複数回繰り返しても形成可能である。 super junction structure consisting of n-type pillar region 3 and the p-type pillar region 4 which is, for example, a high-resistance n - performing ion implantation into the layer, then a high-resistance n - repeating a plurality of times a process for embedding crystal growth layer Thus, it can be formed by connecting in the depth direction by thermal diffusion. It can also be formed by repeating the ion implantation a plurality of times while changing the acceleration voltage in the high resistance n − layer. Furthermore, it can be formed by repeating the implantation crystal growth a plurality of times after changing the acceleration voltage and performing the ion implantation a plurality of times.

これらの工程を用いて、スーパージャンクション構造を形成する場合、最表層側に埋め込まれるｐ型ドープ層をイオン注入により形成する際に、埋め込みガードリング層１４も形成されるようなマスクパターンとすれば、ｐ型ピラー領域４よりも浅い埋め込みガードリング層１４を形成することができる。すなわち、既存の工程にて、マスクパターンを変えるだけで簡単に本実施形態の構造が得られる。   When a super junction structure is formed using these steps, a mask pattern in which a buried guard ring layer 14 is also formed when a p-type doped layer buried on the outermost layer side is formed by ion implantation. The buried guard ring layer 14 shallower than the p-type pillar region 4 can be formed. That is, the structure of the present embodiment can be obtained simply by changing the mask pattern in the existing process.

なお、高抵抗層１３の表面に形成されるガードリング層１０の数は２本でなくともよく、１本、もしくは、３本以上でも実施可能である。   Note that the number of guard ring layers 10 formed on the surface of the high resistance layer 13 is not limited to two, and may be one, or three or more.

また、図５に表されるように、ガードリング層１４にフィールドプレート電極１５が接続されている構造でも実施可能である。   Further, as shown in FIG. 5, a structure in which the field plate electrode 15 is connected to the guard ring layer 14 can be implemented.

また、フィールドプレート電極１５の（外側の）端部における電界集中を抑制するために、図６に表すように、高抵抗層１３中、フィールドプレート電極１５端部の直下に埋め込みガードリング層１４を設けてもよい。   Further, in order to suppress electric field concentration at the (outer) end of the field plate electrode 15, as shown in FIG. 6, a buried guard ring layer 14 is provided in the high resistance layer 13 immediately below the end of the field plate electrode 15. It may be provided.

また、図７に表されるように、ガードリング層１０間の間隔が比較的広い場合、それらガードリング層１０の間に、埋め込みガードリング層１４を配置することで、その埋め込みガードリング層１４よりも内側のガードリング層１０への電界集中を抑制することができる。このため、高抵抗層１３表面のガードリング層１０を比較的自由に配置することができる。ガードリング層１０は、ベース領域５と別工程で形成し、ベース領域５と異なる拡散深さであっても、あるいはベース領域５と同時に形成し、ベース領域５と同じ拡散深さであっても実施可能である。   In addition, as shown in FIG. 7, when the interval between the guard ring layers 10 is relatively wide, the embedded guard ring layer 14 is disposed between the guard ring layers 10, thereby providing the embedded guard ring layer 14. Electric field concentration on the inner guard ring layer 10 can be suppressed. For this reason, the guard ring layer 10 on the surface of the high resistance layer 13 can be arranged relatively freely. The guard ring layer 10 may be formed in a separate process from the base region 5 and may have a diffusion depth different from that of the base region 5 or may be formed simultaneously with the base region 5 and have the same diffusion depth as the base region 5. It can be implemented.

［第２の実施形態］
図８は本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。 [Second Embodiment]
FIG. 8 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the second embodiment of the invention. Detailed description of the same parts as those of the above-described embodiment will be omitted, and only different parts will be described here.

図８に示す構造では、終端部表面に形成されたフィールド絶縁膜１１の厚さが段階的に変化している。具体的には、フィールド絶縁膜１１は、最外ベース領域５ａ端部から終端最外部に向かって段階的に厚く形成されている。   In the structure shown in FIG. 8, the thickness of the field insulating film 11 formed on the surface of the terminal end portion changes stepwise. Specifically, the field insulating film 11 is formed so as to increase in thickness from the end of the outermost base region 5a toward the outermost end of the terminal.

フィールド絶縁膜１１において、段階的に厚さが変化した部分の上には、ソース電極９と一体に形成されたフィールドプレート電極１５が形成されている。フィールドプレート電極１５を形成することで、最外ベース領域５ａ端部の電界集中を抑制し、高耐圧を実現できる。   On the field insulating film 11, a field plate electrode 15 formed integrally with the source electrode 9 is formed on a portion where the thickness changes stepwise. By forming the field plate electrode 15, electric field concentration at the end of the outermost base region 5a can be suppressed, and a high breakdown voltage can be realized.

図８に示したフィールドプレート構造でも、図１に示したガードリング終端構造と同様に、最外ベース領域５ａ端部やフィールド絶縁膜１１の厚さが変化している角部で局所的な電界ピークが発生する。この電界ピークを抑制する為に、本実施形態でも、最外ベース領域５ａ端部、フィールド絶縁膜１１の厚さが変化している角部の下、およびフィールドプレート電極１５の端部の下の高抵抗層１３中に、埋め込みガードリング層１４が埋め込まれている。   Also in the field plate structure shown in FIG. 8, as in the guard ring termination structure shown in FIG. 1, a local electric field is formed at the end of the outermost base region 5a or at the corner where the thickness of the field insulating film 11 is changed. A peak occurs. In order to suppress this electric field peak, also in this embodiment, below the end of the outermost base region 5a, below the corner where the thickness of the field insulating film 11 is changed, and below the end of the field plate electrode 15. An embedded guard ring layer 14 is embedded in the high resistance layer 13.

フィールドプレート電極１５の平面パターンは、図２、３に表されるガードリング層１０と同様に、コーナー部で最外ベース領域５ａに対して同心円状となるように曲率が付けられる。   The planar pattern of the field plate electrode 15 is curved so as to be concentric with the outermost base region 5a at the corner, similarly to the guard ring layer 10 shown in FIGS.

本実施形態においても、電界が集中しやすい部分に埋め込みガードリング層１４を形成することで、フィールドプレート電極１５コーナー部の曲率を大きくして電界集中を緩和し、また、高電圧印加時に、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、終端部の電界分布を緩やかにする。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。   Also in the present embodiment, by forming the buried guard ring layer 14 in the portion where the electric field tends to concentrate, the curvature of the corner portion of the field plate electrode 15 is increased to alleviate the electric field concentration. Since the guard ring layer 14 is depleted, an electric field is also applied to the buried guard ring layer 14, and the electric field distribution at the terminal portion is moderated. Depletion of the embedded guard ring layer 14 increases the electric field other than the peak, but lowering the electric field at the peak makes it difficult for local avalanche breakdown to occur, thereby realizing high reliability and high resistance. it can.

局所的な電界ピークの緩和という点から、埋め込みガードリング層１４は、最外ベース領域５ａ端部、フィールド絶縁膜１１の厚さが変化する箇所、フィールドプレート電極１５端部の直下に配置することが望ましい。   From the viewpoint of local electric field peak relaxation, the buried guard ring layer 14 is disposed immediately below the end of the outermost base region 5a, the portion where the thickness of the field insulating film 11 changes, and the end of the field plate electrode 15. Is desirable.

また、図９に表されるように、フィールドプレート電極１５端部の外側に埋め込みガードリング層１４を配置しても実施可能である。フィールド絶縁膜１１の厚さが薄いと、フィールドプレート電極１５端部の電界が大きくなるが、埋め込みガードリング層１４をフィールドプレート電極１５端部の外側にも配置することで、フィールドプレート電極１５端部の電界を抑制することができ、フィールド絶縁膜１１の厚さを比較的自由に設定することができる。   Further, as shown in FIG. 9, the embodiment can be implemented by disposing a buried guard ring layer 14 outside the end of the field plate electrode 15. When the thickness of the field insulating film 11 is thin, the electric field at the end of the field plate electrode 15 increases, but by placing the buried guard ring layer 14 on the outside of the end of the field plate electrode 15, Therefore, the thickness of the field insulating film 11 can be set relatively freely.

また、図１０に表されるように、フィールド絶縁膜１１の厚さが変化していないフィールドプレート電極１５の下に、埋め込みガードリング層１４を設けても実施可能である。フィールドプレート電極１５の長さが短いと最外ベース領域５ａ端部の電界が大きくなるが、埋め込みガードリング層１４をフィールドプレート電極１５の下に配置することで、電界を抑制することができ、フィールドプレート電極１５の長さを比較的自由に設定することができる。   Further, as shown in FIG. 10, it is also possible to provide a buried guard ring layer 14 below the field plate electrode 15 in which the thickness of the field insulating film 11 is not changed. If the length of the field plate electrode 15 is short, the electric field at the end of the outermost base region 5a increases, but by placing the buried guard ring layer 14 under the field plate electrode 15, the electric field can be suppressed, The length of the field plate electrode 15 can be set relatively freely.

図８〜１０に表される構造では、フィールドプレート電極１５は、ソース電極９に接続されていたが、フィールドプレート電極１５はゲート電極８に接続されていても実施可能である。   In the structure shown in FIGS. 8 to 10, the field plate electrode 15 is connected to the source electrode 9. However, the field plate electrode 15 may be connected to the gate electrode 8.

［第３の実施形態］
図１１は本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。 [Third Embodiment]
FIG. 11 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the third embodiment of the invention. Detailed description of the same parts as those of the above-described embodiment will be omitted, and only different parts will be described here.

図１１に示す終端構造は、フィールドプレート構造と、ガードリング構造とを組み合わせた構造である。フィールドプレート電極１５は、ゲート電極８に接続され、フィールドプレート電極１５の外側にガードリング層１０が設けられている。   The termination structure shown in FIG. 11 is a combination of a field plate structure and a guard ring structure. The field plate electrode 15 is connected to the gate electrode 8, and the guard ring layer 10 is provided outside the field plate electrode 15.

本実施形態においても、最外ベース領域５ａ端部、フィールドプレート電極１５端部、ガードリング層１０端部などの電界集中しやすい部分に対応する位置の高抵抗層１３中に埋め込みガードリング層１４を埋め込むことで、それら部分における電界集中を抑制し、高信頼性及び高耐量を実現することができる。なお、図１１では、フィールドプレート電極１５は、ゲート電極８に接続されているが、ソース電極９に接続されていても実施可能である。   Also in the present embodiment, the buried guard ring layer 14 is embedded in the high resistance layer 13 at a position corresponding to the portion where the electric field is likely to concentrate, such as the end of the outermost base region 5a, the end of the field plate electrode 15, and the end of the guard ring layer 10. By embedding, it is possible to suppress the electric field concentration in those portions, and to realize high reliability and high withstand capability. In FIG. 11, the field plate electrode 15 is connected to the gate electrode 8. However, the field plate electrode 15 may be connected to the source electrode 9.

また、図１２に表すように、ガードリング層１０にフィールドプレート電極１５が接続されていても実施可能である。このガードリング層１０に接続されたフィールドプレート電極１５端部の電界集中を抑制する為に、フィールドプレート電極１５端部直下に埋め込みガードリング層１４を形成することが望ましい。   Further, as shown in FIG. 12, the present invention can be implemented even when the field plate electrode 15 is connected to the guard ring layer 10. In order to suppress electric field concentration at the end of the field plate electrode 15 connected to the guard ring layer 10, it is desirable to form the buried guard ring layer 14 immediately below the end of the field plate electrode 15.

［第４の実施形態］
図１３は本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。 [Fourth Embodiment]
FIG. 13 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the fourth embodiment of the invention. Detailed description of the same parts as those of the above-described embodiment will be omitted, and only different parts will be described here.

図１３に示す構造では、スーパージャンクション構造の最外ピラー領域（図１３では例えばｎ型ピラー領域３）と、最外ベース領域５ａ端部に設けられた埋め込みガードリング層１４とが接している。   In the structure shown in FIG. 13, the outermost pillar region (for example, n-type pillar region 3 in FIG. 13) of the super junction structure is in contact with the buried guard ring layer 14 provided at the end of the outermost base region 5a.

最外ベース領域５ａ端部に電界が集中することにより、最外ベース領域５ａ端部の近くにスーパージャンクション構造を形成してしまうと、最外ベース領域５ａ端部に近いスーパージャンクション構造の耐圧が低下し易い。   If the super junction structure is formed near the end of the outermost base region 5a due to the concentration of the electric field at the end of the outermost base region 5a, the breakdown voltage of the super junction structure near the end of the outermost base region 5a is reduced. It tends to decrease.

しかし、最外ベース領域５ａ端部に埋め込みガードリング層１４を設けることで、最外ベース領域５ａ端部の電界集中が抑制されるため、スーパージャンクション構造を最外ベース領域５ａ端部に近づけても高耐圧を得ることができる。スーパージャンクション構造を最外ベース領域５ａ端部に近付けることで、素子有効面積を増やすことができ、チップオン抵抗を低減することができる。   However, since the electric field concentration at the end of the outermost base region 5a is suppressed by providing the buried guard ring layer 14 at the end of the outermost base region 5a, the super junction structure is brought closer to the end of the outermost base region 5a. High breakdown voltage can also be obtained. By bringing the super junction structure closer to the end of the outermost base region 5a, the effective element area can be increased and the chip-on resistance can be reduced.

［第５の実施形態］
図１４は本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。 [Fifth Embodiment]
FIG. 14 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the fifth embodiment of the invention. Detailed description of the same parts as those of the above-described embodiment will be omitted, and only different parts will be described here.

図１４に示す構造では、素子部におけるベース領域５間に、ｎ型ピラー領域３よりも高不純物濃度の高濃度ｎ層１６が形成されている。ベース領域５間の間隔は、ｎ型ピラー領域３の幅より狭くなるので、抵抗が上がり易い。ベース領域５間の間隔が短い分だけピンチオフしやすいので、耐圧が低下することのない程度まで高濃度ｎ層１６の不純物濃度を上げることで、オン抵抗を低減することができる。   In the structure shown in FIG. 14, a high-concentration n layer 16 having a higher impurity concentration than the n-type pillar region 3 is formed between the base regions 5 in the element portion. Since the interval between the base regions 5 is narrower than the width of the n-type pillar region 3, the resistance is likely to increase. Since the pinch-off is easily caused by the short interval between the base regions 5, the on-resistance can be reduced by increasing the impurity concentration of the high-concentration n layer 16 to such an extent that the breakdown voltage does not decrease.

高濃度ｎ層１６を形成する方法として、素子部のフィールド絶縁膜１１を除去する工程と同時に行う方法が考えられる。具体的には、フィールド絶縁膜１１を全面に形成後、リソグラフィーにより素子部のフィールド絶縁膜１１を除去するようなパターンを形成し、エッチングにより素子部のフィールド絶縁膜１１を除去する。このフィールド絶縁膜１１のパターンを用いて、ｎ型ドーパントである例えばリン（Ｐ）をイオン注入することで、高濃度ｎ層１６を形成することができる。これにより、フィールド絶縁膜１１のエッチング用リソグラフィー工程と、高濃度ｎ層１６のイオン注入用リソグラフィー工程とを一括で行うことができ、工程を短縮することが可能となる。   As a method for forming the high-concentration n layer 16, a method can be considered that is performed simultaneously with the step of removing the field insulating film 11 in the element portion. Specifically, after the field insulating film 11 is formed on the entire surface, a pattern for removing the field insulating film 11 in the element portion is formed by lithography, and the field insulating film 11 in the element portion is removed by etching. By using this pattern of the field insulating film 11 and ion-implanting, for example, phosphorus (P) that is an n-type dopant, the high concentration n layer 16 can be formed. Thereby, the lithography process for etching the field insulating film 11 and the lithography process for ion implantation of the high-concentration n layer 16 can be performed at a time, and the process can be shortened.

しかし、この方法を用いる場合、高濃度ｎ層１６の所望の拡散深さを確保する観点から、ベース領域５を形成する前に高濃度ｎ層１６を形成するため、最外ベース領域５ａよりも外側（終端部側）にも高濃度ｎ層１６が形成されてしまう。最外ベース領域５ａよりも外側に高濃度ｎ層１６が形成されていると、最外ベース領域５ａ端部で電界集中が起きてしまい、耐圧が低下する。しかし、最外ベース領域５ａ端部に、埋め込みガードリング層１４を形成することで、最外ベース領域５ａ端部の電界を抑制でき、高耐圧を保持することができる。確実に最外ベース領域５ａ端部の電界を抑制する為に、埋め込みガードリング層１４は、高濃度ｎ層１６よりも外側に伸びて形成されていることが望ましい。   However, when this method is used, the high-concentration n layer 16 is formed before the base region 5 is formed from the viewpoint of securing a desired diffusion depth of the high-concentration n layer 16. The high-concentration n layer 16 is also formed on the outer side (terminal side). If the high-concentration n layer 16 is formed outside the outermost base region 5a, electric field concentration occurs at the end of the outermost base region 5a, and the breakdown voltage decreases. However, by forming the buried guard ring layer 14 at the end of the outermost base region 5a, the electric field at the end of the outermost base region 5a can be suppressed and high breakdown voltage can be maintained. In order to reliably suppress the electric field at the end of the outermost base region 5 a, it is desirable that the buried guard ring layer 14 is formed to extend outward from the high concentration n layer 16.

最外ベース領域５ａ端部に埋め込みガードリング層１４を設けることで最外ベース領域５ａ端部の電界集中を抑制するため、最外ベース領域５ａよりも外側に形成された高濃度ｎ層１６を、例えば別工程にてｐ型層でつぶす必要はなく、工程削減が図れる。   In order to suppress the electric field concentration at the end of the outermost base region 5a by providing the buried guard ring layer 14 at the end of the outermost base region 5a, the high concentration n layer 16 formed outside the outermost base region 5a is provided. For example, it is not necessary to crush the p-type layer in a separate process, and the process can be reduced.

また、ガードリング層１０をベース領域５と同時に形成する場合、図１５に示すようにガードリング層１０の外側にも高濃度ｎ層１６が形成される。この場合、ガードリング層１０端部の電界を抑制する為に、ガードリング層１０の外側に形成された高濃度ｎ層１６よりも外側まで伸ばして埋め込みガードリング層１４を形成することが望ましい。   Further, when the guard ring layer 10 is formed simultaneously with the base region 5, the high concentration n layer 16 is also formed outside the guard ring layer 10 as shown in FIG. 15. In this case, in order to suppress the electric field at the end portion of the guard ring layer 10, it is desirable to form the buried guard ring layer 14 by extending to the outside of the high concentration n layer 16 formed outside the guard ring layer 10.

また、ガードリング終端構造に限らず、フィールドプレート終端構造において、フィールド絶縁膜１１のエッチング用リソグラフィー工程と、高濃度ｎ層１６のイオン注入用リソグラフィー工程とを一括で行って工程短縮を図った場合でも高濃度ｎ層１６は最外ベース領域５ａの外側に形成されるため、前述と同様に埋め込みガードリング層１４を高濃度ｎ層１６の外側まで形成することで高耐圧を得ることができる。   Further, not only in the guard ring termination structure but also in the field plate termination structure, when the lithography process for etching the field insulating film 11 and the lithography process for ion implantation of the high-concentration n layer 16 are collectively performed, the process is shortened. However, since the high-concentration n layer 16 is formed outside the outermost base region 5 a, a high breakdown voltage can be obtained by forming the buried guard ring layer 14 up to the outside of the high-concentration n layer 16 as described above.

［第６の実施形態］
図１６は本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。 [Sixth Embodiment]
FIG. 16 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the sixth embodiment of the invention. Detailed description of the same parts as those of the above-described embodiment will be omitted, and only different parts will be described here.

図１６に示す構造では、ドレイン層２上にｎ−層１７が形成され、そのｎ−層１７の上にスーパージャンクション構造と、高抵抗層１３が形成されている。ソース−ドレイン間に電圧が印加されると、ｎ−層１７が空乏化することで電圧を保持する。これにより、ｎ−層１７の保持電圧分だけ、素子耐圧は増加することが可能である。ｎ−層１７の不純物濃度と厚さを変化させることで、ｎ−層１７の保持電圧を変化させることができ、素子耐圧を変化させることができる。ｎ−層１７を確実に空乏化させるために、ｎ−層１７はｎ型ピラー領域３よりも低い不純物濃度を有することが望ましい。 In the structure shown in FIG. 16, an n − layer 17 is formed on the drain layer 2, and a super junction structure and a high resistance layer 13 are formed on the n − layer 17. When a voltage is applied between the source and the drain, the n − layer 17 is depleted to hold the voltage. Thereby, the device breakdown voltage can be increased by the holding voltage of the n − layer 17. n - By changing the impurity concentration and the thickness of the layer 17, n - it is possible to change the holding voltage of the layer 17, it is possible to change the device breakdown voltage. the n - for reliable depleted layer 17, n - layer 17 desirably has a lower impurity concentration than the n-type pillar region 3.

［第７の実施形態］
図１７は本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図１８（ｂ）は、図１７における要部の拡大図であり、図１８（ａ）は、その要部の平面パターンの一例を示す模式図である。
図１９（ｂ）は、図１８（ｂ）と同様に図１７における要部の拡大図であり、図１９（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。 [Seventh Embodiment]
FIG. 17 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the seventh embodiment of the invention.
FIG. 18B is an enlarged view of the main part in FIG. 17, and FIG. 18A is a schematic diagram showing an example of a plane pattern of the main part.
FIG. 19B is an enlarged view of the main part in FIG. 17 similarly to FIG. 18B, and FIG. 19A is a schematic diagram showing another specific example of the plane pattern of the main part. .

図１７に示す構造では、終端部にもスーパージャンクション構造が形成されている。この場合においても、最外ベース領域５ａ端部やフィールドプレート電極１５端部などの電界集中しやすい箇所に、埋め込みガードリング層１４を形成することで、高信頼性、高耐量を得ることができる。   In the structure shown in FIG. 17, a super junction structure is also formed at the terminal portion. Even in this case, high reliability and high withstand capability can be obtained by forming the embedded guard ring layer 14 at a location where the electric field is likely to concentrate, such as the end of the outermost base region 5a or the end of the field plate electrode 15. .

埋め込みガードリング層１４は、スーパージャンクション構造の位置とは独立に配置することが可能であり、例えば、図１８に示すように、ｎ型ピラー領域３とｐ型ピラー領域４とはストライプ状に形成され、埋め込みガードリング層１４は、最外ベース領域５ａのコーナー部、フィールドプレート電極１５のコーナー部を覆うようにそれらと同心円状に形成される。   The buried guard ring layer 14 can be arranged independently of the position of the super junction structure. For example, as shown in FIG. 18, the n-type pillar region 3 and the p-type pillar region 4 are formed in a stripe shape. Then, the embedded guard ring layer 14 is formed concentrically with the corner portion of the outermost base region 5a and the corner portion of the field plate electrode 15 so as to cover them.

また、図１９に示すようにｐ型ピラー領域４が格子状に配置されていても実施可能である。あるいは、ｐ型ピラー領域４が千鳥状に配置されていても実施可能である。   Further, as shown in FIG. 19, the present invention can be implemented even if the p-type pillar regions 4 are arranged in a lattice pattern. Alternatively, this can be implemented even if the p-type pillar regions 4 are arranged in a staggered manner.

終端部の耐圧を高くするために、終端部のスーパージャンクション構造や埋め込みガードリング層１４は、空乏化し易いように、素子部のスーパージャンクション構造よりも不純物濃度が低いことが望ましい。   In order to increase the withstand voltage of the terminal portion, it is desirable that the superjunction structure of the terminal portion and the embedded guard ring layer 14 have a lower impurity concentration than the super junction structure of the element portion so that the terminal portion is easily depleted.

素子部スーパージャンクション構造の最外部は、ｐ型ピラー領域でも、ｎ型ピラー領域でも同等の効果を得ることができる。   The outermost part of the element super junction structure can obtain the same effect even in the p-type pillar region or the n-type pillar region.

ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。ＭＯＳゲート構造はプレーナ構造にて説明したが、トレンチ構造でも実施可能である。   The planar pattern of the MOS gate portion and the super junction structure is not limited to a stripe shape, and may be formed in a lattice shape or a staggered shape. Although the MOS gate structure has been described as a planar structure, it can also be implemented in a trench structure.

前述した実施形態では、終端部表面は、ガードリング構造やフィールドプレート構造を用いた構造を示したが、図２０に表すように、高抵抗層１３表面にリサーフ（ＲＥＳＵＲＦ：Reduced-Surface-Field）層１８を設けた構造、図２１に表すように、フィールド絶縁膜１１上にフローティングフィールドプレート電極１９を設けた構造、図２２に表すように、埋め込みガードリング層１４のみの構造などでも実施可能であり、終端部表面の構造には限定されない。   In the above-described embodiment, the surface of the termination portion uses a guard ring structure or a field plate structure. However, as shown in FIG. 20, the surface of the high resistance layer 13 is resurf (RESURF: Reduced-Surface-Field). A structure in which the layer 18 is provided, a structure in which the floating field plate electrode 19 is provided on the field insulating film 11 as shown in FIG. 21, a structure in which only the buried guard ring layer 14 is shown in FIG. Yes, it is not limited to the structure of the surface of the terminal portion.

複数の埋め込みガードリング層１４を形成する場合には、終端最外部に向かって、隣り合う埋め込みガードリング層１４間の間隔を広げていった方が、終端部における電界分布をより緩やかにできる。   When a plurality of buried guard ring layers 14 are formed, the electric field distribution at the terminal end can be made gentler by widening the interval between the adjacent buried guard ring layers 14 toward the outermost end.

ｐ型ピラー領域４は、ドレイン層２に接していなくとも実施可能である。高抵抗層１３が成長されている基板表面にイオン注入を行うことでスーパージャンクション構造を形成すると、ｐ型ピラー領域４はドレイン層２に接しているが、ドレイン層２上にｎ型半導体層を成長させることで、ｐ型ピラー領域がドレイン層２に接していない構造を形成することも可能である。   The p-type pillar region 4 can be implemented without being in contact with the drain layer 2. When a super junction structure is formed by performing ion implantation on the substrate surface on which the high resistance layer 13 is grown, the p-type pillar region 4 is in contact with the drain layer 2, but an n-type semiconductor layer is formed on the drain layer 2. By growing it, it is also possible to form a structure in which the p-type pillar region is not in contact with the drain layer 2.

前述した具体例では、スーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（Schottky Barrier Diode）、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。   In the above-described specific example, the MOSFET having the super junction structure has been described. However, if the structure of the present invention is an element having the super junction structure, an SBD (Schottky Barrier Diode), a mixed element of MOSFET and SBD, SIT ( It is also applicable to elements such as Static Induction Transistor (IGBT) and IGBT (Insulated Gate Bipolar Transistor).

［第８の実施形態］
図２３は本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式図である。本実施形態に係る半導体装置は、pin（p-intrinsic-n）ダイオードである。 [Eighth Embodiment]
FIG. 23 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the eighth embodiment of the invention. The semiconductor device according to the present embodiment is a pin (p-intrinsic-n) diode.

高不純物濃度のｎ＋型シリコンからなるカソード（第１の半導体層）２２の主面上に、ｎ型シリコンからなるバッファー層２３が設けられ、このバッファー層２３の上にｎ−型シリコンからなるドリフト層（第２の半導体層）２４が設けられている。 A buffer layer 23 made of n-type silicon is provided on the main surface of a cathode (first semiconductor layer) 22 made of n + -type silicon having a high impurity concentration, and made of n − -type silicon on the buffer layer 23. A drift layer (second semiconductor layer) 24 is provided.

素子部におけるドリフト層２４上には、ｐ＋型シリコンからなるアノード領域（半導体領域）２５が設けられている。アノード領域２５上には、アノード領域２５に接してアノード電極（第２の主電極）２６が設けられている。また、カソード層２２の主面の反対側の面には、カソード電極（第１の主電極）２１が設けられている。 An anode region (semiconductor region) 25 made of p + type silicon is provided on the drift layer 24 in the element portion. On the anode region 25, an anode electrode (second main electrode) 26 is provided in contact with the anode region 25. A cathode electrode (first main electrode) 21 is provided on the surface of the cathode layer 22 opposite to the main surface.

終端部におけるドリフト層２４の表面には、ｐ型シリコンからなるガードリング層１０が形成されている。終端部におけるドリフト層２４中には、アノード領域２５及びガードリング層１０のそれぞれの外側のコーナー部に接して覆うように、ｐ型シリコンからなる埋め込みガードリング層１４が埋め込まれている。ソース−ドレイン間に高電圧が印加されたとき、埋め込みガードリング層１４が完全空乏化するように、埋め込みガードリング層１４の不純物濃度は設定されている。   A guard ring layer 10 made of p-type silicon is formed on the surface of the drift layer 24 at the end portion. A buried guard ring layer 14 made of p-type silicon is buried in the drift layer 24 at the terminal portion so as to be in contact with and cover the outer corner portions of the anode region 25 and the guard ring layer 10. The impurity concentration of the buried guard ring layer 14 is set so that the buried guard ring layer 14 is completely depleted when a high voltage is applied between the source and drain.

本実施形態においても、アノード領域２５及びガードリング層１０の外側コーナー部などの電界集中が起きやすい部分に、埋め込みガードリング層１４を埋め込むことで、それら部分での局所的な電界集中を抑えて電界を緩和することができる。アノード−カソード間に高電圧が印加されたとき、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、終端部の電界分布が緩やかになる。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。   Also in this embodiment, by embedding the buried guard ring layer 14 in a portion where electric field concentration tends to occur, such as the anode region 25 and the outer corner portion of the guard ring layer 10, local electric field concentration in these portions can be suppressed. The electric field can be relaxed. When a high voltage is applied between the anode and the cathode, the buried guard ring layer 14 is depleted, so that an electric field is also applied to the buried guard ring layer 14 and the electric field distribution at the terminal portion becomes gentle. Depletion of the embedded guard ring layer 14 increases the electric field other than the peak, but lowering the electric field at the peak makes it difficult for local avalanche breakdown to occur, thereby realizing high reliability and high resistance. it can.

埋め込みガードリング層１４は、前述した実施形態におけるスーパージャンクション構造のｐ型ピラー領域と同様に、イオン注入した後の埋め込み結晶成長や、高加速イオン注入などにより形成可能である。   The buried guard ring layer 14 can be formed by buried crystal growth after ion implantation, high acceleration ion implantation, or the like, similarly to the p-type pillar region of the super junction structure in the above-described embodiment.

［第９の実施形態］
図２４は本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式図である。本実施形態に係る半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。 [Ninth Embodiment]
FIG. 24 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the ninth embodiment of the invention. The semiconductor device according to the present embodiment is an IGBT (Insulated Gate Bipolar Transistor).

高不純物濃度のｐ＋型シリコンからなるコレクタ層（第１の半導体層）３２の主面上に、ｎ型シリコンからなるバッファー層３３が設けられ、このバッファー層３３の上にｎ型シリコンからなるベース層（第２の半導体層）３４が設けられている。 A buffer layer 33 made of n-type silicon is provided on the main surface of a collector layer (first semiconductor layer) 32 made of p + -type silicon having a high impurity concentration, and made of n-type silicon on the buffer layer 33. A base layer (second semiconductor layer) 34 is provided.

素子部におけるベース層３４の表面には、ｐ型シリコンからなるベース領域（第１の半導体領域）３５が設けられている。ベース領域３５の表面には、ｎ型シリコンからなるエミッタ領域（第２の半導体領域）３６が選択的に設けられている。   A base region (first semiconductor region) 35 made of p-type silicon is provided on the surface of the base layer 34 in the element portion. An emitter region (second semiconductor region) 36 made of n-type silicon is selectively provided on the surface of the base region 35.

素子部には、選択的に、ベース領域３５を貫通してベース層３４に至るトレンチが形成され、そのトレンチ内には絶縁膜３７を介して制御電極（ゲート電極）３８が充填されている。制御電極３８は、絶縁膜３７を介して、エミッタ領域３６、およびエミッタ領域３６とベース層３４との間のベース領域３５に対向している。   In the element portion, a trench that penetrates through the base region 35 and reaches the base layer 34 is selectively formed, and the trench is filled with a control electrode (gate electrode) 38 via an insulating film 37. The control electrode 38 faces the emitter region 36 and the base region 35 between the emitter region 36 and the base layer 34 with the insulating film 37 interposed therebetween.

エミッタ領域３６およびベース領域３５に接してエミッタ電極（第２の主電極）３９が設けられている。また、コレクタ層３２の主面の反対側の面には、コレクタ電極（第１の主電極）３１が設けられている。   An emitter electrode (second main electrode) 39 is provided in contact with the emitter region 36 and the base region 35. A collector electrode (first main electrode) 31 is provided on the surface opposite to the main surface of the collector layer 32.

終端部におけるベース層３４の表面には、ｐ型シリコンからなるガードリング層１０が形成されている。終端部におけるベース層３４中には、ベース領域３５及びガードリング層１０のそれぞれの外側のコーナー部に接して覆うように、ｐ型シリコンからなる埋め込みガードリング層１４が埋め込まれている。エミッタ−コレクタ間に高電圧が印加されたとき、埋め込みガードリング層１４が完全空乏化するように、埋め込みガードリング層１４の不純物濃度は設定されている。   A guard ring layer 10 made of p-type silicon is formed on the surface of the base layer 34 at the end portion. A buried guard ring layer 14 made of p-type silicon is buried in the base layer 34 at the terminal portion so as to be in contact with and cover the outer corner portions of the base region 35 and the guard ring layer 10. The impurity concentration of the buried guard ring layer 14 is set so that the buried guard ring layer 14 is completely depleted when a high voltage is applied between the emitter and the collector.

本実施形態においても、ベース領域３５及びガードリング層１０の外側コーナー部などの電界集中が起きやすい部分に、埋め込みガードリング層１４を埋め込むことで、それら部分での局所的な電界集中を抑えて電界を緩和することができる。エミッタ−コレクタ間に高電圧が印加されたとき、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、終端部の電界分布が緩やかになる。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。   Also in this embodiment, by embedding the embedded guard ring layer 14 in a portion where electric field concentration is likely to occur, such as the base region 35 and the outer corner portion of the guard ring layer 10, local electric field concentration in these portions can be suppressed. The electric field can be relaxed. When a high voltage is applied between the emitter and the collector, the buried guard ring layer 14 is depleted, so that an electric field is also applied to the buried guard ring layer 14, and the electric field distribution at the termination portion becomes gentle. Depletion of the embedded guard ring layer 14 increases the electric field other than the peak, but lowering the electric field at the peak makes it difficult for local avalanche breakdown to occur, thereby realizing high reliability and high resistance. it can.

埋め込みガードリング層１４は、前述した実施形態におけるスーパージャンクション構造のｐ型ピラー領域と同様に、イオン注入した後の埋め込み結晶成長や、高加速イオン注入などにより形成可能である。また、ＩＧＢＴは、プレーナゲート構造やノンパンチスルー構造でも実施可能である。   The buried guard ring layer 14 can be formed by buried crystal growth after ion implantation, high acceleration ion implantation, or the like, similarly to the p-type pillar region of the super junction structure in the above-described embodiment. The IGBT can also be implemented with a planar gate structure or a non-punch through structure.

以上の説明では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。   In the above description, the first conductivity type is n-type and the second conductivity type is p-type. However, the first conductivity type may be p-type and the second conductivity type may be n-type.

また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。   In addition, the MOSFET using silicon (Si) as the semiconductor has been described. As the semiconductor, for example, a compound semiconductor such as silicon carbide (SiC) or gallium nitride (GaN) or a wide band gap semiconductor such as diamond is used. it can.

本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。1 is a schematic view illustrating a cross-sectional structure of a main part of a semiconductor device according to a first embodiment of the invention. （ｂ）は、図１における要部の拡大図であり、（ａ）は、その要部の平面パターンの一例を示す模式図である。(B) is an enlarged view of the principal part in FIG. 1, (a) is a schematic diagram which shows an example of the plane pattern of the principal part. （ｂ）は、図２（ｂ）と同様に図１における要部の拡大図であり、（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。(B) is an enlarged view of the main part in FIG. 1 as in FIG. 2 (b), and (a) is a schematic diagram showing another specific example of the planar pattern of the main part. （ａ）は、素子部及び終端部の表層部分の模式断面図であり、（ｂ）は、最外ベース領域から終端部にかけての部分の電界分布を表す模式図である。(A) is a schematic cross section of the surface layer part of an element part and a termination | terminus part, (b) is a schematic diagram showing the electric field distribution of the part from an outermost base area | region to a termination | terminus part. 第1の実施形態に係る半導体装置において、他の具体例を表す模式図である。FIG. 6 is a schematic diagram illustrating another specific example in the semiconductor device according to the first embodiment. 第1の実施形態に係る半導体装置において、さらに他の具体例を表す模式図である。FIG. 6 is a schematic diagram showing still another specific example in the semiconductor device according to the first embodiment. 第1の実施形態に係る半導体装置において、さらに他の具体例を表す模式図である。FIG. 6 is a schematic diagram showing still another specific example in the semiconductor device according to the first embodiment. 本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。FIG. 6 is a schematic view illustrating the cross-sectional structure of a main part of a semiconductor device according to a second embodiment of the invention. 第２の実施形態に係る半導体装置において、他の具体例を表す模式図である。FIG. 10 is a schematic diagram illustrating another specific example in the semiconductor device according to the second embodiment. 第２の実施形態に係る半導体装置において、さらに他の具体例を表す模式図である。In the semiconductor device concerning a 2nd embodiment, it is a mimetic diagram showing other examples. 本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。FIG. 6 is a schematic view illustrating the cross-sectional structure of a main part of a semiconductor device according to a third embodiment of the invention. 第３の実施形態に係る半導体装置において、他の具体例を表す模式図である。In the semiconductor device concerning a 3rd embodiment, it is a mimetic diagram showing other examples. 本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。FIG. 10 is a schematic view illustrating the cross-sectional structure of a main part of a semiconductor device according to a fourth embodiment of the invention. 本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。FIG. 10 is a schematic view illustrating the cross-sectional structure of a main part of a semiconductor device according to a fifth embodiment of the invention. 第５の実施形態に係る半導体装置において、他の具体例を表す模式図である。In the semiconductor device concerning a 5th embodiment, it is a mimetic diagram showing other examples. 本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図である。It is a schematic diagram which illustrates the principal part cross-section of the semiconductor device which concerns on the 6th Embodiment of this invention. 本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図である。It is a schematic diagram which illustrates the principal part cross-section of the semiconductor device which concerns on the 7th Embodiment of this invention. （ｂ）は、図１７における要部の拡大図であり、（ａ）は、その要部の平面パターンの一例を示す模式図である。(B) is an enlarged view of the main part in FIG. 17, (a) is a schematic diagram which shows an example of the plane pattern of the main part. （ｂ）は、図１８（ｂ）と同様に図１７における要部の拡大図であり、（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。FIG. 18B is an enlarged view of the main part in FIG. 17 as in FIG. 18B, and FIG. 18A is a schematic diagram illustrating another specific example of the planar pattern of the main part. 本発明の実施形態に係る半導体装置において、終端部表面の他の構造を例示する模式図である。In the semiconductor device concerning the embodiment of the invention, it is a schematic diagram which illustrates the other structure of the termination | terminus part surface. 本発明の実施形態に係る半導体装置において、終端部表面のさらに他の構造を例示する模式図である。In the semiconductor device concerning the embodiment of the invention, it is a schematic diagram which illustrates further another structure of the termination | terminus part surface. 本発明の実施形態に係る半導体装置において、終端部表面のさらに他の構造を例示する模式図である。In the semiconductor device concerning the embodiment of the invention, it is a schematic diagram which illustrates further another structure of the termination | terminus part surface. 本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式図である。It is a schematic diagram which illustrates the principal part cross-section of the semiconductor device which concerns on the 8th Embodiment of this invention. 本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式図である。It is a schematic diagram which illustrates the principal part cross-section of the semiconductor device which concerns on the 9th Embodiment of this invention.

符号の説明Explanation of symbols

１…ドレイン電極（第１の主電極）、２…ｎ＋型ドレイン層（第１の半導体層）、３…ｎ型ピラー領域（第１の半導体ピラー領域）、４…ｐ型ピラー領域（第２の半導体ピラー領域）、５…ベース領域（第１の半導体領域）、６…ソース領域（第２の半導体領域）、７…ゲート絶縁膜、８…制御電極、９…ソース電極（第２の主電極）、１０…ガードリング層、１１…フィールド絶縁膜、１３…ｎ−層（第２の半導体層）、１４…埋め込みガードリング層、１５…フィールドプレート電極、２１…カソード電極（第１の主電極）、２２…ｎ＋カソード層（第１の半導体層）、２３…ｎ型バッファー層、２４…ｎ−型ドリフト層（第２の半導体層）、２５…ｐ＋型アノード領域（半導体領域）、２６…アノード電極（第２の主電極）、３１…コレクタ電極（第１の主電極）、３２ｐ＋コレクタ層（第１の半導体層）、３３…ｎ型バッファー層、３４…ｎ型ベース層（第２の半導体層）、３５…ｐ型ベース領域（半導体領域）、３６…ｎ型エミッタ層、３７…ゲート絶縁膜、３８…制御電極、３９…エミッタ電極（第２の主電極） DESCRIPTION OF SYMBOLS 1 ... Drain electrode (1st main electrode), 2 ... n + type drain layer (1st semiconductor layer), 3 ... n-type pillar region (1st semiconductor pillar region), 4 ... p-type pillar region (1st 2 semiconductor pillar region), 5 ... base region (first semiconductor region), 6 ... source region (second semiconductor region), 7 ... gate insulating film, 8 ... control electrode, 9 ... source electrode (second electrode). Main electrode), 10 ... guard ring layer, 11 ... field insulating film, 13 ... n - layer (second semiconductor layer), 14 ... buried guard ring layer, 15 ... field plate electrode, 21 ... cathode electrode (first electrode) the main electrode), 22 ... n + cathode layer (first semiconductor layer), 23 ... n-type buffer layer, 24 ... n - -type drift layer (second semiconductor layer), 25 ... p + -type anode region (semiconductor region ), 26... Anode electrode (second main electrode), 31 A collector electrode (first main electrode), 32p + collector layer (a first semiconductor layer), 33 ... n-type buffer layer, 34 ... n-type base layer (second semiconductor layer), 35 ... p-type base region ( (Semiconductor region), 36... N-type emitter layer, 37... Gate insulating film, 38... Control electrode, 39 ... emitter electrode (second main electrode)

Claims (5)

第１導電型の第１の半導体層と、
前記第１の半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と共に周期的配列構造を形成するように、前記第１の半導体ピラー領域に隣接して前記第１の半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域に接して設けられた第２の主電極と、
前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の周期的配列構造が形成された素子部の外側の終端部における前記第１の半導体層の上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記終端部における前記第２の半導体層表面に選択的に設けられた第２導電型のガードリング層と、
前記第２の半導体層中に選択的に埋め込まれ、前記ガードリング層の前記素子部とは反対側のコーナー部に接して少なくとも前記ガードリング層の前記素子部とは反対側の側部の一部と底部の一部とを覆うように設けられた第２導電型半導体の埋め込みガードリング層と、
を備えたことを特徴とする半導体装置。 A first semiconductor layer of a first conductivity type;
A first semiconductor pillar region of a first conductivity type provided on a main surface of the first semiconductor layer;
The first semiconductor pillar region is adjacent to the first semiconductor pillar region so as to form a periodic array structure with the first semiconductor pillar region in a direction substantially parallel to the main surface of the first semiconductor layer. A second semiconductor pillar region of a second conductivity type provided on the main surface of the semiconductor layer;
A first main electrode provided on the opposite side of the main surface of the first semiconductor layer;
A first semiconductor region of a second conductivity type selectively provided on the first semiconductor pillar region and the second semiconductor pillar region;
A second semiconductor region of a first conductivity type selectively provided on a surface of the first semiconductor region;
A second main electrode provided in contact with the first semiconductor region and the second semiconductor region;
A control electrode provided on the first semiconductor region, the second semiconductor region, and the first semiconductor pillar region via an insulating film;
The first semiconductor pillar is provided on the first semiconductor layer at a terminal portion outside the element portion in which the periodic arrangement structure of the first semiconductor pillar region and the second semiconductor pillar region is formed. A second semiconductor layer of a first conductivity type having an impurity concentration lower than that of the region;
A second conductivity type guard ring layer selectively provided on the surface of the second semiconductor layer in the terminal portion;
Said selective to buried in the second semiconductor layer, the side opposite to the element portion of at least the guard ring layer in contact with the corner portion opposite to the element portion of the guard ring layer one A buried guard ring layer of a second conductivity type semiconductor provided so as to cover the part and a part of the bottom;
A semiconductor device comprising: 前記埋め込みガードリング層は、高電圧が印加されると空乏化することを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the buried guard ring layer is depleted when a high voltage is applied. 第１導電型の第１の半導体層と、
前記第１の半導体層の主面側に設けられた第１導電型の第２の半導体層と、
前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、
前記第２の半導体層の表面に選択的に設けられた第２導電型の半導体領域と、
前記半導体領域に接して設けられた第２の主電極と、
前記半導体領域を含む素子部の外側の終端部における前記第２の半導体層表面に選択的に設けられた第２導電型のガードリング層と、
前記終端部における前記第２の半導体層中に選択的に埋め込まれ、前記ガードリング層の前記素子部とは反対側のコーナー部に接して少なくとも前記ガードリング層の前記素子部とは反対側の側部の一部と底部の一部とを覆うように設けられた、高電圧が印加されると空乏化する第２導電型半導体の埋め込みガードリング層と、
を備えたことを特徴とする半導体装置。 A first semiconductor layer of a first conductivity type ;
A first conductivity type second semiconductor layer provided on the main surface side of the first semiconductor layer;
A first main electrode provided on the opposite side of the main surface of the first semiconductor layer;
A second conductivity type semiconductor region selectively provided on the surface of the second semiconductor layer;
A second main electrode provided in contact with the semiconductor region;
A second conductivity type guard ring layer selectively provided on the surface of the second semiconductor layer at a terminal portion outside the element portion including the semiconductor region;
It is selectively embedded in the second semiconductor layer at the termination portion, and is in contact with a corner portion of the guard ring layer opposite to the element portion, at least on the side opposite to the element portion of the guard ring layer. A buried guard ring layer of a second conductivity type semiconductor provided to cover a part of the side and a part of the bottom and depleted when a high voltage is applied;
A semiconductor device comprising: 前記埋め込みガードリング層と、前記ガードリング層とが同心円状に設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the embedded guard ring layer and the guard ring layer are provided concentrically. 前記第２の半導体層表面の前記ガードリング層に接して前記素子部とは反対側に設けられた、前記第１の半導体ピラー領域よりも高濃度の第１導電型の高濃度層をさらに備え、
前記埋め込みガードリング層は、前記ガードリング層の前記素子部とは反対側のコーナー部から前記高濃度層よりも前記素子部とは反対側まで設けられている請求項１または２に記載の半導体装置。 A high-concentration layer of a first conductivity type having a higher concentration than that of the first semiconductor pillar region, provided on the opposite side of the element portion in contact with the guard ring layer on the surface of the second semiconductor layer; ,
The buried guard ring layers The semiconductor as set forth in the corner opposite to the element portion of the guard ring layers in the high concentration layer according to claim 1 or 2 is provided to the opposite side to the element portion than apparatus.
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